CN100369020C - 取代nand型闪存专用硬件接口的方法 - Google Patents

Abstract

本发明公开了一种取代NAND型闪存专用硬件接口的方法，所述的NAND型闪存支持CE引脚无效操作模式，将CPU的六个引脚分别与NAND型闪存引脚CLE、ALE、WE、RE、CE、R/B连接；对与所述NAND型闪存引脚CE相连接的CPU引脚设定映像地址；对与所述NAND型闪存引脚RE相连接的CPU引脚设定为输入模式；根据与所述NAND型闪存引脚CLE、ALE、CE相连接的CPU引脚，确定闪存操作地址。这样利用软件编程和CPU引脚取代了现有NAND型闪存专用硬件接口，降低整个项目成本的目的。该方法特别适用于PDA等移动手持设备上。

Description

取代NAND型闪存专用硬件接口的方法

技术领域

本发明是关于NAND(反及闸)型闪存装置的使用方法，特别指在PDA等移动手持设备上利用软件编程和CPU引脚取代NAND型闪存专用硬件接口的方法。

技术背景

NOR和NAND是现在市场上两种主要的非易失闪存(flash)技术，由于NAND型闪存容量大，单位元容量价格低廉，速度更比NOR闪存(NOR-Flash)高很多，在移动设备上使用NAND型闪存可以大幅度提高移动闪存存储的性价比。但是NAND型闪存芯片虽然面积小，容量高，但其操作接口比NOR型闪存复杂很多，需要专用硬件接口对其进行管理操作，这在无形中增加了NAND型闪存的使用成本。

为了更好的理解本发明，现将现有NAND型闪存的结构以及工作原理简单介绍如下：NAND型闪存I/O0-I/O7引脚用于对闪存发送操作命令和收发数据，ALE用于指示闪存当前数据为地址信息，CLE用于指示当前数据为操作命令信息，当两者都无效时，为数据信息。CE引脚用于闪存片选。RE和WE分别为闪存读、写控制，R/B指示闪存命令是否已经完成。

如图1所示，为NAND型闪存的读时序图。其读操作主要分为以下几个步骤：

A、发送读操作命令

CE有效，CLE有效，WE有效，I/O0-I/O8上面数据为操作(command)代码数据。

B、发送地址数据(需要读取的NAND型闪存地址)

CE有效，ALE有效，WE有效，I/O0-I/O8上面为所需地址数据。由于地址数据较多，所以需要分几次依次发送。每次发送都需要产生WE信号以将其写入NAND型闪存芯片。

C、等待R/B信号，最后读出数据

在最后一个地址数据写入NAND型闪存之后，R/B信号即变低。

等待芯片完成整页(page)数据读取之后，R/B信号变高。

此时，CE有效，ALE、CLE均拉低，依次产生RE信号，从I/O0-I/O8读取出所需数据。

对于写操作和擦除操作，其基本原理相同，只是信号顺序略有改变，就不再赘述。

发明内容

本发明所要解决的技术问题是提供一种取代NAND型闪存硬件接口的方法，其可以代替原来专用硬件接口，降低成本。

为了解决上述问题，本发明提供了如下的技术方案：取代NAND型闪存专用硬件接口的方法，所述的NAND型闪存支持CE引脚无效操作模式，将CPU上的两根地址线分别与所述NAND型闪存的引脚CLE和ALE相连；将所述CPU的引脚WE与所述NAND型闪存的引脚WE相连；将所述CPU的引脚OE与所述NAND型闪存的引脚RE相连；将所述CPU的任一GPIO功能的引脚与所述NAND型闪存的引脚R/B相连；将所述CPU的CS1-CS7中的任一引脚与所述NAND型闪存的引脚CE相连；对与所述NAND型闪存引脚CE相连接的CPU引脚设定映像地址；对与所述NAND型闪存引脚RE相连接的CPU引脚设定为输入模式；根据与所述NAND型闪存引脚CLE、ALE、CE相连接的CPU引脚，确定闪存操作地址。

所述方法进一步包括：在所述CPU对所述NAND型闪存发送命令/数据之后，插入若干等待周期，使NAND型闪存完成每次操作指令后，CPU再发送下一条指令。

本发明与现有技术相比，它有以下显著的进步：在手持试移动设备上利用移动设备的CPU自身的引脚直接与NAND型闪存相连，这样在硬体上可以省去原来NAND型闪存所需的专用接口设备，以达到降低生产成本之目的；又结合软件编程，对与NAND型闪存引脚CE相连接的CPU引脚设定映像地址，并且所需的编程为底层驱动程序，而该程序直接由汇编编写，这样大大提高执行效率，节省CPU资源。对上层操作系统(OS)来说，由于没有增加新的设备并且NAND型闪存的接口与以前产品完全相同，所以就保证了对上层操作系统的完全兼容。

附图说明

有关本发明之详细内容及技术，兹就配合图式说明如下：

图1为NAND型闪存的读时序图

图2为NAND型闪存电路接线示意图

图示说明：

1为PDA等移动手持设备上的CPU，A1，A2为CPU的地址线GPIO为CPU的功能引脚，CS1，WE，OE为CPU的引脚，D0-D7为CPU的低8位数据线；

2为NAND型闪存，VCC为NAND型闪存所使用+3.3V电源。

具体实施方式

如图2所示，将CPU的地址线A1，A2分别于NAND型闪存的CLE、ALE引脚连接；将CPU的WE，OE引脚分别连接NAND型闪存WE、RE引脚；将CPU任一个GPIO功能引脚与NAND型闪存R/B引脚；采用CPU的CS1引脚、也可以选择其它CPU的CS_X引脚，比如CS₁-CX₇，连接NAND型闪存CE引脚。

由于本发明的NAND型闪存的工作程序在操作系统(OS)之上，此时存储器管理单元(MMU)已经屏蔽程序对底层硬件的直接访问，所以需要对MMU进行设定，为NAND型闪存开辟一块内存(Memory)映像区域，以使我们的代码能对其进行操作。在如图2所示的连接方式下，使用CPU的CS1引脚控制NAND-Flash的CE信号，如果将CS1映像为0x24000000地址，那么对0x24000000地址读写即对NAND-Flash芯片进行数据读写，而由于CPU的地址线A1，A2分别于NAND型闪存的CLE、ALE引脚连接，所以此时对0x24000002地址写数据，即对NAND型闪存发送操作命令，同样，那么对0x24000004地址写数据，即对NAND型闪存发送地址(address)数据。

在对NAND型闪存发送命令/数据之后，由于CPU程序运行速度比NAND型闪存芯片快很多，需要插入若干等待周期，使NAND型闪存完成每次操作指令后，CPU再发送下一条指令。利用CPU的GPIO检测NAND型闪存的R/B信号，直至NAND型闪存完成本次操作后CPU再进行后续操作。需要注意的是，在对NAND型闪存发送命令数据过程中的等待，没有反馈信号可以检测，只能通过反复调试确定其所需等待时间。

如果本发明使用了CPU的NOR-Flash接口，比如CPU的NOR-Flash的WE，OE引脚分别连接NAND型闪存WE、RE引脚；则由于在CPU对NOR-Flash读写时，其共享的A1，A2地址线和RE，OE等控制线会对NAND型闪存产生干扰信号，此时本发明采用CPU的CSx信号对NAND型闪存进行片选(CE)控制，并且可以采用优选方案CS1，CPU的CS1信号是由CPU内部自动产生，因此在CPU其它操作期间，CS1信号可以有效屏蔽NAND型闪存芯片。并且，由于NAND型闪存芯片支持CE引脚无效(即CE don’t care)模式，在CE引脚无效的情况下，芯片本身的工作状态并不会被干扰，由此保证了NAND型闪存稳定运行。

Claims (2)

1.一种取代NAND型闪存专用硬件接口的方法，所述的NAND型闪存支持CE引脚无效操作模式，其特征在于：

将CPU上的两根地址线分别与所述NAND型闪存的引脚CLE和ALE相连；将所述CPU的引脚WE与所述NAND型闪存的引脚WE相连；将所述CPU的引脚OE与所述NAND型闪存的引脚RE相连；将所述CPU的任一GPIO功能的引脚与所述NAND型闪存的引脚R/B相连；将所述CPU的CS1-CS7中的任一引脚与所述NAND型闪存的引脚CE相连；

对与所述NAND型闪存引脚CE相连接的CPU引脚设定映像地址；

对与所述NAND型闪存引脚RE相连接的CPU引脚设定为输入模式；

根据与所述NAND型闪存引脚CLE、ALE、CE相连接的CPU引脚，确定闪存操作地址。

2.如权利要求1所述的取代NAND型闪存专用硬件接口的方法，其特征在于，所述方法进一步包括：在所述CPU对所述NAND型闪存发送命令/数据之后，插入若干等待周期，使NAND型闪存完成每次操作指令后，CPU再发送下一条指令。

Images