JP2003243334A - 電子デバイスの製造方法および電子デバイス - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ０．０１μｍないし３０μｍの厚みの基板に
半導体装置が形成された電子デバイスの製造方法、電子
デバイスおよび電子デバイス装置を提供する。 【解決手段】 電子デバイスの製造方法は、極薄基板形
成工程と、載置工程と、電子部品形成工程と、該電子部
品が形成された該極薄基板３を該載置基板から切り出す
ことによって電子デバイスとして取り出す取り出し工程
とを包含しており、該取り出し工程は、切り出される各
電子デバイスをそれぞれ囲むように格子状に設定された
スクライブラインに沿って、該極薄基板をスクライブす
るスクライブ工程を含んでおり、該スクライブ工程は、
該極薄基板に設定された該スクライブラインの少なくと
も１本の両側を押さえながら該極薄基板をスクライブす
ることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、それ自体では取り
扱いが困難な程に薄膜化された基板上に電子部品を形成
した電子デバイスの製造方法、電子デバイスおよび電子
デバイス装置に関する。

【０００２】

【従来の技術】ＭＯＳトランジスタ、ＭＯＳコンデンサ
等の半導体装置によって代表される電子部品を形成する
ための基板は、一般に２００μｍ〜５０００μｍの厚さ
を必要とする。その理由は以下に示すとおりである。第
１に、基板の厚さが２００μｍよりも薄いと、半導体装
置を基板上に形成する半導体プロセスにおいて基板を搬
送するとき、または基板をハンドリングするときに基板
が破損するおそれがある。第２に、半導体装置を形成す
る半導体プロセスにおいては、熱、プラズマ等の苛酷な
条件のもとに基板が晒されるために、基板の厚さが２０
０μｍよりも薄いと、基板が破損するおそれがある。第
３に、基板の厚さが２００μｍよりも薄いと、基板の反
り、歪みによって搬送を失敗して基板が落下したとき
に、基板または基板上の半導体装置にダメージ、欠陥等
を与えるおそれがある。このような理由によって、半導
体装置を形成するための基板は、一般に２００μｍ〜５
０００μｍの厚さが必要であるとされている。

【０００３】半導体パッケージへ実装される半導体装置
は、厚みに制限があり、基板を２００μｍよりも薄くす
る必要もある。この場合には、２００μｍ〜５０００μ
ｍの厚さの基板に半導体プロセスによって半導体装置を
形成した後に、基板の表面に保護膜を付け、基板の裏面
を機械的に研磨することによって基板を薄くしている。

【０００４】このような従来の半導体装置の製造方法
を、図面を参照して説明する。図４９〜図５９は、従来
の半導体基板にＭＯＳトランジスタを形成する工程を説
明する断面図である。図４９を参照すると、直径２００
ｍｍ、厚さ７２５μｍのＰ型シリコン基板２を洗浄し、
リンス、乾燥した後、酸化炉に入れる。そして、９００
℃の高温スチームによりＰ型シリコン基板２上にパッド
シリコン酸化膜６を形成する。さらに、ＣＶＤ法（化学
気相成長法）を用いて、パッドシリコン酸化膜６の上に
緩衝用多結晶シリコン膜７とシリコン窒化膜８とをこの
順番に堆積させる。

【０００５】図５０を参照すると、フォトリソグラフィ
工程により、シリコン窒化膜８上における活性領域とな
る領域をフォトレジスト９によってマスクして、素子分
離領域となる領域に形成された緩衝用多結晶シリコン膜
７とシリコン窒化膜８とをドライエッチングにより除去
する。図５１を参照すると、緩衝用多結晶シリコン膜７
とシリコン窒化膜８とが除去された素子分離領域にシャ
ロートレンチ１０をドライエッチングにより形成する。
図５２を参照すると、シランガスと酸素ガスとを原料と
して、ＣＶＤ法により酸化膜を堆積し、シャロートレン
チ１０を埋め込む。

【０００６】化学機械研磨（ＣＭＰ）法により、Ｐ型シ
リコン基板２の表面を平坦化する。さらに、熱リン酸に
よってシリコン窒化膜８を除去し、さらにドライエッチ
ングまたは、ウェットエッチングにより緩衝用多結晶シ
リコン膜７を除去する。こうして形成されたシャロート
レンチ絶縁体１１は、後に形成する各素子間を電気的に
分離・絶縁するものである。

【０００７】図５３を参照すると、Ｐ型ＭＯＳ側をフォ
トレジスト９によってマスクしながら、Ｎ型ＭＯＳ側に
ボロンイオンを注入してＰウェル領域１２を形成する。
同様にＰ型ＭＯＳ側にＮウェル領域１３を形成する。

【０００８】図５４を参照すると、Ｐウェル領域１２、
Ｎウェル領域１３およびシャロートレンチ絶縁体１１を
覆うようにＣＶＤ法によりゲート電極用ポリシリコン膜
１４を成長させる。このとき、ゲート電極用ポリシリコ
ン膜１４の成長時に不純物を導入するか、あるいは成長
後にイオン注入により不純物をゲート電極用ポリシリコ
ン膜１４に導入する。

【０００９】図５５を参照すると、フォトリソグラフィ
工程とドライエッチング工程とにより、ゲート電極用ポ
リシリコン膜１４をパターニングし、ゲート電極１５を
形成する。そして、加速エネルギー２ｋｅＶ、ドーズ量
１×１０¹⁴原子数／ｃｍ²の条件においてＡｓイオンを
注入し、マスクの役割をもつゲート電極１５と自己整合
的にＮ型ＭＯＳ側のソースドレイン拡張領域１６を形成
する。Ｐ型ＭＯＳ側においても同様にソースドレイン拡
張領域１６を形成する。

【００１０】図５６を参照すると、シリコン酸化膜を１
００ｎｍ堆積した後に、異方性のドライエッチングによ
り、エッチバックすることにより、サイドウォール１７
をゲート電極１５のサイドに形成する。さらに、サイド
にサイドウォール１７が形成されたゲート電極１５をマ
スクとして加速エネルギー１５ｋｅＶ、ドーズ量３×１
０¹⁵原子数／Ｃｍ²の条件でＡｓイオンを注入し、サイ
ドウォール１７に対して自己整合的にソース・ドレイン
領域１８を形成する。このとき、ソースドレイン拡張領
域１６はサイドウォール１７によって覆われているの
で、不純物濃度が増加してソース・ドレイン領域１８に
同化することはない。

【００１１】このような工程を経ることにより、ソース
ドレイン拡張領域１６を備えた半導体装置（ＣＭＯＳト
ランジスタ）が製造される。なお、ソースドレイン拡張
領域１６は浅い拡散層であり、短チャンネル効果（短い
ゲート長のＭＯＳトランジスタにおいて閾値電圧が低下
する効果）を抑制するために設けられている。

【００１２】図５７を参照すると、ソースドレイン領域
１８にコバルト膜１９を形成する。炉で熱処理をすると
コバルトシリサイドが形成され、シリコン酸化膜上の不
要な未反応コバルト生成物はフッ酸によって除去する。

【００１３】図５８を参照すると、ＣＶＤ法により厚い
絶縁膜２０を形成させ、絶縁膜２０に引き出し電極用の
コンタクトホール２１を開口する。図５９を参照する
と、コンタクトホール２１にタングステンを埋め込み、
タングステンプラグ２２を形成させる。

【００１４】尚、説明を省略したが、実際の製造工程に
おいては、各工程間には、必要に応じて、随時フォトレ
ジスト塗布、露光、現像、エッチング、レジスト除去、
洗浄等の工程が入る。

【００１５】このようにして作製されたＭＯＳトランジ
スタが形成されたＰ型シリコン基板２から半導体チップ
を切り出す工程を図６０〜図６５を参照して説明する。
図６０を参照すると、Ｐ型シリコン基板２においてＭＯ
Ｓトランジスタを形成した面と反対側の面に、紫外線硬
化樹脂膜２９を貼り付ける。

【００１６】図６１を参照すると、Ｐ型シリコン基板２
に接着された紫外線硬化樹脂膜２９を、ダイシング装置
に設けられた基板台３０に接着する。

【００１７】図６２および図６３を参照すると、ＭＯＳ
トランジスタが形成されたＰ型シリコン基板２を紫外線
硬化樹脂膜２９を介してダイシング装置の基板台３０に
固定した状態において、高速回転させたダイヤモンド刃
３１を、Ｐ型シリコン基板２上に所定の間隔を空けて格
子状に設定されたスクライブライン３２に沿って走査さ
せて、スクライブライン３２上に溝を形成させる。この
時、ダイヤモンド刃３１の位置は固定しており、基板台
３０を移動させることにより、スクライブライン３２上
に沿ってダイヤモンド刃３１を走査させる。溝の深さは
ダイヤモンド刃３１の高さ、または、基板台３０の高さ
を調整することにより、任意に変えることができ、Ｐ型
シリコン基板２の厚み分以上の深さにダイヤモンド刃３
１を挿入することにより、半導体チップ間を完全に切断
することもできる。

【００１８】図６４を参照すると、Ｐ型シリコン基板２
に接着した紫外線硬化樹脂２９を基板台３０から引き剥
がした後、紫外線硬化樹脂２９に紫外線３３を照射し、
Ｐ型シリコン基板２と紫外線硬化樹脂２９との分離を容
易にする。図６５を参照すると、紫外線硬化樹脂２９に
接着したＰ型シリコン基板２からスクライブライン３２
上に形成された溝に沿って半導体チップを分離する。

【００１９】前述したように半導体パッケージへ実装す
る半導体装置の厚みに制限があるために、基板を薄くす
る必要がある場合には、図４９〜図５９を参照して説明
したように厚さ７２５μｍのＰ型シリコン基板２に半導
体装置を形成した後に、Ｐ型シリコン基板２の表面に保
護膜を付けた状態で、Ｐ型シリコン基板２の裏面を機械
的に研磨する。

【００２０】

【発明が解決しようとする課題】しかしながら、このよ
うな機械的な研摩による基板の薄膜化は、厚さ１００μ
ｍ程度までが限界であるという問題がある。今後開発さ
れる電子ペーパーのような紙のように薄いディスプレイ
装置に半導体チップを実装するためには、基板をさらに
薄膜化する必要がある。また、半導体チップを複数枚積
層する３次元実装の必要がある場合には、特に厚み寸法
の制約が厳しくなり、例えば、５０μｍまで基板を薄膜
化することも必要になる。逆に、半導体チップの厚み寸
法を薄くすることができないと、半導体チップを実装し
た半導体パッケージを搭載する電化製品、通信機器、コ
ンピュータ等の電子機器の薄型化を阻害する要因にな
る。

【００２１】半導体装置を形成する基板の厚みが１００
μｍ程度もあると、基板に柔軟性が生じないために、フ
レキシブルな製品に対する応用が望めない。さらに、基
板の厚みが１００μｍ程度もあると、ＩＣカード等の製
品に応用しようとする場合に、ＩＣカードの厚みが制約
される。

【００２２】また、機械的研摩による薄膜化には、基板
の厚みが不均一になるという膜厚制御の困難さの問題、
基板に形成された半導体装置に機械的研摩の際に負荷が
かかるという問題、機械的研摩に伴うダストが発生する
ために作業環境を汚染するという問題および機械的研摩
により基板が傷つき半導体チップの信頼性が劣化すると
いう問題がある。

【００２３】本発明は係る問題を解決するためのもので
あり、その目的は、０．０１μｍないし３０μｍの厚み
の基板に半導体装置が形成された電子デバイスの製造方
法、電子デバイスおよび電子デバイス装置を提供するこ
とにある。

【００２４】

【課題を解決するための手段】本発明に係る電子デバイ
スの製造方法は、基板を薄膜化して極薄基板を形成する
極薄基板形成工程と、該極薄基板よりも厚い載置基板上
に該極薄基板を固定状態で載置する載置工程と、該載置
基板上に固定状態で載置された該極薄基板上に複数の電
子デバイスをそれぞれ構成する複数の電子部品を形成す
る電子部品形成工程と、各電子デバイスをそれぞれ囲む
ように設定されたスクライブラインに沿って、該スクラ
イブラインの両側を押さえながら、各電子デバイスごと
に該極薄基板をスクライブするスクライブ工程と、該ス
クライブ工程によってスクライブされた各電子デバイス
を該載置基板から取り出す取り出し工程とを包含するこ
とを特徴とし、そのことにより上記目的が達成される。

【００２５】前記スクライブ工程は、前記極薄基板が該
載置基板に密着するように該極薄基板を押さえながら該
極薄基板をスクライブしてもよい。

【００２６】前記スクライブ工程は、前記スクライブラ
インの両側に設けられた棒状の押さえ部材によって、該
スクライブラインの両側に配置された各電子デバイスの
表面をそれぞれ押さえながらスクライブしてもよい。

【００２７】前記スクライブ工程は、前記スクライブラ
インの両側に設けられた棒状の押さえ部材の間の間隔を
前記電子デバイスの寸法に応じて変更してもよい。

【００２８】前記スクライブ工程は、各電子デバイスの
表面と略同一形状をした底面を有するブロック状の押さ
え部材によって、前記スクライブラインの両側に配置さ
れた各電子デバイスの表面をそれぞれ押さえながらスク
ライブしてもよい。

【００２９】前記ブロック状の押さえ部材は、前記電子
デバイスを該ブロック状の押さえ部材に固定するための
静電チャックまたは真空チャックの機能を有していても
よい。

【００３０】前記取り出し工程は、前記電子デバイスを
吸着することによって取り出してもよい。

【００３１】前記取り出し工程は、取り出そうとする前
記電子デバイスに隣接する他の電子デバイスを押さえな
がら前記電子デバイスを取り出してもよい。

【００３２】前記載置工程は、前記載置基板に前記極薄
基板と接合する接合部を形成する工程を含んでいてもよ
い。

【００３３】前記電子部品は、半導体素子であり、前記
電子部品形成工程は、半導体プロセスであってもよい。

【００３４】前記載置基板の厚みは、２００ミクロン以
上５０００ミクロン以下であってもよい。

【００３５】前記極薄基板の厚みは、０．０１ミクロン
以上３０ミクロン以下であってもよい。

【００３６】前記極薄基板は、半導体基板によって構成
されていてもよい。

【００３７】前記極薄基板は、シリコン基板によって構
成されていてもよい。

【００３８】前記極薄基板形成工程は、スマートカット
法、水素イオン剥離法、希ガスイオン剥離法、ボイドカ
ット法および研摩法のいずれかによって前記極薄基板を
形成してもよい。

【００３９】前記載置工程は、陽極接合法、金属‐半導
体接合技術法、レーザ溶接法および耐熱性接着剤法のい
ずれかによって、前記載置基板上に前記極薄基板を動か
ないように載置してもよい。

【００４０】前記電子部品は、圧電素子であってもよ
い。

【００４１】本発明に係る電子デバイスは、本発明に係
る製造方法によって製造され、そのことにより上記目的
が達成される。

【００４２】

【発明の実施の形態】本実施の形態に係る半導体チップ
においては、０．０１μｍないし３０μｍの厚みの極薄
半導体基板上にＭＯＳトランジスタが形成される。以
下、図面を参照して本実施の形態に係る半導体チップの
製造方法を説明する。

【００４３】図１は、本実施の形態に係る半導体チップ
の製造方法に使用されるＰ型シリコン基板２の断面図で
あり、図２は、極薄半導体基板３が形成されたＰ型シリ
コン基板２の断面図である。

【００４４】図１および図２を参照すると、まず、スマ
ートカット法によってＰ型シリコン基板２から極薄半導
体基板３を作製する。Ｐ型シリコン基板２の表面に、２
００ＫｅＶの加速エネルギー、面積密度３×１０¹⁴〜１
×１０¹⁷ｃｍ^-2の条件において、約１μｍ程度の深さに
Ｈ原子プロファイルのピークができるようにＨ₂ ⁺を注入
し、このＨ原子プロファイルのピークを有する分離面３
６を形成する。分離面３６は、結晶欠陥、結晶歪みを有
する脆弱な面である。このＰ型シリコン基板２に形成さ
れた分離面３６の上の層が極薄半導体基板３となる。従
って、極薄半導体基板３の厚みは、約１μｍとなる。

【００４５】図３は、載置基板４および載置基板４に載
置された極薄半導体基板３の断面図である。図４（ａ）
は、載置基板４に形成された接合部５の配置パターンを
説明する平面図であり、図４（ｂ）は、図４（ａ）に示
す線ＡＡに沿った断面図である。直径約２００ｍｍ、厚
さ約７００μｍの載置基板４の表面に、ガラスによって
構成される接合部５を形成する。接合部５は、載置基板
４の表面の一部に形成し、載置基板４の周縁において一
定の幅および深さを有するように略円環状に形成する。
接合部５は、載置基板４に載置される極薄半導体基板３
において後述する半導体チップが形成されない極薄半導
体基板３の周縁に対応する載置基板４の周縁に形成され
ている。このように、接合部５は、極薄半導体基板３上
に形成された半導体チップと重ならない位置に形成され
る。このため、半導体チップの歩留まりを落とすことが
ないという利点がある。接合部５は、載置基板４の表面
からやや隆起するように形成されている。接合部５の内
側には、絶縁層４０が形成されている。絶縁層４０は、
極薄半導体基板３が接合部５の表面および絶縁層４０の
表面と密着するように、その表面が接合部５の表面と実
質的に同一の面になるように形成されている。

【００４６】接合部５を構成するガラスは、その内部に
例えば、Ｎａ⁺、Ｈ⁺イオン等の可動イオンを持ち、極薄
半導体基板３とほぼ等しい熱膨張係数を有するものが好
ましい。また、接合部５を構成するガラスは、酸化シリ
コン、ソーダ石灰ガラス、石英、石英ガラス、ホウケイ
酸ガラス、フッ化ガラス、パイレックス（登録商標）、
フッ化ケイ素、サファイアであることが好ましい。より
好ましくは、シリコンからなる載置基板４の表面の一部
を酸化させたシリコン酸化膜からなることが望ましい。
さらにシリコン酸化膜はウェット酸化法を用いて作製
し、その酸化膜中に含まれるＨ⁺イオンを可動イオンと
して用いることが望ましい。

【００４７】そして、スマートカット法によって極薄半
導体基板３が形成されたＰ型シリコン基板２を、極薄半
導体基板３と接合部５が形成された載置基板４とが対向
するように載置基板４の表面に押し当てる。

【００４８】次に、ガラスによって構成される接合部５
を表面の一部に備えた載置基板４および極薄半導体基板
３が形成されたＰ型シリコン基板２とを３００℃以上６
００℃以下に加熱し、載置基板４側を負電位に、極薄半
導体基板３側を正電位とし、３０ボルト以上１０００ボ
ルト以下の電圧を印加する。印加する電圧は、接合部５
を構成するガラスの材質、膜厚、接合温度に依存する。
このようにして、載置基板４に形成された接合部５とＰ
型シリコン基板２に形成された極薄半導体基板３とが陽
極接合法によって接合される。

【００４９】この陽極接合の後に、Ｐ型シリコン基板２
に形成された分離面３６および分離面３６に対して極薄
半導体基板３の反対側に形成されたＰ型シリコン基板の
残りの層を接合部５と接合された極薄半導体基板３から
剥離させる。剥離の方法は、まず４００℃〜５００℃の
熱処理を加える。この熱処理の後、Ｐ型シリコン基板２
に形成された分離面３６およびＰ型シリコン基板の残り
の層を極薄半導体基板３から剥離させる。剥離させるた
めには、Ｐ型シリコン基板２の残りの層にせん断力を加
えればよい、または、分離面３６に側方からウォーター
ジェットを当ててもよい。治具を用いて鋭利な板状の刃
を分離面３６に側方から押し当てることによって分離の
きっかけを作ってもよい。なお、剥離のための熱処理は
陽極接合のための熱処理と同一の熱処理にしてもよい。

【００５０】このように、スマートカット法によってＰ
型シリコン基板２を薄膜化して極薄半導体基板３を形成
し、陽極接合法によって極薄半導体基板３を載置基板４
上に固定状態で載置すると、以降は、従来例に示した方
法により、従来例と同様の工程を経て、載置基板４に動
かないように載置された極薄半導体基板３上に半導体装
置を作製する。

【００５１】図５〜図１５は、本実施の形態に係る極薄
半導体基板３にＭＯＳトランジスタを形成する工程を説
明する断面図である。図５を参照すると、直径約２００
ｍｍ、厚さ約７００μｍの載置基板４上に動かないよう
に載置された極薄半導体基板３を洗浄し、リンス、乾燥
した後、酸化炉に入れる。そして、９００℃の高温スチ
ームにより極薄半導体基板３上にパッドシリコン酸化膜
６を形成する。さらに、ＣＶＤ法（化学気相成長法）を
用いて、パッドシリコン酸化膜６の上に緩衝用多結晶シ
リコン膜７とシリコン窒化膜８とをこの順番に堆積させ
る。

【００５２】図６を参照すると、フォトリソグラフィ工
程により、シリコン窒化膜８上における活性領域となる
領域をフォトレジスト９によってマスクして、素子分離
領域となる領域に形成された緩衝用多結晶シリコン膜７
とシリコン窒化膜８とをドライエッチングにより除去す
る。

【００５３】図７を参照すると、緩衝用多結晶シリコン
膜７とシリコン窒化膜８とが除去された素子分離領域に
シャロートレンチ１０をドライエッチングにより形成す
る。図８を参照すると、シランガスと酸素ガスとを原料
として、ＣＶＤ法により酸化膜を堆積し、シャロートレ
ンチ１０を埋め込む。さらに、化学機械研磨（ＣＭＰ）
法により、極薄半導体基板３の表面を平坦化する。さら
に、熱リン酸によってシリコン窒化膜８を除去し、さら
にドライエッチングまたは、ウェットエッチングにより
緩衝用多結晶シリコン膜７を除去する。こうして形成さ
れたシャロートレンチ絶縁体１１は、後に形成する各素
子間を電気的に分離・絶縁するものである。

【００５４】図９を参照すると、Ｐ型ＭＯＳ側をフォト
レジスト９によってマスクしながら、Ｎ型ＭＯＳ側にボ
ロンイオンを注入してＰウェル領域１２を形成する。同
様にＰ型ＭＯＳ側にＮウェル領域１３を形成する。

【００５５】図１０を参照すると、Ｐウェル領域１２、
Ｎウェル領域１３およびシャロートレンチ絶縁体１１を
覆うようにＣＶＤ法によりゲート電極用ポリシリコン膜
１４を成長させる。このとき、ゲート電極用ポリシリコ
ン膜１４の成長時に不純物を導入するか、あるいは成長
後にイオン注入により不純物をゲート電極用ポリシリコ
ン膜１４に導入する。

【００５６】図１１を参照すると、フォトリソグラフィ
工程とドライエッチング工程とにより、ゲート電極用ポ
リシリコン膜１４をパターニングし、ゲート電極１５を
形成する。そして、加速エネルギー２ｋｅＶ、ドーズ量
１×１０¹⁴原子数／ｃｍ²の条件によってＡｓイオンを
注入し、マスクの役割をもつゲート電極１５と自己整合
的にＮ型ＭＯＳ側のソースドレイン拡張領域１６を形成
する。Ｐ型ＭＯＳ側も同様にソースドレイン拡張領域１
６を形成する。

【００５７】図１２を参照すると、シリコン酸化膜を１
００ｎｍ堆積した後に、異方性のドライエッチングによ
り、エッチバックすることにより、サイドウォール１７
をゲート電極１５のサイドに形成する。さらに、サイド
にサイドウォール１７が形成されたゲート電極１５をマ
スクとして加速エネルギー１５ｋｅＶ、ドーズ量３×１
０¹⁵原子数／Ｃｍ²の条件でＡｓイオンを注入し、サイ
ドウォール１７に対して自己整合的にソース・ドレイン
領域１８を形成する。このとき、ソースドレイン拡張領
域１６はサイドウォール１７によって覆われているの
で、不純物濃度が増加してソース・ドレイン領域１８に
同化することはない。

【００５８】このような工程を経ることにより、ソース
ドレイン拡張領域１６を備えた半導体装置（ＣＭＯＳト
ランジスタ）が製造される。なお、ソースドレイン拡張
領域１６は浅い拡散層であり、短チャンネル効果（短い
ゲート長のＭＯＳトランジスタにおいて閾値電圧が低下
する効果）を抑制するために設けられている。

【００５９】図１３を参照すると、ソースドレイン領域
１８にコバルト膜１９を形成する。炉で熱処理をすると
コバルトシリサイドが形成され、シリコン酸化膜上の不
要な未反応コバルト生成物はフッ酸によって除去する。

【００６０】図１４を参照すると、ＣＶＤ法により厚い
絶縁膜２０を形成させ、絶縁膜２０に引き出し電極用の
コンタクトホール２１を開口する。図１５を参照する
と、コンタクトホール２１にタングステンを埋め込み、
タングステンプラグ２２を形成させる。

【００６１】尚、説明を省略したが、実際の製造工程に
おいては、各工程間には、必要に応じて、随時フォトレ
ジスト塗布、露光、現像、エッチング、レジスト除去、
洗浄等の工程が入る。

【００６２】このようにして作製されたＭＯＳトランジ
スタが形成されたＰ型シリコン基板２から半導体チップ
を切り出す工程を図１６〜図２１を参照して説明する。
図１６を参照すると、載置基板４において極薄半導体基
板３と反対側の面に、紫外線硬化樹脂膜２９を貼り付け
る。

【００６３】図１７を参照すると、載置基板４に接着さ
れた紫外線硬化樹脂膜２９を、ダイシング装置に設けら
れた基板台３０に接着する。

【００６４】図１８および図１９を参照すると、ＭＯＳ
トランジスタが形成された極薄半導体基板３を載置する
載置基板４を紫外線硬化樹脂膜２９を介してダイシング
装置の基板台３０に固定した状態において、高速回転さ
せたダイヤモンド刃３１は、所定の間隔を空けて格子状
に設定されたスクライブライン３２に沿って極薄半導体
基板３をスクライブし、スクライブライン３２に沿って
溝を形成する。この時、ダイヤモンド刃３１の位置は固
定しており、基板台３０を移動させることにより、スク
ライブライン３２上に沿ってダイヤモンド刃３１を走査
させる。格子状に形成された溝によって囲まれた極薄半
導体基板３の部分が本実施の形態に係る半導体チップ１
となる。溝の深さはダイヤモンド刃３１の高さ、また
は、基板台３０の高さを調整することにより、任意に変
えることができ、極薄半導体基板３の厚み分以上の深さ
にダイヤモンド刃３１を挿入することにより、半導体チ
ップ１間を完全に切断することもできる。

【００６５】図２０を参照すると、ダイヤモンド刃３１
によって形成された溝によって囲まれた半導体チップ１
の１つの上に搬送アーム３４の先端を載せ、搬送アーム
３４に内蔵された図示しない吸着機構により、搬送アー
ム３４の先端を載せた半導体チップ１を吸着する。

【００６６】図２１（ａ）を参照すると、搬送アーム３
４を上方に移動させると、搬送アーム３４に内蔵された
吸着機構により吸着された半導体チップ１の周りに形成
された溝に亀裂が生じ、溝が割れるために、搬送アーム
３４によって吸着された半導体チップ１は溝に沿って極
薄半導体基板３から分離される。図２１（ｂ）に示すよ
うに、この時必要に応じて吸着された半導体チップ１に
隣接する半導体チップ１を押さえるように切り込み棒３
７を挿入することにより、半導体チップ１の周りに形成
された溝に亀裂が生じやすくして、吸着された半導体チ
ップ１を分離してもよい。切り込み棒３７は、吸着され
る半導体チップ１の周囲に形成された溝を押さえてもよ
い。

【００６７】図２１（ｃ）に示すように、先端が尖った
切り込み棒３７Ａによって、吸着された半導体チップ１
の周囲に形成された溝を割るようにしてもよい。スクラ
イブ工程において、半導体チップ１間を完全に切断して
いる場合は、半導体チップ１を搬送アーム３４に内蔵さ
れた吸着機構によって吸着するだけで、半導体チップ１
を極薄半導体基板３から分離することができる。

【００６８】図２２は、本実施の形態に係るＩＣカード
に実装された半導体チップ１の断面図である。本実施の
形態に係る半導体チップ１を構成する極薄半導体基板３
の厚みは約１μｍと薄いために、柔軟性を有している。
このため、ＩＣカードを構成するＩＣカード基台２５の
表面に半導体チップ１を貼り付けまたは埋め込むと、そ
の柔軟性の効果により、半導体チップ１は、割れによる
不良をおこすおそれが低減される。

【００６９】図２３（ａ）は、本実施の形態に係る曲面
状の基台２６に実装された半導体チップ１の断面図であ
り、図２３（ｂ）は、その要部の拡大図である。図２４
は、他の曲面状の基台２７に実装された半導体チップの
断面図である。本実施の形態に係る半導体チップ１を構
成する極薄半導体基板３の厚みは約１μｍと薄いため
に、曲面状の基板に貼り付けることができる程度の柔軟
性を有している。半導体チップ１を曲面状の基台に貼り
付けると、半導体チップ１を構成する極薄半導体基板３
に曲げ応力が発生し、曲げ応力によって極薄半導体基板
３に形成されたＭＯＳトランジスタ等の半導体装置に格
子歪が生じる。この格子歪は、極薄半導体基板３に形成
された半導体装置のキャリヤ移動度を高め、半導体装置
の性能を向上させる。

【００７０】極薄半導体基板３に形成された半導体装置
に曲げ応力のうちの引張応力を極薄半導体基板３の表面
近傍に与えたいときは、例えば、図２３（ａ）に示すよ
うに、凸状の半導体チップ基台２６に半導体チップ１を
貼り付ければよい。図２３（ａ）および図２３（ｂ）に
示すように、凸状の半導体チップ基台２６に半導体チッ
プ１を貼り付けると、半導体チップ１の極薄基板３の下
部には圧縮の外力４２が作用し、ＭＯＳトランジスタを
構成する半導体装置側には引張の外力４１が作用する。
このため、ゲート電極１５の下に形成されたソースドレ
イン拡張領域１６の間のチャネル領域に、引張の外力４
１の反力として応力が内向きに作用する。チャネル領域
に引張の外力４１の反力として応力が与えられると、チ
ャネル領域に格子歪みが発生し、ＭＯＳトランジスタの
チャネル領域におけるキャリヤ移動度が高まる。この結
果、極薄半導体基板３に形成されたＭＯＳトランジスタ
の性能が向上する。

【００７１】ＳｉＧｅ層の上にチャネル領域を構成する
Ｓｉをエピタキシャル成長させることによっても、Ｓｉ
Ｇｅの格子間隔はＳｉの格子間隔よりも約４％長いため
に、チャネル領域に引張の外力の反力として応力を与え
ることができ、チャネル領域に格子歪みが発生し、ＭＯ
Ｓトランジスタのチャネル領域におけるキャリヤ移動度
を高めることができる。しかし、この方法では、エピタ
キシャル成長させるためのコストが高く、エピタキシャ
ル成長させたＳｉに結晶欠陥が多いという問題がある。
本実施の形態によれば、半導体チップ１を構成する極薄
半導体基板３を曲面状の基台に貼り付けることによっ
て、ＳｉＧｅ層の上にＳｉをエピタキシャル成長させる
ことなく、チャネル領域に引張の外力の反力として応力
を作用させ、チャネル領域に格子歪みを発生させ、ＭＯ
Ｓトランジスタのチャネル領域におけるキャリヤ移動度
を高めることができる。

【００７２】逆に圧縮の外力４２の反力として応力を外
向きに与えたいときは、例えば、図２４に示すように、
凹状の半導体チップ基台２７に半導体チップ１を貼り付
ければよい。このように、半導体チップ１を構成する極
薄半導体基板３は、極薄半導体基板３に形成された半導
体装置のキャリヤ移動度を高めるように作用する格子歪
を半導体装置に与えるように、曲面状の基台に貼り付け
られる。

【００７３】図２５は、本実施の形態に係る半導体チッ
プ１を積層した半導体チップ装置２８の断面図である。
半導体チップ装置２８は、積層された複数の半導体チッ
プ１を備えている。積層された各半導体チップ１は、極
薄半導体基板３と極薄半導体基板３上に形成されたＭＯ
Ｓトランジスタ３８とをそれぞれ有している。各半導体
チップ１を構成する極薄半導体基板３には、導電材料が
充填されたスルーホール３９が形成されている。各極薄
半導体基板３上に形成されたＭＯＳトランジスタ３８
は、極薄半導体基板３に形成されたスルーホール３９に
充填された導電材料を介して互いに電気的に接続されて
いる。

【００７４】このように、本実施の形態に係る半導体チ
ップ１を積層させることにより、３次元実装を行う。本
実施の形態に係る半導体チップ１を構成する極薄半導体
基板３の厚みは約１μｍと薄いために、半導体チップ１
を１０枚積層しても、半導体チップ装置２８は約数十μ
ｍの厚みにしかならない。従って、極めて薄くかつ高性
能の半導体チップ装置を得ることができる。尚、積層す
る各半導体チップ１は同種の半導体チップでもよく、異
種の半導体チップでもよい。

【００７５】本実施の形態に係る半導体チップ１が、例
えば、ＤＲＡＭチップである場合には、各ＤＲＡＭチッ
プの容量が２５６メガビット（Ｍｂｉｔ）であれば、半
導体チップ１を１０枚積層すると、２５６０メガビット
（２．５６ギガビット）の超大容量メモリとなり、しか
も全体の厚みは従来の一枚の半導体基板の厚みと同等、
もしくはそれよりも薄いために、従来のコンピューター
等の製品に、厚みの仕様を変更することなく、そのまま
組み込むことができる。

【００７６】なお、本実施の形態においては、載置基板
４上に動かないように載置された極薄半導体基板３上に
ＭＯＳトランジスタを形成する例を説明したが、本発明
はこれに限定されない。極薄半導体基板３上に他の半導
体素子を形成してもよく、また、半導体素子に限らず、
例えば、圧電素子、またはセンサー等のＭＥＭＳ（マイ
クロ・エレクトロ・メカニカル・システム）、または太
陽電池を形成してもよい。

【００７７】また、載置基板４の厚みが７００μｍであ
る例を説明したが、載置基板４の厚みは、半導体プロセ
スにおいて極薄半導体基板３が破損しない程度に十分厚
くなっていればよく、２００ミクロン以上５０００ミク
ロン以下であることが好ましい。

【００７８】さらに、極薄半導体基板３の厚みが約１μ
ｍである例を説明したが、０．０１ミクロン以上３０ミ
クロン以下の厚みの極薄半導体基板に対しても本発明を
適用することができる。

【００７９】スマートカット法によって極薄半導体基板
３を作製する例を示したが、極薄半導体基板３は、水素
イオン剥離法、希ガスイオン剥離法、ボイドカット法お
よび研摩法のいずれかによって作製してもよい。

【００８０】陽極接合法によって極薄半導体基板３を載
置基板４に動かないように載置する例を説明したが、極
薄半導体基板３は、金属‐半導体接合技術法、レーザ溶
接法および耐熱性接着剤法のいずれかによって載置基板
４に載置してもよい。

【００８１】さらに、ＭＯＳトランジスタのキャリア移
動度を高める格子歪が生じるように、格子歪調整用膜を
ＭＯＳトランジスタの上に形成してもよい。格子歪調整
用膜は、例えば、シリコン窒化膜、シリコン酸化膜等に
よって構成すればよい。

【００８２】以上のように本実施の形態によれば、Ｐ型
シリコン基板２を薄膜化して極薄半導体基板３を形成す
る極薄基板形成工程と、極薄半導体基板３よりも厚い載
置基板４上に極薄半導体基板３を固定状態で載置する載
置工程と、載置基板４上に固定状態で載置された極薄半
導体基板３上にＭＯＳトランジスタを形成する電子部品
形成工程と、ＭＯＳトランジスタが形成された極薄半導
体基板３を載置基板４から切り出すことによって取り出
す取り出し工程とを包含しているので、載置基板４上に
動かないように載置された極薄半導体基板３上にＭＯＳ
トランジスタが形成される。このため、０．０１μｍな
いし３０μｍの厚みの極薄半導体基板３上にＭＯＳトラ
ンジスタを形成することができる。この結果、０．０１
μｍないし３０μｍの厚みの極薄半導体基板３上に半導
体装置が形成された半導体チップの製造方法、半導体チ
ップおよび半導体チップ装置を提供することができる。

【００８３】図２６（ａ）は、実施の形態に係る他の載
置基板４Ａおよび他の載置基板４Ａに載置された極薄半
導体基板３の断面図である。接合部５Ａは、載置基板４
Ａの周縁に沿って形成されており、その表面が載置基板
４Ａの表面からやや隆起するように形成されている。こ
の場合、接合部５Ａに接合された極薄半導体基板３と載
置基板４Ａとの間には微小なスペースが形成される。接
合部５Ａは、載置基板４Ａに載置される極薄半導体基板
３において半導体チップが形成されない極薄半導体基板
３の周縁に対応する領域に形成されている。図２６
（ｂ）に示すように、接合部５Ａは、極薄半導体基板３
が載置基板４Ａに密着するように、その表面が載置基板
４Ａの表面と実質的に同一の面になるように形成されて
いてもよい。

【００８４】図２７（ａ）および（ｂ）は、さらに他の
載置基板４Ｂおよびさらに他の載置基板４Ｂに載置され
た極薄半導体基板３の断面図である。図２８は、さらに
他の載置基板４Ｂに形成された接合部５Ｂの配置パター
ンを説明する図である。図２８（ａ）は、その平面図で
あり、図２８（ｂ）および図２８（ｃ）は、図２８
（ａ）に示す線ＢＢに沿った断面図である。図２７
（ａ）、図２８（ａ）および図２８（ｂ）に示すよう
に、接合部５Ｂは、載置基板４Ｂの周縁からやや内側に
おいて一定の幅および深さを有するように略円環状に形
成されている。接合部５Ｂは、図２６（ａ）に示す接合
部５Ａと同様に、載置基板４Ｂの表面からやや隆起する
ように形成されている。図２７（ｂ）および図２８
（ｃ）に示すように、接合部５Ｂは、極薄半導体基板３
が載置基板４Ｂに密着するように、その表面が載置基板
４Ｂの表面と実質的に同一の面になるように形成されて
いてもよい。

【００８５】図２９は、さらに他の載置基板４Ｃに形成
された接合部５Ｃの配置パターンの説明図である。図２
９（ａ）は、その平面図であり、図２９（ｂ）は、図２
９（ａ）に示す線ＣＣに沿った断面図である。接合部５
Ｃは、載置基板４Ｃの周縁に沿って形成されている。接
合部５Ｃは、載置基板４Ｃに載置される極薄半導体基板
３において半導体チップが形成されない極薄半導体基板
の周縁に対応する領域に形成されている。

【００８６】図３０は、さらに他の載置基板４Ｄに形成
された接合部５Ｄの配置パターンの説明図である。図３
０（ａ）は、その平面図であり、図３０（ｂ）は、図３
０（ａ）に示す線ＤＤに沿った断面図である。接合部５
Ｄは、載置基板４Ｄの周縁からやや内側において所定の
間隔を空けて点状に形成されている。各接合部５Ｄは、
載置基板４Ｄに載置される極薄半導体基板３において半
導体チップが形成されない極薄半導体基板の周縁の近傍
に対応する領域に形成されている。

【００８７】接合部５Ｄは、載置基板４Ｄの表面からや
や隆起するように形成されている。図３０（ｃ）に示す
ように、接合部５Ｄは、極薄半導体基板が載置基板４Ｄ
に密着するように、その表面が載置基板４Ｄの表面と実
質的に同一の面になるように形成されていてもよい。

【００８８】図３１は、さらに他の載置基板４Ｅに形成
された接合部５Ｅの配置パターンの説明図である。図３
１（ａ）は、その平面図であり、図３１（ｂ）は、図３
１（ａ）に示す線ＥＥに沿った断面図である。接合部５
Ｅは、半導体チップ１を分割するために設定されたスク
ライブラインと同一のパターンによって格子状に形成さ
れている。極薄半導体基板３を載置基板４Ｅに接合する
接合部５Ｅが半導体チップを分割するためのスクライブ
ラインに沿って形成されているので、スクライブ工程に
おいてスクライブラインに沿って溝を形成すると、極薄
半導体基板３から半導体チップ１を容易に分離すること
ができるという利点が得られる。

【００８９】接合部５Ｅは、載置基板４Ｅの表面からや
や隆起するように形成されている。図３１（ｃ）に示す
ように、接合部５Ｅは、極薄半導体基板が載置基板４Ｅ
に密着するように、その表面が載置基板４Ｅの表面と実
質的に同一の面になるように形成されていてもよい。

【００９０】図３２〜図３６を参照して、本実施の形態
に係る極薄半導体基板の他の製造方法を説明する。図３
２は、本実施の形態に係る他のＰ型シリコン基板２Ａの
断面図であり、図３３は、極薄半導体基板３Ａが形成さ
れたＰ型シリコン基板２Ａの断面図である。

【００９１】前述した図１および図２と同様に、スマー
トカット法によってＰ型シリコン基板２Ａから極薄半導
体基板３Ａを作製する。図３２および図３３を参照する
と、Ｐ型シリコン基板２Ａの表面に、２００ＫｅＶの加
速エネルギー、面積密度３×１０¹⁴〜１×１０¹⁷ｃｍ^-2
の条件において、約１μｍ程度の深さにＨ原子プロファ
イルのピークができるようにＨ₂ ⁺を注入し、このＨ原子
プロファイルのピークを有する分離面３６を形成する。
分離面３６は、結晶欠陥、結晶歪みを有する脆弱な層で
ある。このＰ型シリコン基板２Ａに形成された分離面３
６の上の層が極薄半導体基板３Ａとなる。従って、極薄
半導体基板３Ａの厚みは、約１μｍとなる。

【００９２】図３４（ａ）は、載置基板４Ｆに載置され
た極薄半導体基板３Ａの断面図であり、図３４（ｂ）
は、その平面図である。図３４（ａ）および図３４
（ｂ）を参照すると、スマートカット法によって極薄半
導体基板３Ａが形成されたＰ型シリコン基板２Ａを、極
薄半導体基板３Ａと載置基板４Ｆとが対向するように載
置基板４Ｆの表面に押し当てる。この後、Ｐ型シリコン
基板２Ａに形成された分離面３６および分離面３６に対
して極薄半導体基板３Ａの反対側に形成されたＰ型シリ
コン基板２Ａの残りの層を載置基板４Ｆに載置された極
薄半導体基板３Ａから剥離させる。

【００９３】そして、極薄半導体基板３Ａを貫通して載
置基板４Ｆの内部において底を有する結合材充填穴２３
を、極薄半導体基板３Ａから半導体チップを切り出すた
めに格子状に設定されたスクライブラインの各交点にド
ライエッチングプロセスによってそれぞれ形成する。

【００９４】図３５を参照すると、各結合材充填穴２３
および極薄半導体基板３Ａの表面にシリコン酸化膜２４
を形成する。図３６を参照すると、極薄半導体基板３Ａ
の表面に形成されたシリコン酸化膜２４を除去する。こ
のようにして、各結合材充填穴２３にシリコン酸化膜２
４が充填され、充填されたシリコン酸化膜２４によって
極薄半導体基板３Ａが載置基板４Ｅ上に動かないように
載置される。

【００９５】なお、結合材充填穴２３は、レーザ加工、
プラズマ放電加工によって形成してもよい。結合材充填
穴２３の底は、載置基板４Ｅの極薄半導体基板３Ａ側の
表面と同一になっていてもよい。シリコン酸化膜２４を
形成する替わりにシリコンを形成してもよい。

【００９６】ＭＯＳトランジスタが形成されたＰ型シリ
コン基板２から半導体チップを切り出す他の工程を図３
７〜図４２を参照して説明する。図３７を参照すると、
前述した図１６と同様に、載置基板４において極薄半導
体基板３と反対側の面に、紫外線硬化樹脂膜２９を貼り
付ける。図３８を参照すると、前述した図１７と同様
に、載置基板４に接着された紫外線硬化樹脂膜２９を、
ダイシング装置に設けられた基板台３０に接着する。

【００９７】図３９および図４０を参照すると、ダイシ
ング装置は、ダイヤモンド刃３１を備えている。ダイヤ
モンド刃３１は、所定の間隔を空けて格子状に設定され
たスクライブライン３２に沿って極薄半導体基板３上に
溝を形成する。ダイヤモンド刃３１の位置は固定してお
り、基板台３０を移動させることにより、スクライブラ
イン３２上に沿ってダイヤモンド刃３１は極薄半導体基
板３をスクライブする。

【００９８】ダイシング装置には、一対のチップ押さえ
３５が設けられている。チップ押さえ３５は、ダイヤモ
ンド刃３１によってスクライブされるスクライブライン
３２に隣接する半導体チップ１を押さえることができる
ように昇降自在に設けられており、任意のスクライブラ
イン３２に隣接する半導体チップ１を押さえることがで
きるように移動自在に設けられている。

【００９９】このような構成を有するダイシング装置に
おいては、載置基板４に接着された紫外線硬化樹脂膜２
９がダイシング装置に設けられた基板台３０に接着され
ると、基板台３０は、スクライブしようとするスクライ
ブライン３２がダイヤモンド刃３１に沿った位置に位置
するように移動する。基板台３０に設けられた一対のチ
ップ押さえ３５は、ダイヤモンド刃３１に沿った位置に
位置するスクライブライン３２に隣接する半導体チップ
１を押さえることができる位置へ移動し、下降して、ダ
イヤモンド刃３１によってスクライブされるスクライブ
ライン３２に隣接する半導体チップ１を押さえる。

【０１００】基板台３０は、高速回転するダイヤモンド
刃３１が、スクライブライン３２に沿って極薄半導体基
板３をスクライブして、スクライブライン３２上に溝を
形成するるように移動する。

【０１０１】スクライブライン３２に沿ったスクライブ
が終了すると、一対のチップ押さえ３５は上昇する。基
板台３０は、他のスクライブライン３２がダイヤモンド
刃３１に沿った位置に位置するように移動する。一対の
チップ押さえ３５は、他のスクライブライン３２に隣接
する半導体チップ１を押さえることができる位置へ移動
し、下降して、他のスクライブライン３２に隣接する半
導体チップ１を押さえる。基板台３０は、高速回転する
ダイヤモンド刃３１が、他のスクライブライン３２に沿
って極薄半導体基板３をスクライブして、他のスクライ
ブライン３２上に溝を形成するように移動する。

【０１０２】このようにして、所定の間隔を空けて格子
状に設定されたスクライブライン３２に沿って格子状に
溝が形成される。格子状に形成された溝によって囲まれ
た極薄半導体基板３の部分が本実施の形態に係る半導体
チップ１となる。溝の深さはダイヤモンド刃３１の高
さ、または、基板台３０の高さを調整することにより、
任意に変えることができ、極薄半導体基板３の厚み分以
上の深さにダイヤモンド刃３１を挿入することにより、
半導体チップ間を完全に切断することもできる。

【０１０３】一対のチップ押さえ３５によれば、半導体
チップの寸法が互いに異なる極薄半導体基板に対して
も、チップ押さえ３５の間の間隔を半導体チップの寸法
に応じて変更するだけで容易に対応することができるの
で、製造コストを低く押さえることができる。

【０１０４】図４１を参照すると、ダイヤモンド刃３１
によってスクライブされた溝によって囲まれた半導体チ
ップ１の１つの上に搬送アーム３４の先端を載せ、搬送
アーム３４に内蔵された図示しない吸着機構により、搬
送アーム３４の先端を載せた半導体チップ１を吸着す
る。

【０１０５】図４２を参照すると、前述した図２１
（ａ）と同様に、搬送アーム３４を上方に移動させる
と、搬送アーム３４に内蔵された吸着機構により吸着さ
れた半導体チップ１の周りに形成された溝に亀裂が生
じ、溝が割れるために、搬送アーム３４によって吸着さ
れた半導体チップ１は溝に沿って極薄半導体基板３から
分離される。前述した図２１（ｂ）に示すように、この
時必要に応じて吸着された半導体チップ１に隣接する半
導体チップ１を押さえるように切り込み棒３７を挿入す
ることにより、半導体チップ１の周りに形成された溝に
亀裂が生じやすくして、吸着された半導体チップ１を分
離してもよい。スクライブ工程において、半導体チップ
１間を完全に切断している場合は、半導体チップ１を搬
送アーム３４に内蔵された吸着機構によって吸着するだ
けで、半導体チップ１を極薄半導体基板３から分離する
ことができる。

【０１０６】以上のように本実施の形態によれば、スク
ライブライン３２の両側に設けられた棒状のチップ押さ
え３５によって、スクライブライン３２の両側に配置さ
れた各半導体チップ１の表面をそれぞれ押さえながらス
クライブする。このため、確実にスクライブラインに沿
って極薄半導体基板３に溝を形成することができ、スク
ライブラインに沿って確実に形成された溝に沿って半導
体チップ１を極薄半導体チップ３から切り出すことがで
きる。

【０１０７】図４３は、極薄半導体基板３を半導体チッ
プ１に切り出すさらに他の工程を説明する平面図であ
り、図４４は、その断面図である。図３９および図４０
を参照して前述した構成要素には同一の参照符号を付し
ている。これらの構成要素の詳細な説明は省略する。図
４３および図４４に示すように、互いに平行に設定され
たスクライブライン３２に隣接する半導体チップ１を押
さえるチップ押さえ３５を複数個設け、極薄半導体基板
３に形成されたすべての半導体チップ１をチップ押さえ
３５が押さえるようにしてもよい。

【０１０８】このような構成によれば、スクライブライ
ン３２をスクライブした後、スクライブライン３２に平
行に設定された他のスクライブライン３２をスクライブ
する際に、図３９及び図４０において前述した一対のチ
ップ押さえ３５のように、他のスクライブライン３２に
隣接する半導体チップ１を押さえることができる位置へ
チップ押さえ３５を移動させる必要がなくなるという効
果を得ることができる。

【０１０９】図４５は、極薄半導体基板３を半導体チッ
プ１に切り出すさらに他の工程を説明する平面図であ
り、図４６は、その断面図である。図３９および図４０
を参照して前述した構成要素には同一の参照符号を付し
ている。これらの構成要素の詳細な説明は省略する。

【０１１０】ダイシング装置には、複数のチップ押さえ
３５Ａが設けられている。各チップ押さえ３５Ａは、互
いに平行に設定されたスクライブライン３２に沿って形
成された各半導体チップ１を押さえる。各チップ押さえ
３５Ａには、略中空四角錐台の形状をしたチップ押さえ
ブロック３５Ｂが取り付けられている。チップ押さえブ
ロック３５Ｂは、半導体チップ１の表面と略同一形状を
した底面を有している。チップ押さえブロック３５Ｂ
は、各半導体チップ１を覆うように押さえる。チップ押
さえブロック３５Ｂの底面には、半導体チップ１を吸着
するための多数の孔が形成されている。チップ押さえブ
ロック３５Ｂの底面は、例えば、半導体チップ１の厚み
よりも小さい孔径の孔を有する多孔質セラミックスによ
って形成されていることが好ましい。

【０１１１】このような構成を有するダイシング装置に
おいては、載置基板４に接着された紫外線硬化樹脂膜２
９がダイシング装置に設けられた基板台３０に接着され
ると、基板台３０に設けられた各チップ押さえ３５Ａ
は、互いに平行に設定されたスクライブライン３２に沿
って形成された各半導体チップ１を押さえることができ
る位置へそれぞれ移動し、下降して、各スクライブライ
ン３２に隣接する半導体チップ１をチップ押さえブロッ
ク３５Ｂによって押さえる。ダイシング装置に設けられ
た基板台３０は、スクライブしようとするスクライブラ
イン３２がダイヤモンド刃３１に沿った位置に位置する
ように移動する。

【０１１２】基板台３０は、高速回転するダイヤモンド
刃３１が、スクライブライン３２に沿って極薄半導体基
板３をスクライブして、スクライブライン３２上に溝を
形成するるように移動する。

【０１１３】スクライブライン３２に沿ったスクライブ
が終了すると、基板台３０は、他のスクライブライン３
２がダイヤモンド刃３１に沿った位置に位置するように
移動する。基板台３０は、高速回転するダイヤモンド刃
３１が、他のスクライブライン３２に沿って極薄半導体
基板３をスクライブして、他のスクライブライン３２上
に溝を形成するように移動する。

【０１１４】スクライブライン３２に対して垂直な方向
に沿って設定された各スクライブライン３２に対して
も、同様に高速回転するダイヤモンド刃３１が極薄半導
体基板３をスクライブして溝が形成される。

【０１１５】このようにして、所定の間隔を空けて格子
状に設定されたスクライブライン３２に沿って格子状に
溝が形成される。格子状に形成された溝によって囲まれ
た極薄半導体基板３の部分が本実施の形態に係る半導体
チップ１となる。

【０１１６】図４７を参照すると、各チップ押さえ３５
Ａは、チップ押さえブロック３５Ｂを半導体チップ１の
上に残して、所定の位置へ退避する。そして、ダイヤモ
ンド刃３１によってスクライブされた溝によって囲まれ
た半導体チップ１の１つの上に残されたチップ押さえブ
ロック３５Ｂの上に搬送アーム３４の先端を載せ、搬送
アーム３４に内蔵された図示しない吸着機構により、搬
送アーム３４の先端を載せたチップ押さえブロック３５
Ｂの内部が真空状態となり、底面に形成された多数の孔
を介して半導体チップ１を吸着する。このように、チッ
プ押さえブロック３５Ｂは、真空チャックの機能を有し
ている。

【０１１７】図４８を参照すると、搬送アーム３４を上
方に移動させると、搬送アーム３４に内蔵された吸着機
構によりチップ押さえブロック３５Ｂを介して吸着され
た半導体チップ１の周りに形成された溝に亀裂が生じ、
溝が割れるために、搬送アーム３４によってチップ押さ
えブロック３５Ｂを介して吸着された半導体チップ１は
溝に沿って極薄半導体基板３から分離される。

【０１１８】チップ押さえブロック３５Ｂは、静電チャ
ックの機能を有していてもよい。静電チャックの機能を
有するチップ押さえブロック３５Ｂの内部には、金属電
極が設けられている。チップ押さえブロック３５Ｂの内
部に設けられた金属電極に図示しない電圧印加部によっ
て電圧を印加すると、チップ押さえブロック３５Ｂの底
面によって押さえられている半導体チップ１とチップ押
さえブロック３５Ｂとに正負の電荷がそれぞれ発生し、
半導体チップ１とチップ押さえブロック３５Ｂとの間に
クーロン力が作用する。このクーロン力によって半導体
チップ１は、チップ押さえブロック３５Ｂの底面に固定
される。チップ押さえブロック３５Ｂが取り付けられた
搬送アーム３４を上方へ移動させると、チップ押さえブ
ロック３５Ｂの底面に固定された半導体チップ１の周り
に形成された溝に亀裂が生じ、溝が割れるために、チッ
プ押さえブロック３５Ｂの底面に固定された半導体チッ
プ１は溝に沿って極薄半導体基板３から分離される。

【０１１９】

【発明の効果】以上のように本発明によれば、０．０１
μｍないし３０μｍの厚みの基板に半導体装置が形成さ
れた電子デバイスの製造方法、電子デバイスおよび電子
デバイス装置を提供することができる。

【図面の簡単な説明】

【図１】実施の形態に係るＰ型シリコン基板の断面図で
ある。

【図２】実施の形態に係る極薄半導体基板が形成された
Ｐ型シリコン基板の断面図である。

【図３】実施の形態に係る載置基板に載置された極薄半
導体基板の断面図である。

【図４】実施の形態に係る載置基板に形成された接合部
の配置パターンの説明図である。（ａ）は、その平面図
であり、（ｂ）は、（ａ）に示す線ＡＡに沿った断面図
である。

【図５】実施の形態に係る極薄半導体基板にＭＯＳトラ
ンジスタを形成する工程を説明する断面図である。

【図６】実施の形態に係る極薄半導体基板にＭＯＳトラ
ンジスタを形成する工程を説明する断面図である。

【図７】実施の形態に係る極薄半導体基板にＭＯＳトラ
ンジスタを形成する工程を説明する断面図である。

【図８】実施の形態に係る極薄半導体基板にＭＯＳトラ
ンジスタを形成する工程を説明する断面図である。

【図９】実施の形態に係る極薄半導体基板にＭＯＳトラ
ンジスタを形成する工程を説明する断面図である。

【図１０】実施の形態に係る極薄半導体基板にＭＯＳト
ランジスタを形成する工程を説明する断面図である。

【図１１】実施の形態に係る極薄半導体基板にＭＯＳト
ランジスタを形成する工程を説明する断面図である。

【図１２】実施の形態に係る極薄半導体基板にＭＯＳト
ランジスタを形成する工程を説明する断面図である。

【図１３】実施の形態に係る極薄半導体基板にＭＯＳト
ランジスタを形成する工程を説明する断面図である。

【図１４】実施の形態に係る極薄半導体基板にＭＯＳト
ランジスタを形成する工程を説明する断面図である。

【図１５】実施の形態に係る極薄半導体基板にＭＯＳト
ランジスタを形成する工程を説明する断面図である。

【図１６】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出す工程を
説明する断面図である。

【図１７】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出す工程を
説明する断面図である。

【図１８】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出す工程を
説明する平面図である。

【図１９】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出す工程を
説明する断面図である。

【図２０】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出す工程を
説明する断面図である。

【図２１】（ａ）は、実施の形態に係るＭＯＳトランジ
スタが形成された極薄半導体基板を半導体チップに切り
出す工程を説明する断面図であり、（ｂ）は、切り込み
棒を使用して極薄半導体基板を半導体チップに切り出す
工程を説明する断面図である。（ｃ）は、他の切り込み
棒を使用して極薄半導体基板を半導体チップに切り出す
工程を説明する断面図である。

【図２２】実施の形態に係るＩＣカードに実装された半
導体チップの断面図である。

【図２３】（ａ）は、実施の形態に係る曲面状の基台に
実装された半導体チップの断面図である。（ｂ）は、そ
の要部の拡大断面図である。

【図２４】実施の形態に係る他の曲面状の基台に実装さ
れた半導体チップの断面図である。

【図２５】実施の形態に係る半導体チップを積層した半
導体チップ装置の断面図である。

【図２６】（ａ）は、実施の形態に係る他の載置基板に
載置された極薄半導体基板の断面図である。（ｂ）は、
実施の形態に係る他の載置基板に密着するように載置さ
れた極薄半導体基板の断面図である。

【図２７】（ａ）は、実施の形態に係るさらに他の載置
基板に載置された極薄半導体基板の断面図である。
（ｂ）は、実施の形態に係るさらに他の載置基板に密着
するように載置された極薄半導体基板の断面図である。

【図２８】実施の形態に係るさらに他の載置基板に形成
された接合部の配置パターンの説明図である。（ａ）
は、その平面図であり、（ｂ）は、（ａ）に示す線ＢＢ
に沿った断面図である。（ｃ）は、さらに他の載置基板
に形成された他の接合部の配置パターンを説明するため
の断面図である。

【図２９】実施の形態に係るさらに他の載置基板に形成
された接合部の配置パターンの説明図である。（ａ）
は、その平面図であり、（ｂ）は、（ａ）に示す線ＣＣ
に沿った断面図である。

【図３０】実施の形態に係るさらに他の載置基板に形成
された接合部の配置パターンの説明図である。（ａ）
は、その平面図であり、（ｂ）は、（ａ）に示す線ＤＤ
に沿った断面図である。（ｃ）は、さらに他の載置基板
に形成された他の接合部の配置パターンの断面図であ
る。

【図３１】実施の形態に係るさらに他の載置基板に形成
された接合部の配置パターンの説明図である。（ａ）
は、その平面図であり、（ｂ）は、（ａ）に示す線ＥＥ
に沿った断面図である。（ｃ）は、さらに他の載置基板
に形成された他の接合部の配置パターンの断面図であ
る。

【図３２】実施の形態に係る他のＰ型シリコン基板の断
面図である。

【図３３】実施の形態に係る他のＰ型シリコン基板から
形成された他の極薄半導体基板の断面図である。

【図３４】（ａ）は、実施の形態に係る他の載置基板に
載置された他の極薄半導体基板の断面図であり、（ｂ）
は、その平面図である。

【図３５】実施の形態に係る他の載置基板に載置された
他の極薄半導体基板の断面図である。

【図３６】実施の形態に係る他の載置基板に載置された
他の極薄半導体基板の断面図である。

【図３７】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出す他の工
程を説明する断面図である。

【図３８】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出す他の工
程を説明する断面図である。

【図３９】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出す他の工
程を説明する平面図である。

【図４０】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出す他の工
程を説明する断面図である。

【図４１】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出す他の工
程を説明する断面図である。

【図４２】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出す他の工
程を説明する断面図である。

【図４３】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出すさらに
他の工程を説明する平面図である。

【図４４】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出すさらに
他の工程を説明する断面図である。

【図４５】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出すさらに
他の工程を説明する平面図である。

【図４６】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出すさらに
他の工程を説明する断面図である。

【図４７】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出すさらに
他の工程を説明する断面図である。

【図４８】実施の形態に係るＭＯＳトランジスタが形成
された極薄半導体基板を半導体チップに切り出すさらに
他の工程を説明する断面図である。

【図４９】従来の半導体基板にＭＯＳトランジスタを形
成する工程を説明する断面図である。

【図５０】従来の半導体基板にＭＯＳトランジスタを形
成する工程を説明する断面図である。

【図５１】従来の半導体基板にＭＯＳトランジスタを形
成する工程を説明する断面図である。

【図５２】従来の半導体基板にＭＯＳトランジスタを形
成する工程を説明する断面図である。

【図５３】従来の半導体基板にＭＯＳトランジスタを形
成する工程を説明する断面図である。

【図５４】従来の半導体基板にＭＯＳトランジスタを形
成する工程を説明する断面図である。

【図５５】従来の半導体基板にＭＯＳトランジスタを形
成する工程を説明する断面図である。

【図５６】従来の半導体基板にＭＯＳトランジスタを形
成する工程を説明する断面図である。

【図５７】従来の半導体基板にＭＯＳトランジスタを形
成する工程を説明する断面図である。

【図５８】従来の半導体基板にＭＯＳトランジスタを形
成する工程を説明する断面図である。

【図５９】従来の半導体基板にＭＯＳトランジスタを形
成する工程を説明する断面図である。

【図６０】従来のＭＯＳトランジスタが形成された半導
体基板を半導体チップに切り出す工程を説明する断面図
である。

【図６１】従来のＭＯＳトランジスタが形成された半導
体基板を半導体チップに切り出す工程を説明する断面図
である。

【図６２】従来のＭＯＳトランジスタが形成された半導
体基板を半導体チップに切り出す工程を説明する平面図
である。

【図６３】従来のＭＯＳトランジスタが形成された半導
体基板を半導体チップに切り出す工程を説明する断面図
である。

【図６４】従来のＭＯＳトランジスタが形成された半導
体基板を半導体チップに切り出す工程を説明する断面図
である。

【図６５】従来のＭＯＳトランジスタが形成された半導
体基板を半導体チップに切り出す工程を説明する断面図
である。

【符号の説明】

１ 半導体チップ ２ Ｐ型シリコン基板 ３ 極薄半導体基板 ４ 載置基板 ５ 接合部 ２８ 半導体チップ装置

Claims (18)

【特許請求の範囲】
1. 【請求項１】 基板を薄膜化して極薄基板を形成する極
   薄基板形成工程と、 該極薄基板よりも厚い載置基板上に該極薄基板を固定状
   態で載置する載置工程と、 該載置基板上に固定状態で載置された該極薄基板上に複
   数の電子デバイスをそれぞれ構成する複数の電子部品を
   形成する電子部品形成工程と、 各電子デバイスをそれぞれ囲むように設定されたスクラ
   イブラインに沿って、該スクライブラインの両側を押さ
   えながら、各電子デバイスごとに該極薄基板をスクライ
   ブするスクライブ工程と、 該スクライブ工程によってスクライブされた各電子デバ
   イスを該載置基板から取り出す取り出し工程とを包含す
   ることを特徴とする電子デバイスの製造方法。
2. 【請求項２】 前記スクライブ工程は、前記極薄基板が
   該載置基板に密着するように該極薄基板を押さえながら
   該極薄基板をスクライブする、請求項１記載の電子デバ
   イスの製造方法。
3. 【請求項３】 前記スクライブ工程は、前記スクライブ
   ラインの両側に設けられた棒状の押さえ部材によって、
   該スクライブラインの両側に配置された各電子デバイス
   の表面をそれぞれ押さえながらスクライブする、請求項
   １記載の電子デバイスの製造方法。
4. 【請求項４】 前記スクライブ工程は、前記スクライブ
   ラインの両側に設けられた棒状の押さえ部材の間の間隔
   を前記電子デバイスの寸法に応じて変更する、請求項３
   記載の電子デバイスの製造方法。
5. 【請求項５】 前記スクライブ工程は、各電子デバイス
   の表面と略同一形状をした底面を有するブロック状の押
   さえ部材によって、前記スクライブラインの両側に配置
   された各電子デバイスの表面をそれぞれ押さえながらス
   クライブする、請求項１記載の電子デバイスの製造方
   法。
6. 【請求項６】 前記ブロック状の押さえ部材は、前記電
   子デバイスを該ブロック状の押さえ部材に固定するため
   の静電チャックまたは真空チャックの機能を有してい
   る、請求項５記載の電子デバイスの製造方法。
7. 【請求項７】 前記取り出し工程は、前記電子デバイス
   を吸着することによって取り出す、請求項１記載の電子
   デバイスの製造方法。
8. 【請求項８】 前記取り出し工程は、取り出そうとする
   前記電子デバイスに隣接する他の電子デバイスを押さえ
   ながら前記電子デバイスを取り出す、請求項１記載の電
   子デバイスの製造方法。
9. 【請求項９】 前記載置工程は、前記載置基板に前記極
   薄基板と接合する接合部を形成する工程を含んでいる、
   請求項１記載の電子デバイスの製造方法。
10. 【請求項１０】 前記電子部品は、半導体素子であり、
    前記電子部品形成工程は、半導体プロセスである、請求
    項１記載の電子デバイスの製造方法。
11. 【請求項１１】 前記載置基板の厚みは、２００ミクロ
    ン以上５０００ミクロン以下である、請求項１記載の電
    子デバイスの製造方法。
12. 【請求項１２】 前記極薄基板の厚みは、０．０１ミク
    ロン以上３０ミクロン以下である、請求項１記載の電子
    デバイスの製造方法。
13. 【請求項１３】 前記極薄基板は、半導体基板によって
    構成されている、請求項１記載の電子デバイスの製造方
    法。
14. 【請求項１４】 前記極薄基板は、シリコン基板によっ
    て構成されている、請求項１記載の電子デバイスの製造
    方法。
15. 【請求項１５】 前記極薄基板形成工程は、スマートカ
    ット法、水素イオン剥離法、希ガスイオン剥離法、ボイ
    ドカット法および研摩法のいずれかによって前記極薄基
    板を形成する、請求項１記載の電子デバイスの製造方
    法。
16. 【請求項１６】 前記載置工程は、陽極接合法、金属‐
    半導体接合技術法、レーザ溶接法および耐熱性接着剤法
    のいずれかによって、前記載置基板上に前記極薄基板を
    動かないように載置する、請求項１記載の電子デバイス
    の製造方法。
17. 【請求項１７】 前記電子部品は、圧電素子である、請
    求項１記載の電子デバイスの製造方法。
18. 【請求項１８】 請求項１記載の製造方法によって製造
    された電子デバイス。