JP2003241980A - マルチプロセッサ・コンピュータ・システムのためのスレッド・ディスパッチ機構及び方法 - Google Patents
マルチプロセッサ・コンピュータ・システムのためのスレッド・ディスパッチ機構及び方法Info
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- JP2003241980A JP2003241980A JP2003025839A JP2003025839A JP2003241980A JP 2003241980 A JP2003241980 A JP 2003241980A JP 2003025839 A JP2003025839 A JP 2003025839A JP 2003025839 A JP2003025839 A JP 2003025839A JP 2003241980 A JP2003241980 A JP 2003241980A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
- G06F9/5027—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resource being a machine, e.g. CPUs, Servers, Terminals
- G06F9/505—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resource being a machine, e.g. CPUs, Servers, Terminals considering the load
Abstract
(57)【要約】 （修正有）
【課題】マルチプロセッサ・コンピュータ・システムの
ためのスレッド・ディスパッチ機構及び方法を提供す
る。 【解決手段】スレッド・ディスパッチ機構は、どのプロ
セッサがビジーであって更なるスレッドを実行すること
ができないか、どのプロセッサがスレッドに作用してい
るか、及びどのプロセッサがアイドル状態にあるかを決
定する。スレッドがディスパッチされる準備ができる
時、それらは、他のスレッドに既に作用しているプロセ
ッサの代わりに、アイドル・プロセッサに先ずディスパ
ッチされる。アイドル・プロセッサがまったく存在しな
い場合、スレッドは、１つ又は複数のスレッドに作用し
ているが、新たなスレッドも処理することができるプロ
セッサにディスパッチされる。
ためのスレッド・ディスパッチ機構及び方法を提供す
る。 【解決手段】スレッド・ディスパッチ機構は、どのプロ
セッサがビジーであって更なるスレッドを実行すること
ができないか、どのプロセッサがスレッドに作用してい
るか、及びどのプロセッサがアイドル状態にあるかを決
定する。スレッドがディスパッチされる準備ができる
時、それらは、他のスレッドに既に作用しているプロセ
ッサの代わりに、アイドル・プロセッサに先ずディスパ
ッチされる。アイドル・プロセッサがまったく存在しな
い場合、スレッドは、１つ又は複数のスレッドに作用し
ているが、新たなスレッドも処理することができるプロ
セッサにディスパッチされる。
Description
【０００１】
【発明の属する技術分野】本発明は、概して云えば、コ
ンピュータ・システムに関し、更に詳しく云えば、マル
チプロセッサ・コンピュータ・システムに関するもので
ある。
ンピュータ・システムに関し、更に詳しく云えば、マル
チプロセッサ・コンピュータ・システムに関するもので
ある。
【０００２】
【従来の技術】コンピュータ時代の幕開け以来、コンピ
ュータ・システムは極めて複雑な装置に進化してきた
し、数多くの種々なセッティングのコンピュータ・シス
テムを見ることができる。一般に、コンピュータ・シス
テムは、半導体及び回路ボードのようなハートウェア
と、コンピュータ・プログラムとしても知られているソ
フトウェアとの組み合わせを含む。半導体処理及びコン
ピュータ・アーキテクチャにおける進歩は、コンピュー
タ・ハードウェアの性能を更に高度なものに推進するの
で、より複雑なコンピュータ・ソフトウェアがその高性
能のハードウェアを利用するように進化し、その結果、
今日のコンピュータ・システムは数年前のものよりも遙
かに強力なものになっている。
ュータ・システムは極めて複雑な装置に進化してきた
し、数多くの種々なセッティングのコンピュータ・シス
テムを見ることができる。一般に、コンピュータ・シス
テムは、半導体及び回路ボードのようなハートウェア
と、コンピュータ・プログラムとしても知られているソ
フトウェアとの組み合わせを含む。半導体処理及びコン
ピュータ・アーキテクチャにおける進歩は、コンピュー
タ・ハードウェアの性能を更に高度なものに推進するの
で、より複雑なコンピュータ・ソフトウェアがその高性
能のハードウェアを利用するように進化し、その結果、
今日のコンピュータ・システムは数年前のものよりも遙
かに強力なものになっている。
【０００３】コンピュータ・システムの性能は、ハード
ウェア、ソフトウェア、並びに処理されるプログラムの
総数、ネットワーク・トラフィック・ロード、キャッシ
ュ効率等のような他の動的な考察事項によって決定され
る数多くの要素に依存する。コンピュータ・システムの
性能を高める１つの既知の方法は、１つのコンピュータ
・プログラムにおける種々の部分を処理することができ
る複数の実行スレッド（thread of execution）を提供
することである。コンピュータ・システムの性能を高め
るもう１つの既知の方法は、１つのコンピュータ・プロ
グラム又は個別のコンピュータ・プログラムにおける複
数部分を並行して実行することによって処理負荷を振り
分けることができる複数のプロセッサを設けることであ
る。マルチスレッド及び複数プロセッサという概念は、
性能の更なる向上を得るように結合可能である。従来技
術では、複数のプロセッサは、当初、一時には１つの実
行スレッドしか実行することを許されなかった。しか
し、最近の進歩は、マルチプロセッサ・システムにおけ
る各プロセッサ上での複数の実行スレッドを可能にして
いる。例えば、ＩＢＭ社によって製造及び販売されてい
る iSeries Condor コンピュータ・システムは、ハード
ウェア・マルチスレッドがイネーブル又はディセーブル
されることを可能にするセットアップ・パラメータを含
んでいる。各プロセッサは、それがイネーブルされる
時、２つのスレッドを実行することができる。しかし、
ハードウェア・マルチスレッドの出現により幾つかの問
題が生じている。
ウェア、ソフトウェア、並びに処理されるプログラムの
総数、ネットワーク・トラフィック・ロード、キャッシ
ュ効率等のような他の動的な考察事項によって決定され
る数多くの要素に依存する。コンピュータ・システムの
性能を高める１つの既知の方法は、１つのコンピュータ
・プログラムにおける種々の部分を処理することができ
る複数の実行スレッド（thread of execution）を提供
することである。コンピュータ・システムの性能を高め
るもう１つの既知の方法は、１つのコンピュータ・プロ
グラム又は個別のコンピュータ・プログラムにおける複
数部分を並行して実行することによって処理負荷を振り
分けることができる複数のプロセッサを設けることであ
る。マルチスレッド及び複数プロセッサという概念は、
性能の更なる向上を得るように結合可能である。従来技
術では、複数のプロセッサは、当初、一時には１つの実
行スレッドしか実行することを許されなかった。しか
し、最近の進歩は、マルチプロセッサ・システムにおけ
る各プロセッサ上での複数の実行スレッドを可能にして
いる。例えば、ＩＢＭ社によって製造及び販売されてい
る iSeries Condor コンピュータ・システムは、ハード
ウェア・マルチスレッドがイネーブル又はディセーブル
されることを可能にするセットアップ・パラメータを含
んでいる。各プロセッサは、それがイネーブルされる
時、２つのスレッドを実行することができる。しかし、
ハードウェア・マルチスレッドの出現により幾つかの問
題が生じている。
【０００４】
【発明が解決しようとする課題】最近のコンピュータ・
サーバは、一般に、Ｊａｖａ（Ｒ）をサポートしなけれ
ばならない。サーバがＪａｖａ（Ｒ）を如何に効率的に
サポートするかを測定するために開発された１つの重要
なベンチマークは、SPECJBB2000 として知られている。
SPEC は、最近のコンピュータ・システムの性能評価の
ための関連ベンチマーク及び測定規準の標準化されたセ
ットを確立、維持、及び是認する使命を持った標準機構
である Standard Performance Evaluation Corporation
の頭字語である。JBB200 は、Java(R) Business Bench
mark の頭字語であり、２０００年６月に使用可能にさ
れたベンチマークである。SPECJBB2000 は、対処するに
は望ましいベンチマークとして産業界において非常に広
範囲に受け入れられるようになった。しかし、ハードウ
ェア・マルチスレッドをサポートするシステムにおいて
そのハードウェア・マルチスレッドをイネーブルするこ
とは、通常、そのシステムに SPECJBB2000 ベンチマー
クを機能しなくさせるであろう。その機能不全の理由
は、SPECJBB2000 が、「スレッド・スプレッド（thread
spread）」として産業界では一般に知られている種々
のスレッドの実行時間及びトランザクション処理速度の
間の最大変動という仕様を持っていることである。同じ
タスクを行う種々のスレッドの実行時間及びトランザク
ション処理速度が指定の最大スレッド・スプレッドを越
える場合、そのベンチマークは機能しなくなる。ハード
ウェア・マルチスレッドを含む大抵の最近のコンピュー
タ・システムは、過度のスレッド・スプレッドのために
SPECJBB2000 ベンチマークを実行することができな
い。その結果、大抵のコンピュータ・ベンダは、SPECJB
B2000 を実行するときにハードウェア・マルチスレッド
をオフにする。過度のスレッド・スプレッドの原因は、
オペレーティング・システムが使用可能なプロセッサに
スレッドをディスパッチする方法にある。スレッド・ス
プレッドを少なくする改良されたスレッド・ディスパッ
チ機構及び方法がない場合、コンピュータ産業は、ハー
ドウェア・マルチスレッドがディセーブルされない場
合、過度のスレッド・スプレッドを有する（従って、SP
ECJBB2000 ベンチマークに適合し得ない）コンピュータ
・システムからの損害を受け続けるであろう。それは、
そもそもハードウェア・マルチスレッドを提供するとい
う性能上の利点を廃棄するものである。
サーバは、一般に、Ｊａｖａ（Ｒ）をサポートしなけれ
ばならない。サーバがＪａｖａ（Ｒ）を如何に効率的に
サポートするかを測定するために開発された１つの重要
なベンチマークは、SPECJBB2000 として知られている。
SPEC は、最近のコンピュータ・システムの性能評価の
ための関連ベンチマーク及び測定規準の標準化されたセ
ットを確立、維持、及び是認する使命を持った標準機構
である Standard Performance Evaluation Corporation
の頭字語である。JBB200 は、Java(R) Business Bench
mark の頭字語であり、２０００年６月に使用可能にさ
れたベンチマークである。SPECJBB2000 は、対処するに
は望ましいベンチマークとして産業界において非常に広
範囲に受け入れられるようになった。しかし、ハードウ
ェア・マルチスレッドをサポートするシステムにおいて
そのハードウェア・マルチスレッドをイネーブルするこ
とは、通常、そのシステムに SPECJBB2000 ベンチマー
クを機能しなくさせるであろう。その機能不全の理由
は、SPECJBB2000 が、「スレッド・スプレッド（thread
spread）」として産業界では一般に知られている種々
のスレッドの実行時間及びトランザクション処理速度の
間の最大変動という仕様を持っていることである。同じ
タスクを行う種々のスレッドの実行時間及びトランザク
ション処理速度が指定の最大スレッド・スプレッドを越
える場合、そのベンチマークは機能しなくなる。ハード
ウェア・マルチスレッドを含む大抵の最近のコンピュー
タ・システムは、過度のスレッド・スプレッドのために
SPECJBB2000 ベンチマークを実行することができな
い。その結果、大抵のコンピュータ・ベンダは、SPECJB
B2000 を実行するときにハードウェア・マルチスレッド
をオフにする。過度のスレッド・スプレッドの原因は、
オペレーティング・システムが使用可能なプロセッサに
スレッドをディスパッチする方法にある。スレッド・ス
プレッドを少なくする改良されたスレッド・ディスパッ
チ機構及び方法がない場合、コンピュータ産業は、ハー
ドウェア・マルチスレッドがディセーブルされない場
合、過度のスレッド・スプレッドを有する（従って、SP
ECJBB2000 ベンチマークに適合し得ない）コンピュータ
・システムからの損害を受け続けるであろう。それは、
そもそもハードウェア・マルチスレッドを提供するとい
う性能上の利点を廃棄するものである。
【０００５】
【課題を解決するための手段】望ましい実施例によれ
ば、ハードウェア・マルチスレッドをイネーブルされた
マルチプロセッサ・コンピュータ・システムにおいて、
スレッド・ディスパッチ機構がスレッドをディスパッチ
し、それによって、各プロセッサが複数のスレッドを実
行することを可能にする。スレッド・ディスパッチ機構
は、どのプロセッサがビジーであって更なるスレッドを
実行することができないか、どのプロセッサがスレッド
に作用しているか、及びどのプロセッサがアイドル状態
にあるかを決定する。スレッドがディスパッチされる準
備ができる時、それらは、他のスレッドに既に作用して
いるプロセッサの代わりに、アイドル・プロセッサに先
ずディスパッチされる。アイドル・プロセッサがまった
く存在しない場合、スレッドは、１つ又は複数のスレッ
ドに作用しているが、新たなスレッドも処理することが
できるプロセッサにディスパッチされる。このように、
本発明のスレッド・ディスパッチ機構及び方法は、スレ
ッド間での応答時間における非常に改善された一貫性を
提供し、しかもスレッドをディスパッチする従来技術の
方法に比べて高いスループットを提供する。
ば、ハードウェア・マルチスレッドをイネーブルされた
マルチプロセッサ・コンピュータ・システムにおいて、
スレッド・ディスパッチ機構がスレッドをディスパッチ
し、それによって、各プロセッサが複数のスレッドを実
行することを可能にする。スレッド・ディスパッチ機構
は、どのプロセッサがビジーであって更なるスレッドを
実行することができないか、どのプロセッサがスレッド
に作用しているか、及びどのプロセッサがアイドル状態
にあるかを決定する。スレッドがディスパッチされる準
備ができる時、それらは、他のスレッドに既に作用して
いるプロセッサの代わりに、アイドル・プロセッサに先
ずディスパッチされる。アイドル・プロセッサがまった
く存在しない場合、スレッドは、１つ又は複数のスレッ
ドに作用しているが、新たなスレッドも処理することが
できるプロセッサにディスパッチされる。このように、
本発明のスレッド・ディスパッチ機構及び方法は、スレ
ッド間での応答時間における非常に改善された一貫性を
提供し、しかもスレッドをディスパッチする従来技術の
方法に比べて高いスループットを提供する。
【０００６】本発明の上記及び他の特徴及び利点は、添
付図面に示された本発明の望ましい実施例の更に詳細な
以下の説明から明らかであろう。
付図面に示された本発明の望ましい実施例の更に詳細な
以下の説明から明らかであろう。
【０００７】
【発明の実施の形態】１.０ 概要
本発明は、ハードウェア・マルチスレッドを可能にされ
たマルチプロセッサ・コンピュータ・システムにおける
スレッドのディスパッチに関するものである。マルチス
レッドされたシステム、マルチプロセッサ・システム、
ハードウェア・マルチスレッド、及び従来技術のスレッ
ド・ディスパッチ機構及び方法に精通していない人にと
って、この概要項は本発明を理解する上で助けとなる背
景情報を提供するであろう。
たマルチプロセッサ・コンピュータ・システムにおける
スレッドのディスパッチに関するものである。マルチス
レッドされたシステム、マルチプロセッサ・システム、
ハードウェア・マルチスレッド、及び従来技術のスレッ
ド・ディスパッチ機構及び方法に精通していない人にと
って、この概要項は本発明を理解する上で助けとなる背
景情報を提供するであろう。
【０００８】Ａ．マルチスレッド化されたシステム
複数の実行スレッド（又は、タスク）が同時に実行され
ることを可能にするコンピュータ・システムが開発され
ている。単一プロセッサ・システムでは、単一のプロセ
ッサしか存在しないので、実際には複数のスレッドが同
時には実行され得ない。しかし、単一プロセッサ・シス
テムにおけるマルチスレッドは、そのシステムがマルチ
タスキングであることを可能にする。単一プロセッサ・
システムにおけるＣＰＵスケジューラは、スレッド間の
切り換えを制御し、それらのスレッドが同時に実行され
ているように見えるようにし、ＣＰＵが複数のタスクに
同時に作用することを可能にする。
ることを可能にするコンピュータ・システムが開発され
ている。単一プロセッサ・システムでは、単一のプロセ
ッサしか存在しないので、実際には複数のスレッドが同
時には実行され得ない。しかし、単一プロセッサ・シス
テムにおけるマルチスレッドは、そのシステムがマルチ
タスキングであることを可能にする。単一プロセッサ・
システムにおけるＣＰＵスケジューラは、スレッド間の
切り換えを制御し、それらのスレッドが同時に実行され
ているように見えるようにし、ＣＰＵが複数のタスクに
同時に作用することを可能にする。
【０００９】Ｂ．マルチプロセッサ・システム
コンピュータ・システムの生の処理能力は、異なるタス
クに対して同時に作用することができる複数のプロセッ
サを提供することによって高められ得る。初期のマルチ
プロセッサ・システムは、各プロセッサに単一のスレッ
ドを割り当てていたであろう。各プロセッサにおいて単
一のスレッドをサポートする従来から知られているマル
チプロセッサ・システムのためのスレッド・ディスパッ
チャは、多数の異なる方法で動作することができる。最
も一般的な既知の方法は、逐次態様でスレッドをプロセ
ッサに割り当てることである。このタイプのシステム
は、第１のスレッドが第１のプロセッサにディスパッチ
され、第２のスレッドが第２のプロセッサにディスパッ
チされるというようなものである。すべてのプロセッサ
がスレッドを実行していてビジーである場合、ディスパ
ッチされるべき次のスレッドは、１つのプロセッサが使
用可能になるまで待機しなければならないであろう。ス
レッドをディスパッチするためのもう１つの既知の方法
は、プロセッサを無作為に選出し、そのプロセッサが他
のスレッドを実行していてビジーであるということでは
ない場合、そのプロセッサにスレッドを割り当てること
である。スレッドをディスパッチするための更にもう１
つの方法は、そのスレッドを最後に実行したプロセッサ
を選出することである。このタイプのディスパッチは、
そのスレッドを最後に実行したプロセッサがそれのキャ
ッシュに必要な情報を既にロードされているかもしれな
いという望みによるプロセッサ・アフィニティに基づい
ている。これらのスレッド・ディスパッチ方法の各々
は、各プロセッサにおいて単一のスレッドしか実行させ
ないマルチプロセッサ・システムにおいて開発された。
クに対して同時に作用することができる複数のプロセッ
サを提供することによって高められ得る。初期のマルチ
プロセッサ・システムは、各プロセッサに単一のスレッ
ドを割り当てていたであろう。各プロセッサにおいて単
一のスレッドをサポートする従来から知られているマル
チプロセッサ・システムのためのスレッド・ディスパッ
チャは、多数の異なる方法で動作することができる。最
も一般的な既知の方法は、逐次態様でスレッドをプロセ
ッサに割り当てることである。このタイプのシステム
は、第１のスレッドが第１のプロセッサにディスパッチ
され、第２のスレッドが第２のプロセッサにディスパッ
チされるというようなものである。すべてのプロセッサ
がスレッドを実行していてビジーである場合、ディスパ
ッチされるべき次のスレッドは、１つのプロセッサが使
用可能になるまで待機しなければならないであろう。ス
レッドをディスパッチするためのもう１つの既知の方法
は、プロセッサを無作為に選出し、そのプロセッサが他
のスレッドを実行していてビジーであるということでは
ない場合、そのプロセッサにスレッドを割り当てること
である。スレッドをディスパッチするための更にもう１
つの方法は、そのスレッドを最後に実行したプロセッサ
を選出することである。このタイプのディスパッチは、
そのスレッドを最後に実行したプロセッサがそれのキャ
ッシュに必要な情報を既にロードされているかもしれな
いという望みによるプロセッサ・アフィニティに基づい
ている。これらのスレッド・ディスパッチ方法の各々
は、各プロセッサにおいて単一のスレッドしか実行させ
ないマルチプロセッサ・システムにおいて開発された。
【００１０】Ｃ．ハードウェア・マルチスレッド
更に最近の開発活動は、複数のスレッドがマルチプロセ
ッサ・システムにおける各プロセッサによって実行され
ることを可能にするハードウェア・マルチスレッドの概
念をもたらした。これらのシステムにおけるスレッド・
ディスパッチャは、ハードウェア・マルチスレッドが存
在しなかった時に従来のシステムにおいて使用された方
法と同じ方法、即ち、逐次的、無作為的、且つプロセッ
サ・アフィニティ的方法を使用する。ハードウェア・マ
ルチスレッドを含むシステムにおいて同じ態様でスレッ
ドをディスパッチした結果は、スレッド間における実行
時間及びトランザクション処理速度の可変性（即ち、ス
レッド・スプレッド）が過度になり得るということであ
る。例えば、第２のスレッドが、既に他のスレッドを実
行しているプロセッサにディスパッチされる場合、第２
のスレッドに対する実行時間は、一般に、如何なるスレ
ッドも実行していないアイドル・プロセッサに第２のス
レッドがディスパッチされた場合よりもかなり長いであ
ろう。スレッド・スプレッドの問題は、幾つかの異なる
理由のために重要である。第１に、過度なスレッド・ス
プレッドは、ばらつきのある応答時間を導く。コンピュ
ータ・オペレータが電話で注文を取り、それらの注文を
コンピュータ・システムに入力する場合、オペレータ
は、注文を処理するための時間が時々広範囲に変動する
場合にフラストレーションを起こすであろう。コンピュ
ータ・システムが注文を１回処理するために１秒を必要
とし、次の回には１０分の１秒を必要とし、その次の回
には５秒を必要とする場合、オペレータは、コンピュー
タ・システムのばらつきのある応答時間に屡々フラスト
レーションを起こすであろう。このような状況における
応答時間の一貫性は、その応答時間の値よりも重要であ
る。システムがユーザによる知覚の限度内でいつも同じ
ように活動している限り、ユーザは、コンピュータ・シ
ステムが適正に機能していることに満足する。
ッサ・システムにおける各プロセッサによって実行され
ることを可能にするハードウェア・マルチスレッドの概
念をもたらした。これらのシステムにおけるスレッド・
ディスパッチャは、ハードウェア・マルチスレッドが存
在しなかった時に従来のシステムにおいて使用された方
法と同じ方法、即ち、逐次的、無作為的、且つプロセッ
サ・アフィニティ的方法を使用する。ハードウェア・マ
ルチスレッドを含むシステムにおいて同じ態様でスレッ
ドをディスパッチした結果は、スレッド間における実行
時間及びトランザクション処理速度の可変性（即ち、ス
レッド・スプレッド）が過度になり得るということであ
る。例えば、第２のスレッドが、既に他のスレッドを実
行しているプロセッサにディスパッチされる場合、第２
のスレッドに対する実行時間は、一般に、如何なるスレ
ッドも実行していないアイドル・プロセッサに第２のス
レッドがディスパッチされた場合よりもかなり長いであ
ろう。スレッド・スプレッドの問題は、幾つかの異なる
理由のために重要である。第１に、過度なスレッド・ス
プレッドは、ばらつきのある応答時間を導く。コンピュ
ータ・オペレータが電話で注文を取り、それらの注文を
コンピュータ・システムに入力する場合、オペレータ
は、注文を処理するための時間が時々広範囲に変動する
場合にフラストレーションを起こすであろう。コンピュ
ータ・システムが注文を１回処理するために１秒を必要
とし、次の回には１０分の１秒を必要とし、その次の回
には５秒を必要とする場合、オペレータは、コンピュー
タ・システムのばらつきのある応答時間に屡々フラスト
レーションを起こすであろう。このような状況における
応答時間の一貫性は、その応答時間の値よりも重要であ
る。システムがユーザによる知覚の限度内でいつも同じ
ように活動している限り、ユーザは、コンピュータ・シ
ステムが適正に機能していることに満足する。
【００１１】スレッド・スプレッドを最小にすることが
重要であるというもう１つの理由は、コンピュータ・シ
ステムが SPECJBB2000 のようなベンチマークに合格す
ることを可能にすることである。SPECJBB2000 は、コン
ピュータ産業における著名なベンチマークであり、製造
業者は、サーバが如何に効率的にＪａｖａ（Ｒ）コード
を処理するかを証明するようにそのベンチマークを適合
させることを望んでいる。
重要であるというもう１つの理由は、コンピュータ・シ
ステムが SPECJBB2000 のようなベンチマークに合格す
ることを可能にすることである。SPECJBB2000 は、コン
ピュータ産業における著名なベンチマークであり、製造
業者は、サーバが如何に効率的にＪａｖａ（Ｒ）コード
を処理するかを証明するようにそのベンチマークを適合
させることを望んでいる。
【００１２】スレッド・スプレッドを最小にすることが
重要であるという更にもう１つの理由は、如何にアプリ
ケーションが徐々に進化してきたかということに関連す
る。インテンシブ（intensive）Ｉ／Ｏを有するアプリ
ケーションにとって、スレッド・スプレッドはクリティ
カルな問題ではない。それは、Ｉ／Ｏオペレーション相
互間のタイム・スライスが比較的小さく、従って、人の
知覚又はシステム・パフォーマンスに大きく影響しない
ためである。しかし、Ｊａｖａ（Ｒ）アプリケーション
のような数多くの最近のアプリケーションは、Ｉ／Ｏオ
ペレーション当たり更に多くのＣＰＵサイクルを使って
実行し、その結果、ス（Ｒ）レッド実行時間における差
がコンピュータ・システムの性能に大きく影響し得るこ
とになる。例えば、企業がバッチ処理を夜間に行うもの
と仮定すると、従業員が仕事に戻ってくる午前８時まで
にそのバッチ処理が終了しなければならない。スレッド
・スプレッドは、１つのスレッドを午前５時に終了させ
ることがあり得るし、一方、別のスレッドは午前９時ま
で終了しないことがある。この場合、それら２つのスレ
ッドの間の平均的な処理時間は、両方のスレッドが午前
７時に終了するという結果になる。しかし、従業員が午
前８時に戻った時に第２のスレッドがバッチ処理を終了
してないため、スレッド・スプレッドは受け入れ難い結
果を生じる。この理由のために、スレッド間の実行時間
及びトランザクション処理速度の一貫性は、多くの最近
のアプリケーションにとって重要なことである。本発明
は、ハードウェア・マルチスレッドを可能にされたマル
チプロセッサ・システムにおけるスレッド・スプレッド
を大きく減少させる。
重要であるという更にもう１つの理由は、如何にアプリ
ケーションが徐々に進化してきたかということに関連す
る。インテンシブ（intensive）Ｉ／Ｏを有するアプリ
ケーションにとって、スレッド・スプレッドはクリティ
カルな問題ではない。それは、Ｉ／Ｏオペレーション相
互間のタイム・スライスが比較的小さく、従って、人の
知覚又はシステム・パフォーマンスに大きく影響しない
ためである。しかし、Ｊａｖａ（Ｒ）アプリケーション
のような数多くの最近のアプリケーションは、Ｉ／Ｏオ
ペレーション当たり更に多くのＣＰＵサイクルを使って
実行し、その結果、ス（Ｒ）レッド実行時間における差
がコンピュータ・システムの性能に大きく影響し得るこ
とになる。例えば、企業がバッチ処理を夜間に行うもの
と仮定すると、従業員が仕事に戻ってくる午前８時まで
にそのバッチ処理が終了しなければならない。スレッド
・スプレッドは、１つのスレッドを午前５時に終了させ
ることがあり得るし、一方、別のスレッドは午前９時ま
で終了しないことがある。この場合、それら２つのスレ
ッドの間の平均的な処理時間は、両方のスレッドが午前
７時に終了するという結果になる。しかし、従業員が午
前８時に戻った時に第２のスレッドがバッチ処理を終了
してないため、スレッド・スプレッドは受け入れ難い結
果を生じる。この理由のために、スレッド間の実行時間
及びトランザクション処理速度の一貫性は、多くの最近
のアプリケーションにとって重要なことである。本発明
は、ハードウェア・マルチスレッドを可能にされたマル
チプロセッサ・システムにおけるスレッド・スプレッド
を大きく減少させる。
【００１３】２.０ 詳細な説明
望ましい実施例は、スレッド・スプレッド（即ち、スレ
ッド間の実行時間及びトランザクション処理速度の可変
性）を大きく減少させるハードウェア・マルチスレッド
をイネーブルされたマルチプロセッサ・システムにおい
てスレッドをディスパッチする機構及び方法を提供す
る。これは、どれが、１つ又は複数のスレッドを処理し
ていてビジーであるが依然として他のスレッドを受け付
けることができるアイドル状態にあるか、及び、どれ
が、既に最大数のスレッドを処理していてビジーである
かを決定するために、プロセッサを監視することによっ
て行われる。１つのスレッドがディスパッチされる必要
がある時、それは、アイドル・プロセッサが存在する場
合にはそのアイドル・プロセッサにディスパッチされ
る。アイドル・プロセッサが存在しない場合、そのスレ
ッドは、最も少ないスレッドを実行しているプロセッサ
にディスパッチされる。この方法では、種々のスレッド
を実行するための時間の変動がかなり減少するので、ハ
ードウェア・マルチスレッドをイネーブルされた望まし
い実施例によるマルチプロセッサ・システムが SPECJBB
2000 ベンチマークに合格すること及びスレッド間の更
に一貫した応答時間及びスループットを提供することを
可能にする。
ッド間の実行時間及びトランザクション処理速度の可変
性）を大きく減少させるハードウェア・マルチスレッド
をイネーブルされたマルチプロセッサ・システムにおい
てスレッドをディスパッチする機構及び方法を提供す
る。これは、どれが、１つ又は複数のスレッドを処理し
ていてビジーであるが依然として他のスレッドを受け付
けることができるアイドル状態にあるか、及び、どれ
が、既に最大数のスレッドを処理していてビジーである
かを決定するために、プロセッサを監視することによっ
て行われる。１つのスレッドがディスパッチされる必要
がある時、それは、アイドル・プロセッサが存在する場
合にはそのアイドル・プロセッサにディスパッチされ
る。アイドル・プロセッサが存在しない場合、そのスレ
ッドは、最も少ないスレッドを実行しているプロセッサ
にディスパッチされる。この方法では、種々のスレッド
を実行するための時間の変動がかなり減少するので、ハ
ードウェア・マルチスレッドをイネーブルされた望まし
い実施例によるマルチプロセッサ・システムが SPECJBB
2000 ベンチマークに合格すること及びスレッド間の更
に一貫した応答時間及びスループットを提供することを
可能にする。
【００１４】図１を参照すると、コンピュータ・システ
ム１００は、本発明の望ましい実施例による装置の１つ
の適当な実施態様である。コンピュータ・システム１０
０は、ＩＢＭ社の iSeries コンピュータ・システムで
あり、特に、ハードウェア・マルチスレッドをサポート
する Condor コンピュータ・システムである。しかし、
コンピュータ・システムが複雑なマルチユーザ・コンピ
ュータ装置、シングル・ユーザ・ワークステーション、
或いは据え置き型コントロール・システムであるかどう
かに関係なく、本発明の機構及び方法が任意のコンピュ
ータ・システムに等しく適用することは当業者には明ら
かであろう。図１に示されるように、コンピュータ・シ
ステム１００は、複数のプロセッサ（プロセッサ１１
０、１１２、及び１１８のような）、メイン・メモリ１
２０、大容量記憶装置インターフェース１３０、ディス
プレイ・インターフェース１４０、及びネットワーク・
インターフェース１５０を含む。これらのシステム・コ
ンポーネントは、システム・バス１６０の使用を通して
相互接続される。大容量記憶装置インターフェース１３
０は、大容量記憶装置（ダイレクト・アクセス記憶装置
（ＤＡＳＤ）１５５のような）をコンピュータ・システ
ム１００に接続するために使用される。ダイレクト・ア
クセス記憶装置１５５の１つの特定のタイプは、ＣＤ−
ＲＯＭ１９５にデータを記憶し且つＣＤ−ＲＯＭ１９５
からデータを読み取ることができる読取／書込可能ＣＤ
−ＲＯＭである。
ム１００は、本発明の望ましい実施例による装置の１つ
の適当な実施態様である。コンピュータ・システム１０
０は、ＩＢＭ社の iSeries コンピュータ・システムで
あり、特に、ハードウェア・マルチスレッドをサポート
する Condor コンピュータ・システムである。しかし、
コンピュータ・システムが複雑なマルチユーザ・コンピ
ュータ装置、シングル・ユーザ・ワークステーション、
或いは据え置き型コントロール・システムであるかどう
かに関係なく、本発明の機構及び方法が任意のコンピュ
ータ・システムに等しく適用することは当業者には明ら
かであろう。図１に示されるように、コンピュータ・シ
ステム１００は、複数のプロセッサ（プロセッサ１１
０、１１２、及び１１８のような）、メイン・メモリ１
２０、大容量記憶装置インターフェース１３０、ディス
プレイ・インターフェース１４０、及びネットワーク・
インターフェース１５０を含む。これらのシステム・コ
ンポーネントは、システム・バス１６０の使用を通して
相互接続される。大容量記憶装置インターフェース１３
０は、大容量記憶装置（ダイレクト・アクセス記憶装置
（ＤＡＳＤ）１５５のような）をコンピュータ・システ
ム１００に接続するために使用される。ダイレクト・ア
クセス記憶装置１５５の１つの特定のタイプは、ＣＤ−
ＲＯＭ１９５にデータを記憶し且つＣＤ−ＲＯＭ１９５
からデータを読み取ることができる読取／書込可能ＣＤ
−ＲＯＭである。
【００１５】望ましい実施例によるメイン・メモリ１２
０は、データ１２１及びオペレーティング・システム１
２２を含む。データ１２１は、コンピュータ・システム
１００における任意のプログラムへの入力又は任意のプ
ログラムからの出力として働く任意のデータを表す。オ
ペレーティング・システム１２２は、ＯＳ／４００（商
標）のようなその産業界において知られているマルチタ
スク・オペレーティング・システムと同じである。しか
し、本発明の精神及び技術的範囲がいずれのオペレーテ
ィング・システムにも限定されないことは当業者には明
らかであろう。望ましい実施例のオペレーティング・シ
ステム１２２は、システム管理者がハードウェア・マル
チスレッドをオン又はオフにすることを可能にするハー
ドウェア・マルチスレッド・イネーブル／ディセーブル
機構１２３を含む。iSeries Condor コンピュータ・シ
ステムの関係では、ハードウェア・マルチスレッドをイ
ネーブルすることは、各プロセッサが２つのスレッドを
実行することができるということを意味する。ハードウ
ェア・マルチスレッドがディセーブルされることによっ
て、各プロセッサは１つのスレッドしか実行することが
できない。オペレーティング・システム１２２は、種々
のスレッドを実行する時間の可変性を最小にする方法で
使用可能なプロセッサにスレッドをディスパッチするス
レッド・ディスパッチャ１２４を含む。オペレーティン
グ・システム１２２は、更に、そのシステムにおけるす
べてのプロセッサ（例えば、プロセッサ１１０、１１
２、．．．、１１８）のステータスを追跡するプロセッ
サ・ステータス・トラッカ１２５を含む。
０は、データ１２１及びオペレーティング・システム１
２２を含む。データ１２１は、コンピュータ・システム
１００における任意のプログラムへの入力又は任意のプ
ログラムからの出力として働く任意のデータを表す。オ
ペレーティング・システム１２２は、ＯＳ／４００（商
標）のようなその産業界において知られているマルチタ
スク・オペレーティング・システムと同じである。しか
し、本発明の精神及び技術的範囲がいずれのオペレーテ
ィング・システムにも限定されないことは当業者には明
らかであろう。望ましい実施例のオペレーティング・シ
ステム１２２は、システム管理者がハードウェア・マル
チスレッドをオン又はオフにすることを可能にするハー
ドウェア・マルチスレッド・イネーブル／ディセーブル
機構１２３を含む。iSeries Condor コンピュータ・シ
ステムの関係では、ハードウェア・マルチスレッドをイ
ネーブルすることは、各プロセッサが２つのスレッドを
実行することができるということを意味する。ハードウ
ェア・マルチスレッドがディセーブルされることによっ
て、各プロセッサは１つのスレッドしか実行することが
できない。オペレーティング・システム１２２は、種々
のスレッドを実行する時間の可変性を最小にする方法で
使用可能なプロセッサにスレッドをディスパッチするス
レッド・ディスパッチャ１２４を含む。オペレーティン
グ・システム１２２は、更に、そのシステムにおけるす
べてのプロセッサ（例えば、プロセッサ１１０、１１
２、．．．、１１８）のステータスを追跡するプロセッ
サ・ステータス・トラッカ１２５を含む。
【００１６】コンピュータ・システム１００は、そのコ
ンピュータ・システム１００のプログラムが、あたか
も、メイン・メモリ１２０及びＤＡＳＤ１５５のような
複数の小型記憶装置をアクセスする代わりに１つの大型
記憶装置だけをアクセスするが如くそのプログラムが動
作することを可能にする周知の仮想アドレシング機構を
利用する。従って、データ１２１及びオペレーティング
・システム１２２はメイン・メモリ１２０内にあるよう
に示されるけれども、必ずしもこれらの項目がすべて完
全にメイン・メモリ１２０に同時に含まれるものではな
いことは当業者には明らかであろう。本願では、「メモ
リ」という用語が、コンピュータ・システム１００の仮
想メモリ全体を一般的に呼ぶために使用され、コンピュ
ータ・システム１００に接続された他のコンピュータ・
システムの仮想メモリを含み得ることにも留意すべきで
ある。
ンピュータ・システム１００のプログラムが、あたか
も、メイン・メモリ１２０及びＤＡＳＤ１５５のような
複数の小型記憶装置をアクセスする代わりに１つの大型
記憶装置だけをアクセスするが如くそのプログラムが動
作することを可能にする周知の仮想アドレシング機構を
利用する。従って、データ１２１及びオペレーティング
・システム１２２はメイン・メモリ１２０内にあるよう
に示されるけれども、必ずしもこれらの項目がすべて完
全にメイン・メモリ１２０に同時に含まれるものではな
いことは当業者には明らかであろう。本願では、「メモ
リ」という用語が、コンピュータ・システム１００の仮
想メモリ全体を一般的に呼ぶために使用され、コンピュ
ータ・システム１００に接続された他のコンピュータ・
システムの仮想メモリを含み得ることにも留意すべきで
ある。
【００１７】各プロセッサ（例えば、プロセッサ１１
０、１１２、．．．、１１８）は、１つ又は複数のマイ
クロプロセッサ及び（又は）集積回路から構成され得
る。各プロセッサは、メイン・メモリ１２０に記憶され
たプログラム命令を実行する。メイン・メモリ１２０
は、各プロセッサがアクセスし得るプログラム及びデー
タを記憶する。コンピュータ・システム１００が始動す
る時、オペレーティング・システム１２２を立ち上げる
プログラム命令をそれらのプロセッサの１つが先ず実行
する。オペレーティング・システム１２２は、コンピュ
ータ・システム１００のリソースを管理する複雑なプロ
グラムである。これらのリソースのいくつかは、プロセ
ッサ１１０、メイン・メモリ１２０、大容量記憶装置イ
ンターフェース１３０、ディスプレイ・インターフェー
ス１４０、ネットワーク・インターフェース１５０、及
びシステム・バス１６０である。
０、１１２、．．．、１１８）は、１つ又は複数のマイ
クロプロセッサ及び（又は）集積回路から構成され得
る。各プロセッサは、メイン・メモリ１２０に記憶され
たプログラム命令を実行する。メイン・メモリ１２０
は、各プロセッサがアクセスし得るプログラム及びデー
タを記憶する。コンピュータ・システム１００が始動す
る時、オペレーティング・システム１２２を立ち上げる
プログラム命令をそれらのプロセッサの１つが先ず実行
する。オペレーティング・システム１２２は、コンピュ
ータ・システム１００のリソースを管理する複雑なプロ
グラムである。これらのリソースのいくつかは、プロセ
ッサ１１０、メイン・メモリ１２０、大容量記憶装置イ
ンターフェース１３０、ディスプレイ・インターフェー
ス１４０、ネットワーク・インターフェース１５０、及
びシステム・バス１６０である。
【００１８】コンピュータ・システム１００が単一のシ
ステム・バスしか含まないように示されているけれど
も、複数のバスを有するコンピュータ・システムを使用
して本発明を実施し得ることは当業者には明らかであろ
う。更に、望ましい実施例において使用されるインター
フェースは、それぞれ、個別の完全にプログラムされた
マイクロプロセッサであり、それらのプロセッサは、各
プロセッサから計算主体の処理をオフロードするために
使用される。しかし、同様の機能を遂行するために単に
Ｉ／Ｏアダプタを使用するコンピュータ・システムに本
発明が等しく適用することも当業者には明らかであろ
う。
ステム・バスしか含まないように示されているけれど
も、複数のバスを有するコンピュータ・システムを使用
して本発明を実施し得ることは当業者には明らかであろ
う。更に、望ましい実施例において使用されるインター
フェースは、それぞれ、個別の完全にプログラムされた
マイクロプロセッサであり、それらのプロセッサは、各
プロセッサから計算主体の処理をオフロードするために
使用される。しかし、同様の機能を遂行するために単に
Ｉ／Ｏアダプタを使用するコンピュータ・システムに本
発明が等しく適用することも当業者には明らかであろ
う。
【００１９】ディスプレイ・インターフェース１４０
は、１つ又は複数のディスプレイ１６５をコンピュータ
・システム１００に直接に接続するために使用される。
非インテリジェント（即ち、ダム）端末又は完全にプロ
グラム可能なワークステーションであってもよいこれら
のディスプレイ１６５は、システム管理者及びユーザが
コンピュータ・システム１００とコミュニケーションを
行うことを可能にするために使用される。しかし、ディ
スプレイ・インターフェース１４０は１つ又は複数のデ
ィスプレイ１６５とのコミュニケーションをサポートす
るために設けられるけれども、ユーザ及び他のプロセッ
サとの必要なすべての相互作用がネットワーク１５０を
介して生じ得るので、コンピュータ・システム１４０は
必ずしもディスプレイ１６５を必要としないことに留意
してほしい。
は、１つ又は複数のディスプレイ１６５をコンピュータ
・システム１００に直接に接続するために使用される。
非インテリジェント（即ち、ダム）端末又は完全にプロ
グラム可能なワークステーションであってもよいこれら
のディスプレイ１６５は、システム管理者及びユーザが
コンピュータ・システム１００とコミュニケーションを
行うことを可能にするために使用される。しかし、ディ
スプレイ・インターフェース１４０は１つ又は複数のデ
ィスプレイ１６５とのコミュニケーションをサポートす
るために設けられるけれども、ユーザ及び他のプロセッ
サとの必要なすべての相互作用がネットワーク１５０を
介して生じ得るので、コンピュータ・システム１４０は
必ずしもディスプレイ１６５を必要としないことに留意
してほしい。
【００２０】ネットワーク・インターフェース１５０
は、他のコンピュータ・システム及び（又は）ワークス
テーション（例えば、図１におけるワークステーション
１７５）をコンピュータ・システム１００に接続するた
めに使用される。本発明は、ネットワーク接続線１７０
が今日のアナログ及び（又は）ディジタル技法、或いは
将来の何らかのネットワーク機構を使用して作られるか
どうかに関係なく、たとえ如何にコンピュータ・システ
ム１００が他のコンピュータ・システム及び（又は）ワ
ークステーションに接続されても等しく適用する。更
に、数多くの異なるネットワーク・プロトコルがネット
ワークをインプリメントするために使用され得る。これ
らのプロトコルは、コンピュータがネットワーク接続線
１７０を介して通信することを可能にする特殊のコンピ
ュータ・プログラムである。ＴＣＰ／ＩＰ（伝送制御プ
ロトコル／インターネット・プロトコル）は適当なネッ
トワーク・プロトコルの一例である。
は、他のコンピュータ・システム及び（又は）ワークス
テーション（例えば、図１におけるワークステーション
１７５）をコンピュータ・システム１００に接続するた
めに使用される。本発明は、ネットワーク接続線１７０
が今日のアナログ及び（又は）ディジタル技法、或いは
将来の何らかのネットワーク機構を使用して作られるか
どうかに関係なく、たとえ如何にコンピュータ・システ
ム１００が他のコンピュータ・システム及び（又は）ワ
ークステーションに接続されても等しく適用する。更
に、数多くの異なるネットワーク・プロトコルがネット
ワークをインプリメントするために使用され得る。これ
らのプロトコルは、コンピュータがネットワーク接続線
１７０を介して通信することを可能にする特殊のコンピ
ュータ・プログラムである。ＴＣＰ／ＩＰ（伝送制御プ
ロトコル／インターネット・プロトコル）は適当なネッ
トワーク・プロトコルの一例である。
【００２１】この時点では、本発明は、十分に機能的な
コンピュータ・システムに関連して説明されたし、説明
を続けられるけれども、本発明がプログラム製品として
種々の形態で分配され得ること及び本発明が、分配を実
際に行うために使用される特定のタイプのコンピュータ
可読信号保持媒体に関係なく、等しく適用することは当
業者には明らかであろう。適当なコンピュータ可読信号
保持媒体の例は、フロッピ・ディスク及びＣＤ−ＲＯＭ
（例えば、図１におけるＣＤ−ＲＯＭ１９５）のような
記録可能なタイプの媒体及びディジタル及びアナログ通
信リンクのような通信タイプの媒体を含む。
コンピュータ・システムに関連して説明されたし、説明
を続けられるけれども、本発明がプログラム製品として
種々の形態で分配され得ること及び本発明が、分配を実
際に行うために使用される特定のタイプのコンピュータ
可読信号保持媒体に関係なく、等しく適用することは当
業者には明らかであろう。適当なコンピュータ可読信号
保持媒体の例は、フロッピ・ディスク及びＣＤ−ＲＯＭ
（例えば、図１におけるＣＤ−ＲＯＭ１９５）のような
記録可能なタイプの媒体及びディジタル及びアナログ通
信リンクのような通信タイプの媒体を含む。
【００２２】本明細書の残り部分は、従来技術のスレッ
ド・ディスパッチャの詳細な機能を説明し、それらの機
能と図１に示されたスレッド・ディスパッチャ１２４の
機能とを比較する。図１に示されるように、望ましい実
施例のスレッド・ディスパッチャ１２４は、システムに
おける各プロセッサのステータスを追跡するプロセッサ
・ステータス・トラッカ１２５によって表されるそれら
プロセッサのステータスに従って動作する。図２を参照
すると、従来技術においては、プロセッサは、（１）そ
のプロセッサが他のスレッドを扱うことができないこと
を意味するビジー状態、又は（２）そのプロセッサがス
レッドを扱うために使用可能であることを意味するスレ
ッド受付可能状態という２つの状態しか持つことができ
ない。これらが相互に排他的な状態であることに留意し
てほしい。プロセッサは、ビジーであるか又はスレッド
受付可能である。ハードウェア・マルチスレッドをディ
セーブルされた従来技術のマルチプロセッサである iSe
ries コンピュータ・システムの場合、プロセッサは、
１つのスレッドを実行している時にはビジーであり、そ
れがスレッドを実行していない場合にはスレッド受付可
能である。ハードウェア・マルチスレッドをイネーブル
された同じ iSeries コンピュータ・システムに対して
は、プロセッサは、それが２つのスレッドを実行してい
る場合にはビジーであり、（１）１つのスレッドを処理
している、又は（２）アイドル状態である場合にはスレ
ッド受付可能である。その従来技術において重要なこと
は、１つのスレッドを処理していること（プロセッサが
もう１つのスレッドを受け付けることができることを意
味する）及びアイドル状態であること（プロセッサが２
つのスレッドを受け付けることができることを意味す
る）の間の区別が行われないことである。両方のケース
とも、図２に示されるように「スレッド受付可能」とい
う状態に統一される。プロセッサ＃１（２１０）は、ビ
ジー２１２又はスレッド受付可能２１４というステータ
スを有する。プロセッサ＃２（２２０）は、ビジー２２
２又はスレッド受付可能２２４というステータスを有す
る。プロセッサ＃Ｎ（２９０）は、ビジー２９２又はス
レッド受付可能２９４というステータスを有する。従来
技術のシステムにおける他のすべてのプロセッサは、同
じ２つのステータス状態を有するであろう。
ド・ディスパッチャの詳細な機能を説明し、それらの機
能と図１に示されたスレッド・ディスパッチャ１２４の
機能とを比較する。図１に示されるように、望ましい実
施例のスレッド・ディスパッチャ１２４は、システムに
おける各プロセッサのステータスを追跡するプロセッサ
・ステータス・トラッカ１２５によって表されるそれら
プロセッサのステータスに従って動作する。図２を参照
すると、従来技術においては、プロセッサは、（１）そ
のプロセッサが他のスレッドを扱うことができないこと
を意味するビジー状態、又は（２）そのプロセッサがス
レッドを扱うために使用可能であることを意味するスレ
ッド受付可能状態という２つの状態しか持つことができ
ない。これらが相互に排他的な状態であることに留意し
てほしい。プロセッサは、ビジーであるか又はスレッド
受付可能である。ハードウェア・マルチスレッドをディ
セーブルされた従来技術のマルチプロセッサである iSe
ries コンピュータ・システムの場合、プロセッサは、
１つのスレッドを実行している時にはビジーであり、そ
れがスレッドを実行していない場合にはスレッド受付可
能である。ハードウェア・マルチスレッドをイネーブル
された同じ iSeries コンピュータ・システムに対して
は、プロセッサは、それが２つのスレッドを実行してい
る場合にはビジーであり、（１）１つのスレッドを処理
している、又は（２）アイドル状態である場合にはスレ
ッド受付可能である。その従来技術において重要なこと
は、１つのスレッドを処理していること（プロセッサが
もう１つのスレッドを受け付けることができることを意
味する）及びアイドル状態であること（プロセッサが２
つのスレッドを受け付けることができることを意味す
る）の間の区別が行われないことである。両方のケース
とも、図２に示されるように「スレッド受付可能」とい
う状態に統一される。プロセッサ＃１（２１０）は、ビ
ジー２１２又はスレッド受付可能２１４というステータ
スを有する。プロセッサ＃２（２２０）は、ビジー２２
２又はスレッド受付可能２２４というステータスを有す
る。プロセッサ＃Ｎ（２９０）は、ビジー２９２又はス
レッド受付可能２９４というステータスを有する。従来
技術のシステムにおける他のすべてのプロセッサは、同
じ２つのステータス状態を有するであろう。
【００２３】次に、従来技術のマルチプロセッサ・コン
ピュータ・システムにおいてスレッドをディスパッチす
るための図３における方法３００を検討する。方法３０
０は、スレッドがディスパッチされる必要がある時に開
始する（ステップ３１０）。他のスレッドを受け付ける
ことができるプロセッサが使用可能である場合（ステッ
プ３３０＝イエス）、そのスレッドは、他のスレッドを
受け付けることができるプロセッサの１つにディスパッ
チされる（ステップ３４０）。他のスレッドを受け付け
ることができるプロセッサが使用可能でない場合（ステ
ップ３３０＝ノー）、プロセッサがスレッドの処理を終
了して他のスレッドを受け付けることができるまで（ス
テップ３３０＝イエス）、方法３００はループ・バック
する。従来技術の方法３００は、従来技術のシステムが
ハードウェア・マルチスレッドをイネーブルされている
又はイネーブルされていない従来技術のシステムを表
す。iSeries コンピュータ・システムに関しては、ハー
ドウェア・マルチスレッドがディセーブルされている場
合、各プロセッサは単一のスレッドしか処理することが
できない。ハードウェア・マルチスレッドがイネーブル
されている場合、各プロセッサは２つのスレッドを処理
することができる。プロセッサがアイドル状態にある場
合、それは２つのスレッドを受け付けることができる。
プロセッサが１つのスレッドを実行している場合でも、
それはもう１つのスレッドを受け付けることができる。
従って、ステップ３３０の「イエス」ブランチは、１つ
のスレッドを実行しているプロセッサと、いずれのスレ
ッドも実行していないプロセッサとの間の区別を行わな
い。その結果、ステップ３４０におけるスレッドのディ
スパッチは、プロセッサがもう１つのスレッドを引き受
けることができるかどうかを知ろうとするだけである。
これは、たとえ数多くのアイドル・プロセッサが使用可
能であるとしても、既にスレッドを実行しているプロセ
ッサに対するスレッドのディスパッチを導くことができ
る。
ピュータ・システムにおいてスレッドをディスパッチす
るための図３における方法３００を検討する。方法３０
０は、スレッドがディスパッチされる必要がある時に開
始する（ステップ３１０）。他のスレッドを受け付ける
ことができるプロセッサが使用可能である場合（ステッ
プ３３０＝イエス）、そのスレッドは、他のスレッドを
受け付けることができるプロセッサの１つにディスパッ
チされる（ステップ３４０）。他のスレッドを受け付け
ることができるプロセッサが使用可能でない場合（ステ
ップ３３０＝ノー）、プロセッサがスレッドの処理を終
了して他のスレッドを受け付けることができるまで（ス
テップ３３０＝イエス）、方法３００はループ・バック
する。従来技術の方法３００は、従来技術のシステムが
ハードウェア・マルチスレッドをイネーブルされている
又はイネーブルされていない従来技術のシステムを表
す。iSeries コンピュータ・システムに関しては、ハー
ドウェア・マルチスレッドがディセーブルされている場
合、各プロセッサは単一のスレッドしか処理することが
できない。ハードウェア・マルチスレッドがイネーブル
されている場合、各プロセッサは２つのスレッドを処理
することができる。プロセッサがアイドル状態にある場
合、それは２つのスレッドを受け付けることができる。
プロセッサが１つのスレッドを実行している場合でも、
それはもう１つのスレッドを受け付けることができる。
従って、ステップ３３０の「イエス」ブランチは、１つ
のスレッドを実行しているプロセッサと、いずれのスレ
ッドも実行していないプロセッサとの間の区別を行わな
い。その結果、ステップ３４０におけるスレッドのディ
スパッチは、プロセッサがもう１つのスレッドを引き受
けることができるかどうかを知ろうとするだけである。
これは、たとえ数多くのアイドル・プロセッサが使用可
能であるとしても、既にスレッドを実行しているプロセ
ッサに対するスレッドのディスパッチを導くことができ
る。
【００２４】ハードウェア・マルチスレッドをイネーブ
ルされたマルチプロセッサ・コンピュータ・システムに
は、ステップ３４０においてスレッドをディスパッチす
るために従来技術で使用される３つの既知の方法が存在
する。その第１のものは、プロセッサが他のスレッドを
引き受けることができる場合にそれらのプロセッサにス
レッドを逐次に割り当てる逐次ディスパッチ方式であ
る。その例を説明するために、当初、如何なるスレッド
も実行されてないものと仮定する。この逐次ディスパッ
チ方式では、スレッド・ディスパッチャが第１のスレッ
ドを第１のプロセッサにディスパッチする。スレッド・
ディスパッチャが第２のスレッドを受け取る時、それ
は、第１のプロセッサが依然として他のスレッドを引き
受けることができることを知り、従って、それは第２の
スレッドを第１のプロセッサに割り当てる。この時点
で、第１のプロセッサは第１及び第２のスレッドを実行
していてビジー状態にあり、従って、第３のスレッドは
第２のプロセッサにディスパッチされる。第４のスレッ
ドがディスパッチされる時に最初の３つのスレッドが依
然として実行中であると仮定すると、第４のスレッドは
第２のプロセッサにディスパッチされるであろう。これ
は、各プロセッサが２つのスレッドを受け取った後にそ
のシーケンスにおける次のプロセッサが更なるスレッド
を受け取ることによって継続する。その結果は、過度な
スレッド・スプレッド（即ち、スレッド間の実行時間及
びトランザクション処理速度の可変性）である。
ルされたマルチプロセッサ・コンピュータ・システムに
は、ステップ３４０においてスレッドをディスパッチす
るために従来技術で使用される３つの既知の方法が存在
する。その第１のものは、プロセッサが他のスレッドを
引き受けることができる場合にそれらのプロセッサにス
レッドを逐次に割り当てる逐次ディスパッチ方式であ
る。その例を説明するために、当初、如何なるスレッド
も実行されてないものと仮定する。この逐次ディスパッ
チ方式では、スレッド・ディスパッチャが第１のスレッ
ドを第１のプロセッサにディスパッチする。スレッド・
ディスパッチャが第２のスレッドを受け取る時、それ
は、第１のプロセッサが依然として他のスレッドを引き
受けることができることを知り、従って、それは第２の
スレッドを第１のプロセッサに割り当てる。この時点
で、第１のプロセッサは第１及び第２のスレッドを実行
していてビジー状態にあり、従って、第３のスレッドは
第２のプロセッサにディスパッチされる。第４のスレッ
ドがディスパッチされる時に最初の３つのスレッドが依
然として実行中であると仮定すると、第４のスレッドは
第２のプロセッサにディスパッチされるであろう。これ
は、各プロセッサが２つのスレッドを受け取った後にそ
のシーケンスにおける次のプロセッサが更なるスレッド
を受け取ることによって継続する。その結果は、過度な
スレッド・スプレッド（即ち、スレッド間の実行時間及
びトランザクション処理速度の可変性）である。
【００２５】第２の既知のスレッド・ディスパッチ方式
は、もう１つのスレッドを引き受けることができるプロ
セッサを無作為に選択し、そのプロセッサにスレッドを
ディスパッチする。この方式も又、１つのプロセッサが
２つのスレッドを受け取った後にアイドル状態の他のプ
ロセッサが更なるスレッドを受け取るという結果になっ
て過度なスレッド・スプレッドを生じることが多い。
は、もう１つのスレッドを引き受けることができるプロ
セッサを無作為に選択し、そのプロセッサにスレッドを
ディスパッチする。この方式も又、１つのプロセッサが
２つのスレッドを受け取った後にアイドル状態の他のプ
ロセッサが更なるスレッドを受け取るという結果になっ
て過度なスレッド・スプレッドを生じることが多い。
【００２６】第３の既知のスレッド・ディスパッチ方式
は、プロセッサ・アフィニティに基づくものであり、プ
ロセッサが当該スレッドを処理した最後の時点からキャ
ッシュ内に存在し得るデータを利用することによりパフ
ォーマンス上の利点が得られるかも知れないという期待
を持って当該スレッドを前に処理したことがあるそのプ
ロセッサを選択する。この方式は、１つのプロセッサが
２つのスレッドを受け取った後にアイドル状態の他のプ
ロセッサが更なるスレッドを受け取るという結果になっ
て過度なスレッド・スプレッドを生じることが多いとい
う、上記他の２つの方式と同じ不利益をこうむる。これ
ら３つの既知のディスパッチ方式はいずれも図３のステ
ップ３４０において使用され得る。これらはすべて、こ
れらが、１つのスレッドを既に処理しているプロセッサ
とアイドル状態にあるプロセッサとの間を区別しないた
めに、過度なスレッド・スプレッドをこうむる。
は、プロセッサ・アフィニティに基づくものであり、プ
ロセッサが当該スレッドを処理した最後の時点からキャ
ッシュ内に存在し得るデータを利用することによりパフ
ォーマンス上の利点が得られるかも知れないという期待
を持って当該スレッドを前に処理したことがあるそのプ
ロセッサを選択する。この方式は、１つのプロセッサが
２つのスレッドを受け取った後にアイドル状態の他のプ
ロセッサが更なるスレッドを受け取るという結果になっ
て過度なスレッド・スプレッドを生じることが多いとい
う、上記他の２つの方式と同じ不利益をこうむる。これ
ら３つの既知のディスパッチ方式はいずれも図３のステ
ップ３４０において使用され得る。これらはすべて、こ
れらが、１つのスレッドを既に処理しているプロセッサ
とアイドル状態にあるプロセッサとの間を区別しないた
めに、過度なスレッド・スプレッドをこうむる。
【００２７】図４を参照すると、望ましい実施例による
プロセッサ・ステータス・トラッカ１２５が各プロセッ
サに対して３つの可能な状態、即ち、（１）プロセッサ
が更なるスレッドを受け付けることができないことを意
味するビジー、（２）プロセッサが既にスレッドを実行
しているが更にもう１つのスレッドを受け付けることが
できる作業中、及び（３）プロセッサが現時点ではいず
れのスレッドも実行していないことを表すアイドル、を
追跡する。従って、図４では、プロセッサ＃１（１１
０）が、ビジー４１２、作業中であるがスレッド受付可
能４１４、又はアイドル４１６という状態を有し得る。
同様に、プロセッサ＃２（１１２）が同じ３つの状態４
２２、４２４、又は４２６の１つを有し得るし、プロセ
ッサ＃Ｎ（１１８）が同じ３つの状態４９２、４９４、
又は４９６の１つを有し得るし、他の任意のプロセッサ
が同じ３つの状態の１つを有し得る。
プロセッサ・ステータス・トラッカ１２５が各プロセッ
サに対して３つの可能な状態、即ち、（１）プロセッサ
が更なるスレッドを受け付けることができないことを意
味するビジー、（２）プロセッサが既にスレッドを実行
しているが更にもう１つのスレッドを受け付けることが
できる作業中、及び（３）プロセッサが現時点ではいず
れのスレッドも実行していないことを表すアイドル、を
追跡する。従って、図４では、プロセッサ＃１（１１
０）が、ビジー４１２、作業中であるがスレッド受付可
能４１４、又はアイドル４１６という状態を有し得る。
同様に、プロセッサ＃２（１１２）が同じ３つの状態４
２２、４２４、又は４２６の１つを有し得るし、プロセ
ッサ＃Ｎ（１１８）が同じ３つの状態４９２、４９４、
又は４９６の１つを有し得るし、他の任意のプロセッサ
が同じ３つの状態の１つを有し得る。
【００２８】次に、プロセッサ・ステータス・トラッカ
１２５は、アイドル・プロセッサと既に１つのスレッド
を処理しているが他のスレッドを処理し得るプロセッサ
との間の相違を追跡し、スレッド・ディスパッチャ１２
４は、スレッド・スプレッドを少なくするように、スレ
ッドをディスパッチする時更にインテリジェントな判断
を行うことができる。図５を参照すると、望ましい実施
例による方法５００は、図１に示されたスレッド・ディ
スパッチャ１２４によって行われることが望ましい。方
法５００は、スレッドがディスパッチされる必要がある
時に開始する（ステップ５１０）。アイドル・プロセッ
サが使用可能である場合（ステップ５２０）、スレッド
はアイドル・プロセッサにディスパッチされる（ステッ
プ５２２）。アイドル・プロセッサは使用可能でない
が、他のスレッドを受け付けることができるワーキング
・プロセッサが存在する場合（ステップ５３０＝イエ
ス）、そのスレッドは、他のスレッドを受け付けること
ができるワーキング・プロセッサの１つにディスパッチ
される（ステップ５４０）。使用可能なアイドル・プロ
セッサが存在せず（ステップ５２０＝ノー）、他のスレ
ッドを受け付けることができるプロセッサがない場合
（ステップ５３０＝ノー）、方法５００は、プロセッサ
の１つがそれのスレッドの１つの実行を終了し、従っ
て、他のスレッドを受け付けることができるまでループ
・バックする。
１２５は、アイドル・プロセッサと既に１つのスレッド
を処理しているが他のスレッドを処理し得るプロセッサ
との間の相違を追跡し、スレッド・ディスパッチャ１２
４は、スレッド・スプレッドを少なくするように、スレ
ッドをディスパッチする時更にインテリジェントな判断
を行うことができる。図５を参照すると、望ましい実施
例による方法５００は、図１に示されたスレッド・ディ
スパッチャ１２４によって行われることが望ましい。方
法５００は、スレッドがディスパッチされる必要がある
時に開始する（ステップ５１０）。アイドル・プロセッ
サが使用可能である場合（ステップ５２０）、スレッド
はアイドル・プロセッサにディスパッチされる（ステッ
プ５２２）。アイドル・プロセッサは使用可能でない
が、他のスレッドを受け付けることができるワーキング
・プロセッサが存在する場合（ステップ５３０＝イエ
ス）、そのスレッドは、他のスレッドを受け付けること
ができるワーキング・プロセッサの１つにディスパッチ
される（ステップ５４０）。使用可能なアイドル・プロ
セッサが存在せず（ステップ５２０＝ノー）、他のスレ
ッドを受け付けることができるプロセッサがない場合
（ステップ５３０＝ノー）、方法５００は、プロセッサ
の１つがそれのスレッドの１つの実行を終了し、従っ
て、他のスレッドを受け付けることができるまでループ
・バックする。
【００２９】方法５００は、第２のスレッドをいずれか
のプロセッサにディスパッチする前にすべてのアイドル
・プロセッサがビジーにされるので、従来技術に対する
大きな改善である。一般に、アイドル・プロセッサは、
同時に２つのスレッドに作用しなければならないプロセ
ッサよりも更に速くスレッドを処理することができる。
このために、スレッド・ディスパッチャ１２４は、コン
ピュータ・システム１００のパフォーマンスを大きく改
善し、コンピュータ・システム１００がハードウェア・
マルチスレッドをイネーブルされたことにより SPECJBB
2000 ベンチマーク・テストに合格することができ、し
かもスレッド間の更に一貫性のある実行時間及びトラン
ザクション処理速度を提供することができるポイントま
でスレッド・スプレッドを更に大きく減少させる。スレ
ッド・スプレッドを減少させた結果、ユーザは更に満足
するであろうし、スループット及び応答時間に関するパ
フォーマンスの目標をずっと容易に達成することが可能
である。
のプロセッサにディスパッチする前にすべてのアイドル
・プロセッサがビジーにされるので、従来技術に対する
大きな改善である。一般に、アイドル・プロセッサは、
同時に２つのスレッドに作用しなければならないプロセ
ッサよりも更に速くスレッドを処理することができる。
このために、スレッド・ディスパッチャ１２４は、コン
ピュータ・システム１００のパフォーマンスを大きく改
善し、コンピュータ・システム１００がハードウェア・
マルチスレッドをイネーブルされたことにより SPECJBB
2000 ベンチマーク・テストに合格することができ、し
かもスレッド間の更に一貫性のある実行時間及びトラン
ザクション処理速度を提供することができるポイントま
でスレッド・スプレッドを更に大きく減少させる。スレ
ッド・スプレッドを減少させた結果、ユーザは更に満足
するであろうし、スループット及び応答時間に関するパ
フォーマンスの目標をずっと容易に達成することが可能
である。
【００３０】本願において開示された望ましい実施例
は、アイドル・プロセッサとスレッドに作用しているが
依然として他のスレッドを受け付けることができるプロ
セッサとの間を区別することによってスレッドをより効
率的にディスパッチする方法を提供する。スレッドを先
ずアイドル・プロセッサにディスパッチすることによっ
て、スレッド・スプレッドは大きく減少する。それは、
アイドル・プロセッサが存在しない時にスレッドを既に
処理しているプロセッサにだけスレッドがディスパッチ
されるためである。これは、プロセッサ・リソースのよ
り良好な利用を助長してシステム・パフォーマンスを改
善し、スレッド・スプレッドを大きく減少させる。
は、アイドル・プロセッサとスレッドに作用しているが
依然として他のスレッドを受け付けることができるプロ
セッサとの間を区別することによってスレッドをより効
率的にディスパッチする方法を提供する。スレッドを先
ずアイドル・プロセッサにディスパッチすることによっ
て、スレッド・スプレッドは大きく減少する。それは、
アイドル・プロセッサが存在しない時にスレッドを既に
処理しているプロセッサにだけスレッドがディスパッチ
されるためである。これは、プロセッサ・リソースのよ
り良好な利用を助長してシステム・パフォーマンスを改
善し、スレッド・スプレッドを大きく減少させる。
【００３１】本発明の技術的範囲内で多くの変更が可能
であることは当業者には明らかであろう。従って、本発
明は望ましい実施例に関して詳細に示され且つ説明され
たけれども、本発明の精神及び技術的範囲から逸脱する
ことなく形式及び詳細におけるこれらの及び別の変更を
行うことが可能であるということは当業者には明らかで
あろう。
であることは当業者には明らかであろう。従って、本発
明は望ましい実施例に関して詳細に示され且つ説明され
たけれども、本発明の精神及び技術的範囲から逸脱する
ことなく形式及び詳細におけるこれらの及び別の変更を
行うことが可能であるということは当業者には明らかで
あろう。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３３】（１）各々が複数のスレッドを実行する能
力を有する複数のプロセッサと、前記複数のプロセッサ
に接続されたメモリと、前記メモリ内にあり、前記複数
のプロセッサの少なくとも１つによって実行されるスレ
ッド・ディスパッチ機構と、を含み、前記スレッド・デ
ィスパッチ機構は、前記複数のプロセッサのどれがアイ
ドル状態にあるか、前記複数のプロセッサのどれが更な
るスレッドを受け付けることができるか、及び前記複数
のプロセッサのどれが更なるスレッドを受け付けること
ができないかを決定し、アイドル状態のプロセッサが存
在する場合に新たなスレッドを該アイドル状態のプロセ
ッサにディスパッチする、装置。 （２）前記複数のプロセッサのいずれもアイドル状態に
ない場合、及び前記複数のプロセッサの少なくとも１つ
が更なるスレッドを受け付けることができる場合、前記
スレッド・ディスパッチ機構は前記複数のプロセッサの
うちの更なるスレッドを受け付けることができるプロセ
ッサに前記新たなスレッドをディスパッチする、上記
（１）に記載の装置。 （３）前記複数のプロセッサのすべてが更なるスレッド
を受け付けることができない場合、前記スレッド・ディ
スパッチ機構は、前記複数のプロセッサの１つがスレッ
ドの処理を終了し、それによって、更なるスレッドを受
け付けることができるプロセッサになるのを待ち、しか
る後、前記更なるスレッドを受け付けることができるプ
ロセッサに前記更なるスレッドをディスパッチする、上
記（１）に記載の装置。 （４）各々が複数のスレッドを実行することができる複
数のプロセッサを含むコンピュータ・システムにおいて
スレッドをディスパッチするための方法にして、前記複
数のプロセッサ各々のステータスを決定するステップ
と、アイドル・プロセッサが存在する場合、該アイドル
・プロセッサに新たなスレッドをディスパッチするステ
ップと、を含み、プロセッサは、それがいずれのスレッ
ドも実行していない場合にアイドル状態にあり、１つ又
は複数のスレッドに作用していてビジーであるが更なる
スレッドを処理する能力を有する場合に該更なるスレッ
ドを受け付けることができ、該プロセッサは、それが実
行し得る最大数のスレッドに作用していてビジーである
場合に更なるスレッドを受け付けることができない、方
法。 （５）前記複数のプロセッサのいずれもアイドル状態に
ない場合、及び前記複数のプロセッサの少なくとも１つ
が更なるスレッドを受け付けることができる場合、前記
複数のプロセッサのうちの前記更なるスレッドを受け付
けることができる１つのプロセッサに前記新しいスレッ
ドをディスパッチするステップを含む、上記（４）に記
載の方法。 （６）前記複数のプロセッサのすべてが更なるスレッド
を受け付けることができない場合、前記複数のプロセッ
サの１つがスレッドの処理を完了し、それによって、更
なるスレッドを受け付けることができるプロセッサとな
るのを待ち、しかる後、前記更なるスレッドを受け付け
ることができるプロセッサに前記更なるスレッドをディ
スパッチするステップを含む、上記（４）に記載の方
法。 （７）マルチプロセッサ・コンピュータ・システムにお
ける複数のプロセッサのどれがアイドル状態にあるか、
前記複数のプロセッサのどれが更なるスレッドを受け付
けることができるか、及び前記複数のプロセッサのどれ
が更なるスレッドを受け付けることができないかを決定
し、複数のスレッドを実行することができるアイドル・
プロセッサが存在する場合、該アイドル・プロセッサに
新たなスレッドをディスパッチするスレッド・ディスパ
ッチ機構と、前記スレッド・ディスパッチ機構を保持す
るコンピュータ可読信号保持媒体と、を含むコンピュー
タ・プログラム。 （８）前記コンピュータ可読信号保持媒体は記録可能媒
体を含む、上記（７）に記載のコンピュータ・プログラ
ム。 （９）前記コンピュータ可読信号保持媒体は伝送媒体を
含む、上記（７）に記載のコンピュータ・プログラム。 （１０）前記複数のプロセッサのいずれもアイドル状態
にない場合、及び前記複数のプロセッサの少なくとも１
つが更なるスレッドを受け付けることができる場合、前
記スレッド・ディスパッチ機構は前記複数のプロセッサ
のうちの前記更なるスレッドを受け付けることができる
プロセッサに前記新たなスレッドをディスパッチする、
上記（７）に記載のコンピュータ・プログラム。 （１１）前記複数のプロセッサのすべてが更なるスレッ
ドを受け付けることができない場合、前記複数のプロセ
ッサの１つがスレッドの処理を終了し、それによって、
更なるスレッドを受け付けることができるプロセッサと
なるのを待ち、しかる後、前記更なるスレッドを受け付
けることができるプロセッサに前記更なるスレッドをデ
ィスパッチする、上記（７）に記載のコンピュータ・プ
ログラム。
力を有する複数のプロセッサと、前記複数のプロセッサ
に接続されたメモリと、前記メモリ内にあり、前記複数
のプロセッサの少なくとも１つによって実行されるスレ
ッド・ディスパッチ機構と、を含み、前記スレッド・デ
ィスパッチ機構は、前記複数のプロセッサのどれがアイ
ドル状態にあるか、前記複数のプロセッサのどれが更な
るスレッドを受け付けることができるか、及び前記複数
のプロセッサのどれが更なるスレッドを受け付けること
ができないかを決定し、アイドル状態のプロセッサが存
在する場合に新たなスレッドを該アイドル状態のプロセ
ッサにディスパッチする、装置。 （２）前記複数のプロセッサのいずれもアイドル状態に
ない場合、及び前記複数のプロセッサの少なくとも１つ
が更なるスレッドを受け付けることができる場合、前記
スレッド・ディスパッチ機構は前記複数のプロセッサの
うちの更なるスレッドを受け付けることができるプロセ
ッサに前記新たなスレッドをディスパッチする、上記
（１）に記載の装置。 （３）前記複数のプロセッサのすべてが更なるスレッド
を受け付けることができない場合、前記スレッド・ディ
スパッチ機構は、前記複数のプロセッサの１つがスレッ
ドの処理を終了し、それによって、更なるスレッドを受
け付けることができるプロセッサになるのを待ち、しか
る後、前記更なるスレッドを受け付けることができるプ
ロセッサに前記更なるスレッドをディスパッチする、上
記（１）に記載の装置。 （４）各々が複数のスレッドを実行することができる複
数のプロセッサを含むコンピュータ・システムにおいて
スレッドをディスパッチするための方法にして、前記複
数のプロセッサ各々のステータスを決定するステップ
と、アイドル・プロセッサが存在する場合、該アイドル
・プロセッサに新たなスレッドをディスパッチするステ
ップと、を含み、プロセッサは、それがいずれのスレッ
ドも実行していない場合にアイドル状態にあり、１つ又
は複数のスレッドに作用していてビジーであるが更なる
スレッドを処理する能力を有する場合に該更なるスレッ
ドを受け付けることができ、該プロセッサは、それが実
行し得る最大数のスレッドに作用していてビジーである
場合に更なるスレッドを受け付けることができない、方
法。 （５）前記複数のプロセッサのいずれもアイドル状態に
ない場合、及び前記複数のプロセッサの少なくとも１つ
が更なるスレッドを受け付けることができる場合、前記
複数のプロセッサのうちの前記更なるスレッドを受け付
けることができる１つのプロセッサに前記新しいスレッ
ドをディスパッチするステップを含む、上記（４）に記
載の方法。 （６）前記複数のプロセッサのすべてが更なるスレッド
を受け付けることができない場合、前記複数のプロセッ
サの１つがスレッドの処理を完了し、それによって、更
なるスレッドを受け付けることができるプロセッサとな
るのを待ち、しかる後、前記更なるスレッドを受け付け
ることができるプロセッサに前記更なるスレッドをディ
スパッチするステップを含む、上記（４）に記載の方
法。 （７）マルチプロセッサ・コンピュータ・システムにお
ける複数のプロセッサのどれがアイドル状態にあるか、
前記複数のプロセッサのどれが更なるスレッドを受け付
けることができるか、及び前記複数のプロセッサのどれ
が更なるスレッドを受け付けることができないかを決定
し、複数のスレッドを実行することができるアイドル・
プロセッサが存在する場合、該アイドル・プロセッサに
新たなスレッドをディスパッチするスレッド・ディスパ
ッチ機構と、前記スレッド・ディスパッチ機構を保持す
るコンピュータ可読信号保持媒体と、を含むコンピュー
タ・プログラム。 （８）前記コンピュータ可読信号保持媒体は記録可能媒
体を含む、上記（７）に記載のコンピュータ・プログラ
ム。 （９）前記コンピュータ可読信号保持媒体は伝送媒体を
含む、上記（７）に記載のコンピュータ・プログラム。 （１０）前記複数のプロセッサのいずれもアイドル状態
にない場合、及び前記複数のプロセッサの少なくとも１
つが更なるスレッドを受け付けることができる場合、前
記スレッド・ディスパッチ機構は前記複数のプロセッサ
のうちの前記更なるスレッドを受け付けることができる
プロセッサに前記新たなスレッドをディスパッチする、
上記（７）に記載のコンピュータ・プログラム。 （１１）前記複数のプロセッサのすべてが更なるスレッ
ドを受け付けることができない場合、前記複数のプロセ
ッサの１つがスレッドの処理を終了し、それによって、
更なるスレッドを受け付けることができるプロセッサと
なるのを待ち、しかる後、前記更なるスレッドを受け付
けることができるプロセッサに前記更なるスレッドをデ
ィスパッチする、上記（７）に記載のコンピュータ・プ
ログラム。
【図１】望ましい実施例による装置のブロック図であ
る。
る。
【図２】従来技術のスレッド・ディスパッチ機構におい
てプロセッサ・ステータスを追跡する方法を示すブロッ
ク図である。
てプロセッサ・ステータスを追跡する方法を示すブロッ
ク図である。
【図３】ハードウェア・マルチスレッドをイネーブルさ
れたマルチプロセッサ環境においてスレッドをディスパ
ッチするための従来技術の方法の流れ図である。
れたマルチプロセッサ環境においてスレッドをディスパ
ッチするための従来技術の方法の流れ図である。
【図４】望ましい実施例によるスレッド・ディスパッチ
機構においてプロセッサ・ステータスを追跡する方法を
示すブロック図である。
機構においてプロセッサ・ステータスを追跡する方法を
示すブロック図である。
【図５】望ましい実施例に従ってハードウェア・マルチ
スレッドをイネーブルされたマルチプロセッサ・システ
ムにおいてスレッドをディスパッチするための方法の流
れ図である。
スレッドをイネーブルされたマルチプロセッサ・システ
ムにおいてスレッドをディスパッチするための方法の流
れ図である。
【符号の説明】
１００ コンピュータ・システム
１２０ メイン・メモリ
１６０ システム・バス
１７５ ワークステーション
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 リッキー・マール・ピーターソン
アメリカ合衆国55944、ミネソタ州、マン
タービル、607番ストリート 26443
Ｆターム(参考） 5B045 BB28 BB42 DD01 GG02
5B098 AA10 GA05 GA07 GC01 GD02
GD14
Claims (11)
- 【請求項１】各々が複数のスレッドを実行する能力を有
する複数のプロセッサと、 前記複数のプロセッサに接続されたメモリと、 前記メモリ内にあり、前記複数のプロセッサの少なくと
も１つによって実行されるスレッド・ディスパッチ機構
と、 を含み、 前記スレッド・ディスパッチ機構は、前記複数のプロセ
ッサのどれがアイドル状態にあるか、前記複数のプロセ
ッサのどれが更なるスレッドを受け付けることができる
か、及び前記複数のプロセッサのどれが更なるスレッド
を受け付けることができないかを決定し、アイドル状態
のプロセッサが存在する場合に新たなスレッドを該アイ
ドル状態のプロセッサにディスパッチする、 装置。 - 【請求項２】前記複数のプロセッサのいずれもアイドル
状態にない場合、及び前記複数のプロセッサの少なくと
も１つが更なるスレッドを受け付けることができる場
合、前記スレッド・ディスパッチ機構は前記複数のプロ
セッサのうちの更なるスレッドを受け付けることができ
るプロセッサに前記新たなスレッドをディスパッチす
る、請求項１に記載の装置。 - 【請求項３】前記複数のプロセッサのすべてが更なるス
レッドを受け付けることができない場合、前記スレッド
・ディスパッチ機構は、前記複数のプロセッサの１つが
スレッドの処理を終了し、それによって、更なるスレッ
ドを受け付けることができるプロセッサになるのを待
ち、しかる後、前記更なるスレッドを受け付けることが
できるプロセッサに前記更なるスレッドをディスパッチ
する、請求項１に記載の装置。 - 【請求項４】各々が複数のスレッドを実行することがで
きる複数のプロセッサを含むコンピュータ・システムに
おいてスレッドをディスパッチするための方法にして、 前記複数のプロセッサ各々のステータスを決定するステ
ップと、 アイドル・プロセッサが存在する場合、該アイドル・プ
ロセッサに新たなスレッドをディスパッチするステップ
と、 を含み、 プロセッサは、それがいずれのスレッドも実行していな
い場合にアイドル状態にあり、１つ又は複数のスレッド
に作用していてビジーであるが更なるスレッドを処理す
る能力を有する場合に該更なるスレッドを受け付けるこ
とができ、該プロセッサは、それが実行し得る最大数の
スレッドに作用していてビジーである場合に更なるスレ
ッドを受け付けることができない、 方法。 - 【請求項５】前記複数のプロセッサのいずれもアイドル
状態にない場合、及び前記複数のプロセッサの少なくと
も１つが更なるスレッドを受け付けることができる場
合、前記複数のプロセッサのうちの前記更なるスレッド
を受け付けることができる１つのプロセッサに前記新し
いスレッドをディスパッチするステップを含む、請求項
４に記載の方法。 - 【請求項６】前記複数のプロセッサのすべてが更なるス
レッドを受け付けることができない場合、前記複数のプ
ロセッサの１つがスレッドの処理を完了し、それによっ
て、更なるスレッドを受け付けることができるプロセッ
サとなるのを待ち、しかる後、前記更なるスレッドを受
け付けることができるプロセッサに前記更なるスレッド
をディスパッチするステップを含む、請求項４に記載の
方法。 - 【請求項７】マルチプロセッサ・コンピュータ・システ
ムにおける複数のプロセッサのどれがアイドル状態にあ
るか、前記複数のプロセッサのどれが更なるスレッドを
受け付けることができるか、及び前記複数のプロセッサ
のどれが更なるスレッドを受け付けることができないか
を決定し、複数のスレッドを実行することができるアイ
ドル・プロセッサが存在する場合、該アイドル・プロセ
ッサに新たなスレッドをディスパッチするスレッド・デ
ィスパッチ機構と、 前記スレッド・ディスパッチ機構を保持するコンピュー
タ可読信号保持媒体と、 を含むコンピュータ・プログラム。 - 【請求項８】前記コンピュータ可読信号保持媒体は記録
可能媒体を含む、請求項７に記載のコンピュータ・プロ
グラム。 - 【請求項９】前記コンピュータ可読信号保持媒体は伝送
媒体を含む、請求項７に記載のコンピュータ・プログラ
ム。 - 【請求項１０】前記複数のプロセッサのいずれもアイド
ル状態にない場合、及び前記複数のプロセッサの少なく
とも１つが更なるスレッドを受け付けることができる場
合、前記スレッド・ディスパッチ機構は前記複数のプロ
セッサのうちの前記更なるスレッドを受け付けることが
できるプロセッサに前記新たなスレッドをディスパッチ
する、請求項７に記載のコンピュータ・プログラム。 - 【請求項１１】前記複数のプロセッサのすべてが更なる
スレッドを受け付けることができない場合、前記複数の
プロセッサの１つがスレッドの処理を終了し、それによ
って、更なるスレッドを受け付けることができるプロセ
ッサとなるのを待ち、しかる後、前記更なるスレッドを
受け付けることができるプロセッサに前記更なるスレッ
ドをディスパッチする、請求項７に記載のコンピュータ
・プログラム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/068599 | 2002-02-06 | ||
| US10/068,599 US7487504B2 (en) | 2002-02-06 | 2002-02-06 | Thread dispatch for multiprocessor computer systems |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003241980A true JP2003241980A (ja) | 2003-08-29 |
| JP4117202B2 JP4117202B2 (ja) | 2008-07-16 |
Family
ID=27659072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003025839A Expired - Fee Related JP4117202B2 (ja) | 2002-02-06 | 2003-02-03 | マルチプロセッサ・コンピュータ・システムのためのスレッド・ディスパッチ機構及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7487504B2 (ja) |
| JP (1) | JP4117202B2 (ja) |
| TW (1) | TWI235952B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007517322A (ja) * | 2003-12-29 | 2007-06-28 | インテル・コーポレーション | プロセッサにおける同時物理スレッド数からの論理スレッド数のデカップリング |
| JP2007317171A (ja) * | 2006-04-27 | 2007-12-06 | Matsushita Electric Ind Co Ltd | マルチスレッド計算機システム、マルチスレッド実行制御方法 |
| JP2008047126A (ja) * | 2006-08-15 | 2008-02-28 | Internatl Business Mach Corp <Ibm> | 精密なｃｐｕ消費量データを用いてアフィニティをディスパッチする負荷バランサ |
| WO2008053789A1 (en) * | 2006-10-31 | 2008-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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