JPH01246657A - 並列処理システム - Google Patents

並列処理システム

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Publication number
JPH01246657A
JPH01246657A JP7308988A JP7308988A JPH01246657A JP H01246657 A JPH01246657 A JP H01246657A JP 7308988 A JP7308988 A JP 7308988A JP 7308988 A JP7308988 A JP 7308988A JP H01246657 A JPH01246657 A JP H01246657A
Authority
JP
Japan
Prior art keywords
processor
load
processing system
parallel processing
processors
Prior art date
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Pending
Application number
JP7308988A
Other languages
English (en)
Inventor
Junichi Fujita
純一 藤田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP7308988A priority Critical patent/JPH01246657A/ja
Publication of JPH01246657A publication Critical patent/JPH01246657A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、複数のプロセッサから構成される並列処理シ
ステムに係わり、特に各プロセッサの負荷が分散される
ようにオブジェクト(実行単位)の割付けを行う手段を
備えた並列処理システムに間する。
(従来の技術) 近年、複数のプロセッサを結合ネットワークを介して結
合し、各プロセッサが複数のオブジェクトを並列に実行
する並列処理システムの開発が進められている。この並
列処理システムでは、各プロセッサの負荷が均等になる
ようにオブジェクトを割付けることが、処理速度の向上
を図る上で重要となる。
従来は並列処理システムの各プロセッサの負荷状況を事
前に計算によって求め、各プロセッサへのオブジェクト
の一割付けはこの計算値に基づいて行うようにしていた
しかし、並列処理システムの場合、システムの規模が大
きくなると、負荷状況を計算によって予測することとが
事実上困難になり各プロセッサの負荷が均等になるよう
なオブジェクトの割付けを静的に行うことは不可能であ
った。
また、動的にオブジェクトが生成される場合、上記のよ
うに静的な割付けでは、並列処理システム全体の負荷分
散は考慮されずに任意のプロセッサに割り付けられてし
まうという問題があった。
(発明が解決しようとする課題) このように従来の並列処理システムでは、各プロセッサ
の負荷が均等になるようにオブジェクトを割付けること
ができず、処理速度を十分に向上させることができなか
った。
本発明はこのような欠点を解消し、並列処理システムの
各プロセッサの負荷が均等になるように、オブジェクト
をプロセッサに動的に割付けることができ、もって処理
速度の向上を図ることが可能な並列処理システムを提供
することを目的とする。
[発明の構成] (課題を解決するための手段) 本発明は、複数のプロセッサが割付けられたオブジェク
トを並列に処理する並列処理システムにおいて、前記各
プロセッサの所定時間内における遊休時間若しくは実行
時間をカウントし、そのカウント値を上記所定時間毎に
通知する手段と、この手段によって通知された上記各カ
ウント値に基づいて前記各プロセッサの負荷状況情報を
求め、新たに生成されたオブジェクトを前記負荷状況情
報から把握できる最小負荷のプロセッサに割付ける手段
とを具備したことを特徴としている。
(作用) 本発明によれば、各プロセッサの所定時間内における遊
休時間若しくは実行時間をカウントし、そのカウント値
を通知する手段を備えているので、各プロセッサの負荷
状況を常時監視することができる。そして、本発明では
、各プロセッサについてのカウント値に基づいて各プロ
セッサの負荷状況情報を求め、新たに生成されたオブジ
ェクトを上記負荷状況情報から把握できる最小負荷のプ
ロセッサに割付けるようにしているので、常に各プロセ
ッサの負荷が均等になるようにオブジェクトの割付けを
行うことができる。このため、各プロセッサを効率良く
稼動させてシステム全体の処理速度を大幅に高めること
ができる。
(実施例) 以下、図面を参照して本発明の一実施例について説明す
る。
第1図は本発明の一実施例の並列処理システムの構成図
である。複数のプロセッサー、12゜・・・、1nはプ
ロセッサ間結合ネットワーク2を介して互いに接続され
るとともに、負荷分散処理装置3にそれぞれ接続されて
いる。各プロセッサ1.1□、・・・1oは、複数のオ
ブジェクトを実行し、各オブジェクトを各プロセッサ間
でメツセージ通信することによって、処理を進める。負
荷分散処理装置3は、並列処理システムの各プロセッサ
11〜1□の負荷が均等になるように各プロセッサ11
〜1nにオブジェクトを割り付ける。
第2図はこの並列処理システムを構成する各プロセッサ
11の構成図である。
即ち、プロセッサーlは、他のプロセッサからのメツセ
ージを送受信するPE間間通郡部11、上記メツセージ
により起動される複数のオブジェクトを実行/制御する
処理装置12と、この処理装置12の遊休時間く以下r
IDLE時間」と呼ぶ)をカウントするIPLEカウン
タ21と、このIDLEカウンタ21のカウント動作を
制御するカウント制御部22と、所定時間毎にカウント
制御部22に割込むための周期タイマー23と、負荷分
散処理装置との間の通信を行う負荷分散通信部24とに
より構成されている。
又、負荷分散処理装置3は、第3図にその構成を示すよ
うに、プロセッサに対するメツセージ通信を行う通信部
31と、負荷分散処理装置3の全体の制御を行う負荷分
散制御部32と、各プロセッサの負荷状況を記録するプ
ロセッサ負荷記憶部33と、各プロセッサから送信され
るオブジェクト・コードを一時記憶するオブジェクト記
憶部4と、所定時間毎に負荷分散制御部32に割込むた
めの周期タイマー35とにより構成されている。
次に上記のように構成された並列処理システムの動作に
ついて説明する。
まず、第4図のプロセッサの実行例に基づいて、プロセ
ッサの動作を説明する。
処理装置11は、PE間間通郡部11介してメツセージ
を受取ると、対応するオブジェクトを起動する。オブジ
ェクトは、一つの実行単位でメツセージを受信すること
により起動され、そのメツセージに対する処理を行うと
終了する。オブジェクトの終了によって処理装置11が
メツセージの受信待ち状態となるためのreceive
命令を実行すると(4a)、プロセッサ11はIDLE
(遊体状態)になるので、負荷カウント部13のカウン
ト制御部22はIDLEカウンタ21のカウントを開始
させる(4b)、PE間間通郡部11他のプロセッサよ
りメツセージを受信すると(4C)、その受信メツセー
ジを処理装置12に送るとともに、カウント制御部22
にその旨を通知する。これにより、カウント制御部22
はIDLEカウンタのカウントを停止させる(4e)、
この結果、IDLEカウンタ21の値は50で停止する
。処理装置12はその受信メツセージを処理するオブジ
ェクトを実行する。
処理装置12はオブジェクトの実行が終了すると再びr
ece ive命令を実行する(4f)、負荷カウント
部13のカウント制御部22はIDLEカウンタ21の
カウントを再開させる。そして再び他のプロセッサより
メツセージを受信すると(4h)、処理装置12による
オブジェクトの実行が再開され(4v)、カウント制御
部22はIDLEカウンタ21のカウントを停止させる
(4J)、この結果、IDLEカウンタこの結果、ID
LEカウンタ21の値は150で停止する。
周期タイマー23は設定された間隔(第4図の例ではI
DLEカウンタの基準クロック数で600)毎にカウン
ト制御部22に割り込む(4k)、カウント制御部22
は、周期タイマー23より割込まれると、IDLEカウ
ンタ21の値(150)を負荷分散通信部24を介して
負荷分散処理装置3に送信し、かつ、IDLEカウンタ
21の値をクリアーする(4J)、これによってIDL
Eカウンタ21の値は0になる。
また、処理装置11で新しいオブジェクトが動的に生成
される場合、処理装置11はその生成されるオブジェク
トのコードを負荷分散通信部24を介して、負荷分散処
理装置3に送信し、オブジェクトのプロセッサへの割付
けを依頼する。
次に、第5図のフローチャート及び第6図め実行例に基
づいて負荷分散処理装置3の動作を説明する6通信部3
1がプロセッサ11よりメツセージを受信すると(5a
)、負荷分散制御部32は、メツセージを解釈する。も
し、IDLE時間の通知であれば(5b)、そのIDL
E時間より負荷率を次のように計算する(5d) 。
付加率=100− (IDLE時間/周期タイマーの周
期時間*100) そして、計算した負荷率及び負荷率の平均をプロセッサ
負荷記憶部33に記録する(5e)、例えば、プロセッ
サ負荷記憶部33が第6図の6gの状態で、プロセッサ
#3よりIDLE時間(150)の通知がメツセージで
送信されたとすると(6a)、負荷分散制御部32は、
次のように負荷率及び負荷平均計算する。
負荷率=100− (150/600 * 100 )
 =75負荷平均= (70+75) /2=73求め
られた負荷率及び負荷平均はプロセッサ負荷記憶部33
のプロセッサ#3の項目に記録される(6b)、この結
果、プロセッサ負荷記憶部33は6hの状態になる。
また、プロセッサより新しく生成したオブジェクトの割
付は依頼メツセージを受信したならば(5c)、そのメ
ツセージ内に格納されているオブジェクト・コードを一
時的にオブジェクト記憶部34に格納する0次に、負荷
分散制御部32はプロセッサ負荷記憶部33を検索し、
負荷平均及び最新負荷よりなる負荷状況情報から最も負
荷の軽いプロセッサを把握しく5gkそのプロセッサに
対してオブジェクト記憶部34に格納されているオブジ
ェクト・コードを送信し、ロード/実行させる(5h)
例えば、プロセッサ負荷記憶部33が第6図の6hの状
態で、プロセッサ#0より新しく生成したオブジェクト
の割付は依頼メツセージを受信したならば(6c)、負
荷分散制御部32はプロセッサ負荷記憶部33を検索し
、最も負荷の軽いプロセッサ#1(負荷平均30)に対
し、オブジェクト記憶部34に格納されたオブジェクト
・コードを送信し、ロード/実行させる(6d)。
また、周期タイマー35から負荷分散制御部32に割込
みがかかると(5c)、負荷分散制御部32はプロセッ
サ負荷記憶部33を検索し、最も負荷の重いプロセッサ
と最も負荷の軽いプロセッサとを調べ(5J)、その負
荷の差がある程度以上あれば、最も負荷の重いプロセッ
サに対し、そのプロセッサが実行しているオブジェクト
のうちの一つを解放し、そのオブジェクト・コードを負
荷分散処理装置3に送信するように命令するとともに、
そのオブジェクト・コードを消去する。
そのオブジェクト・コードを通信部31が受信すると、
負荷分散制御部32は受信したオブジェクト・コードを
最も負荷の軽いプロセッサに送信し、ロード/実行させ
る。
例えば、周期タイマーは前述した基準クロックで600
00毎に負荷分散処理装置32に割込む(6e)。
割込まれた負荷分散制御部32はプロセッサ負荷記憶部
33(6iの状B)を検索し、最も負荷の重いプロセッ
サ#0(負荷平均: 100)及び最も負荷の軽いプロ
セッサ#2(負荷平均=20)を調べる。負荷分散制御
部32はプロセッサ#0に対し、実行しているオブジェ
クトのうちの一つを解放し、そのオブジェクト・コード
を負荷分散処理装置3に送信するように命令する。その
オブジェクト・コードを通信部31が受信すると、負荷
分散制御部32は受信したコードをプロセッサ#2に送
信し、ロード/実行させる。
このように、本システムによれば、並列処理システムを
構成する複数のプロセッサの負荷が均等になるように、
動的に調整することにより、並列処理システム全体の処
理速度を向上させることができる。
なお、上記実施例では、各プロセッサのloLE時間を
カウントしたが、各プロセッサの実行時間をカウントす
ることによっても負荷状況を把握することは可能である
。又、負荷状況情報は、負荷率、負荷平均のみならず、
カウント値そのものであっても良い。
[発明の効果] 以上述べたように、本発明によれば並列処理システムを
構成する各プロセッサの負荷状況を監視し、動的に生成
されるオブジェクトを負荷の軽いプロセッサに割付ける
ことにより、各プロセッサの負荷を常に均等にすること
ができ、並列処理システム全体の処理速度が向上する。
また、各プロセッサの負荷を逐次デイスプレィ等に表示
すれば、並列処理システムの性能評価等に用いることも
可能である。
【図面の簡単な説明】
第1図は本発明の一実施例に係る並列処理システムの全
体構成図、第2図は同システムを構成するプロセッサの
構成図、第3図は同システムにおける負荷分散処理装置
の構成図、第4図は同プロセッサの実行例を示す図、第
5図は同負荷分散処理装置の機能を説明するための流れ
図、第6図は同負荷分散処理装置の実行例を示す図であ
る。 11〜1o・・・プロセッサ、2・・・プロセッサ間結
合ネットワーク、3・・・負荷分散処理装置、11・・
・PE間間通郡部12・・・処理装置、13・・・負荷
カウント部、21・・・IDLEカウンタ、22・・・
カウント制御部、23・・・周期タイマー、24・・・
負荷分散通信部、31・・・通信部、32・・・負荷分
散制御部、32・・・プロセッサ負荷記憶部、34・・
・オブジェクト記憶部、34・・・周期タイマー。

Claims (1)

  1. 【特許請求の範囲】  複数のプロセッサを結合して構成され、各プロセッサ
    に割付けられたオブジェクトを並列に処理する並列処理
    システムにおいて、 前記各プロセッサの所定時間内における遊休時間若しく
    は実行時間をカウントし、そのカウント値を上記所定時
    間毎に通知する手段と、この手段によって通知された上
    記各カウント値に基づいて前記各プロセッサの負荷状況
    情報を求め、新たに生成されたオブジェクトを前記負荷
    状況情報から把握できる最小負荷のプロセッサに割付け
    る手段とを具備したことを特徴とする並列処理システム
JP7308988A 1988-03-29 1988-03-29 並列処理システム Pending JPH01246657A (ja)

Priority Applications (1)

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JP7308988A JPH01246657A (ja) 1988-03-29 1988-03-29 並列処理システム

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JP7308988A JPH01246657A (ja) 1988-03-29 1988-03-29 並列処理システム

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ID=13508264

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003241980A (ja) * 2002-02-06 2003-08-29 Internatl Business Mach Corp <Ibm> マルチプロセッサ・コンピュータ・システムのためのスレッド・ディスパッチ機構及び方法

Cited By (2)

* Cited by examiner, † Cited by third party
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