JP2003229434A - 半導体集積回路の作製方法 - Google Patents

Abstract

(57)【要約】 【課題】 小型で、ＩＣチップ等の基板の実装に伴う不
良を低減し、かつ、高速な、表示部を有する半導体装置
の作製方法を提供する。 【解決手段】絶縁表面を有する基板上に、高移動度を実
現するＴＦＴ作製プロセスを用いて、半導体表示部およ
び他の回路ブロックを一体形成する。具体的には連続発
振レーザを用いた半導体活性層の結晶化プロセスを用い
る。さらに、連続発振レーザによる結晶化プロセスを、
高速動作が必要な回路ブロックのみに選択的に行うこと
によって、高い生産効率を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、表示部を有する半
導体装置に関する。特に、薄膜トランジスタを絶縁表面
を有する基板上に形成してなる半導体装置に関する。

【０００２】

【従来の技術】近年の半導体装置、特に半導体表示部を
有する電子機器の発展はめざましく、その応用例は、ゲ
ーム機、ノートパソコン、携帯電話を始めとする携帯機
器、液晶テレビ、液晶ディスプレイ、ＥＬディスプレイ
等、様々である。半導体表示部は、従来のＣＲＴと比較
して軽量薄型化が可能であり、消費電力が小さいことを
特徴とする。

【０００３】従来の半導体表示部としては、液晶層また
は発光層を挟んで上下に、ストライプ状の電極を互いに
交差するように形成した画素領域を有するパッシブマト
リクス型の半導体表示部と、薄膜トランジスタ（ＴＦ
Ｔ）をマトリクス状に配置した画素領域を有するアクテ
ィブマトリクス型の半導体表示部と、が知られている。

【０００４】近年、基板上にＴＦＴを形成する技術が進
歩し、アクティブマトリクス型半導体表示部の応用開発
が進められている。特に、ポリシリコン膜を用いたＴＦ
Ｔは、従来のアモルファスシリコン膜を用いたＴＦＴよ
りも電界効果移動度（モビリティともいう）が高く、従
来、基板外の駆動回路で行っていた画素の制御を、画素
と同一の基板上に形成した駆動回路で行うことが可能と
なっている。

【０００５】次に、従来の半導体表示部を有する電子機
器の構成について説明する。図２１は、画像の表示に関
係する部分のブロック図を簡略に表したものである。

【０００６】図２１において、半導体装置３０１は、画
像データを取り込み、または作成して、画像データの加
工とフォーマット変換を行い、画像を表示する装置であ
る。半導体装置３０１としては、例えば、ゲーム機、ビ
デオカメラ、カーナビゲーション、パーソナルコンピュ
ータ等を考えることができる。

【０００７】半導体装置３０１において、画素領域３１
９、走査線駆動回路３１８および信号線駆動回路３１７
によって構成される半導体表示部３０２は、絶縁表面を
有する基板上に一体形成されているが、他の回路ブロッ
クはそれぞれ異なるシリコン基板上に形成され、ＩＣチ
ップとして実装されている。回路ブロックの幾つかは同
一のシリコン基板上に形成される場合もある。

【０００８】半導体装置３０１は、入力端子３１１、第
１の制御回路３１２、第２の制御回路３１３、ＣＰＵ３
１４、第１のメモリ３１５、第２のメモリ３１６、及び
半導体表示部３０２によって構成される。入力端子３１
１からは、それぞれの電子機器に応じて、画像データの
基となるデータが入力される。例えば、放送受信機では
アンテナからの入力データであり、ビデオカメラではＣ
ＣＤからの入力データである。ＤＶテープやメモリーカ
ードからの入力データであってもよい。入力端子３１１
から入力されたデータは、第１の制御回路３１２によっ
て画像信号に変換される。第１の制御回路３１２では、
ＭＰＥＧ規格やテープフォーマット等に従って圧縮符号
化された画像データの復号処理、画像の補間やリサイズ
といった画像信号処理が行われる。第１の制御回路３１
２から出力された画像信号や、ＣＰＵ３１４が作成また
は加工した画像信号は、第２の制御回路３１３に入力さ
れ、半導体表示部３０２に適したフォーマット（例えば
走査フォーマット等）に変換される。第２の制御回路３
１３からは、フォーマット変換された画像信号と制御信
号が出力される。

【０００９】ＣＰＵ３１４は、第１の制御回路３１２、
第２の制御回路３１３および他のインターフェース回路
における信号処理を効率良く制御する。また、画像デー
タを作成したり、加工したりする。第１のメモリ３１５
は、第１の制御回路３１２から出力される画像データや
第２の制御回路３１３から出力される画像データを格納
するメモリ領域、ＣＰＵによる制御を行う際のワークメ
モリ領域、ＣＰＵによって画像データを作成する際のワ
ークメモリ領域、等として用いられる。第１のメモリ３
１５としては、ＤＲＡＭやＳＲＡＭが用いられる。第２
のメモリ３１６は、ＣＰＵ３１４によって画像データを
作成または加工する場合に必要となる、色データや文字
データを格納するメモリ領域であり、マスクＲＯＭやＥ
ＰＲＯＭによって構成される。

【００１０】半導体表示部３０２は、信号線駆動回路３
１７、走査線駆動回路３１８、画素領域３１９によって
構成される。信号線駆動回路３１７は第２の制御回路３
１３から画像信号と制御信号（クロック信号、スタート
パルス等）を、走査線駆動回路３１８は第２の制御回路
３１３から制御信号（クロック信号、スタートパルス
等）をそれぞれ受け取り、画素領域３１９において画像
を表示する。

【００１１】なお、半導体表示部を有する電子機器とし
ては、図２１に示した構成以外にも様々な構成をとり得
る。最も簡単な構成としては、半導体表示部と入出力端
子と簡単な制御回路による構成が考えられ、例えば液晶
ディスプレイ、ＥＬディスプレイを考えることができ
る。また、高性能ゲーム機のように、図２１に示したア
ーキテクチャではＣＰＵの負担が大きすぎる場合には、
新たに画像処理用のプロセッサを設けてＣＰＵの負荷を
軽減した構成をとる場合もある。

【００１２】

【発明が解決しようとする課題】上述した従来の半導体
表示部を有する電子機器では、駆動回路以外の回路ブロ
ックは画素を形成する基板とは別の基板に形成され、実
装されている。

【００１３】携帯型の電子機器の普及を背景に、電子機
器の小型化が重要な課題となっているが、このような構
成の半導体装置は、画素を形成する基板とは別にＩＣチ
ップを多数実装すること必要がとなるため、小型化を実
現することが難しい。特に、ＩＣチップ内の回路ブロッ
クを小さくできたとしても、実装するためのマージンが
大きいため、装置全体の小型化が困難となっている。一
方、装置の小型化を実現するために実装のマージンを減
らそうとすると、高度な実装技術が必要となり、コスト
面や実装部分での信頼性において問題が生じてくる。ま
た、配線容量の問題もある。つまり、ＩＣチップによる
実装を行う場合は、配線の負荷が大きくなるため、高速
動作を行うことが難しいという問題がある。

【００１４】このような問題点を解決する方法の一つと
して、回路ブロックを半導体表示部と一体形成すること
が期待されている。

【００１５】しかしながら、絶縁表面を有する基板上に
回路ブロックを形成する場合には、しばしば動作速度が
問題となる。これは、ガラス基板等の絶縁表面を有する
基板上に形成されるＴＦＴは、単結晶シリコン基板上に
形成されるトランジスタと比較して、移動度やしきい値
の特性が劣るためである。

【００１６】その結果、従来の半導体装置をある周波数
で動作させる場合に、回路ブロックをＩＣチップによっ
て実装した半導体装置では動作するが、回路ブロックを
絶縁表面を有する基板上に作製した半導体装置では動作
しないといったことが起こり得る。

【００１７】本発明はこのような問題点を鑑見てなされ
たものである。本発明は、小型化が可能であり、ＩＣチ
ップ等の基板の実装に伴う不良を低減し、かつ高速動作
を実現する半導体表示部を有する電子機器を提供するこ
とを課題とする。

【００１８】

【課題を解決するための手段】本発明では上記課題を解
決するために、絶縁表面を有する基板上に半導体表示部
および他の回路ブロックを一体形成する。

【００１９】さらに、絶縁表面を有する基板上に回路ブ
ロックを形成した場合の、動作速度の問題を低減するた
めに、高移動度を実現するＴＦＴ作製プロセスを用い
る。

【００２０】高移動度を実現するＴＦＴ作製プロセスと
しては、半導体膜にエネルギービームを照射して熔融帯
を形成し、その熔融帯をチャネル方向に連続的に走査し
て結晶化を行う、活性層の形成プロセスを用いる。詳細
は実施例に説明するが、具体的には連続発振レーザを用
いてこれを行う。

【００２１】そのように作製したＴＦＴで構成した回路
ブロックは、従来のポリシリコンをＴＦＴの活性層とし
て用いた回路ブロックと比較して、個々のＴＦＴの移動
度が高いため、動作周波数が大幅に向上する。

【００２２】その結果、絶縁表面を有する基板上に表示
部と他の回路ブロックを一体形成して、かつ高速動作を
実現することが可能となる。つまり、従来は動作速度の
問題によって絶縁表面を有する基板上に形成しても実用
化できなかった回路ブロックも、本発明によって実用化
することが可能となる。

【００２３】さらに本発明では、そのような高い動作周
波数を保ったまま、以下のようにしてスループットの向
上を実現する。

【００２４】連続発振レーザには、ＹＶＯ₄レーザ、Ｙ
ＬＦレーザ、ＹＡＧレーザなどが知られているが、現状
での出力は高いものでも１０Ｗ程度と弱い。従って、活
性層に連続発振レーザ光を照射することで結晶化を行う
には、レーザ光の大幅な絞り込みが必要であり、そのビ
ーム幅は５０〜５００μｍ（典型的には２００μｍ）程
度である。

【００２５】例えば、６００mm×７２０mmのガラス基板
全面に幅２００μｍのレーザ光を、スキャン速度５０cm
/secで走査した場合、一枚辺り７２分の時間を要する。
実際には、レーザ光の走査方向の転換や加速のため、さ
らに時間を要する。つまり、低スループットという問題
に直面する。

【００２６】本発明では、連続発振レーザによる結晶化
プロセスを、高速動作が必要な回路ブロックのみに選択
的に行うことを特徴とする。これによって、連続発振レ
ーザによる結晶化プロセスのスループットが大幅に向上
する。

【００２７】例えば、連続発振レーザ光を照射する領域
を基板面積の５０％以下（好ましくは３０％以下）に抑
える事によって、連続発振レーザによる結晶化プロセス
に要する時間をおよそ５０％（好ましくは３０％以下）
に低減することができる。

【００２８】また、連続発振レーザ光または基板の移動
距離を抑えるために、高速動作が必要な回路ブロックを
なるべく近い領域に配置することが好ましい。そうする
ことによって、連続発振レーザによる結晶化プロセスの
スループットはさらに向上する。

【００２９】さらに、回路ブロックの動作周波数を向上
するために、ＴＦＴのチャネル長方向をレーザ光の走査
方向と一致させることが好ましい。これは、連続発振レ
ーザによる半導体膜の結晶化プロセスでは、ＴＦＴのチ
ャネル方向とレーザ光の基板に対する走査方向とが概ね
並行（好ましくは−３０°〜３０°）であるときに、最
も高い移動度が得られるためである。このように作製し
たＴＦＴは、結晶粒がチャネル方向に延在する多結晶半
導体によって構成される活性層を有する。また、このこ
とは結晶粒界が概ねチャネル方向に沿って形成されてい
ることを意味するため、活性層の電気特性はチャネル方
向とこれに垂直な方向とで異なる。つまり、活性層はチ
ャネル方向に電気異方性を有する。

【００３０】なお、連続発振レーザによる結晶化プロセ
スを行わない回路ブロックまたは画素領域に含まれる半
導体活性層は、公知の作製方法によって作製すればよ
い。

【００３１】特に、連続発振レーザによる結晶化プロセ
スよりもスループットの高い結晶化プロセスを適用する
ことが好ましい。

【００３２】また特に、特開平７−１８３５４０号にお
いてに開示されている半導体膜結晶化（金属触媒を用い
たの熱結晶化）の方法は好ましい。この場合、連続発振
レーザによる半導体膜の結晶化を行う領域では、金属触
媒を用いた熱結晶化と連続発振レーザによる結晶化との
組み合わせプロセスが行なわれるが、実施例に示すよう
に、そのようなプロセスは、連続発振レーザによる結晶
化だけを行う場合と比較して、同等あるいはそれ以上の
移動度を有するＴＦＴが作製されている。

【００３３】また、連続発振レーザによる結晶化プロセ
スを行わない領域の半導体活性層には、パルス発振レー
ザを用いたレーザ結晶化の方法を用いても良い。パルス
発振レーザは高い出力を実現できるため、１００ｍｍ以
上の幅を有するビームを照射することが可能であり、ス
ループットは高い。実施者は、動作周波数やコストの面
から、これらを含む公知の活性層の作製方法を自由に組
み合わせて実施すればよい。なお、このような公知の作
製方法によって作製したＴＦＴでは、連続発振レーザー
による結晶化プロセスとは異なり、チャネル方向に電気
的異方性を持たない、あるいは持ったとしても連続発振
レーザーによる結晶化プロセスよりも電気的異方性が弱
い活性層を有する。

【００３４】このように本発明では、画素領域と回路ブ
ロックを同一基板上に形成し、かつ、連続発振レーザに
よる結晶化プロセスを、高速動作が必要な回路ブロック
のみに選択的に行うことによって、小型化、ＩＣチップ
等の基板の実装に伴う不良の低減、高い動作周波数、高
スループットを実現した半導体装置を提供することが可
能となる。また、配線容量の観点からも高動作速度を実
現することが可能となる。

【００３５】なお、本発明でいう半導体装置とは、半導
体特性を利用することで機能する装置全般を指し、例え
ば、液晶表示装置や発光装置に代表される半導体表示装
置や、半導体表示部を有する電子機器をその範疇に含
む。なお、半導体表示部とは、絶縁表面を有する基板上
に電極あるいは薄膜トランジスタを形成してなる表示部
を言い、例えば、液晶表示部や発光表示部、あるいは、
パッシブマトリクス型表示部やアクティブマトリクス型
表示部をその範疇に含む。なお、自明な場合には、半導
体表示部を単に表示部とも表す。

【００３６】また、本発明でいう回路ブロックとは、ト
ランジスタ、容量素子、抵抗素子等の回路素子によって
構成された特性の機能を有する電気回路のブロックを指
し、例えば、信号線駆動回路、走査線駆動回路、レジス
タ、デコーダ、カウンタ、分周回路、メモリ、ＣＰＵ、
ＤＳＰをその範疇に含む。特に、本明細書では回路ブロ
ックを絶縁表面を有する基板上に形成するため、薄膜ト
ランジスタ（以下、ＴＦＴという）が回路ブロックの主
な構成素子となる。なお、薄膜トランジスタ（ＴＦＴ）
とは、ＳＯＩ技術を用いて形成されるトランジスタの全
体を指す。

【００３７】以下に本願発明の構成を示す。

【００３８】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は半導体膜にエ
ネルギービームを照射して熔融帯を形成し、該熔融帯を
チャネル長方向に連続的に走査して結晶化して形成され
たものであって、前記第２活性層は半導体膜を加熱処理
により結晶化して形成されたものであって、前記画素領
域は前記第２ＴＦＴで構成され、前記走査線駆動回路は
前記第２ＴＦＴで構成され、前記信号線駆動回路は前記
第１ＴＦＴで構成されていることを特徴とする半導体装
置が提供される。

【００３９】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は半導体膜にエ
ネルギービームを照射して熔融帯を形成し、該熔融帯を
チャネル長方向に連続的に走査して結晶化して形成され
たものであって、前記第２活性層は半導体膜に金属元素
を添加して加熱処理により結晶化して形成されたもので
あって、前記画素領域は前記第２ＴＦＴで構成され、前
記走査線駆動回路は前記第２ＴＦＴで構成され、前記信
号線駆動回路は前記第１ＴＦＴで構成されていることを
特徴とする半導体装置が提供される。

【００４０】前記エネルギービームは、連続発振レーザ
光であってもよい。

【００４１】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は半導体膜にエ
ネルギービームを照射して熔融帯を形成し、該熔融帯を
チャネル長方向に連続的に走査して結晶化して形成され
たものであって、前記第２活性層は半導体膜にパルス状
のエネルギービームを照射して結晶化して形成されたも
のであって、前記画素領域は前記第２ＴＦＴで構成さ
れ、前記走査線駆動回路は前記第２ＴＦＴで構成され、
前記信号線駆動回路は前記第１ＴＦＴで構成されている
ことを特徴とする半導体装置が提供される。

【００４２】前記エネルギービームは、パルス発振レー
ザ光であってもよい。

【００４３】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は、結晶粒はチ
ャネル方向に延在する多結晶半導体によって形成され、
前記第２活性層は、結晶粒の形状がチャネル方向に異方
性を持たない多結晶半導体によって形成され、前記画素
領域は前記第２ＴＦＴで構成され、前記走査線駆動回路
は前記第２ＴＦＴで構成され、前記信号線駆動回路は前
記第１ＴＦＴで構成されていることを特徴とする半導体
装置が提供される。

【００４４】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は、結晶粒はチ
ャネル方向に延在する多結晶半導体によって形成され、
前記第２活性層は、結晶粒のチャネル方向の形状異方性
が前記第１活性層よりも弱い多結晶半導体によって形成
され、前記画素領域は前記第２ＴＦＴで構成され、前記
走査線駆動回路は前記第２ＴＦＴで構成され、前記信号
線駆動回路は前記第１ＴＦＴで構成されていることを特
徴とする半導体装置が提供される。

【００４５】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は、チャネル方
向に電気的異方性を有する多結晶半導体によって形成さ
れ、前記第２活性層は、チャネル方向に電気的異方性を
有さない多結晶半導体によって形成され、前記画素領域
は前記第２ＴＦＴで構成され、前記走査線駆動回路は前
記第２ＴＦＴで構成され、前記信号線駆動回路は前記第
１ＴＦＴで構成されていることを特徴とする半導体装置
が提供される。

【００４６】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は、チャネル方
向に電気的異方性を有する多結晶半導体によって形成さ
れ、前記第２活性層は、チャネル方向の電気的異方性が
前記第１活性層よりも弱い多結晶半導体によって形成さ
れ、前記画素領域は前記第２ＴＦＴで構成され、前記走
査線駆動回路は前記第２ＴＦＴで構成され、前記信号線
駆動回路は前記第１ＴＦＴで構成されていることを特徴
とする半導体装置が提供される。

【００４７】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は、結晶粒がチ
ャネル方向に延在し、短径方向の粒径が０．５〜１００
μmであり長径方向の粒径が３〜１００００μmである、
多結晶半導体によって形成され、前記第２活性層は、結
晶粒の粒径が０．０１μm〜１０μmである多結晶半導体
によって形成され、前記画素領域は前記第２ＴＦＴで構
成され、前記走査線駆動回路は前記第２ＴＦＴで構成さ
れ、前記信号線駆動回路は前記第１ＴＦＴで構成されて
いることを特徴とする半導体装置が提供される。

【００４８】前記走査線駆動回路の駆動周波数は、１ｋ
Ｈｚ〜１ＭＨｚであり、前記信号線駆動回路の駆動周波
数は、１００kＨｚ〜１００ＭＨｚであることが好まし
い。

【００４９】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は半導体膜にエ
ネルギービームを照射して熔融帯を形成し、該熔融帯を
チャネル長方向に連続的に走査して結晶化して形成され
たものであって、前記第２活性層は半導体膜を加熱処理
により結晶化して形成されたものであって、前記画素領
域は前記第２ＴＦＴで構成され、前記走査線駆動回路は
前記第１ＴＦＴで構成され、前記信号線駆動回路は前記
第１ＴＦＴで構成されていることを特徴とする半導体装
置が提供される。

【００５０】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は半導体膜にエ
ネルギービームを照射して熔融帯を形成し、該熔融帯を
チャネル長方向に連続的に走査して結晶化して形成され
たものであって、前記第２活性層は半導体膜に金属元素
を添加して加熱処理により結晶化して形成されたもので
あって、前記画素領域は前記第２ＴＦＴで構成され、前
記走査線駆動回路は前記第１ＴＦＴで構成され、前記信
号線駆動回路は前記第１ＴＦＴで構成されていることを
特徴とする半導体装置が提供される。

【００５１】前記エネルギービームは、連続発振レーザ
光であってもよい。

【００５２】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は半導体膜にエ
ネルギービームを照射して熔融帯を形成し、該熔融帯を
チャネル長方向に連続的に走査して結晶化して形成され
たものであって、前記第２活性層は半導体膜にパルス状
のエネルギービームを照射して結晶化して形成されたも
のであって、前記画素領域は前記第２ＴＦＴで構成さ
れ、前記走査線駆動回路は前記第１ＴＦＴで構成され、
前記信号線駆動回路は前記第１ＴＦＴで構成されている
ことを特徴とする半導体装置が提供される。

【００５３】前記エネルギービームは、パルス発振レー
ザ光であってもよい。

【００５４】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は、結晶粒はチ
ャネル方向に延在する多結晶半導体によって形成され、
前記第２活性層は、結晶粒の形状がチャネル方向に異方
性を持たない多結晶半導体によって形成され、前記画素
領域は前記第２ＴＦＴで構成され、前記走査線駆動回路
は前記第１ＴＦＴで構成され、前記信号線駆動回路は前
記第１ＴＦＴで構成されていることを特徴とする半導体
装置が提供される。

【００５５】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は、結晶粒はチ
ャネル方向に延在する多結晶半導体によって形成され、
前記第２活性層は、結晶粒のチャネル方向の形状異方性
が前記第１活性層よりも弱い多結晶半導体によって形成
され、前記画素領域は前記第２ＴＦＴで構成され、前記
走査線駆動回路は前記第１ＴＦＴで構成され、前記信号
線駆動回路は前記第１ＴＦＴで構成されていることを特
徴とする半導体装置が提供される。

【００５６】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は、チャネル方
向に電気的異方性を有する多結晶半導体によって形成さ
れ、前記第２活性層は、チャネル方向に電気的異方性を
有さない多結晶半導体によって形成され、前記画素領域
は前記第２ＴＦＴで構成され、前記走査線駆動回路は前
記第１ＴＦＴで構成され、前記信号線駆動回路は前記第
１ＴＦＴで構成されていることを特徴とする半導体装置
が提供される。

【００５７】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は、チャネル方
向に電気的異方性を有する多結晶半導体によって形成さ
れ、前記第２活性層は、チャネル方向の電気的異方性が
前記第１活性層よりも弱い多結晶半導体によって形成さ
れ、前記画素領域は前記第２ＴＦＴで構成され、前記走
査線駆動回路は前記第１ＴＦＴで構成され、前記信号線
駆動回路は前記第１ＴＦＴで構成されていることを特徴
とする半導体装置が提供される。

【００５８】本発明によって、画素領域と、走査線駆動
回路と、信号線駆動回路とが同一の基板上に設けられ、
第１活性層を有する第１ＴＦＴと、第２活性層を有する
第２ＴＦＴと、を有し、前記第１活性層は、結晶粒がチ
ャネル方向に延在し、短径方向の粒径が０．５〜１００
μmであり長径方向の粒径が３〜１００００μmである多
結晶半導体によって形成され、前記第２活性層は、結晶
粒の粒径が０．０１μm〜１０μmである多結晶半導体に
よって形成され、前記画素領域は前記第２ＴＦＴで構成
され、前記走査線駆動回路は前記第１ＴＦＴで構成さ
れ、前記信号線駆動回路は前記第１ＴＦＴで構成されて
いることを特徴とする半導体装置が提供される。

【００５９】前記走査線駆動回路の駆動周波数は、１０
ｋＨｚ〜１ＭＨｚであり、前記信号線駆動回路の駆動周
波数は、１００kＨｚ〜１００ＭＨｚであることが好ま
しい。

【００６０】前記半導体装置には、メモリが、前記画素
領域と同一の基板上に設けられ、前記メモリは前記第１
ＴＦＴで構成されていてもよい。

【００６１】前記メモリはＳＲＡＭであり、該ＳＲＡＭ
の読み出しサイクル時間は２００ｎｓｅｃ以下であって
もよい。

【００６２】前記メモリはＤＲＡＭであり、該ＤＲＡＭ
の読み出しサイクル時間は１μｓｅｃ以下であってもよ
い。

【００６３】前記半導体装置には、ＣＰＵが、前記画素
領域と同一の基板上に設けられ、前記ＣＰＵは前記第１
ＴＦＴで構成されていてもよい。

【００６４】前記ＣＰＵの動作周波数は５ＭＨｚ以上で
あることが好ましい。

【００６５】前記半導体装置には、画像処理回路が、前
記画素領域と同一の基板上に設けられ、前記画像処理回
路は前記第１ＴＦＴで構成されていてもよい。

【００６６】前記画像処理回路の動作周波数は５ＭＨｚ
以上であることが好ましい。

【００６７】前記半導体装置には、ＤＳＰが、前記画素
領域と同一の基板上に設けられ、前記ＤＳＰは前記第１
ＴＦＴで構成されていてもよい。

【００６８】前記画像処理回路の動作周波数は５ＭＨｚ
以上であることが好ましい。

【００６９】前記半導体装置には、タイミング発生回路
が、前記画素領域と同一の基板上に設けられ、前記タイ
ミング発生回路は前記第１ＴＦＴで構成されていてもよ
い。

【００７０】前記絶縁表面を有する基板とは、プラスチ
ック基板、ガラス基板あるいは石英基板のうちのいずれ
か一つであってもよい。

【００７１】前記第１ＴＦＴによって構成される回路の
面積は、前記基板の面積の５０％以下であることが好ま
しい。

【００７２】前記第１ＴＦＴによって構成される回路
は、１〜１０個の長方形領域内に構成され、前記長方形
領域全体の面積は、前記基板の面積の５０％以下である
ことが好ましい。

【００７３】前記半導体装置は液晶表示装置であっても
よい。

【００７４】前記半導体装置は発光装置であってもよ
い。

【００７５】前記半導体装置は、ゲーム機、ビデオカメ
ラ、頭部取り付け型のディスプレイ、ＤＶＤプレーヤ
ー、パーソナルコンピュータ、携帯電話、カーオーディ
オから選ばれた一つであってもよい。

【００７６】

【発明の実施の形態】（実施の形態１）本発明の表示部
を有する半導体装置の代表的な形態として、アクティブ
マトリクス型の半導体表示装置を例にとって説明する。

【００７７】図２に示すのは、本発明のアクティブマト
リクス型半導体表示装置を上から見たときの構成図であ
る。図２において、アクティブマトリクス型半導体表示
装置は、基板２０１上に形成された画素領域２０２、走
査線駆動回路２０４、信号線駆動回路２０３、配線２０
５、およびＦＰＣ２０６によって構成されている。

【００７８】アクティブマトリクス型半導体表示装置の
動作を簡単に説明する。

【００７９】信号線駆動回路２０３は画像信号、クロッ
ク信号、スタートパルスを、走査線駆動回路２０４はク
ロック信号とスタートパルスを、外部よりＦＰＣ２０６
を介してそれぞれ受け取り、画素領域２０２において画
像を表示する。

【００８０】画素領域は、複数の信号線と複数の走査線
が交差するように配置されており、信号線と走査線との
各交点に、それぞれ画素ＴＦＴが配置されている。画素
ＴＦＴのゲート電極には走査線が、ソース電極またはド
レイン電極の一方には信号線が接続されており、ソース
電極またはドレイン電極の残る一方に液晶素子が接続さ
れている。

【００８１】各画素における表示動作について述べる。
走査線が選択されると、選択された走査線に接続される
画素ＴＦＴがオン状態となる。その間に画素ＴＦＴに接
続された信号線にデータが入力されると、その信号線の
電位が液晶素子に印加され、液晶素子は印加された電圧
に応じて光の透過率を変化させる。こうして、各画素に
おける輝度が決定し表示が行なわれる。

【００８２】一つの画像は、全ての走査線が順に選択さ
れることによって形成される。また、各走査線が選択さ
れている期間には、全ての信号線に順次、または一斉に
データが入力され、選択された行に画像データが入力さ
れる。一つの画像が表示される期間を１フレームとい
い、毎秒６０フレーム以上であることが好ましい。

【００８３】上述した動作方法によると、画素数が決ま
れば、駆動回路に必要なおよその駆動周波数が決まるこ
とになる。例えば、カラーＶＧＡ規格では、画素数は６
４０×４８０×ＲＧＢであるから、６０フレーム／秒で
動作するとして、一本の走査線を選択する期間はおよそ
Ｔｇ＝１／６０／４８０sec＝３５μsecとなる。また、
画像データの取り込みを１クロックあたりＲＧＢ×１画
素分とすると、１クロックはＴｄ＝Ｔｇ／６４０sec＝
５４nsec程度としなければならない。なお、画素にデー
タを入力する時間は、線順次駆動では、一本の走査線を
選択する期間（Ｔｇ＝３５μsec）程度となる。

【００８４】実際の動作周波数は、画像データの分割
数、フレーム周波数、帰線期間等に依存するが、画素お
よび走査線駆動回路は、１〜１００ｋＨｚの周波数で動
作し、信号線駆動回路は、０．１〜１００ＭＨｚの周波
数で動作することが要求される。

【００８５】なお、ここでは液晶表示装置の場合の説明
を行った。ＥＬ層に代表される発光層を有する表示装置
では、駆動方法は多少異なるが、一つの画像は、全ての
走査線が順に選択されることによって形成されること、
各走査線が選択されている期間には全ての信号線に順
次、または一斉にデータが入力され、選択された行に画
像データが入力されるという方式は共通である。従っ
て、駆動周波数に関しても同様な考え方を適用すること
ができる。

【００８６】実施の形態１では、このような動作周波数
の考察に基づいて、高速動作が必要となる信号線駆動回
路２０３を含む領域に、高移動度ＴＦＴ作製プロセスを
適用した場合を示す。つまり、図２において、第１の領
域２０７にのみ連続発振レーザを用いた半導体膜の結晶
化の方法を適用する。なお、第１の領域を除く領域につ
いては、公知の活性層形成技術を用いれば良い。

【００８７】図２において、第１の領域２０７は、基板
２０１の３０％以下（好ましくは１０％以下）にするこ
とが可能であり、連続発振レーザプロセスに要する時間
は、基板全体に対して連続発振レーザプロセスを行なう
場合と比較して、およそ３０％以下（好ましくは１０％
以下）にすることが可能となる。

【００８８】実施の形態１では、律速となる信号線駆動
回路を含む第１の領域２０７に、高移動度ＴＦＴ作製プ
ロセスを用いることによって、装置全体の高速動作を達
成したアクティブマトリクス型の半導体表示装置を実現
している。また、連続発振レーザを用いた結晶化プロセ
スを用いているにもかかわらず、高スループットを実現
している。

【００８９】なお、実施の形態１では、信号線駆動回路
を含む領域に高移動度のＴＦＴを作製するプロセスを適
用したが、もちろん、走査線駆動回路を含む領域に適用
しても構わないし、画素を含む領域に適用しても構わな
い。特に、全てのＴＦＴを含む領域に対して高移動度の
ＴＦＴを作製するプロセスを適用する場合であっても、
基板全体に対して適用する場合と比較してスループット
は向上するため好ましい。

【００９０】（実施の形態２）本発明の表示部を有する
半導体装置の代表的な形態として、表示部を有する半導
体装置を例にとって説明する。

【００９１】図１に示すのは、本発明の表示部を有する
半導体装置を上から見たときの構成図である。図１にお
いて、表示部を有する半導体装置は、基板１０１上に形
成された半導体表示部１０２、第１の制御回路１１２、
第２の制御回路１１３、ＣＰＵ１１４、第１のメモリ１
１５、第２のメモリ１１６、入出力端子１１１によって
構成されている。また、半導体表示部１０２は、画素領
域１１９、信号線駆動回路１１７、走査線駆動回路１１
８によって構成されている。

【００９２】図１に示した半導体装置は、画像データを
取り込み、または作成して、画像データの加工とフォー
マット変換を行い、画像を表示する装置である。ブロッ
ク構成は図２１に示したブロック図と同等であり、動作
および機能に関しては図２１で説明した通りであるの
で、ここでは説明を省略する。

【００９３】各回路ブロックの動作周波数については、
個々の半導体装置に依存するため一概には言えないが、
ＣＰＵの動作周波数に同期して他の回路ブロックも動作
するのが通常である。従って、ＣＰＵ１１４およびバス
につながる各回路ブロックの動作周波数を改善すること
が好ましい。

【００９４】そのため、実施の形態２では、ＣＰＵ１１
４およびバスにつながる第１の制御回路１１２、第２の
制御回路１１３、第１のメモリ１１５、第２のメモリ１
１６と、信号線駆動回路１１７とに高移動度ＴＦＴの作
製プロセスを適用する。つまり、図１において、第１の
領域１０３にのみ連続発振レーザを用いた半導体活性層
の結晶化の方法を適用する。なお、第１の領域を除く領
域については、公知の活性層形成技術を用いれば良い。

【００９５】図１において、第１の領域１０３は、基板
の５０％以下（好ましくは３０％以下）にすることが可
能であり、連続発振レーザプロセスに要する時間は、基
板全体に対して連続発振レーザプロセスを行う場合と比
較して、およそ５０％以下（好ましくは３０％以下）と
することが可能となる。

【００９６】また、連続発振レーザを用いた半導体活性
層の結晶化を適用する領域は、スループットの観点から
は、なるべく局在していることが好ましい。図１に示し
た構成では、信号線駆動回路と走査線駆動回路の位置を
入れ換えることが可能であるが、高速動作を必要とする
信号線駆動回路を、ＣＰＵ１１４およびバスにつながる
第１の制御回路１１２、第２の制御回路１１３、第１の
メモリ１１５、第２のメモリ１１６の近くに配置するこ
とによって、第１の領域を基板上に局在させている。

【００９７】このように配置することによって、連続発
振レーザ光の照射位置を基板の全面に移動させる必要が
なく、同じ面積で基板上に散在する複数の領域に連続発
振レーザを照射する場合と比較して、結晶化に要する時
間を短縮することが可能となる。

【００９８】このように、連続発振レーザ光の照射位置
は、基板上に局在していることが好ましい。また、連続
発振レーザ光あるいは基板の移動は単純であることが好
ましく、連続発振レーザ光の照射領域は、長方形である
ことが好ましい。つまり、連続発振レーザ光の照射領域
は、長方形で表される数個（好ましくは１〜１０個）の
領域であることが好ましい。

【００９９】実施の形態２では、高速動作が要求される
ＣＰＵ１１４を含むシステムを含む第１の領域１０３
に、高移動度ＴＦＴ作製プロセスを用いることによっ
て、装置全体の高速動作を達成した半導体装置を実現し
た。また、第１の領域の基板に占める割合を減らすこと
によって、連続発振レーザを用いた結晶化プロセスを用
いているにもかかわらず、高スループットを実現した。

【０１００】なお、実施の形態２では、ＣＰＵ１１４、
第１の制御回路１１２、第２の制御回路１１３、第１の
メモリ１１５、第２のメモリ１１６および信号線駆動回
路１１７を含む領域に高移動度のＴＦＴを作製するプロ
セスを適用したが、回路ブロックの構成によっては、同
じ周波数で動作する場合であっても、ＴＦＴに要求され
る特性が異なってくる。

【０１０１】例えば、特にＣＰＵ１１４、第１の制御回
路１１２、第１のメモリ１１５を構成するＴＦＴに特に
高特性が要求される場合には、それらを含む領域のみに
高移動度のＴＦＴを作製するプロセスを適用することも
有効である。

【０１０２】そのような場合においても、連続発振レー
ザによる活性層の結晶化時間が短縮されるように、ＣＰ
Ｕ１１４、第１の制御回路１１２、第１のメモリ１１５
の配置方法を工夫することが好ましい。そのような例
を、図２２に示す。

【０１０３】もちろん、第１の領域だけでなく、走査線
駆動回路を含む領域、あるいは画素を含む領域に高移動
度のＴＦＴを作製するプロセスを適用しても構わない。
特に、全てのＴＦＴを含む領域に対して高移動度のＴＦ
Ｔを作製するプロセスを適用する場合であっても、基板
全体に対して適用する場合と比較してスループットは上
昇するため好ましい。

【０１０４】なお、本実施の形態では、ＣＰＵやメモリ
といった大まかな回路ブロックに分割をしているが、本
発明はこれに限らない。回路ブロックとして、レジスタ
や分周回路といったより小さな回路構成を扱っても良
い。そして、そのような小さなブロックに対して連続発
振レーザを用いた結晶化プロセスの適用を選択しても良
い。

【０１０５】また、ＣＰＵやメモリといった大きな回路
ブロックに対して、連続発振レーザを用いた結晶化プロ
セスを適用する場合には、必ずしもその全面に適用する
必要はない。回路ブロック内で相対的に動作周波数の高
い領域のみに選択的に適用することも可能である。

【０１０６】以下に本発明の実施例を示す。

【０１０７】

【実施例】［実施例１］本実施例では、基板上の任意の
領域にレーザ光の照射を行う方法について図６および図
２０を用いて説明する。

【０１０８】図６には、線状ビームを形成し、基板に照
射する装置の概略が示されている。

【０１０９】レーザ６０１から射出されたレーザ光は、
ミラー６０２を経由して、凸レンズ６０３に入射する。
ここで、レーザ６０１は連続発振またはパルス発振の固
体レーザまたは気体レーザまたは金属レーザのいずれで
もよい。本実施例では、連続発振ＹＡＧレーザを用い
る。レーザ６０１から発振されるレーザ光は非線形光学
素子により高調波に変換してもよい。また、レーザ６０
１とミラー６０２との間、またはミラー６０２と凸レン
ズ６０３との間にビームエキスパンダーを設置して長尺
方向および短尺方向ともにそれぞれ所望の大きさに拡大
してもよい。ビームエキスパンダーはレーザから射出さ
れたレーザ光の形状が小さい場合に特に有効である。ま
た、ミラーは設置しなくても良いし、複数設置してもよ
い。

【０１１０】レーザ光は凸レンズ６０３に対して斜めに
入射させる。このようにすることで、非点収差などの収
差により焦点位置がずれ、照射面またはその近傍におい
て線状ビーム６０６を形成することができる。なお、凸
レンズ６０３は合成石英ガラス製とすれば、高い透過率
が得られるので望ましい。また、凸レンズは球面収差を
補正した非球面レンズとするのが望ましい。非球面レン
ズを用いれば、集光性がよくなり、アスペクト比の向上
やエネルギー密度の分布が向上する。

【０１１１】なお、ここでいう「線状」は、厳密な意味
で「線」を意味しているのではなく、アスペクト比の大
きい長方形もしくは長楕円形を意味する。例えば、アス
ペクト比が２以上（好ましくは１０〜１００００）のも
の指す。なお、線状とするのは被照射体に対して十分な
アニールを行うためのエネルギー密度を確保するためで
ある。なお、線状ビームとは厳密に線状である必要はな
い。

【０１１２】そして、このようにして形成される線状ビ
ーム６０６を照射しながら、例えば６０７で示す方向ま
たは６０８で示す方向に被照射体６０４に対して相対的
に移動することで、被照射体６０４において所望の領域
または全面を照射することができる。

【０１１３】そして、このようにして形成される線状ビ
ームを照射しながら、例えば６０７で示す方向または６
０８で示す方向に被照射体６０４に対して相対的に移動
することで、被照射体６０４において所望の領域に照射
することができる。レーザを基盤に照射ときの様子を図
２０に示す。レーザ照射領域６０９上に描かれた矢印
は、照射レーザの軌跡を表す。

【０１１４】なお、レーザを生成する光学系は他の公知
のものでもよい。 ［実施例２］本実施例では、本発明の半導体装置におい
て、高移動度ＴＦＴの作製プロセスに用いられる、連続
発振レーザを用いた半導体膜の結晶化の方法について述
べる。

【０１１５】ガラス基板上に下地膜として、プラズマＣ
ＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ
＝５９％、Ｎ＝７％、Ｈ＝２％）４００ｎｍを形成し
た。続いて、前記下地膜上に半導体膜として、プラズマ
ＣＶＤ法により非晶質珪素膜１５０ｎｍを形成した。そ
して、５００℃で３時間の熱処理を行って、半導体膜が
含有する水素を放出させた後、レーザアニール法により
半導体膜の結晶化を行った。

【０１１６】レーザアニ-ル法に用いるレーザとして
は、連続発振のＹＶＯ₄レーザを用いた。レーザアニー
ル法の条件は、レーザ光としてＹＶＯ₄レーザの第２高
調波（波長５３２ｎｍ）を用いた。レーザ光を光学系に
より所定の形状のビームとして、基板表面上に形成した
半導体膜を照射した。

【０１１７】また、レーザ光を基板表面上に形成した半
導体膜に照射する際に用いる光学系としては、実施例１
で説明した光学系（図６参照）を用いた。

【０１１８】本実施例では、凸レンズに対するレーザ光
の入射角φを約２０°として２００μｍ×５０μｍの楕
円状ビームを形成し、ガラス基板１０５を５０ｃｍ／ｓ
の速度で移動させながら照射して、半導体膜の結晶化を
行った。

【０１１９】また、楕円状ビームの相対的な走査方向
は、楕円状ビームの長軸に垂直な方向とした。

【０１２０】このようにして得られた結晶性半導体膜に
セコエッチングを行って、ＳＥＭにより１万倍にて表面
を観察した結果を図７に示す。なお、セコエッチングに
おけるセコ液はＨＦ：Ｈ₂Ｏ＝２：１に添加剤としてＫ₂
Ｃｒ₂Ｏ₇を用いて作製されるものである。図７は、図中
の矢印で示す方向にレーザ光を相対的に走査させて得ら
れたものである。レーザ光の走査方向に平行に大粒径の
結晶粒が形成されている様子がわかる。つまり、レーザ
光の走査方向に対して延在するように結晶成長がなされ
る。

【０１２１】このように、本実施例の手法を用いて結晶
化を行った半導体膜には大粒径の結晶粒が形成されてい
る。そのため、前記半導体膜を半導体活性層として用い
てＴＦＴを作製すると、前記ＴＦＴのチャネル形成領域
に含まれる結晶粒界の本数を少なくすることができる。
また、個々の結晶粒の内部は実質的に単結晶と見なせる
結晶性を有することから、単結晶半導体を用いたトラン
ジスタと同等の高いモビリティ（電界効果移動度）を得
ることも可能である。

【０１２２】さらに、ＴＦＴを、そのキャリアの移動方
向が、形成された結晶粒の延在する方向と揃うように配
置すれば、キャリアが結晶粒界を横切る回数を極端に減
らすことができる。そのため、オン電流値（ＴＦＴがオ
ン状態にある時に流れるドレイン電流値）、オフ電流値
（ＴＦＴがオフ状態にある時に流れるドレイン電流
値）、しきい値電圧、Ｓ値及び電界効果移動度のバラツ
キを低減することも可能となり、電気的特性は著しく向
上する。

【０１２３】なお、半導体膜の広い範囲に楕円状ビーム
６０６を照射するため、楕円状ビーム６０６をその長軸
に垂直な方向に走査して半導体膜に照射する動作（以
下、スキャンと表記する）を、複数回行っている。ここ
で、１回のスキャン毎に、楕円状ビーム６０６の位置
は、その長軸に平行な方向にずらされる。また、連続す
るスキャン間では、その走査方向を逆にする。ここで、
連続する２回のスキャンにおいて、一方を往路のスキャ
ン、もう一方を復路のスキャンと呼ぶことにする。

【０１２４】楕円状ビーム６０６の位置を、１回のスキ
ャン毎にその長軸に平行な方向にずらす大きさを、ピッ
チｄと表現する。また、往路のスキャンにおいて、図７
に示したような大粒径の結晶粒が形成された領域の、楕
円状ビーム６０６の走査方向に垂直な方向の長さを、Ｄ
１と表記する。復路のスキャンにおいて、図７に示した
ような大粒径の結晶粒が形成された領域の、楕円状ビー
ム６０６の走査方向に垂直な方向の長さを、Ｄ２と表記
する。また、Ｄ１とＤ２の平均値を、Ｄとする。

【０１２５】このとき、オーバーラップ率Ｒ_O.L［％］
を式（１）で定義する。

【０１２６】 Ｒ_O.L＝（１−ｄ／Ｄ）×１００・・・式（１）

【０１２７】本実施例では、オーバーラップ率Ｒ_O.Lを
０［％］とした。

【０１２８】［実施例３］本実施例では、本発明の半導
体装置において、高移動度ＴＦＴの作製プロセスに用い
られる、連続発振レーザを用いた半導体膜の結晶化の方
法について、実施例２とは異なる例を示す。

【０１２９】半導体膜として非晶質珪素膜を形成するま
での工程は、実施例２と同様である。その後、特開平７
−１８３５４０号公報に記載された方法を利用し、前記
半導体膜上にスピンコート法にて酢酸ニッケル水溶液
（重量換算濃度５ｐｐｍ、体積１０ｍｌ）を塗布し、５
００℃の窒素雰囲気で１時間、５５０℃の窒素雰囲気で
１２時間の熱処理を行った。続いて、レーザアニール法
により、半導体膜の結晶性の向上を行った。

【０１３０】レーザアニール法に用いるレーザとして
は、連続発振のＹＶＯ₄レーザを用いた。レーザアニー
ル法の条件は、レーザ光としてＹＶＯ₄レーザの第２高
調波（波長５３２ｎｍ）を用い、図６で示した光学系に
おける凸レンズ１０３に対するレーザ光の入射角φを約
２０°として、２００μｍ×５０μｍの楕円状ビームを
形成した。ガラス基板１０５を５０ｃｍ／ｓの速度で移
動させながら、前記楕円状ビームを照射して、半導体膜
の結晶性の向上を行った。

【０１３１】なお、楕円状ビーム６０６の相対的な走査
方向は、楕円状ビーム６０６の長軸に垂直な方向とし
た。

【０１３２】このようにして得られた結晶性半導体膜に
セコエッチングを行って、ＳＥＭにより１万倍にて表面
を観察した。その結果を図８に示す。図８は、図中の矢
印で示す方向にレーザ光を相対的に走査させて得られた
ものであり、走査方向に対して延在して大粒径の結晶粒
が形成されている様子がわかる。

【０１３３】このように、本発明を用いて結晶化を行っ
た半導体膜には大粒径の結晶粒が形成されているため、
前記半導体膜を用いてＴＦＴを作製すると、そのチャネ
ル形成領域に含まれる結晶粒界の本数を少なくすること
ができる。また、個々の結晶粒は実質的に単結晶と見な
せる結晶性を有することから、単結晶半導体を用いたト
ランジスタと同等の高いモビリティ（電界効果移動度）
を得ることも可能である。

【０１３４】さらに、形成された結晶粒が一方向に揃っ
ている。そのため、ＴＦＴを、そのキャリアの移動方向
が、形成された結晶粒の延在する方向と揃うように配置
すれば、キャリアが結晶粒界を横切る回数を極端に減ら
すことができる。そのため、オン電流値、オフ電流値、
しきい値電圧、Ｓ値及び電界効果移動度のバラツキを低
減することも可能となり、電気的特性は著しく向上す
る。

【０１３５】なお、半導体膜の広い範囲に楕円状ビーム
６０６を照射するため、楕円状ビーム６０６をその長軸
に垂直な方向に走査して半導体膜に照射する動作（スキ
ャン）を、複数回行っている。ここで、１回のスキャン
毎に、楕円状ビーム６０６の位置は、その長軸に平行な
方向にずらされる。また、連続するスキャン間では、そ
の走査方向を逆にする。ここで、連続する２回のスキャ
ンにおいて、一方を往路のスキャン、もう一方を復路の
スキャンと呼ぶことにする。

【０１３６】楕円状ビーム６０６の位置を、１回のスキ
ャン毎にその長軸に平行な方向にずらす大きさを、ピッ
チｄと表現する。また、往路のスキャンにおいて、図８
に示したような大粒径の結晶粒が形成された領域の、楕
円状ビーム６０６の走査方向に垂直な方向の長さを、Ｄ
１と表記する。復路のスキャンにおいて、図８に示した
ような大粒径の結晶粒が形成された領域の、楕円状ビー
ム６０６の走査方向に垂直な方向の長さを、Ｄ２と表記
する。また、Ｄ１とＤ２の平均値を、Ｄとする。

【０１３７】このとき、式（１）と同様に、オーバーラ
ップ率Ｒ_O.L［％］を定義する。本実施例では、オーバ
ーラップ率Ｒ_O.Lを０［％］とした。

【０１３８】また、上記結晶化の手法によって得られた
半導体膜（図中、Improved CG−Siliconと表記）のラマ
ン散乱分光の結果を図９に太線で示す。ここで、比較の
ため、単結晶シリコン（図中、ref.(100)Si Waferと表
記）のラマン散乱分光の結果を細線で示した。また、非
晶質珪素膜を形成後、熱処理を行って半導体膜が含有す
る水素を放出させた後、パルス発振のエキシマレーザを
用い結晶化を行った半導体膜（図中、excimer laser an
nealingと表記）のラマン散乱分光の結果を図９に点線
で示した。

【０１３９】本実施例の手法によって得られた半導体膜
のラマンシフトは、５１７．３ｃｍ ^-1のピークを有す
る。また、半値幅は、４．９６ｃｍ^-1である。一方、単
結晶シリコンのラマンシフトは、５２０．７ｃｍ^-1のピ
ークを有する。また、半値幅は、４．４４ｃｍ^-1であ
る。パルス発振のエキシマレーザを用い結晶化を行った
半導体膜のラマンシフトは、５１６．３ｃｍ^-1である。
また、半値幅は、６．１６ｃｍ^-1である。

【０１４０】図９の結果により、本実施例に示した結晶
化の手法によって得られた半導体膜の結晶性が、パルス
発振のエキシマレーザを用い結晶化を行った半導体膜の
結晶性と比べて、単結晶シリコンに近いことがわかる。

【０１４１】［実施例４］本実施例では、実施例２に示
した手法によって結晶化した半導体膜を用いてＴＦＴを
作製した例について、図６、図１０および図１１を用い
て説明する。

【０１４２】本実施例では基板２０として、ガラス基板
を用い、ガラス基板上に下地膜２１として、プラズマＣ
ＶＤ法により酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ
＝２７％、Ｎ＝２４％、Ｈ＝１７％）５０ｎｍ、酸化窒
化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７
％、Ｈ＝２％）１００ｎｍを積層した。次いで、下地膜
２１上に半導体膜２２として、プラズマＣＶＤ法により
非晶質珪素膜１５０ｎｍを形成した。そして、５００℃
で３時間の熱処理を行って、半導体膜が含有する水素を
放出させた。（図１０（Ａ））

【０１４３】その後、レーザ光として連続発振のＹＶＯ
₄レーザの第２高調波（波長５３２ｎｍ、５．５Ｗ）を
用い、図６で示した光学系における凸レンズ６０３に対
するレーザ光の入射角φを約２０°として２００μｍ×
５０μｍの楕円状ビームを形成した。前記楕円状ビーム
を、５０ｃｍ／ｓの速度で相対的に走査して、半導体膜
２２に照射した。（図１０（Ｂ））

【０１４４】そして、第１のドーピング処理を行う。こ
れはしきい値を制御するためのチャネルドープである。
材料ガスとしてＢ₂Ｈ₆を用い、ガス流量３０ｓｃｃｍ、
電流密度０．０５μＡ、加速電圧６０ｋｅＶ、ドーズ量
１×１０¹⁴／ｃｍ²として行った。（図１０（Ｃ））

【０１４５】続いて、パターニングを行って、半導体膜
２４を所望の形状にエッチングした後、エッチングされ
た半導体膜を覆うゲート絶縁膜２７としてプラズマＣＶ
Ｄ法により膜厚１１５ｎｍの酸化窒化珪素膜を形成す
る。次いで、ゲート絶縁膜２７上に導電膜として膜厚３
０ｎｍのＴａＮ膜２８と、膜厚３７０ｎｍのＷ膜２９を
積層形成する。（図１０（Ｄ））

【０１４６】フォトリソグラフィ法を用いてレジストか
らなるマスク（図示せず）を形成して、Ｗ膜、ＴａＮ
膜、ゲート絶縁膜をエッチングする。

【０１４７】そして、レジストからなるマスクを除去
し、新たにマスク３３を形成して第２のドーピング処理
を行い、半導体膜にｎ型を付与する不純物元素を導入す
る。この場合、導電層３０、３１がｎ型を付与する不純
物元素に対するマスクとなり、自己整合的に不純物領域
３４が形成される。本実施例では第２のド−ピング処理
は、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分
けて行った。本実施例では、材料ガスとしてフォスフィ
ン（ＰＨ₃）を用い、ドーズ量を２×１０¹³／ｃｍ²と
し、加速電圧を９０ｋｅＶとして行った後、ドーズ量を
５×１０¹⁴／ｃｍ²とし、加速電圧を１０ｋｅＶとして
行った。（図１０（Ｅ））

【０１４８】次いで、レジストからなるマスク３３を除
去した後、新たにレジストからなるマスク３５を形成し
て第３のドーピング処理を行う。第３のドーピング処理
により、ｐチャネル型ＴＦＴの活性層となる半導体膜に
前記一導電型とは逆の導電型を付与する不純物元素が添
加された不純物領域３６を形成する。導電層３０、３１
を不純物元素に対するマスクとして用い、ｐ型を付与す
る不純物元素を添加して自己整合的に不純物領域３６を
形成する。本実施例では第３のド−ピング処理において
も、半導体膜の膜厚が１５０ｎｍと厚いため２条件に分
けて行った。本実施例では、材料ガスとしてジボラン
（Ｂ₂Ｈ₆）を用い、ドーズ量を２×１０¹³／ｃｍ²と
し、加速電圧を９０ｋｅＶとして行った後、ドーズ量を
１×１０¹⁵／ｃｍ²とし、加速電圧を１０ｋｅＶとして
行った。（図１０（Ｆ））

【０１４９】以上までの工程で、それぞれの半導体層に
不純物領域３４、３６が形成される。

【０１５０】次いで、レジストからなるマスク３５を除
去して、プラズマＣＶＤ法により第１の層間絶縁膜３７
として膜厚５０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３
２．８％、Ｏ＝６３．７％、Ｎ＝３．５％）を形成し
た。

【０１５１】次いで、熱処理により、半導体層の結晶性
の回復、それぞれの半導体層に添加された不純物元素の
活性化を行う。本実施例ではファーネスアニール炉を用
いた熱アニール法により、窒素雰囲気中にて５５０度４
時間の熱処理を行った。（図１０（Ｇ））

【０１５２】次いで、第１の層間絶縁膜３７上に無機絶
縁膜材料または有機絶縁物材料から成る第２の層間絶縁
膜３８を形成する。本実施例では、ＣＶＤ法により膜厚
５０ｎｍの窒化珪素膜を形成した後、膜厚４００ｎｍの
酸化珪素膜を形成した。

【０１５３】そして、熱処理を行うと水素化処理を行う
ことができる。本実施例では、ファーネスアニール炉を
用い、４１０度で１時間、窒素雰囲気中にて熱処理を行
った。

【０１５４】続いて、各不純物領域とそれぞれ電気的に
接続する配線３９を形成する。本実施例では、膜厚５０
ｎｍのＴｉ膜と、膜厚５００ｎｍのＡｌ―Ｓｉ膜と、膜
厚５０ｎｍのＴｉ膜との積層膜をパターニングして形成
した。もちろん、二層構造に限らず、単層構造でもよい
し、三層以上の積層構造にしてもよい。また、配線の材
料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜
上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層
膜をパターニングして配線を形成してもよい。（図１０
（Ｈ））

【０１５５】以上の様にして、チャネル長６μｍ、チャ
ネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチャネル型
ＴＦＴ５２が形成された。

【０１５６】これらの電気的特性を測定した結果を図１
１に示す。ｎチャネル型ＴＦＴ５１の電気的特性を図１
１（Ａ）に、ｐチャネル型ＴＦＴ５２の電気的特性を図
１１（Ｂ）に示す。電気的特性の測定条件は、測定点を
それぞれ２点とし、ゲート電圧Ｖｇ＝―１６〜１６Ｖの
範囲で、ドレイン電圧Ｖｄ＝１Ｖ及び５Ｖとした。ま
た、図１１において、ドレイン電流（ＩＤ）、ゲート電
流（ＩＧ）は実線で、移動度（μＦＥ）は点線で示して
いる。

【０１５７】上述した方法で結晶化を行った半導体膜に
は大粒径の結晶粒が形成されているため、前記半導体膜
を用いてＴＦＴを作製すると、そのチャネル形成領域に
含まれる結晶粒界の本数を少なくすることができる。さ
らに、形成された結晶粒は一方向に揃っているため、Ｔ
ＦＴのチャネル方向とレーザ光の走査方向とをおおむね
平行とすることで、キャリアが結晶粒界を横切る回数を
極端に減らすことができる。そのため、図１１に示した
ように電気的特性の良いＴＦＴが得られる。特に移動度
が、ｎチャネル型ＴＦＴにおいて５２４ｃｍ²／Ｖｓ、
ｐチャネル型ＴＦＴにおいて２０５ｃｍ²／Ｖｓとなる
ことがわかる。

【０１５８】本実施例に示した連続発振レーザを用いた
半導体膜の活性化方法は、本発明における、高速動作が
必要な回路ブロックを構成するＴＦＴに対して適用する
ことができる。特に、ＴＦＴのチャネル方向とレーザ光
の走査方向とをおおむね平行（３０°以内）とすること
で、単結晶シリコン基板に形成した場合とほぼ同等な動
作特性を有する回路ブロックを実現することができる。

【０１５９】［実施例５］本実施例では、実施例３に示
した手法によって結晶化した半導体膜を用いてＴＦＴを
作製した例について、図６、図１２〜図１４、図１５を
用いて説明する。

【０１６０】半導体膜として非晶質珪素膜を形成するま
での工程は、実施例４と同様である。なお、非晶質珪素
膜は、１５０ｎｍの厚さで形成した。（図１２（Ａ））

【０１６１】その後、特開平７−１８３５４０号公報に
記載された方法を利用し、前記半導体膜上にスピンコー
ト法にて酢酸ニッケル水溶液（重量換算濃度５ｐｐｍ、
体積１０ｍｌ）を塗布して金属含有層４１を形成する。
そして、５００℃の窒素雰囲気で１時間、５５０℃の窒
素雰囲気で１２時間の熱処理を行った。こうして半導体
膜４２を得た。（図１２（Ｂ））

【０１６２】続いて、レーザアニール法により、半導体
膜４２の結晶性の向上を行う。

【０１６３】レーザアニール法の条件は、レーザ光とし
て連続発振のＹＶＯ₄レーザの第２高調波（波長５３２
ｎｍ、５．５Ｗ）を用い、図６で示した光学系における
凸レンズ６０３に対するレーザ光の入射角φを約２０°
として２００μｍ×５０μｍの楕円状ビームを形成し
た。前記楕円状ビームを、基板を２０ｃｍ／ｓまたは５
０ｃｍ／ｓの速度で移動させながら照射して、半導体膜
４２の結晶性の向上を行った。こうして半導体膜４３を
得た。（図１２（Ｃ））

【０１６４】図１２（Ｃ）の半導体膜の結晶化の後の工
程は、実施例５において示した図１０（Ｃ）〜図１０
（Ｈ）の工程と同様である。こうして、チャネル長６μ
ｍ、チャネル幅４μｍのｎチャネル型ＴＦＴ５１とｐチ
ャネル型ＴＦＴ５２が形成された。これらの電気的特性
を測定した。

【０１６５】上記工程によって作製したＴＦＴの電気的
特性を、図１３、図１４、図１５に示す。

【０１６６】図１３（Ａ）及び図１３（Ｂ）に、図１２
（Ｃ）のレーザアニール工程において、基板の速度を２
０ｃｍ／ｓで移動させて作製したＴＦＴの電気的特性を
示す。図１３（Ａ）に、ｎチャネル型ＴＦＴ５１の電気
的特性を示す。また図１３（Ｂ）に、ｐチャネル型ＴＦ
Ｔ５２の電気的特性を示す。また、図１４（Ａ）及び図
１４（Ｂ）に、図１２（Ｃ）のレーザアニール工程にお
いて、基板の速度を５０ｃｍ／ｓで移動させて作製した
ＴＦＴの電気的特性を示す。図１４（Ａ）に、ｎチャネ
ル型ＴＦＴ５１の電気的特性を示す。また図１４（Ｂ）
に、ｐチャネル型ＴＦＴ５２の電気的特性を示す。

【０１６７】なお、電気的特性の測定条件は、ゲート電
圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝
１Ｖ及び５Ｖとした。また、図１３、図１４において、
ドレイン電流（ＩＤ）、ゲート電流（ＩＧ）は実線で、
移動度（μＦＥ）は点線で示している。

【０１６８】本実施例に示した結晶化を行った半導体膜
には大粒径の結晶粒が形成されているため、前記半導体
膜を用いてＴＦＴを作製すると、そのチャネル形成領域
に含まれる結晶粒界の本数を少なくすることができる。
さらに、形成された結晶粒は一方向に揃っており、レー
ザ光の相対的な走査方向に対して交差する方向に形成さ
れる粒界が少ないため、キャリアが結晶粒界を横切る回
数を極端に減らすことができる。

【０１６９】そのため、図１３及び図１４に示したよう
に電気的特性の良いＴＦＴが得られる。特に移動度が、
図１３ではｎチャネル型ＴＦＴにおいて５１０ｃｍ²／
Ｖｓ、ｐチャネル型ＴＦＴにおいて２００ｃｍ²／Ｖ
ｓ、また、図１４ではｎチャネル型ＴＦＴにおいて５９
５ｃｍ²／Ｖｓ、ｐチャネル型ＴＦＴにおいて１９９ｃ
ｍ²／Ｖｓと非常に優れていることがわかる。そして、
このようなＴＦＴを用いて半導体装置を作製すれば、そ
の動作特性および信頼性をも向上することが可能とな
る。

【０１７０】また、図１５に、図１２（Ｃ）のレーザア
ニール工程において、基板の速度を５０ｃｍ／ｓで移動
させて作製したＴＦＴの電気的特性を示す。図１５
（Ａ）に、ｎチャネル型ＴＦＴ５１の電気的特性を示
す。また図１５（Ｂ）に、ｐチャネル型ＴＦＴ５２の電
気的特性を示す。

【０１７１】なお、電気的特性の測定条件は、ゲート電
圧Ｖｇ＝―１６〜１６Ｖの範囲で、ドレイン電圧Ｖｄ＝
０．１Ｖ及び５Ｖとした。

【０１７２】図１５に示したように電気的特性の良いＴ
ＦＴが得られる。特に移動度が、図１５（Ａ）に示した
ｎチャネル型ＴＦＴにおいて６５７ｃｍ²／Ｖｓ、図１
５（Ｂ）に示したｐチャネル型ＴＦＴにおいて２１９ｃ
ｍ²／Ｖｓと非常に優れていることがわかる。そして、
このようなＴＦＴを用いて半導体装置を作製すれば、そ
の動作特性および信頼性をも向上することが可能とな
る。

【０１７３】本実施例に示した連続発振レーザを用いた
半導体膜の活性化方法は、本発明における、高速動作が
必要な回路ブロックを構成するＴＦＴに対して適用する
ことができる。特に、ＴＦＴのチャネル方向とレーザ光
の走査方向とをおおむね平行（３０°以内）とすること
で、単結晶シリコン基板に形成した場合とほぼ同等な動
作特性を有する回路ブロックを実現することができる。

【０１７４】[実施例６]本実施例では複数の回路とアク
ティブマトリクス型液晶表示部が同一基板上に形成され
る半導体装置の作製工程について図３、図４を用いて説
明する。

【０１７５】図３及び図４に示した断面図は、第１の領
域、第２の領域、第３の領域によって構成されている。
第１の領域は特に高速動作を要求する回路ブロック（例
えば、ＣＰＵ、信号線駆動回路等）であり、本発明にお
いて連続発振レーザを用いた半導体膜の結晶化の方法を
行う領域である。また、第２の領域はそれ以外の回路ブ
ロック（例えば、走査線駆動回路）、第３の領域は画素
領域を示す。

【０１７６】なお、図３及び図４では、回路ブロックを
代表してＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを、
画素領域を代表して、Ｎチャネル型ＴＦＴ（画素ＴＦ
Ｔ）と、保持容量を示す。

【０１７７】基板５０００は、石英基板、シリコン基
板、金属、基板又はステンレス基板の表面に絶縁膜を形
成したものを用いる。また本作製工程の処理温度に耐え
うる耐熱性を有するプラスチック基板を用いても良い。
本実施例ではバリウムホウケイ酸ガラス、アルミノホウ
ケイ酸ガラス等のガラスからなる基板５０００を用い
た。

【０１７８】次いで、基板５０００上に酸化珪素膜、窒
化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地
膜５００１を形成する。本実施例の下地膜５００１は２
層構造で形成したが、前記絶縁膜の単層構造又は前記絶
縁膜を２層以上積層させた構造であっても良い。

【０１７９】本実施例では、下地膜５００１の１層目と
して、プラズマＣＶＤ法を用いて、ＳｉＨ₄、ＮＨ₃、及
びＮ₂Ｏを反応ガスとして成膜される窒化酸化珪素膜５
００１ａを１０〜２００[nm](好ましくは５０〜１００
[nm])の厚さに形成する。本実施例では、窒化酸化珪素
膜５００１ａを５０[nm]の厚さに形成した。次いで下地
膜５００１の２層目として、プラズマＣＶＤ法を用い
て、ＳｉＨ₄及びＮ₂Ｏを反応ガスとして成膜される酸化
窒化珪素膜５００１ｂを５０〜２００[nm](好ましくは
１００〜１５０[nm])の厚さに形成する。本実施例で
は、酸化窒化珪素膜５００１ｂを１００[nm]の厚さに形
成した。

【０１８０】続いて、下地膜５００１上に半導体層５０
０２〜５００６、６００２、６００３を形成する。半導
体層５００２〜５００５、６００２、６００３は公知の
手段(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等)
により２５〜８０[nm](好ましくは３０〜６０[nm])の厚
さで半導体膜を成膜する。なお前記半導体膜としては、
非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又
は非晶質珪素ゲルマニウム膜などの非晶質構造を有する
化合物半導体膜などを用いても良い

【０１８１】次いで、第２の領域と第３の領域、あるい
は基板全域の前記半導体膜に対して第１の結晶化を行
う。第１の結晶化法としては、公知の結晶化法(レーザ
結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱
結晶化法、結晶化を助長する金属元素を用いる熱結晶化
法等)を用いることができる。

【０１８２】本実施例では、プラズマＣＶＤ法を用い
て、膜厚５５[nm]の非晶質珪素膜を成膜した。そして、
第１の結晶化法として、ニッケルを含む溶液を非晶質珪
素膜上に保持させ、この非晶質珪素膜に脱水素化(５０
０[℃]、１時間)を行った後、熱結晶化(５５０[℃]、４
時間)を行って第１の結晶質珪素膜を形成した。

【０１８３】なおレーザ結晶化法で第１の結晶質半導体
膜を作製する場合には、第２の領域と第３の領域のみを
選択的に行っても良いし、基板全域の前記半導体膜に対
して結晶化を行ってもよい。レーザは、パルス発振の気
体レーザ又は固体レーザを用いれば良い。前者の気体レ
ーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ
₄レーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ガラスレー
ザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いる
ことができる。また後者の固体レーザとしては、Ｃｒ、
Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピ
ングされたＹＡＧ、ＹＶＯ₄、ＹＬＦ、ＹＡｌＯ₃などの
結晶を使ったレーザを用いることができる。当該レーザ
の基本波はドーピングする材料によって異なり、１[μ
m]前後の基本波を有するレーザ光が得られる。基本波に
対する高調波は、非線形光学素子を用いることで得るこ
とができる。

【０１８４】結晶化の条件は適宜設定されるが、エキシ
マレーザを用いる場合はパルス発振周波数３００[Hz]と
し、レーザーエネルギー密度を１００〜７００[mJ/cm²]
(代表的には２００〜３００[mJ/cm²])とすると良い。ま
たＹＡＧレーザを用いる場合には、その第２高調波を用
いてパルス発振周波数１〜３００[Hz]とし、レーザーエ
ネルギー密度を３００〜１０００[mJ/cm²](代表的には
３５０〜５００[mJ/cm²])とすると良い。そして幅１０
０〜１０００[μm](好ましくは幅４００[μm])で線状に
集光したレーザ光を基板全面に渡って照射し、このとき
の線状ビームの重ね合わせ率(オーバーラップ率)を５０
〜９８[％]として行っても良い。

【０１８５】次いで、第１の領域の半導体膜に対して第
２の結晶化を行う。第２の結晶化法には、連続発振レー
ザを用いた結晶化を行う。連続発振レーザを用いた結晶
化の方法としては、実施例２、３に示した方法を用いる
ことができる。こうして第２の結晶質珪素を得る。

【０１８６】このような半導体膜の結晶化工程によっ
て、高速動作が要求される回路ロジックを含む第１の領
域には、第１の結晶性珪素膜が、他の領域には第２の結
晶性珪素膜が、それぞれ形成される。

【０１８７】第１の結晶性珪素膜は、レーザ光の相対的
な走査方向に延在して、大粒径の結晶粒が形成されてい
るため、第１の結晶性珪素膜を活性層として有するＴＦ
Ｔは、高い電気的特性を有する。特に、チャネル方向が
レーザ光の相対的な走査方向とおおむね平行に形成され
ている場合には、キャリアが結晶粒界を横切る回数を極
端に減らすことができるため、単結晶シリコン上に形成
されたトランジスタと同程度の電気特性を実現すること
も可能である。

【０１８８】一方、連続発振レーザはビーム幅が狭い
（５０〜５００μｍ）ため、広い領域にこの結晶化プロ
セスを適用するのはスループットの観点から不利であ
る。本発明では、連続発振レーザを用いた結晶化を基板
上の限られた領域に限定することでスループットの向上
を図っている。

【０１８９】次に、フォトリソグラフィ法を用いたパタ
ーニング処理によって半導体層５００２〜５００５、６
００２，６００３を形成した。

【０１９０】本実施例では、結晶化を助長する金属元素
を用いて非晶質珪素膜の結晶化を行ったため、前記金属
元素が結晶質珪素膜中に残留している。そのため、前記
結晶質珪素膜上に５０〜１００[nm]の非晶質珪素膜を形
成し、加熱処理(ＲＴＡ法やファーネスアニール炉を用
いた熱アニール等)を行って、該非晶質珪素膜中に前記
金属元素を拡散させ、前記非晶質珪素膜は加熱処理後に
エッチングを行って除去する。その結果、前記第１の結
晶質珪素膜中の金属元素の含有量を低減または除去する
ことができる。

【０１９１】なお半導体層５００２〜５００５、６００
２、６００３を形成した後、ＴＦＴのしきい値を制御す
るために微量な不純物元素(ボロンまたはリン)のドーピ
ングを行ってもよい。

【０１９２】次いで、半導体層５００２〜５００５、６
００２、６００３を覆うゲート絶縁膜５００６を形成す
る。ゲート絶縁膜５００６はプラズマＣＶＤ法やスパッ
タ法を用いて、膜厚を４０〜１５０[nm]として珪素を含
む絶縁膜で形成する。本実施例では、ゲート絶縁膜５０
０６としてプラズマＣＶＤ法により酸化窒化珪素膜を１
１０[nm]の厚さに形成した。勿論、ゲート絶縁膜５００
６は酸化窒化珪素膜に限定されるものでなく、他の珪素
を含む絶縁膜を単層または積層構造として用いても良
い。

【０１９３】なおゲート絶縁膜５００６として酸化珪素
膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tet
raethyl Orthosilicate)とＯ₂とを混合し、反応圧力４
０[Pa]、基板温度３００〜４００[℃]とし、高周波(１
３．５６[MHz])電力密度０．５〜０．８[W/cm²]で放電
させて形成しても良い。上記の工程により作製される酸
化珪素膜は、その後４００〜５００[℃]の熱アニールに
よって、ゲート絶縁膜５００６として良好な特性を得る
ことができる。

【０１９４】次いで、ゲート絶縁膜５００６上に膜厚２
０〜１００[nm]の第１の導電膜５００７と、膜厚１００
〜４００[n]mの第２の導電膜５００８とを積層形成す
る。本実施例では、膜厚３０[nm]のＴａＮ膜からなる第
１の導電膜５００７と、膜厚３７０[nm]のＷ膜からなる
第２の導電膜５００８を積層形成した。

【０１９５】本実施例では、第１の導電膜５００７であ
るＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを
用いて、窒素を含む雰囲気内でスパッタ法で形成した。
また第２の導電膜５００８であるＷ膜は、Ｗのターゲッ
トを用いたスパッタ法で形成した。その他に６フッ化タ
ングステン(ＷＦ₆)を用いる熱ＣＶＤ法で形成すること
もできる。

【０１９６】なお本実施例では、第１の導電膜５００７
をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第
１の導電膜５００７及び第２の導電膜５００８を構成す
る材料は特に限定されない。第１の導電膜５００７及び
第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａ
ｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記
元素を主成分とする合金材料若しくは化合物材料で形成
してもよい。また、リン等の不純物元素をドーピングし
た多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合
金で形成してもよい。

【０１９７】次いで、フォトリソグラフィ法を用いてレ
ジストからなるマスク５００９を形成し、電極及び配線
を形成するための第１のエッチング処理を行う。第１の
エッチング処理では第１及び第２のエッチング条件で行
う。(図３(Ｂ))

【０１９８】本実施例では第１のエッチング条件とし
て、ＩＣＰ(Inductively Coupled Plasma：誘導結合型
プラズマ)エッチング法を用い、エッチング用ガスにＣ
Ｆ₄とＣｌ₂とＯ₂とを用い、それぞれのガス流量比を２
５：２５：１０[sccm]とし、１．０[Pa]の圧力でコイル
型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を
投入してプラズマを生成してエッチングを行った。基板
側(試料ステージ)にも１５０[Ｗ]のＲＦ(１３．５６[MH
z])電力を投入し、実質的に負の自己バイアス電圧を印
加した。そしてこの第１のエッチング条件によりＷ膜を
エッチングして第１の導電層５００７の端部をテーパー
形状とした。

【０１９９】続いて、レジストからなるマスク５００９
を除去せずに第２のエッチング条件に変更し、エッチン
グ用ガスにＣＦ₄とＣｌ₂とを用い、それぞれのガス流量
比を３０：３０[sccm]とし、１．０[Pa]の圧力でコイル
型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を
投入してプラズマを生成して１５秒程度のエッチングを
行った。基板側(試料ステージ)にも２０[Ｗ]のＲＦ(１
３．５６[MHz])電力を投入し、実質的に負の自己バイア
ス電圧を印加した。第２のエッチング条件では第１の導
電層５００７及び第２の導電層５００８とも同程度にエ
ッチングを行った。なお、ゲート絶縁膜５００６上に残
渣を残すことなくエッチングするためには、１０〜２０
[％]程度の割合でエッチング時間を増加させると良い。

【０２００】上記の第１のエッチング処理では、レジス
トからなるマスクの形状を適したものとすることによ
り、基板側に印加するバイアス電圧の効果により第１の
導電層５００７及び第２の導電層５００８の端部がテー
パー形状となる。こうして、第１のエッチング処理によ
り第１の導電層５００７と第２の導電層５００８から成
る第１の形状の導電層５０１０〜５０１４、６０１０、
６０１１を形成した。ゲート絶縁膜５００６において
は、第１の形状の導電層５０１０〜５０１４、６０１
０、６０１１で覆われない領域が２０〜５０nm程度エッ
チングされたため、膜厚が薄くなった領域が形成され
た。

【０２０１】次いで、レジストからなるマスク５００９
を除去せずに第２のエッチング処理を行う。（図３
(Ｃ)）第２のエッチング処理では、エッチングガスにＳ
Ｆ₆とＣｌ₂とＯ₂を用い、それぞれのガス流量比を２
４：１２：２４(ｓｃｃｍ)とし、１．３Ｐａの圧力でコ
イル側の電力に７００ＷのＲＦ(13.56MHz)電力を投入し
てプラズマを生成して２５秒程度のエッチングを行っ
た。基板側(試料ステージ)にも１０WのＲＦ(13.56MHz)
電力を投入し、実質的に負の自己バイアス電圧を印加し
た。こうして、Ｗ膜を選択的にエッチングして、第２の
形状の導電層５０１５〜５０１９、６０１５、６０１６
を形成した。このとき、第１の導電層５０１５ａ〜５０
１８ａ、６０１５ａ、６０１６ａは、ほとんどエッチン
グされない。

【０２０２】そして、レジストからなるマスク５００９
を除去せずに第１のドーピング処理を行い、半導体層５
００２〜５００５、６００２、６００３にＮ型を付与す
る不純物元素を低濃度に添加する。第１のドーピング処
理はイオンドープ法又はイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を１×１０¹³〜５×１０
¹⁴[atoms/cm²]とし、加速電圧を４０〜８０[keV]として
行う。本実施例ではドーズ量を５．０×１０¹³[atoms/c
m²]とし、加速電圧を５０[keV]として行った。Ｎ型を付
与する不純物元素としては、１５族に属する元素を用い
れば良く、代表的にはリン(Ｐ)又は砒素(Ａｓ)が用いら
れるが、本実施例ではリン(Ｐ)を用いた。この場合、第
２の形状の導電層５０１５〜５０１９、６０１５、６０
１６がＮ型を付与する不純物元素に対するマスクとなっ
て、自己整合的に第１の不純物領域(Ｎ--領域)５０２０
〜５０２３、６０２０、６０２１を形成した。そして第
１の不純物領域５０２０〜５０２３、６０２０、６０２
１には１×１０¹⁸〜１×１０²⁰[atoms/cm³]の濃度範囲
でＮ型を付与する不純物元素が添加された。

【０２０３】続いてレジストからなるマスク５００９を
除去した後、新たにレジストからなるマスク５０２４を
形成して、第１のドーピング処理よりも高い加速電圧で
第２のドーピング処理を行う。イオンドープ法の条件は
ドーズ量を１×１０¹³〜３×１０¹⁵[atoms/cm²]とし、
加速電圧を６０〜１２０[keV]として行う。本実施例で
は、ドーズ量を３．０×１０¹⁵[atoms/cm²]とし、加速
電圧を６５[keV]として行った。第２のドーピング処理
は第２の導電層５０１５ｂ〜５０１８ｂ、６０１５ｂ、
６０１６ｂを不純物元素に対するマスクとして用い、第
１の導電層５０１５ａ〜５０１８ａ、６０１５ａ、６０
１６ａのテーパー部の下方の半導体層に不純物元素が添
加されるようにドーピングを行う。続いて、第２のドー
ピング処理より加速電圧を下げて第３のドーピング処理
を行って図３（Ｄ）の状態を得る。イオンドープ法の条
件はドーズ量を１×１０¹⁵〜１×１０¹⁷[atoms/cm²]と
し、加速電圧を５０〜１００ｋｅＶとして行う。

【０２０４】上記の第２のドーピング処理及び第３のド
ーピング処理を行った結果、第１の導電層と重なる第２
の不純物領域(Ｎ−領域、Lov領域)５０２６、６０２６
には１×１０¹⁸〜５×１０¹⁹[atoms/cm³]の濃度範囲でN
型を付与する不純物元素を添加された。また第３の不純
物領域(Ｎ＋領域)５０２５、５０２８、６０２５には１
×１０¹⁹〜５×１０²¹[atoms/cm³]の濃度範囲でN型を付
与する不純物元素を添加された。また、第１、第２のド
ーピング処理を行った後、半導体層５００２〜５００
５、６００２、６００３において、不純物元素が全く添
加されない領域又は微量の不純物元素が添加された領域
が形成された。本実施例では、不純物元素が全く添加さ
れない領域又は微量の不純物元素が添加された領域をチ
ャネル領域５０２７、５０３０、６０２７とよぶ。また
前記第１のドーピング処理により形成された第１の不純
物領域(Ｎ--領域)５０２０〜５０２３、６０２０、６０
２１のうち、第２のドーピング処理においてレジスト５
０２４で覆われていた領域が存在するが、本実施例で
は、引き続き第１の不純物領域(Ｎ--領域、LDD領域)５
０２９とよぶ。

【０２０５】なお本実施例では、第２のドーピング処理
のみにより、第２の不純物領域(Ｎ−領域)５０２６、６
０２６及び第３の不純物領域(Ｎ＋領域)５０２５、５０
２８、６０２５を形成したが、これに限定されない。ド
ーピング処理を行う条件を適宜変えて、複数回のドーピ
ング処理で形成しても良い。

【０２０６】次いで図４(Ａ)に示すように、レジストか
らなるマスク５０２４を除去した後、新たにレジストか
らなるマスク５０３１を形成する。その後、第４のドー
ピング処理を行う。第４のドーピング処理により、Ｐチ
ャネル型ＴＦＴの活性層となる半導体層に、前記第１の
導電型とは逆の導電型を付与する不純物元素が添加され
た第４の不純物領域(Ｐ＋領域)５０３２、５０３４、６
０３２及び第５の不純物領域(Ｐ−領域)５０３３、５０
３５、６０３３を形成する。

【０２０７】第４のドーピング処理では、第２の導電層
５０１６ｂ、５０１８ｂを不純物元素に対するマスクと
して用いる。こうして、Ｐ型を付与する不純物元素を添
加し、自己整合的に第４の不純物領域(Ｐ＋領域)５０３
２、５０３４、６０３２及び第５の不純物領域(Ｐ−領
域)５０３３、５０３５、６０３３を形成する。

【０２０８】本実施例では、第４の不純物領域５０３
２、５０３４、６０３２及び第５の不純物領域５０３
３、５０３５、６０３３はジボラン(Ｂ₂Ｈ₆)を用いたイ
オンドープ法で形成する。イオンドープ法の条件として
は、ドーズ量を１×１０¹⁶[atoms/cm²]とし、加速電圧
を８０[keV]とした。

【０２０９】なお、第４のドーピング処理の際には、Ｎ
チャネル型ＴＦＴを形成する半導体層はレジストからな
るマスク５０３１によって覆われている。

【０２１０】ここで、第１及び２のドーピング処理によ
って、第４の不純物領域(Ｐ＋領域)５０３２、５０３
４、６０３２及び第５の不純物領域(Ｐ−領域)５０３
３、５０３５、６０３３にはそれぞれ異なる濃度でリン
が添加されている。しかし、第４の不純物領域(Ｐ＋領
域)５０３２、５０３４、６０３２及び第５の不純物領
域(Ｐ−領域)５０３３、５０３５、６０３３のいずれの
領域においても、第４のドーピング処理によって、Ｐ型
を付与する不純物元素の濃度が１×１０¹⁹〜５×１０²¹
[atoms/cm³]となるようにドーピング処理される。こう
して、第４の不純物領域(Ｐ＋領域)５０３２、５０３
４、６０３２及び第５の不純物領域(Ｐ−領域)５０３
３、５０３５、６０３３は、Ｐチャネル型ＴＦＴのソー
ス領域およびドレイン領域として問題なく機能する。

【０２１１】なお本実施例では、第４のドーピング処理
のみにより、第４の不純物領域(Ｐ＋領域)５０３２、５
０３４、６０３２及び第５の不純物領域(Ｐ−領域)５０
３３、５０３５、６０３３を形成したが、これに限定さ
れない。ドーピング処理を行う条件を適宜変えて、複数
回のドーピング処理で形成しても良い。

【０２１２】次いで図４(Ｂ)に示すように、レジストか
らなるマスク５０３１を除去して第１の層間絶縁膜５０
３６を形成する。この第１の層間絶縁膜５０３６として
は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを
１００〜２００[nm]として珪素を含む絶縁膜で形成す
る。本実施例では、プラズマＣＶＤ法により膜厚１００
[nm]の酸化窒化珪素膜を形成した。勿論、第１の層間絶
縁膜５０３６は酸化窒化珪素膜に限定されるものでな
く、他の珪素を含む絶縁膜を単層または積層構造として
用いても良い。

【０２１３】次いで、図４(Ｃ)に示すように、加熱処理
(熱処理)を行って、半導体層の結晶性の回復、半導体層
に添加された不純物元素の活性化を行う。この加熱処理
はファーネスアニール炉を用いる熱アニール法で行う。
熱アニール法としては、酸素濃度が１[ppm]以下、好ま
しくは０．１[ppm]以下の窒素雰囲気中で４００〜７０
０[℃]で行えばよく、本実施例では４１０[℃]、１時間
の熱処理で活性化処理を行った。なお、熱アニール法の
他に、レーザアニール法、またはラピッドサーマルアニ
ール法(ＲＴＡ法)を適用することができる。

【０２１４】また、第１の層間絶縁膜５０３６を形成す
る前に加熱処理を行っても良い。ただし、第１の導電層
５０１５ａ〜５０１９ａ、６０１５ａ、６０１６ａ及
び、第２の導電層５０１５ｂ〜５０１９ｂ、６０１５
ｂ、６０１６ｂを構成する材料が熱に弱い場合には、本
実施例のように配線等を保護するため第１の層間絶縁膜
５０３６(珪素を主成分とする絶縁膜、例えば窒化珪素
膜)を形成した後で熱処理を行うことが好ましい。

【０２１５】上記の様に、第１の層間絶縁膜５０３６
(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成
した後に熱処理することにより、活性化処理と同時に、
半導体層の水素化も行うことができる。水素化の工程で
は、第１の層間絶縁膜５０３６に含まれる水素により半
導体層のダングリングボンドが終端される。

【０２１６】なお、活性化処理のための加熱処理とは別
に、水素化のための加熱処理を行っても良い。

【０２１７】ここで、第１の層間絶縁膜５０３６の存在
に関係なく、半導体層を水素化することもできる。水素
化の他の手段として、プラズマにより励起された水素を
用いる手段(プラズマ水素化)や、３〜１００[％]の水素
を含む雰囲気中において、３００〜４５０[℃]で１〜１
２時間の加熱処理を行う手段でも良い。

【０２１８】次いで、第１の層間絶縁膜５０３６上に、
第２の層間絶縁膜５０３７を形成する。第２の層間絶縁
膜５０３７としては、無機絶縁膜を用いることができ
る。例えば、ＣＶＤ法によって形成された酸化珪素膜
や、ＳＯＧ(Spin On Glass)法によって塗布された酸化
珪素膜等を用いることができる。また、第２の層間絶縁
膜５０３７として、有機絶縁膜を用いることができる。
例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシク
ロブテン)、アクリル等の膜を用いることができる。ま
た、アクリル膜と酸化窒化珪素膜の積層構造を用いても
良い。

【０２１９】本実施例では、膜厚１.６[μm]のアクリル
膜を形成した。第２の層間絶縁膜５０３７によって、基
板上５０００に形成されたＴＦＴによる凹凸を緩和し、
平坦化することができる。特に、第２の層間絶縁膜５０
３７は平坦化の意味合いが強いので、平坦性に優れた膜
が好ましい。

【０２２０】次いで、ドライエッチングまたはウエット
エッチングを用い、第２の層間絶縁膜５０３７、第１の
層間絶縁膜５０３６、およびゲート絶縁膜５００６をエ
ッチングし、第３の不純物領域５０２５、５０２８、６
０２５第４の不純物領域５０３２、５０３４、６０３２
に達するコンタクトホールを形成する。

【０２２１】続いて、各不純物領域とそれぞれ電気的に
接続する配線５０３８〜５０４１、６０３８、６０３９
および画素電極５０４２を形成する。なお、これらの配
線は、膜厚５０[nm]のＴｉ膜と、膜厚５００[nm]の合金
膜（ＡｌとＴｉの合金膜）との積層膜をパターニングし
て形成する。もちろん、二層構造に限らず、単層構造で
も良いし、三層以上の積層構造にしても良い。また、配
線材料としては、ＡｌとＴｉに限らない。例えば、Ｔａ
Ｎ膜上にＡｌ膜やＣｕ膜を形成し、さらにＴｉ膜を形成
した積層膜をパターニングして配線を形成しても良い
が、反射性に優れた材料を用いることが望ましい。

【０２２２】続いて、画素電極５０４２を少なくとも含
む部分上に配向膜５０４３を形成しラビング処理を行
う。なお、本実施例では配向膜５０４３を形成する前
に、アクリル樹脂膜等の有機樹脂膜をパターニングする
ことによって基板間隔を保持するための柱状のスペーサ
５０４５を所望の位置に形成した。また、柱状のスペー
サに代えて、球状のスペーサを基板全面に散布してもよ
い。

【０２２３】次いで、対向基板５０４６を用意する。対
向基板５０４６上に着色層（カラーフィルタ）５０４７
〜５０４９、平坦化膜５０５０を形成する。このとき、
第１の着色層５０４７と第２の着色層５０４８とを重ね
て、遮光部を形成する。また、第１の着色層５０４７と
第３の着色層５０４９とを一部重ねて、遮光部を形成し
てもよいし、第２の着色層５０４８と第３の着色層５０
４９とを一部重ねて、遮光部を形成しても良い。

【０２２４】このように、新たに遮光層を形成すること
なく、各画素間の隙間を着色層の積層からなる遮光部で
遮光することによって工程数の低減を可能とした。

【０２２５】次いで、平坦化膜５０５０上に透明導電膜
からなる対向電極５０５１を少なくとも画素領域に形成
し、対向基板の全面に配向膜５０５２を形成し、ラビン
グ処理を施した。

【０２２６】そして、画素領域と駆動回路が形成された
アクティブマトリクス基板と対向基板とをシール材５０
４４で貼り合わせる。シール材５０４４にはフィラーが
混入されていて、このフィラーと柱状スペーサによって
均一な間隔を持って２枚の基板が貼り合わせられる。そ
の後、両基板の間に液晶材料５０５３を注入し、封止剤
（図示せず）によって完全に封止する。液晶材料５０５
３には公知の液晶材料を用いれば良い。このようにして
図４（Ｄ）に示す液晶表示装置が完成する。そして、必
要があれば、アクティブマトリクス基板または対向基板
を所望の形状に分断する。さらに、偏光板およびＦＰＣ
（図示せず）を貼りつけた。

【０２２７】このように、高速動作を必要とする領域と
そうでない領域とで、半導体膜の活性化プロセスを異な
らせることにより、装置全体として高速動作を有する半
導体装置を、スループットの高い作製工程で作製するこ
とが可能となる。

【０２２８】また特に、第１の領域（高速動作を必要と
する回路ブロックを有する領域）においては、連続発振
レーザを用いた結晶化を行うことにより、大粒径の結晶
粒が形成された半導体膜を有するＴＦＴが作製され、高
速動作が可能な回路ブロックを実現している。

【０２２９】なお、本実施例で作製するＴＦＴは、ボト
ムゲート構造もしくはデュアルゲート構造としてもよ
い。 ［実施例７］本実施例では、薄膜トランジスタで構成さ
れる回路ブロックと、ＥＬ表示部とが同一基板上に形成
された基板の作製工程について説明する。

【０２３０】なお、図５（Ａ）までの工程は、実施例６
において、図３（Ａ）〜（Ｄ）、図４（Ａ）に示した工
程と同様である。

【０２３１】図３及び図４と同じ部分は同じ符号を用い
て示し、説明は省略する。

【０２３２】図５（Ａ）に示すように、第１の層間絶縁
膜５１０１を形成する。この第１の層間絶縁膜５１０１
としては、プラズマＣＶＤ法またはスパッタ法を用い、
厚さを１００〜２００nmとして珪素を含む絶縁膜で形成
する。本実施例では、プラズマＣＶＤ法により膜厚１０
０nmの酸化窒化珪素膜を形成した。勿論、第１の層間絶
縁膜５１０１は酸化窒化珪素膜に限定されるものでな
く、他の珪素を含む絶縁膜を単層または積層構造として
用いても良い。

【０２３３】次いで、図５（Ｂ）に示すように、加熱処
理（熱処理）を行って、半導体層の結晶性の回復、半導
体層に添加された不純物元素の活性化を行う。この加熱
処理はファーネスアニール炉を用いる熱アニール法で行
う。熱アニール法としては、酸素濃度が１ppm以下、好
ましくは０．１ppm以下の窒素雰囲気中で４００〜７０
０℃で行えばよく、本実施例では４１０℃、１時間の熱
処理で活性化処理を行った。なお、熱アニール法の他
に、レーザアニール法、またはラピッドサーマルアニー
ル法（ＲＴＡ法）を適用することができる。

【０２３４】また、第１の層間絶縁膜５１０１を形成す
る前に加熱処理を行っても良い。ただし、第１の導電層
５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ
〜５０１９ｂが熱に弱い場合には、本実施例のように配
線等を保護するため第１の層間絶縁膜５１０１（珪素を
主成分とする絶縁膜、例えば窒化珪素膜）を形成した後
で熱処理を行うことが好ましい。

【０２３５】上記の様に、第１の層間絶縁膜５１０１
（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形
成した後に熱処理することにより、活性化処理と同時
に、半導体層の水素化も行なうことができる。水素化の
工程では、第１の層間絶縁膜５００１に含まれる水素に
より半導体層のダングリングボンドが終端される。

【０２３６】なお、活性化処理のための加熱処理とは別
に、水素化のための加熱処理を行っても良い。

【０２３７】ここで、第１の層間絶縁膜５１０１の存在
に関係なく、半導体層を水素化することもできる。水素
化の他の手段として、プラズマにより励起された水素を
用いる手段（プラズマ水素化）や、３〜１００％の水素
を含む雰囲気中において、３００〜４５０℃で１〜１２
時間の加熱処理を行う手段でも良い。

【０２３８】以上の工程により、画素の下部領域にＮチ
ャネル型ＴＦＴとＰチャネル型ＴＦＴからなるＣＭＯＳ
回路を形成することができる。

【０２３９】次いで、第１の層間絶縁膜５１０１上に、
第２の層間絶縁膜５１０２を形成する。第２の層間絶縁
膜５１０２としては、無機絶縁膜を用いることができ
る。例えば、ＣＶＤ法によって形成された酸化珪素膜
や、ＳＯＧ（Spin On Glass）法によって塗布された酸
化珪素膜等を用いることができる。また、第２の層間絶
縁膜５１０２として、有機絶縁膜を用いることができ
る。例えば、ポリイミド、ポリアミド、ＢＣＢ（ベンゾ
シクロブテン）、アクリル等の膜を用いることができ
る。また、アクリル膜と酸化珪素膜の積層構造を用いて
も良い。また、アクリル膜と、スパッタ法で形成した窒
化珪素膜または窒化酸化珪素膜との積層構造を用いても
良い。

【０２４０】次いで、ドライエッチングまたはウエット
エッチングを用い、第１の層間絶縁膜５１０１、第２の
層間絶縁膜５１０２及びゲート絶縁膜５００６をエッチ
ングし、回路ブロックを構成する各ＴＦＴの不純物領域
（第３の不純物領域（Ｎ+）及び第４の不純物領域（Ｐ
+））に達するコンタクトホールを形成する。

【０２４１】次いで、各不純物領域とそれぞれ電気的に
接続される配線５１０３〜５１０９、６１０３、６１０
４を形成する。なお本実施例では、配線５１０３〜５１
０９、６１０３、６１０４は、膜厚１００nmのＴｉ膜
と、膜厚３５０nmのＡｌ膜と、膜厚１００nmのＴｉ膜と
の積層膜をスパッタ法で連続形成し、所望の形状にパタ
ーニングして形成する。

【０２４２】もちろん、三層構造に限らず、単層構造で
もよいし、二層構造でもよいし、四層以上の積層構造に
してもよい。また配線の材料としては、ＡｌとＴｉに限
らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上
にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜
をパターニングして配線を形成してもよい。

【０２４３】次いで図５（Ｃ）に示すように、第３の層
間絶縁膜５１１０を形成する。第３の層間絶縁膜５１１
０としては、無機絶縁膜や有機絶縁膜を用いることがで
きる。無機絶縁膜としては、ＣＶＤ法によって形成され
た酸化珪素膜や、ＳＯＧ（Spin On Glass）法によって
塗布された酸化珪素膜等を用いることができる。また、
有機絶縁膜としては、アクリル樹脂膜等を用いることが
できる。また、アクリル膜と、スパッタ法で形成した窒
化珪素膜または窒化酸化珪素膜との積層構造を用いても
良い。

【０２４４】第３の層間絶縁膜５１１０によって、基板
上５０００に形成されたＴＦＴによる凹凸を緩和し、平
坦化することができる。特に、第３の層間絶縁膜５１１
０は平坦化の意味合いが強いので、平坦性に優れた膜が
好ましい。

【０２４５】次いで、ドライエッチングまたはウエット
エッチングを用い、第３の層間絶縁膜５１１０に、配線
５１０８に達するコンタクトホールを形成する。

【０２４６】次いで、導電膜をパターニングして画素電
極５１１１を形成する。本実施例の場合、導電膜として
アルミニウムとリチウムとの合金膜を用いる。勿論、公
知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用い
ても良い。画素電極５１１１がＥＬ素子の陰極に相当す
る。陰極材料としては、周期表の１族もしくは２族に属
する元素からなる導電膜もしくはそれらの元素を添加し
た導電膜を自由に用いることができる。

【０２４７】画素電極５１１１は、第３の層間絶縁膜５
１１０に形成されたコンタクトホールによって、配線５
１０８と電気的な接続がとられる。こうして、画素電極
５１１１は、駆動回路を構成するＴＦＴのソース領域ま
たはドレイン領域の一方と、電気的に接続される。

【０２４８】次いで図５（Ｄ）に示すように、各画素間
のＥＬ層を塗り分けるために、土手５１１２を形成す
る。土手５１１２としては、無機絶縁膜や有機絶縁膜を
用いて形成する。無機絶縁膜としては、スパッタ法によ
って形成された窒化珪素膜または窒化酸化珪素膜、ＣＶ
Ｄ法によって形成された酸化珪素膜や、ＳＯＧ法によっ
て塗布された酸化珪素膜等を用いることができる。ま
た、有機絶縁膜としては、アクリル樹脂膜等を用いるこ
とができる。

【０２４９】ここで、土手５１１２を形成する際、ウエ
ットエッチング法を用いることで容易にテーパー形状の
側壁とすることが出来る。土手５１１２の側壁が十分に
なだらかでないと段差に起因するＥＬ層の劣化が顕著な
問題となってしまうため、注意が必要である。

【０２５０】第３の層間絶縁膜５１１０と土手５１１２
の組み合わせの例を以下に挙げる。

【０２５１】第３の層間絶縁膜５１１０として、アクリ
ルと、スパッタ法によって形成された窒化珪素膜または
窒化酸化珪素膜の積層膜を用い、土手５１１２として、
スパッタ法によって形成された窒化珪素膜または窒化酸
化珪素膜を用いる組み合わせがある。第３の層間絶縁膜
５１１０として、プラズマＣＶＤ法によって形成した酸
化珪素膜を用い、土手５１１２としてもプラズマＣＶＤ
法によって形成した酸化珪素膜を用いる組み合わせがあ
る。また、第３の層間絶縁膜５１１０として、ＳＯＧ法
によって形成した酸化珪素膜を用い、土手５１１２とし
てもＳＯＧ法によって形成した酸化珪素膜を用いる組み
合わせがある。また第３の層間絶縁膜５１１０として、
ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ
法によって形成した酸化珪素膜の積層膜を用い、土手５
１１２としてプラズマＣＶＤ法によって形成した酸化珪
素膜を用いる組み合わせがある。また、第３の層間絶縁
膜５１１０として、アクリルを用い、土手５１１２とし
てもアクリルを用いる組み合わせがある。また、第３の
層間絶縁膜５１１０として、アクリルとプラズマＣＶＤ
法によって形成した酸化珪素膜の積層膜を用い、土手５
１１２としてプラズマＣＶＤ法によって形成した酸化珪
素膜を用いる組み合わせがある。また、第３の層間絶縁
膜５１１０として、プラズマＣＶＤ法によって形成した
酸化珪素膜を用い、土手５１１２としてアクリルを用い
る組み合わせがある。

【０２５２】土手５１１２中に、カーボン粒子や金属粒
子を添加し、抵抗率を下げ、静電気の発生を抑制しても
よい。この際、抵抗率は、１×１０⁶〜１×１０¹²Ωｍ
（好ましくは、１×１０⁸〜１×１０¹⁰Ωｍ）となるよ
うに、カーボン粒子や金属粒子の添加量を調節すればよ
い。

【０２５３】次いで、土手５１１２に囲まれた、露出し
ている画素電極５０３８上に、ＥＬ層５１１３を形成す
る。

【０２５４】ＥＬ層５１１３としては、公知の有機発光
材料や無機発光材料を用いることができる。

【０２５５】有機発光材料としては、低分子系有機発光
材料、高分子系有機発光材料、中分子系有機材料を自由
に用いることができる。なお、本明細書中においては、
中分子系有機発光材料とは、昇華性を有さず、かつ、分
子数が２０以下または連鎖する分子の長さが１０μｍ以
下の有機発光材料を示すものとする。

【０２５６】ＥＬ層５１１３は通常、積層構造である。
代表的には、コダック・イーストマン・カンパニーのTa
ngらが提案した「正孔輸送層／発光層／電子輸送層」と
いう積層構造が挙げられる。また他にも、陰極上に電子
輸送層／発光層／正孔輸送層／正孔注入層、または電子
注入層／電子輸送層／発光層／正孔輸送層／正孔注入層
の順に積層する構造でも良い。発光層に対して蛍光性色
素等をドーピングしても良い。但し発光する前の電荷励
起状態はトリプレットであってもシングレットであって
も良い。

【０２５７】また、本明細書中において、発光素子と
は、一重項励起子から基底状態に遷移する際の発光（蛍
光）を利用するものと、三重項励起子から基底状態に遷
移する際の発光（燐光）を利用するものの両方を示す。

【０２５８】本実施例では蒸着法により低分子系有機発
光材料を用いてＥＬ層５１１３を形成している。具体的
には、発光層として７０nm厚のトリス−８−キノリノラ
トアルミニウム錯体（Ａｌｑ₃）膜を設け、その上に、
正孔注入層として２０nm厚の銅フタロシアニン（ＣｕＰ
ｃ）膜を設けた積層構造としている。Ａｌｑ₃にキナク
リドン、ペリレンもしくはＤＣＭ１といった蛍光色素を
添加することで発光色を制御することができる。

【０２５９】なお、図５（Ｄ）では一画素しか図示して
いないが、複数の色、例えば、Ｒ（赤）、Ｇ（緑）、Ｂ
（青）の各色に対応したＥＬ層５１１３を作り分ける構
成とすることができる。

【０２６０】また、高分子系有機発光材料を用いる例と
して、正孔注入層として２０nmのポリチオフェン（ＰＥ
ＤＯＴ）膜をスピン塗布法により設け、その上に、発光
層として１００nm程度のポリフェニレンビニレン（ＰＰ
Ｖ）やＰＰＶの誘導体膜を設けた積層構造によってＥＬ
層５１１３を構成しても良い。なお、π共役系高分子で
あるＰＰＶやＰＰＶの誘導体を用いると、赤色から青色
まで発光波長を選択できる。また、電子輸送層や電子注
入層として炭化珪素等の無機材料を用いることも可能で
ある。

【０２６１】なお、ＥＬ層５１１３は、正孔注入層、正
孔輸送層、発光層、電子輸送層、電子注入層等が、明確
に区別された積層構造を有するものに限定されない。つ
まり、ＥＬ層５１１３は、正孔注入層、正孔輸送層、発
光層、電子輸送層、電子注入層等を構成する材料が、混
合した層を有する構造であってもよい。

【０２６２】例えば、電子輸送層を構成する材料（以
下、電子輸送材料と表記する）と、発光層を構成する材
料（以下、発光材料と表記する）とによって構成される
混合層を、電子輸送層と発光層との間に有する構造のＥ
Ｌ層５１１３であってもよい。

【０２６３】次に、ＥＬ層５１１３の上には、透明導電
膜からなる画素電極５１１４を形成する。透明導電膜と
しては、酸化インジウムと酸化スズの化合物（ＩＴ
Ｏ）、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、
酸化スズ、酸化インジウム等を用いることができる。ま
た、前記透明導電膜にガリウムを添加したものを用いて
もよい。画素電極５１１４がＥＬ素子の陽極に相当す
る。

【０２６４】画素電極５１１４まで形成された時点でＥ
Ｌ素子が完成する。なお、ＥＬ素子とは、画素電極（陰
極）５１１１、ＥＬ層５１１３及び画素電極（陽極）５
１１４で形成されたダイオードを指す。

【０２６５】ＥＬ素子を完全に覆うようにして保護膜
（パッシベーション膜）５１１５を設けることは有効で
ある。保護膜５１１５としては、炭素膜、窒化珪素膜も
しくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜
を単層もしくは組み合わせた積層で用いることができ
る。

【０２６６】なお本実施例のように、ＥＬ素子が発した
光が画素電極５１１４側から放射される場合、保護膜５
１１５としては、光を透過する膜を用いる必要がある。

【０２６７】なお、土手５１１２を形成した後、保護膜
５１１５を形成するまでの工程をマルチチャンバー方式
（またはインライン方式）の成膜装置を用いて、大気解
放せずに連続的に処理することは有効である。

【０２６８】なお、実際には図５（Ｄ）の状態まで完成
したら、さらに外気に曝されないように、気密性が高
く、脱ガスの少ない保護フィルム（ラミネートフィル
ム、紫外線硬化樹脂フィルム等）等のシーリング材でパ
ッケージング（封入）することが好ましい。その際、シ
ーリング材の内部を不活性雰囲気にしたり、内部に吸湿
性材料（例えば酸化バリウム）を配置したりするとＥＬ
素子の信頼性が向上する。

【０２６９】また、パッケージング等の処理により気密
性を高めたら、基板５０００上に形成された素子又は回
路から引き回された端子と外部信号端子とを接続するた
めのコネクタ（フレキシブルプリントサーキット：ＦＰ
Ｃ）を取り付けて製品として完成する。

【０２７０】なお、本実施例で作製するＴＦＴは、ボト
ムゲート構造もしくは、チャネル領域の上下に絶縁膜を
介して配置された２つのゲート電極を有するデュアルゲ
ート構造としてもよい。

【０２７１】[実施例８]本実施例では、本発明の半導体
装置の一例を、図１６を用いて説明する。

【０２７２】図１６において、半導体装置は、画素領域
１６００、走査線駆動回路１６０１、信号線駆動回路１
６０２、ＶＲＡＭ１６０３、ＣＰＵ１６０４、メモリ１
６０５及びインターフェース回路１６０６が、絶縁表面
を有する基板上に一体形成されてなる。

【０２７３】図１６に示した半導体装置の動作について
説明する。画像データや外部装置の制御信号は、インタ
ーフェース回路１６０６及びシステムバス１６０７を介
して、ＣＰＵ１６０４と外部装置との間で通信される。
外部装置として、キーボードやＲＯＭなどが挙げられ
る。ＣＰＵ１６０４は処理中の画像データやロジック回
路の制御信号をメモリ１６０５に一時的に格納し、処理
された画像データはＶＲＡＭ１６０３に格納される。Ｖ
ＲＡＭ１６０３に格納された画像データは、信号線駆動
回路１６０２および走査線駆動回路１６０１により、画
素領域１６００に表示される。

【０２７４】なお、ＶＲＡＭとは、画像データを保存す
るためのメモリであり、ＳＲＡＭやＤＲＡＭといった揮
発性メモリによって構成される。また、メモリ１６０５
にも、ＳＲＡＭやＤＲＡＭといった揮発性メモリが用い
られる。インターフェース回路は、外部装置から入力さ
れた信号を一時的に保存したり、内部で用いられるフォ
ーマットに変換したり、他の制御を行ったりする回路で
ある。

【０２７５】本実施例では、領域１に含まれる回路ブロ
ックは特に高速動作が要求されるため、例えば実施例３
乃至６に示すような、連続発振レーザを用いた半導体膜
の結晶化工程を用いた高移動度のＴＦＴ作製プロセスを
適用する。

【０２７６】領域１に高移動度のＴＦＴ作製プロセスを
適用することによって、領域１に含まれる回路ブロック
は高速動作を実現する。

【０２７７】メモリとしてＳＲＡＭを用いる場合には、
読み出しサイクルとして２００ｎｓｅｃ、ＤＲＡＭを用
いる場合には、読み出しサイクルとして１μｓｅｃ以下
が実現される。

【０２７８】また、ＣＰＵの動作周波数は５ＭＨｚ以上
が実現される。

【０２７９】なお、本実施例では、領域１に高移動度Ｔ
ＦＴ作製プロセスを適用したが、本発明はこれに限らな
い。実施者は、半導体装置の用途に応じて、任意の領域
に高移動度のＴＦＴ作製プロセスを適用すればよい。

【０２８０】なお、その場合には、高移動度のＴＦＴ作
製プロセスを適用する面積の基板１６０８全体の面積に
占める割合は５０％以下（好ましくは３０％以下）であ
ることが好ましい。かつ、領域１はなるべく少数（好ま
しくは１０個以下）の長方形領域で形成されることが好
ましい。

【０２８１】本実施例は、実施例１乃至７と組み合わせ
て用いることが可能である。

【０２８２】[実施例９]本実施例では、本発明の半導体
装置の一例を、図１７を用いて説明する。

【０２８３】図１７において、半導体装置は、画素領域
１７００、走査線駆動回路１７０１、信号線駆動回路１
７０２、フレームメモリ１７０３、タイミング生成回路
１７０５、フォーマット変換部１７０４が絶縁表面を有
する基板上に一体形成されてなる。

【０２８４】本実施例の構成を以下に説明する。

【０２８５】タイミング生成回路１７０５で、走査線駆
動回路１７０１及び信号線駆動回路１７０２の動作タイ
ミングを決めるクロック信号を生成する。フォーマット
変換部１７０４で、外部装置からＦＰＣ１７０６を介し
て入力される圧縮符号化された信号の伸長復号、画像の
補間やリサイズなどの画像処理が行われる。フォーマッ
ト変換された画像データは、フレームメモリ１７０３に
格納される。そして、フレームメモリ１７０３に格納さ
れた画像データは、走査線駆動回路１７０１および信号
線駆動回路１７０２により画素１７００に表示される。

【０２８６】本実施例では、領域１に含まれる回路ブロ
ックは特に高速動作が要求されるため、例えば実施例３
乃至６に示すような、連続発振レーザを用いた半導体膜
の結晶化工程を用いた高移動度のＴＦＴ作製プロセスを
適用する。

【０２８７】フレームメモリとしてＳＲＡＭを用いる場
合には、読み出しサイクルとして２００ｎｓｅｃ、ＤＲ
ＡＭを用いる場合には、読み出しサイクルとして１μｓ
ｅｃ以下が実現される。

【０２８８】本実施例において、領域１に含まれるロジ
ック回路の駆動周波数は５ＭＨｚ以上である。

【０２８９】なお、本実施例では、領域１に高移動度Ｔ
ＦＴ作製プロセスを適用したが、本発明はこれに限らな
い。実施者は、半導体装置の用途に応じて、任意の領域
に高移動度のＴＦＴ作製プロセスを適用すればよい。

【０２９０】なお、その場合には、高移動度のＴＦＴ作
製プロセスを適用する面積の基板１６０８全体の面積に
占める割合は５０％以下（好ましくは３０％以下）であ
ることが好ましい。かつ、領域２はなるべく少数（好ま
しくは１０個以下）の長方形領域で形成されることが好
ましい。

【０２９１】本実施例は、実施例１乃至７と組み合わせ
て用いることが可能である。

【０２９２】[実施例１０]本実施例では、本発明の半導
体装置の一例を、図１８を用いて説明する。

【０２９３】図１８において、半導体装置は、画素領域
１８００、走査線駆動回路１８０１、信号線駆動回路１
８０２、ＶＲＡＭ１８０３、マスクＲＯＭ１８０４、演
算処理回路１８０５、画像処理回路１８０６、メモリ１
８０７、インターフェース回路１８０８が、絶縁表面を
有する基板上に一体形成されてなる。

【０２９４】本実施例の構成を以下に示す。

【０２９５】インターフェース回路１８０８およびシス
テムバス１８０９を介して、外部装置との間で制御信号
が通信される。外部装置としてキーボード等が挙げられ
る。マスクＲＯＭ１８０４には、プログラムデータや画
像データが格納されている。マスクＲＯＭに格納されて
いるデータは、ＣＰＵ１８０５によって、メモリ１８０
７との間で随時読み書きしながら処理される。画像デー
タは画像処理回路１８０６でリサイズ等の処理が施さ
れ、ＶＲＡＭ１８０３に格納される。ＶＲＡＭ１８０３
に格納されたデータは、走査線駆動回路１８０１及び信
号線駆動回路１８０２により、画素領域１８００に表示
される。

【０２９６】メモリやＶＲＡＭとして、ＳＲＡＭやＤＲ
ＡＭが用いられる。

【０２９７】本実施例において、画像処理回路の動作周
波数は５ＭＨｚ以上である。また、ＣＰＵの動作周波数
は５ＭＨｚ以上である。

【０２９８】本実施例では、領域１に含まれる回路ブロ
ックは特に高速動作が要求されるため、例えば実施例３
乃至６に示すような、連続発振レーザを用いた半導体膜
の結晶化工程を用いた高移動度のＴＦＴ作製プロセスを
適用する。

【０２９９】なお、本実施例では、領域１に高移動度Ｔ
ＦＴ作製プロセスを適用したが、本発明はこれに限らな
い。実施者は、半導体装置の用途に応じて、任意の領域
に高移動度のＴＦＴ作製プロセスを適用すればよい。

【０３００】なお、その場合には、高移動度のＴＦＴ作
製プロセスを適用する面積の基板１６０８全体の面積に
占める割合は５０％以下（好ましくは３０％以下）であ
ることが好ましい。かつ、領域２はなるべく少数（好ま
しくは１０個以下）の長方形領域で形成されることが好
ましい。

【０３０１】本実施例は、実施例１乃至７と組み合わせ
て用いることが可能である。

【０３０２】[実施例１１]本発明を用いた電子機器とし
て、ビデオカメラ、デジタルカメラ、ゴーグル型ディス
プレイ（ヘッドマウントディスプレイ）、ナビゲーショ
ンシステム、音響再生装置（カーオーディオ、オーディ
オコンポ等）、ノート型パーソナルコンピュータ、ゲー
ム機器、携帯情報端末（モバイルコンピュータ、携帯電
話、携帯型ゲーム機または電子書籍等）、記録媒体を備
えた画像再生装置（具体的にはDigital Versatile Disc
（ＤＶＤ）等の記録媒体を再生し、その画像を表示しう
るディスプレイを備えた装置）などが挙げられる。それ
らの電子機器の具体例を図１９に示す。

【０３０３】図１９（Ａ）は表示装置であり、筐体１４
０１、支持台１４０２、表示部１４０３を含む。本発明
は表示部１４０３を有する表示装置に適用が可能であ
る。

【０３０４】図１９（Ｂ）はビデオカメラであり、本体
１４１１、表示部１４１２、音声入力１４１３、操作ス
イッチ１４１４、バッテリー１４１５、受像部１４１６
などによって構成されている。本発明は表示部１４１２
を有する表示装置に適用が可能である。

【０３０５】図１９（Ｃ）はノート型のパーソナルコン
ピュータであり、本体１４２１、筐体１４２２、表示部
１４２３、キーボード１４２４などによって構成されて
いる。本発明は表示部１４２３を有する表示装置に適用
が可能である。

【０３０６】図１９（Ｄ）は携帯情報端末であり、本体
１４３１、スタイラス１４３２、表示部１４３３、操作
ボタン１４３４、外部インターフェイス１４３５などに
よって構成されている。本発明は表示部１４３３を有す
る表示装置に適用が可能である。

【０３０７】図１９（Ｅ）は音響再生装置、具体的には
車載用のオーディオ装置であり、本体１４４１、表示部
１４４２、操作スイッチ１４４３、１４４４などによっ
て構成されている。本発明は表示部１４４２を有する表
示装置に適用が可能である。また、今回は車載用オーデ
ィオ装置を例に上げたが、携帯型もしくは家庭用オーデ
ィオ装置に用いてもよい。

【０３０８】図１９（Ｆ）はデジタルカメラであり、本
体１４５１、表示部（Ａ）１４５２、接眼部１４５３、
操作スイッチ１４５４、表示部（Ｂ）１４５５、バッテ
リー１４５６などによって構成されている。本発明は表
示部（Ａ）１４５２および表示部（Ｂ）１４５５を有す
る表示装置に適用が可能である。

【０３０９】図１９（Ｇ）は携帯電話であり、本体１４
６１、音声出力部１４６２、音声入力部１４６３、表示
部１４６４、操作スイッチ１４６５、アンテナ１４６６
などによって構成されている。本発明は表示部１４６４
を有する表示装置に適用が可能である。

【０３１０】これらの電子機器に使われる表示装置はガ
ラス基板だけでなく耐熱性のプラスチック基板を用いる
こともできる。それによってよりいっそうの軽量化を図
ることができる。

【０３１１】なお、本実施例に示した例はごく一例であ
り、これらの用途に限定するものではないことを付記す
る。

【０３１２】本実施例は、実施の形態及び実施例１乃至
実施例７と自由に組み合わせて実施することが可能であ
る。

【０３１３】

【発明の効果】本発明では、絶縁表面を有する基板上
に、高移動度を実現するＴＦＴ作製プロセスを用いて、
半導体表示部および他の回路ブロックを一体形成する。
高移動度を実現するＴＦＴ作製プロセスとして、連続発
振レーザを用いた半導体活性層の結晶化工程を用いる。

【０３１４】その結果、小型で、ＩＣチップ等の基板の
実装に伴う信頼性を向上した、表示部を有する半導体装
置が提供されると共に、一体化による配線容量の低減と
回路特性の向上により、高い動作周波数を実現する半導
体装置が提供される。

【０３１５】さらに、本発明では、連続発振レーザによ
る結晶化プロセスを、高速動作が必要な回路ブロックの
みに選択的に行うことを特徴とする。これによって、半
導体装置の動作速度を落とすことなく、結晶化工程のス
ループットが大幅に向上する。また、ＩＣチップ等の実
装する基板の大幅な減少や高スループットの効果によ
り、低コストの表示部を有する半導体装置が提供され
る。

【図面の簡単な説明】

【図１】 本発明の半導体装置を上面から見た図

【図２】 本発明の半導体装置を上面から見た図

【図３】 本発明の半導体装置を構成するＴＦＴの作製
工程を示した断面図

【図４】 本発明の半導体装置を構成するＴＦＴの作製
工程を示した断面図

【図５】 本発明の半導体装置を構成するＴＦＴの作製
工程を示した断面図

【図６】 レーザ光を照射する際に用いる光学系の模式
図

【図７】 結晶性半導体膜の表面のＳＥＭ像

【図８】 結晶性半導体膜の表面のＳＥＭ像

【図９】 半導体膜のラマン散乱分光スペクトル

【図１０】 ＴＦＴの作製工程を示した断面図

【図１１】 ＴＦＴの電気的特性を示したグラフ

【図１２】 半導体の結晶化の工程を示した断面図

【図１３】 ＴＦＴの電気的特性を示したグラフ

【図１４】 ＴＦＴの電気的特性を示したグラフ

【図１５】 ＴＦＴの電気的特性を示したグラフ

【図１６】 本発明の半導体装置のブロック図

【図１７】 本発明の半導体装置のブロック図

【図１８】 本発明の半導体装置のブロック図

【図１９】 本発明の半導体表示部を用いた電子機器

【図２０】 レーザ光を照射する方法を示す図

【図２１】 従来の半導体装置のブロック図

【図２２】 本発明の半導体装置を上面から見た図

フロントページの続き Ｆターム(参考） 3K007 AB05 AB18 BA06 BB07 DB03 FA01 GA04 5C094 AA13 AA15 AA43 AA48 AA53 AA56 BA03 BA27 BA43 CA19 DA09 DA13 DB01 DB02 DB04 EA04 FA01 FB01 FB12 FB14 FB15 FB20 GB10 5F052 AA02 AA11 AA17 AA24 BA02 BA07 BA14 BB02 BB04 BB05 BB07 DA01 DA02 DA03 DB02 DB03 DB07 EA12 EA15 EA16 FA06 JA01 JA02 JA03 JA04 5F110 AA01 AA17 BB02 BB04 BB06 BB07 CC02 CC05 CC07 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE28 EE30 EE44 EE45 FF02 FF04 FF09 FF28 FF30 FF36 GG01 GG02 GG13 GG16 GG24 GG25 GG28 GG29 GG32 GG34 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL01 HL02 HL03 HL04 HL06 HL11 HL12 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN35 NN36 NN71 NN78 PP01 PP02 PP03 PP04 PP05 PP06 PP10 PP13 PP24 PP29 PP34 PP35 QQ04 QQ11 QQ19 QQ23 QQ24 QQ25 QQ28

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１の領域と第２の領域と第３の領域から
   なる半導体膜を有する半導体集積回路の作製方法であっ
   て、 基板上に絶縁膜を形成し、 前記絶縁膜上に前記半導体膜を形成し、 前記第２の領域と前記第３の領域の前記半導体膜をパル
   スレーザーを用いて結晶化し、 前記第１の領域の前記半導体膜を連続発振レーザーを用
   いて結晶化し、 前記結晶化された前記第１の領域の前記半導体膜を用い
   て、信号線駆動回路を形成し、 前記結晶化された前記第２の領域の前記半導体膜を用い
   て、走査線駆動回路を形成し、 前記結晶化された前記第３の領域の前記半導体膜を用い
   て、画素回路を形成することを特徴とする半導体集積回
   路の作製方法。
2. 【請求項２】第１の領域と第２の領域と第３の領域から
   なる半導体膜を有する半導体集積回路の作製方法であっ
   て、 基板上に絶縁膜を形成し、 前記絶縁膜上に前記半導体膜を形成し、 前記第２の領域と前記第３の領域の前記半導体膜を熱結
   晶化し、 前記第１の領域の前記半導体膜を連続発振レーザーを用
   いて結晶化し、 前記結晶化された前記第１の領域の前記半導体膜を用い
   て、信号線駆動回路を形成し、 前記結晶化された前記第２の領域の前記半導体膜を用い
   て、走査線駆動回路を形成し、前記結晶化された前記第
   ３の領域の前記半導体膜を用いて、画素回路を形成する
   ことを特徴とする半導体集積回路の作製方法。
3. 【請求項３】第１の領域と第２の領域と第３の領域から
   なる半導体膜を有する半導体集積回路の作製方法であっ
   て、 基板上に絶縁膜を形成し、 前記絶縁膜上に前記半導体膜を形成し、 前記半導体膜を、金属触媒を用いて熱結晶化し、 前記第１の領域の前記半導体膜を連続発振レーザーを用
   いて結晶化し、 前記結晶化された前記第１の領域の前記半導体膜を用い
   て、信号線駆動回路を形成し、 前記結晶化された前記第２の領域の前記半導体膜を用い
   て、走査線駆動回路を形成し、 前記結晶化された前記第３の領域の前記半導体膜を用い
   て画素回路を形成することを特徴とする半導体集積回路
   の作製方法。