JP2003228515A - チャンク・ベースの構造を使用してリンク・リスト待ち行列を形成するための方法および装置 - Google Patents
チャンク・ベースの構造を使用してリンク・リスト待ち行列を形成するための方法および装置Info
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- Communication Control (AREA)
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Abstract
(57)【要約】
【課題】 チャンク・ベースの構造を使用してリンク・
リスト待ち行列を形成する。 【解決手段】 処理システムが、処理回路と、この処理
回路に結合されたメモリ回路とを含む。メモリ回路は、
データ単位のリストを表す少なくとも１つの待ち行列構
造を維持するように構成可能である。待ち行列構造は、
待ち行列構造のブロックの少なくともいくつかが、２つ
以上のデータ単位を含む２つ以上のブロック（例えば、
チャンク）に分割される。待ち行列構造のブロックの少
なくともいくつかが、待ち行列構造の次のブロックに対
するポインタ（例えば、ネクスト・チャンク・ポイン
タ）を含むことが可能である。そのような待ち行列構造
のため、処理回路は、待ち行列構造の第１のブロックを
アドレス指定し、次に、次のブロックを指すように第１
のブロックのネクスト・ブロック・ポインタを設定する
ことにより、待ち行列構造の次のブロックをアドレス指
定するように構成可能である。
リスト待ち行列を形成する。 【解決手段】 処理システムが、処理回路と、この処理
回路に結合されたメモリ回路とを含む。メモリ回路は、
データ単位のリストを表す少なくとも１つの待ち行列構
造を維持するように構成可能である。待ち行列構造は、
待ち行列構造のブロックの少なくともいくつかが、２つ
以上のデータ単位を含む２つ以上のブロック（例えば、
チャンク）に分割される。待ち行列構造のブロックの少
なくともいくつかが、待ち行列構造の次のブロックに対
するポインタ（例えば、ネクスト・チャンク・ポイン
タ）を含むことが可能である。そのような待ち行列構造
のため、処理回路は、待ち行列構造の第１のブロックを
アドレス指定し、次に、次のブロックを指すように第１
のブロックのネクスト・ブロック・ポインタを設定する
ことにより、待ち行列構造の次のブロックをアドレス指
定するように構成可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、データ処
理システムに関し、より詳細には、チャンク・ベースの
構造を使用してリンク・リスト待ち行列を形成するため
の技術に関する。
理システムに関し、より詳細には、チャンク・ベースの
構造を使用してリンク・リスト待ち行列を形成するため
の技術に関する。
【０００２】
【従来の技術】周知のとおり、パケット処理システムの
ルータまたはその他のタイプのパケット・スイッチで
は、ルータを通過し、かつ／またはルータによって処理
されるパケットが、少なくとも一時的に、パケット・バ
ッファ・メモリの中で維持される。通常、リンク・リス
ト待ち行列として知られるメモリ・データ構造が、パケ
ット・バッファ・メモリに関連して維持される。リンク
・リスト待ち行列は、各パケットに関連するデータが記
憶されたパケット・バッファ・メモリの中の各メモリ位
置をそれぞれが指すポインタのリストを含む。
ルータまたはその他のタイプのパケット・スイッチで
は、ルータを通過し、かつ／またはルータによって処理
されるパケットが、少なくとも一時的に、パケット・バ
ッファ・メモリの中で維持される。通常、リンク・リス
ト待ち行列として知られるメモリ・データ構造が、パケ
ット・バッファ・メモリに関連して維持される。リンク
・リスト待ち行列は、各パケットに関連するデータが記
憶されたパケット・バッファ・メモリの中の各メモリ位
置をそれぞれが指すポインタのリストを含む。
【０００３】従来の待ち行列構造は、通常、１つの連続
する順次リストの形で、パケット・バッファ・メモリの
中で現在、記憶されている各パケットに関連する各ポイ
ンタを記憶する。ただし、リストの中の各ポインタは、
待ち行列が常駐するメモリの不連続なメモリ位置で記憶
することも可能である。パケット・バッファ・メモリか
らのパケットが、ルータによって行われる何らかの動作
の際に処理されるとき、そのパケットに関連するポイン
タが獲得されるようにリンク・リスト待ち行列にアクセ
スが行われ、アドレス指定が行われなければならない。
したがって、従来のリンク・リスト構造では、ポインタ
が獲得される必要があり、パケットが処理されることに
なるたびに毎回、待ち行列へのアクセスが行われなけれ
ばならない。
する順次リストの形で、パケット・バッファ・メモリの
中で現在、記憶されている各パケットに関連する各ポイ
ンタを記憶する。ただし、リストの中の各ポインタは、
待ち行列が常駐するメモリの不連続なメモリ位置で記憶
することも可能である。パケット・バッファ・メモリか
らのパケットが、ルータによって行われる何らかの動作
の際に処理されるとき、そのパケットに関連するポイン
タが獲得されるようにリンク・リスト待ち行列にアクセ
スが行われ、アドレス指定が行われなければならない。
したがって、従来のリンク・リスト構造では、ポインタ
が獲得される必要があり、パケットが処理されることに
なるたびに毎回、待ち行列へのアクセスが行われなけれ
ばならない。
【０００４】しかし、ルータまたはその他のパケット・
スイッチに関連する処理速度が増加する（例えば、毎秒
１０ギガビット以上）につれて、リンク・リスト待ち行
列を維持するのに使用されるメモリに関連する入力およ
び出力の帯域幅、ならびにアクセス待ち時間が、クリテ
ィカルになっている。つまり、パケット・ポインタが必
要とされるたびに毎回、従来の待ち行列へのアクセスが
行われなければならないことから、待ち行列メモリは、
重大なボトルネックとなる可能性がある。
スイッチに関連する処理速度が増加する（例えば、毎秒
１０ギガビット以上）につれて、リンク・リスト待ち行
列を維持するのに使用されるメモリに関連する入力およ
び出力の帯域幅、ならびにアクセス待ち時間が、クリテ
ィカルになっている。つまり、パケット・ポインタが必
要とされるたびに毎回、従来の待ち行列へのアクセスが
行われなければならないことから、待ち行列メモリは、
重大なボトルネックとなる可能性がある。
【０００５】したがって、データ処理システムにおける
単一の不連続なリンク・リスト待ち行列の使用に関連す
る以上の欠点、およびその他の欠点に対処する技術が必
要とされていることは明白である。
単一の不連続なリンク・リスト待ち行列の使用に関連す
る以上の欠点、およびその他の欠点に対処する技術が必
要とされていることは明白である。
【０００６】
【発明が解決しようとする課題】本発明は、複数のメモ
リ・チャンク・ベースの構造、またはブロック・ベース
の構造を使用して、これにより、データ処理システムに
おける従来のリンク・リスト待ち行列の使用に関連する
欠点に対処するリンク・リスト待ち行列を形成するため
の技術を提供する。
リ・チャンク・ベースの構造、またはブロック・ベース
の構造を使用して、これにより、データ処理システムに
おける従来のリンク・リスト待ち行列の使用に関連する
欠点に対処するリンク・リスト待ち行列を形成するため
の技術を提供する。
【０００７】
【課題を解決するための手段】本発明の一態様では、処
理システムが、処理回路と、この処理回路に結合された
メモリ回路とを含む。メモリ回路は、データ単位（例え
ば、パケット・メモリの中に記憶されたパケットに対す
るポインタ）のリストを表す少なくとも１つの待ち行列
構造を維持するように構成可能である。この待ち行列構
造は、待ち行列構造のブロックの少なくともいくつか
が、２つ以上のデータ単位を含む２つ以上のブロック
（例えば、チャンク）に分割される。さらに、待ち行列
構造のブロックの少なくともいくつかが、待ち行列構造
の次のブロックに対するポインタ（例えば、ネクスト・
チャンク・ポインタ）を含むことが可能である。
理システムが、処理回路と、この処理回路に結合された
メモリ回路とを含む。メモリ回路は、データ単位（例え
ば、パケット・メモリの中に記憶されたパケットに対す
るポインタ）のリストを表す少なくとも１つの待ち行列
構造を維持するように構成可能である。この待ち行列構
造は、待ち行列構造のブロックの少なくともいくつか
が、２つ以上のデータ単位を含む２つ以上のブロック
（例えば、チャンク）に分割される。さらに、待ち行列
構造のブロックの少なくともいくつかが、待ち行列構造
の次のブロックに対するポインタ（例えば、ネクスト・
チャンク・ポインタ）を含むことが可能である。
【０００８】そのような待ち行列構造のため、処理回路
は、待ち行列構造の第１のブロックをアドレス指定し、
つまり第１のブロックにアクセスし、次に、次のブロッ
クを指すように第１のブロックのネクスト・ブロック・
ポインタを設定することにより、待ち行列構造の次のブ
ロックをアドレス指定するように構成可能である。
は、待ち行列構造の第１のブロックをアドレス指定し、
つまり第１のブロックにアクセスし、次に、次のブロッ
クを指すように第１のブロックのネクスト・ブロック・
ポインタを設定することにより、待ち行列構造の次のブ
ロックをアドレス指定するように構成可能である。
【０００９】有利には、所与のブロックの中のデータ単
位は、メモリの中で連続して位置しているため（各ブロ
ックは、必ずしも連続して位置している必要はない
が）、処理回路は、ブロックの中の各データ単位を効率
的にアドレス指定するのに、そのブロックをアドレス指
定するだけでよい。したがって、データ単位がパケット
・ポインタであるケースでは、従来の待ち行列構造のよ
うに、ポインタが獲得される必要があり、パケットが処
理されることになるたびに毎回、待ち行列構造にアクセ
スが行われる必要はない。それどころか、本発明の待ち
行列構造には、次のブロックの中のポインタが必要とさ
れるときにアクセスが行われるだけでよい。これは、次
のブロックを指すように現在のブロックのネクスト・ブ
ロック・ポインタを設定することによって達せられる。
そのような待ち行列アクセス技術により、待ち行列メモ
リの帯域幅要件およびアクセス待ち時間要件が相当に軽
減され、また、待ち行列メモリが、処理動作におけるボ
トルネックになることが防止される。
位は、メモリの中で連続して位置しているため（各ブロ
ックは、必ずしも連続して位置している必要はない
が）、処理回路は、ブロックの中の各データ単位を効率
的にアドレス指定するのに、そのブロックをアドレス指
定するだけでよい。したがって、データ単位がパケット
・ポインタであるケースでは、従来の待ち行列構造のよ
うに、ポインタが獲得される必要があり、パケットが処
理されることになるたびに毎回、待ち行列構造にアクセ
スが行われる必要はない。それどころか、本発明の待ち
行列構造には、次のブロックの中のポインタが必要とさ
れるときにアクセスが行われるだけでよい。これは、次
のブロックを指すように現在のブロックのネクスト・ブ
ロック・ポインタを設定することによって達せられる。
そのような待ち行列アクセス技術により、待ち行列メモ
リの帯域幅要件およびアクセス待ち時間要件が相当に軽
減され、また、待ち行列メモリが、処理動作におけるボ
トルネックになることが防止される。
【００１０】本発明の別の態様では、待ち行列構造の可
用ブロックを表すポインタの少なくとも１つのリスト
（例えば、空きチャンク・リスト）が維持される。この
ようにして、待ち行列構造にデータ単位（例えば、パケ
ット・ポインタ）が追加される際に可用ブロック・リス
トが参照され、また待ち行列構造からデータ単位を除去
し、かつ／またはブロックを開放する際に可用ブロック
・リストが更新される。一実施形態では、２つの別個の
可用ブロック・リストが並んで使用されて、待ち行列構
造の可用ブロックが特定され、可用ブロックへのアクセ
スが行われる速度が高められる。
用ブロックを表すポインタの少なくとも１つのリスト
（例えば、空きチャンク・リスト）が維持される。この
ようにして、待ち行列構造にデータ単位（例えば、パケ
ット・ポインタ）が追加される際に可用ブロック・リス
トが参照され、また待ち行列構造からデータ単位を除去
し、かつ／またはブロックを開放する際に可用ブロック
・リストが更新される。一実施形態では、２つの別個の
可用ブロック・リストが並んで使用されて、待ち行列構
造の可用ブロックが特定され、可用ブロックへのアクセ
スが行われる速度が高められる。
【００１１】例示の実施形態では、本発明の待ち行列構
造は、ルータまたはその他のタイプのパケット・スイッ
チのトラフィック・マネージャに関連していることが可
能である。さらに、本発明のブロック・ベースの待ち行
列構造を維持し、この待ち行列構造にアクセスするのに
使用される処理回路およびメモリ回路は、１つまたは複
数の集積回路上で実施することができる。
造は、ルータまたはその他のタイプのパケット・スイッ
チのトラフィック・マネージャに関連していることが可
能である。さらに、本発明のブロック・ベースの待ち行
列構造を維持し、この待ち行列構造にアクセスするのに
使用される処理回路およびメモリ回路は、１つまたは複
数の集積回路上で実施することができる。
【００１２】本発明の以上およびその他の目的、特徴、
および利点は、添付の図面とともに読むべき本発明の例
示的な実施形態の以下の詳細な説明から明白となる。
および利点は、添付の図面とともに読むべき本発明の例
示的な実施形態の以下の詳細な説明から明白となる。
【００１３】
【発明の実施の形態】本発明を以下に、例としてのパケ
ット処理システムに関連して説明する。ただし、本発明
は、より一般的には、従来のリンク・リスト待ち行列に
関連するメモリ帯域幅問題およびアクセス待ち時間問題
を回避することが望まれる任意のデータ処理システムに
適用可能であることを理解されたい。
ット処理システムに関連して説明する。ただし、本発明
は、より一般的には、従来のリンク・リスト待ち行列に
関連するメモリ帯域幅問題およびアクセス待ち時間問題
を回避することが望まれる任意のデータ処理システムに
適用可能であることを理解されたい。
【００１４】さらに、本発明の技術は、より一般的に
は、リンク・リスト構造が必要とされ、または所望さ
れ、次の２つの条件のうちどちらか１つが存在する任意
のアプリケーションに適用することができる。すなわ
ち、（ｉ）リンク・リストを記憶するメモリにアクセス
する待ち時間が、リンク・リストを追跡するのに必要な
時間より長いか、または（ｉｉ）各エントリ当たりリン
ク・リストを記憶する空間を節約することが所望され
る。
は、リンク・リスト構造が必要とされ、または所望さ
れ、次の２つの条件のうちどちらか１つが存在する任意
のアプリケーションに適用することができる。すなわ
ち、（ｉ）リンク・リストを記憶するメモリにアクセス
する待ち時間が、リンク・リストを追跡するのに必要な
時間より長いか、または（ｉｉ）各エントリ当たりリン
ク・リストを記憶する空間を節約することが所望され
る。
【００１５】さらに、本発明は、より一般的には、待ち
行列を維持し、本発明のブロック・ベースの手法、また
はチャンク・ベースの手法の利点を得ることが必要とさ
れる、または望ましい任意の状況に適用可能である。例
えば、本発明の技術は、本発明のチャンキング技術が、
リンク・リストを追跡するのに必要なキャッシュ・ミス
の回数を最小限に抑える利点を得るソフトウェア実施形
態に適用することができる。さらに、本発明の技術は、
各リンク・リスト・エントリごとにネクスト・エントリ
・ポインタを必要としないことにより、相当なメモリ節
約を可能にする。
行列を維持し、本発明のブロック・ベースの手法、また
はチャンク・ベースの手法の利点を得ることが必要とさ
れる、または望ましい任意の状況に適用可能である。例
えば、本発明の技術は、本発明のチャンキング技術が、
リンク・リストを追跡するのに必要なキャッシュ・ミス
の回数を最小限に抑える利点を得るソフトウェア実施形
態に適用することができる。さらに、本発明の技術は、
各リンク・リスト・エントリごとにネクスト・エントリ
・ポインタを必要としないことにより、相当なメモリ節
約を可能にする。
【００１６】本明細書で使用する用語の「プロセッサ」
は、例として、限定なしに、マイクロプロセッサ、中央
処理装置（ＣＰＵ）、デジタル信号プロセッサ（ＤＳ
Ｐ）、特定用途向け集積回路（ＡＳＩＣ）、または他の
タイプのデータ処理デバイスまたは処理回路、ならびに
以上およびその他のデバイスまたは回路の部分および組
み合わせを利用して実施するのが可能であることを理解
されたい。
は、例として、限定なしに、マイクロプロセッサ、中央
処理装置（ＣＰＵ）、デジタル信号プロセッサ（ＤＳ
Ｐ）、特定用途向け集積回路（ＡＳＩＣ）、または他の
タイプのデータ処理デバイスまたは処理回路、ならびに
以上およびその他のデバイスまたは回路の部分および組
み合わせを利用して実施するのが可能であることを理解
されたい。
【００１７】例としての実施形態における本発明は、リ
ンク・リスト待ち行列構造の可用ブロックを追跡するた
めにデュアル可用ブロック・リスト（空きチャンク・リ
スト）と併せてブロック・ベース、またはチャンク・ベ
ースのリンク・リスト待ち行列構造を使用することによ
り、単一の連続するリンク・リスト待ち行列構造の使用
に帰することができる欠点を除去するか、または少なく
とも軽減する。利点の中でもとりわけ、本発明は、待ち
行列メモリの帯域幅要件およびアクセス待ち時間要件を
相当に軽減し、また待ち行列メモリが、処理動作におい
てボトルネックになるのを防止する。
ンク・リスト待ち行列構造の可用ブロックを追跡するた
めにデュアル可用ブロック・リスト（空きチャンク・リ
スト）と併せてブロック・ベース、またはチャンク・ベ
ースのリンク・リスト待ち行列構造を使用することによ
り、単一の連続するリンク・リスト待ち行列構造の使用
に帰することができる欠点を除去するか、または少なく
とも軽減する。利点の中でもとりわけ、本発明は、待ち
行列メモリの帯域幅要件およびアクセス待ち時間要件を
相当に軽減し、また待ち行列メモリが、処理動作におい
てボトルネックになるのを防止する。
【００１８】図１は、本発明を実施することができるパ
ケット処理システム１００を示している。システム１０
０は、プロセッサ１０２と、待ち行列メモリ１０４と、
パケット・バッファ・メモリ１０６とを含む。プロセッ
サ１０２は、パケットおよびその他のパケット・データ
が受信されるネットワーク１０８と、パケットの交換を
制御するスイッチ構造１１０との間のインターフェース
を提供するように構成される。ネットワークは、例とし
て、限定なしに、非同期転送モード（ＡＴＭ）網または
同期式光ネットワーク（ＳＯＮＥＴ）であることが可能
である。プロセッサ１０２、待ち行列メモリ１０４、お
よびパケット・バッファ・メモリ１０６は、例えば、ル
ータまたはスイッチのライン・カードまたはポート・カ
ードの上で実施された１つまたは複数の集積回路として
実施することができる。そのような構成では、スイッチ
構造１１０は、一般に、ルータまたはスイッチの一部で
あると考えられる。
ケット処理システム１００を示している。システム１０
０は、プロセッサ１０２と、待ち行列メモリ１０４と、
パケット・バッファ・メモリ１０６とを含む。プロセッ
サ１０２は、パケットおよびその他のパケット・データ
が受信されるネットワーク１０８と、パケットの交換を
制御するスイッチ構造１１０との間のインターフェース
を提供するように構成される。ネットワークは、例とし
て、限定なしに、非同期転送モード（ＡＴＭ）網または
同期式光ネットワーク（ＳＯＮＥＴ）であることが可能
である。プロセッサ１０２、待ち行列メモリ１０４、お
よびパケット・バッファ・メモリ１０６は、例えば、ル
ータまたはスイッチのライン・カードまたはポート・カ
ードの上で実施された１つまたは複数の集積回路として
実施することができる。そのような構成では、スイッチ
構造１１０は、一般に、ルータまたはスイッチの一部で
あると考えられる。
【００１９】図１で示したシステム要素の特定の構成
は、例示する例に過ぎないことを理解されたい。より詳
細には、前述したとおり、本発明は、任意のタイプのパ
ケット・プロセッサに従って実施することができ、また
特定のパケット処理アプリケーションには全く限定され
ない。
は、例示する例に過ぎないことを理解されたい。より詳
細には、前述したとおり、本発明は、任意のタイプのパ
ケット・プロセッサに従って実施することができ、また
特定のパケット処理アプリケーションには全く限定され
ない。
【００２０】図２は、本発明の実施形態による待ち行列
メモリのチャンク・ベースのリンク・リスト構造２０
０、ならびに２つの空きチャンク・リスト２０２および
２０４を示している。チャンク・ベースのリンク・リス
ト構造２００、ならびに２つの空きチャンク・リスト２
０２および２０４は、プロセッサ１０２（図１）の制御
下で待ち行列メモリ１０４（図１）の中に常駐し、維持
されることが可能であることを理解されたい。チャンク
・ベースのリンク・リスト構造２００、ならびに２つの
空きチャンク・リスト２０２および２０４は、パケット
・バッファ・メモリ１０６（図１）に関連して使用する
ことができる。
メモリのチャンク・ベースのリンク・リスト構造２０
０、ならびに２つの空きチャンク・リスト２０２および
２０４を示している。チャンク・ベースのリンク・リス
ト構造２００、ならびに２つの空きチャンク・リスト２
０２および２０４は、プロセッサ１０２（図１）の制御
下で待ち行列メモリ１０４（図１）の中に常駐し、維持
されることが可能であることを理解されたい。チャンク
・ベースのリンク・リスト構造２００、ならびに２つの
空きチャンク・リスト２０２および２０４は、パケット
・バッファ・メモリ１０６（図１）に関連して使用する
ことができる。
【００２１】図示するとおり、リンク・リスト待ち行列
構造２００は、有利には、Ｎが、待ち行列メモリがサポ
ートするように設計されているチャンクの数に等しい整
数であることが可能である、チャンク１、チャンク
２．．．チャンクＮで示されたメモリの複数のチャンク
またはブロックに分割される。各チャンクは、パケット
・バッファ・メモリの中に現在、記憶されているパケッ
トに対するポインタ（ＰＴＲ）またはプロトコル・デー
タ単位（ＰＤＵ）を含む。周知のとおり、ポインタは、
所与のパケットのパケット・バッファ・メモリ位置（例
えば、パケット・バッファ・メモリ１０６）を指す。さ
らに、待ち行列構造の各チャンクは、待ち行列構造の次
のブロックに対するポインタを含む。このポインタは、
ネクスト・チャンク・ポインタ（ＮＸＴ ＣＨＫ ＰＴ
Ｒ）と呼ばれる。他のタイプのデータ単位も、待ち行列
構造２００の中に記憶することができる。
構造２００は、有利には、Ｎが、待ち行列メモリがサポ
ートするように設計されているチャンクの数に等しい整
数であることが可能である、チャンク１、チャンク
２．．．チャンクＮで示されたメモリの複数のチャンク
またはブロックに分割される。各チャンクは、パケット
・バッファ・メモリの中に現在、記憶されているパケッ
トに対するポインタ（ＰＴＲ）またはプロトコル・デー
タ単位（ＰＤＵ）を含む。周知のとおり、ポインタは、
所与のパケットのパケット・バッファ・メモリ位置（例
えば、パケット・バッファ・メモリ１０６）を指す。さ
らに、待ち行列構造の各チャンクは、待ち行列構造の次
のブロックに対するポインタを含む。このポインタは、
ネクスト・チャンク・ポインタ（ＮＸＴ ＣＨＫ ＰＴ
Ｒ）と呼ばれる。他のタイプのデータ単位も、待ち行列
構造２００の中に記憶することができる。
【００２２】したがって、図２で示すとおり、各チャン
クは、８つのパケットに関連するポインタが記憶され、
ネクスト・チャンク・ポインタも記憶されている連続の
メモリ位置から成る。もちろん、チャンク・サイズは、
用途に応じてより大きい、またはより小さいことが可能
である。したがって、チャンク１は、ＰＤＵ１から８に
関するポインタ、ならびに次のチャンクに対する、すな
わち、チャンク２に対するポインタを含み、チャンク２
は、ＰＤＵ９から１６に関するポインタ、ならびに次の
チャンクに対する、すなわち、チャンク３に対するポイ
ンタを含み、以下同様である。
クは、８つのパケットに関連するポインタが記憶され、
ネクスト・チャンク・ポインタも記憶されている連続の
メモリ位置から成る。もちろん、チャンク・サイズは、
用途に応じてより大きい、またはより小さいことが可能
である。したがって、チャンク１は、ＰＤＵ１から８に
関するポインタ、ならびに次のチャンクに対する、すな
わち、チャンク２に対するポインタを含み、チャンク２
は、ＰＤＵ９から１６に関するポインタ、ならびに次の
チャンクに対する、すなわち、チャンク３に対するポイ
ンタを含み、以下同様である。
【００２３】待ち行列構造にパケット・ポインタを追加
すること（待ち行列に入れる動作）、および待ち行列構
造からパケット・ポインタを除去すること（待ち行列解
除動作）を含む２つの別個の動作を待ち行列構造２００
に対して行うことができる。通常、そうであるように、
データは、待ち行列構造のヘッド（または開始）で待ち
行列から除去され、待ち行列のテール（または終端）で
待ち行列に追加される。データが追加され、かつ／また
は除去される中で待ち行列構造の現在のヘッドおよびテ
ールを把握しておくため、ヘッドＰＤＵポインタ位置
が、テールＰＤＵポインタ位置とともに維持される。
すること（待ち行列に入れる動作）、および待ち行列構
造からパケット・ポインタを除去すること（待ち行列解
除動作）を含む２つの別個の動作を待ち行列構造２００
に対して行うことができる。通常、そうであるように、
データは、待ち行列構造のヘッド（または開始）で待ち
行列から除去され、待ち行列のテール（または終端）で
待ち行列に追加される。データが追加され、かつ／また
は除去される中で待ち行列構造の現在のヘッドおよびテ
ールを把握しておくため、ヘッドＰＤＵポインタ位置
が、テールＰＤＵポインタ位置とともに維持される。
【００２４】図２で示すとおり、待ち行列解除動作は、
以前に行われており、チャンク１の中のＰＤＵ１から７
に関するポインタが、待ち行列構造２００から除去され
ているようになっているものと想定する。したがって、
チャンク１の中のＰＤＵ８に関するポインタ位置は、待
ち行列の現在のヘッドを表す。同様に、ＰＤＵ４２に関
するポインタ位置は、待ち行列の現在のテールを表す。
ＰＤＵ４２ＰＴＲの後、待ち行列構造２００の中のすべ
てのメモリ位置またはエントリは、その構造の中の次の
チャンクに対するそれぞれのポインタを除けば、空であ
る。
以前に行われており、チャンク１の中のＰＤＵ１から７
に関するポインタが、待ち行列構造２００から除去され
ているようになっているものと想定する。したがって、
チャンク１の中のＰＤＵ８に関するポインタ位置は、待
ち行列の現在のヘッドを表す。同様に、ＰＤＵ４２に関
するポインタ位置は、待ち行列の現在のテールを表す。
ＰＤＵ４２ＰＴＲの後、待ち行列構造２００の中のすべ
てのメモリ位置またはエントリは、その構造の中の次の
チャンクに対するそれぞれのポインタを除けば、空であ
る。
【００２５】待ち行列構造２００が与えられると、プロ
セッサ１０２は、待ち行列構造のチャンク１をアドレス
指定し、またはチャンク１にアクセスし、次に、チャン
ク２を指すようにチャンク１のネクスト・ブロック・ポ
インタを設定することにより、待ち行列構造のチャンク
２をアドレス指定することができる。もちろん、必要な
場合、チャンク１の後、チャンク２以外のチャンクにア
クセスすることも可能である。
セッサ１０２は、待ち行列構造のチャンク１をアドレス
指定し、またはチャンク１にアクセスし、次に、チャン
ク２を指すようにチャンク１のネクスト・ブロック・ポ
インタを設定することにより、待ち行列構造のチャンク
２をアドレス指定することができる。もちろん、必要な
場合、チャンク１の後、チャンク２以外のチャンクにア
クセスすることも可能である。
【００２６】明白なとおり、従来の待ち行列構造に優っ
て待ち行列構造２００が有する１つの大きな利点は、各
チャンクが、連続のメモリ位置から、すなわち、リニア
・アドレス範囲から成ることである。したがって、ＰＤ
Ｕ１から８にアクセスするのに、待ち行列構造に一回、
アクセスするだけでよい。すなわち、チャンク１にアク
セスするだけでよい。チャンク１、およびチャンク１が
どこで開始するかの知識を所与として、プロセッサは、
ＰＤＵ１から８に関するポインタが、待ち行列メモリの
連続するリニア・アドレス範囲の中に位置していること
が分かる。したがって、ＰＤＵごとに待ち行列構造にア
クセスする必要がなく、各チャンクごとにアクセスする
だけでよい。
て待ち行列構造２００が有する１つの大きな利点は、各
チャンクが、連続のメモリ位置から、すなわち、リニア
・アドレス範囲から成ることである。したがって、ＰＤ
Ｕ１から８にアクセスするのに、待ち行列構造に一回、
アクセスするだけでよい。すなわち、チャンク１にアク
セスするだけでよい。チャンク１、およびチャンク１が
どこで開始するかの知識を所与として、プロセッサは、
ＰＤＵ１から８に関するポインタが、待ち行列メモリの
連続するリニア・アドレス範囲の中に位置していること
が分かる。したがって、ＰＤＵごとに待ち行列構造にア
クセスする必要がなく、各チャンクごとにアクセスする
だけでよい。
【００２７】やはり、図２で、空きチャンク・リスト２
０２および２０４が示されている。前述したとおり、こ
れらのリストもまた、待ち行列構造２００と併せて待ち
行列メモリ１０４の中に記憶され、維持される（プロセ
ッサ１０２に従って）。この空きチャンク・リストを使
用して、待ち行列構造２００の中に記憶される新しいデ
ータ単位に可用チャンクが割り振られる。この２つの空
きチャンク・リストが並んで使用されて、待ち行列構造
２００の可用チャンクが特定され、可用チャンクにアク
セスが行われる速度が高められる。
０２および２０４が示されている。前述したとおり、こ
れらのリストもまた、待ち行列構造２００と併せて待ち
行列メモリ１０４の中に記憶され、維持される（プロセ
ッサ１０２に従って）。この空きチャンク・リストを使
用して、待ち行列構造２００の中に記憶される新しいデ
ータ単位に可用チャンクが割り振られる。この２つの空
きチャンク・リストが並んで使用されて、待ち行列構造
２００の可用チャンクが特定され、可用チャンクにアク
セスが行われる速度が高められる。
【００２８】図２では、１つだけの待ち行列構造２００
を示しているが、待ち行列メモリ１０４は、すべてがプ
ロセッサ１０２の制御下にあることが可能な複数のその
ような待ち行列構造を含んでいてもよいことを理解され
たい。また、本発明のそのような待ち行列構造は、パケ
ット・バッファ・メモリの中に記憶されたパケットに対
するポインタだけを記憶する必要はなく、その他のタイ
プのデータ単位も記憶することができる。本発明の待ち
行列構造の他の多くの適用例が、当分野の技術者には認
められよう。
を示しているが、待ち行列メモリ１０４は、すべてがプ
ロセッサ１０２の制御下にあることが可能な複数のその
ような待ち行列構造を含んでいてもよいことを理解され
たい。また、本発明のそのような待ち行列構造は、パケ
ット・バッファ・メモリの中に記憶されたパケットに対
するポインタだけを記憶する必要はなく、その他のタイ
プのデータ単位も記憶することができる。本発明の待ち
行列構造の他の多くの適用例が、当分野の技術者には認
められよう。
【００２９】次に、図３Ａ、３Ｂ、および３Ｃを参照し
て、本発明のチャンク・ベースの待ち行列構造および空
きチャンク・リストに従って行われる例としての方法を
説明する。
て、本発明のチャンク・ベースの待ち行列構造および空
きチャンク・リストに従って行われる例としての方法を
説明する。
【００３０】図３Ａは、本発明の実施形態による待ち行
列メモリの自己初期化空きチャンク・リスト（例えば、
図２のリスト２０２および２０４）の方法を示してい
る。実質的に、このように待ち行列構造（例えば、待ち
行列構造２００）自体が、自動的に初期化される。前述
したとおり、待ち行列の中に記憶される新しいデータ単
位にチャンクを割り振るのに１つまたは複数の空きチャ
ンク・リストが必要とされる。本発明は、好ましくは、
空きチャンクのリストを２つの別個のリストに分割し
て、待ち行列に入れられるデータのために空きチャンク
をフェッチする際、「ピンポン」技術またはタンデム技
術（リスト間で交替すること）を可能にする。つまり、
第１のリストが、まず照会され、次に、第２のリストが
照会され、第１のリストが後に続き、以下同様である。
列メモリの自己初期化空きチャンク・リスト（例えば、
図２のリスト２０２および２０４）の方法を示してい
る。実質的に、このように待ち行列構造（例えば、待ち
行列構造２００）自体が、自動的に初期化される。前述
したとおり、待ち行列の中に記憶される新しいデータ単
位にチャンクを割り振るのに１つまたは複数の空きチャ
ンク・リストが必要とされる。本発明は、好ましくは、
空きチャンクのリストを２つの別個のリストに分割し
て、待ち行列に入れられるデータのために空きチャンク
をフェッチする際、「ピンポン」技術またはタンデム技
術（リスト間で交替すること）を可能にする。つまり、
第１のリストが、まず照会され、次に、第２のリストが
照会され、第１のリストが後に続き、以下同様である。
【００３１】リストは、まず、待ち行列メモリを使用し
て直線的に自己初期化されて（ステップ３０２）、メモ
リの空きチャンクが獲得される。空きリストが、プログ
ラミングされた最大のメモリ深度に達したとき、２つの
空きチャンク・リストからの任意の新しいチャンクが割
り振られる。２つの空きチャンク・リストのヘッド・ポ
インタが維持される（ステップ３０４）。このヘッド・
ポインタは、制御を行うプロセッサ（例えば、プロセッ
サ１０２）に関連するレジスタの中で維持することがで
きる。
て直線的に自己初期化されて（ステップ３０２）、メモ
リの空きチャンクが獲得される。空きリストが、プログ
ラミングされた最大のメモリ深度に達したとき、２つの
空きチャンク・リストからの任意の新しいチャンクが割
り振られる。２つの空きチャンク・リストのヘッド・ポ
インタが維持される（ステップ３０４）。このヘッド・
ポインタは、制御を行うプロセッサ（例えば、プロセッ
サ１０２）に関連するレジスタの中で維持することがで
きる。
【００３２】図３Ｂは、本発明の実施形態に従って待ち
行列メモリにデータを追加する方法を示している。ＰＤ
Ｕが待ち行列に入れられる際、パケット・バッファ・メ
モリの中のそのメモリ位置に対するポインタに、空きチ
ャンク・リストの１つからのアドレスが割り当てられる
（ステップ３１０）。次に、ＰＤＵポインタが、割り当
てられたチャンクのその第１のリニア・アドレスに記憶
される（ステップ３１２）。待ち行列に入れられる次の
データ単位にそれぞれ、チャンクがいっぱいになるまで
チャンクの中の次のリニア・アドレスが割り振られる
（ステップ３１４）。この時点で、別の空きチャンクが
割り振られ（２つの空きチャンク・リストの１つか
ら）、空きリストから割り振られた新しいチャンクを指
すように第１のチャンクからのネクスト・チャンク・ポ
インタが設定される（ステップ３１６）。待ち行列に関
するヘッド・ポインタおよびテール・ポインタとともに
１つのネクスト・チャンク・ポインタが保存される。こ
れにより、後の待ち行列解除動作でリンク・リストを追
跡するのを可能にするのに必要な時間が提供される。
行列メモリにデータを追加する方法を示している。ＰＤ
Ｕが待ち行列に入れられる際、パケット・バッファ・メ
モリの中のそのメモリ位置に対するポインタに、空きチ
ャンク・リストの１つからのアドレスが割り当てられる
（ステップ３１０）。次に、ＰＤＵポインタが、割り当
てられたチャンクのその第１のリニア・アドレスに記憶
される（ステップ３１２）。待ち行列に入れられる次の
データ単位にそれぞれ、チャンクがいっぱいになるまで
チャンクの中の次のリニア・アドレスが割り振られる
（ステップ３１４）。この時点で、別の空きチャンクが
割り振られ（２つの空きチャンク・リストの１つか
ら）、空きリストから割り振られた新しいチャンクを指
すように第１のチャンクからのネクスト・チャンク・ポ
インタが設定される（ステップ３１６）。待ち行列に関
するヘッド・ポインタおよびテール・ポインタとともに
１つのネクスト・チャンク・ポインタが保存される。こ
れにより、後の待ち行列解除動作でリンク・リストを追
跡するのを可能にするのに必要な時間が提供される。
【００３３】図３Ｃは、本発明の実施形態による待ち行
列メモリからデータを除去し、チャンクを開放する方法
を示している。チャンクの開放は、チャンクの最終デー
タ単位が除去または待ち行列解除されたときに生じる。
この動作の際、空きチャンク・リスト（すなわち、ピン
ポン動作で使用されるべき次の空きチャンク・リスト）
の１つの現在のヘッドを指すように、開放されたチャン
クにおけるネクスト・チャンク・ポインタが設定され、
開放されたチャンクに対するポインタが、空きリストの
新しいヘッドになる（ステップ３２０）。
列メモリからデータを除去し、チャンクを開放する方法
を示している。チャンクの開放は、チャンクの最終デー
タ単位が除去または待ち行列解除されたときに生じる。
この動作の際、空きチャンク・リスト（すなわち、ピン
ポン動作で使用されるべき次の空きチャンク・リスト）
の１つの現在のヘッドを指すように、開放されたチャン
クにおけるネクスト・チャンク・ポインタが設定され、
開放されたチャンクに対するポインタが、空きリストの
新しいヘッドになる（ステップ３２０）。
【００３４】空きリストが空である場合、開放されたチ
ャンクのネクスト・チャンク・ポインタは、自らを指す
ように、また空きリストのヘッドになるように設定され
る（ステップ３２２）。これは、このチャンクが、空き
リストの終端にあるのを示すように行われ、このこと
は、リスト消耗条件を表す。したがって、待ち行列解除
動作が、空きチャンク・リストを構築し、また、自己初
期化も、このように行われるのが可能である。また、２
つの空きチャンク・リストのどちらにチャンクが戻され
るべきかを示すステータス・ビットが維持される。この
ビットは、開放されたチャンクが戻されるたびに毎回、
切り替えられ、両方の空きリストが、同じ長さに保たれ
ることを確実にする。
ャンクのネクスト・チャンク・ポインタは、自らを指す
ように、また空きリストのヘッドになるように設定され
る（ステップ３２２）。これは、このチャンクが、空き
リストの終端にあるのを示すように行われ、このこと
は、リスト消耗条件を表す。したがって、待ち行列解除
動作が、空きチャンク・リストを構築し、また、自己初
期化も、このように行われるのが可能である。また、２
つの空きチャンク・リストのどちらにチャンクが戻され
るべきかを示すステータス・ビットが維持される。この
ビットは、開放されたチャンクが戻されるたびに毎回、
切り替えられ、両方の空きリストが、同じ長さに保たれ
ることを確実にする。
【００３５】動作が、チャンクの割振りと開放を同時に
行うことを必要とするとき、空きチャンク・リストは使
用されない。代わりに、待ち行列解除プロセスで開放さ
れたチャンクが、待ち行列に入れるプロセスで割り振ら
れるチャンクとして使用される。このようにして、チャ
ンク・メモリ・サイクルがより有効に使用される。
行うことを必要とするとき、空きチャンク・リストは使
用されない。代わりに、待ち行列解除プロセスで開放さ
れたチャンクが、待ち行列に入れるプロセスで割り振ら
れるチャンクとして使用される。このようにして、チャ
ンク・メモリ・サイクルがより有効に使用される。
【００３６】有利には、本明細書で説明するチャンク・
ベースの待ち行列構造の手法を使用することにより、処
理システム全体の最大速度よりはるかに低い速度でリン
ク・リストにアクセスすることができる。これは、デー
タ単位が、チャンク内で直線的に記憶され、ネクスト・
チャンク・ポインタ、ならびに待ち行列のヘッドおよび
テールが常に把握されていることによる。新しいネクス
ト・チャンク・ポインタを獲得するのに必要とされる時
間は、チャンクの長さによって決まる。
ベースの待ち行列構造の手法を使用することにより、処
理システム全体の最大速度よりはるかに低い速度でリン
ク・リストにアクセスすることができる。これは、デー
タ単位が、チャンク内で直線的に記憶され、ネクスト・
チャンク・ポインタ、ならびに待ち行列のヘッドおよび
テールが常に把握されていることによる。新しいネクス
ト・チャンク・ポインタを獲得するのに必要とされる時
間は、チャンクの長さによって決まる。
【００３７】図４は、図１のシステム１００の一部分の
例としてのルータ・ライン（またはポート）カード実施
形態またはスイッチ・ライン（またはポート）カード実
施形態を示している。この実施形態では、処理システム
は、少なくとも１つの集積回路４０２が実施されたライ
ン・カード４００を含む。集積回路４０２は、プロセッ
サ１０２と、待ち行列メモリ１０４と、パケット・バッ
ファ・メモリ１０６とを含む。
例としてのルータ・ライン（またはポート）カード実施
形態またはスイッチ・ライン（またはポート）カード実
施形態を示している。この実施形態では、処理システム
は、少なくとも１つの集積回路４０２が実施されたライ
ン・カード４００を含む。集積回路４０２は、プロセッ
サ１０２と、待ち行列メモリ１０４と、パケット・バッ
ファ・メモリ１０６とを含む。
【００３８】一実施形態では、集積回路４０２を使用し
てパケット処理システムに関連するトラフィック・マネ
ージャの機能を実施することができる。トラフィック・
マネージャは、一般に、他の機能もあるが、とりわけ、
バッファ管理およびパケット・スケジューリングを行
う。
てパケット処理システムに関連するトラフィック・マネ
ージャの機能を実施することができる。トラフィック・
マネージャは、一般に、他の機能もあるが、とりわけ、
バッファ管理およびパケット・スケジューリングを行
う。
【００３９】図４で示した処理システムの部分は、図示
を明確にするために相当に単純化している。ただし、処
理システムは、複数のそのようなライン・カードを含む
ルータまたはスイッチを含むのが可能であり、またライ
ン・カードのそれぞれが、複数の集積回路を含むのが可
能であることを理解されたい。
を明確にするために相当に単純化している。ただし、処
理システムは、複数のそのようなライン・カードを含む
ルータまたはスイッチを含むのが可能であり、またライ
ン・カードのそれぞれが、複数の集積回路を含むのが可
能であることを理解されたい。
【００４０】本発明の例としての実施形態を添付の図面
に関連して説明してきたが、本発明は、それらの実施形
態そのものに限定されず、本発明の範囲または趣旨を逸
脱することなく、当分野の技術者によって他の様々な変
更および改変が行われるのが可能であることを理解され
たい。
に関連して説明してきたが、本発明は、それらの実施形
態そのものに限定されず、本発明の範囲または趣旨を逸
脱することなく、当分野の技術者によって他の様々な変
更および改変が行われるのが可能であることを理解され
たい。
【図１】本発明を実施することができるパケット処理シ
ステムを示すブロック図である。
ステムを示すブロック図である。
【図２】本発明の実施形態による待ち行列メモリのチャ
ンク・ベースのリンク・リスト構造および２つの空きチ
ャンク・リストを示すブロック図である。
ンク・ベースのリンク・リスト構造および２つの空きチ
ャンク・リストを示すブロック図である。
【図３Ａ】本発明の実施形態による待ち行列メモリの空
きチャンク・リストを初期化する方法を示す流れ図であ
る。
きチャンク・リストを初期化する方法を示す流れ図であ
る。
【図３Ｂ】本発明の実施形態による待ち行列メモリにデ
ータを追加する方法を示す流れ図である。
ータを追加する方法を示す流れ図である。
【図３Ｃ】本発明の実施形態による待ち行列メモリから
データを除去し、チャンクを開放する方法を示す流れ図
である。
データを除去し、チャンクを開放する方法を示す流れ図
である。
【図４】ルータまたはスイッチのライン・カード上で実
施されたトラフィック・マネージャ集積回路の一部とし
ての本発明の待ち行列メモリの実施を示すブロック図で
ある。
施されたトラフィック・マネージャ集積回路の一部とし
ての本発明の待ち行列メモリの実施を示すブロック図で
ある。
フロントページの続き
(72)発明者 ディヴィッド イー． クルーン
アメリカ合衆国 07830 ニュージャーシ
ィ，カリフォン，マウント グローヴ ロ
ード 150
(72)発明者 ハナン ゼット． モーラー
アメリカ合衆国 78723 テキサス，オー
スチン，メイプルリーフ ドライヴ 5511
(72)発明者 ディヴィッド ピー． ソニアー
アメリカ合衆国 78750 テキサス，オー
スチン，フォックスツリー コーヴ 7103
Ｆターム(参考） 5B060 AA07 AC19
5K034 EE11 HH23 HH54 MM25
Claims (10)
- 【請求項１】 処理回路と、 前記処理回路に結合され、データ単位のリストを表す少
なくとも１つの待ち行列構造を維持するように構成可能
であり、前記待ち行列構造が、２つ以上のブロックに分
割され、前記待ち行列構造の前記ブロックの少なくとも
いくつかが、２つ以上のデータ単位を含むメモリ回路と
を含む処理システム。 - 【請求項２】 前記データ単位が、パケット・メモリの
中に記憶されたパケットに対するポインタである請求項
１に記載のシステム。 - 【請求項３】 前記待ち行列構造の前記ブロックの少な
くともいくつかが、前記待ち行列構造の次のブロックに
対するポインタを含む請求項１に記載のシステム。 - 【請求項４】 前記処理回路が、（ｉ）前記待ち行列構
造の第１のブロックをアドレス指定し、また（ｉｉ）次
のブロックを指すように前記第１のブロックの前記ネク
スト・ブロック・ポインタを設定することによって前記
待ち行列構造の前記次のブロックをアドレス指定するよ
うに構成可能である請求項３に記載のシステム。 - 【請求項５】 所与のブロックの中の前記データ単位
が、前記メモリ回路の中で連続的に位置する請求項１に
記載のシステム。 - 【請求項６】 前記待ち行列構造の可用ブロックを表す
ポインタの少なくとも１つのリストをさらに含み、前記
可用ブロック・リストが、前記待ち行列構造に関連して
維持される請求項１に記載のシステム。 - 【請求項７】 前記待ち行列構造が、トラフィック・マ
ネージャに関連する請求項１に記載のシステム。 - 【請求項８】 前記処理回路および前記メモリ回路の少
なくともどちらかが、集積回路上で実施される請求項１
に記載のシステム。 - 【請求項９】 データ処理システムにおいて使用する方
法であって、 メモリ回路の中で、データ単位のリストを表す少なくと
も１つの待ち行列構造を維持し、前記待ち行列構造が、
２つ以上のブロックに分割され、前記待ち行列構造の前
記ブロックの少なくともいくつかが、２つ以上のデータ
単位を含む方法。 - 【請求項１０】 ２つ以上のデータ単位を表す第１のデ
ータ・ブロック要素と、 前記第１のデータ・ブロック要素から分割され、やはり
２つ以上のデータ単位を表す少なくとも第２のデータ・
ブロック要素とを含み、前記第１のデータ・ブロック要
素および前記少なくとも第２のデータ・ブロック要素
が、データ単位のリストを表す待ち行列構造を累加的に
形成するデータ構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/029,680 US6754795B2 (en) | 2001-12-21 | 2001-12-21 | Methods and apparatus for forming linked list queue using chunk-based structure |
| US10/029680 | 2001-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003228515A true JP2003228515A (ja) | 2003-08-15 |
| JP2003228515A5 JP2003228515A5 (ja) | 2006-02-02 |
Family
ID=21850308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002366200A Pending JP2003228515A (ja) | 2001-12-21 | 2002-12-18 | チャンク・ベースの構造を使用してリンク・リスト待ち行列を形成するための方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6754795B2 (ja) |
| EP (1) | EP1321863A3 (ja) |
| JP (1) | JP2003228515A (ja) |
| KR (1) | KR100958507B1 (ja) |
| TW (1) | TW200305076A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009532954A (ja) * | 2006-03-31 | 2009-09-10 | クゥアルコム・インコーポレイテッド | 高速メディアアクセス制御に関するメモリ管理 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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