TW200305076A - Methods and apparatus for forming linked list queue using chunk-based structure - Google Patents

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0) 0)200305076 f、發明說明 兒月應敘明·發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 本發明關於資料處理系統’特別關於利用大塊方式結構 形成一連接列表佇列之技術。 式巾斤週知’包封處理系統之包封開關之路由器或其他型 通過路由器及/或由路由器處理之包封至少暫時在包 體：::_體内保持。典型為，保持與包封緩衝器記憶 表為連接列表佇列之記憶體資料結構。-連接列 之每—口 ♦曰不付列表’分別指出包封緩衝器記憶體中 傳統^ 置’其中儲存與每-包封相關之資料。 在包封緩衝哭γ 連、，文順序之列表儲存目前儲存 之每_= 體中與每—包封相關之指示，。列表中 憶體位二：於：列存在之記憶體中之非連續記 在操作中處理二°』2衝為、記憶體之一包封有待由路由器 與包封相關之表㈣必須存取或定址，以獲得 要獲得指示符及一勺 此，以傳統連接列表結構，在需 址。 、 匕有彳寸處理時，每次必須實施佇列定 但當與路由器或其他包 (即每秒1 〇吉位元戋更、♦ 、/』相關之處理速度增加時 列表佇列相官之J取$速±)，輪入及輸出帶寬及與維持連接 要-包封指4:將變為極重要十每次需 可構成一嚴重瓶頸。’τ j必須存取一次，佇列記憶體 (2) (2)200305076 _明說钥績氧 因此有-技術需求以解決此等問題及在f料處理系統中 -他與使用單-，非連縯連接之列表仵列相關之缺點。 主ϋι明概述 本發明提供一利用大塊方式多記憶體或區塊結構以形成 一連接列表彳宁列，以解決名 场决在貝枓處理系統中與使用傳統連 接列表佇列相關之缺點。 本fx明特性中’一處理系統包含處理電路及耦合至處 理電：之：憶體電路。記憶體電路係組態以可保持至少- 代表貧料單元之列表之佇列結構（即儲存於勺4 Μ 1 ρ儲存於包封圮憶體之 掛)：t 。該'宁列結構被區分為二或多個區塊(即大 塊），其中佇列結構之至少某此 呆二G塊包括二或多個資料單亓 。此外，彳宁列結構之至少輩 、 一 苒至/某些區塊可包括佇列結構之次— 區4 #曰示符（即次塊指示符）。 以該仔列結構言，處理電路係組態以 塊’之後’設定第一區塊之次一區 …-區 區塊，再定址佇列結構之次一區塊。曰丁…曰出次- 優異地，因固定區塊中之資料單元係連續 (但母-區塊不必要如此)，處理電 中 效定址該區塊中之每次 、止區塊以便有 兄甲之母一貧料單元。此 封指示符，每次必須獲得指示符及包封有待為包 結構不須存取，如傳統仔列結構一二…宁列 列結構僅需在需要次-區塊之指示符明之仔 以設定現在區塊之次—區塊指示符 /舉係 。此-件列存取技術有效降低帶寬及存二而達成 十取寺付時間需求， 200305076 ⑺ 發明說明續裏· 亦可防止佇列記憶體變成處理作業之瓶頸。 本發明之另一特性中，維一 塊列表）之可用» 代表知列結構（自由區 之列表在二 Γ付之—列表。以此方心可用區塊 佇列蛀掸必Α 、σ冓守予以苓考，及在自 行歹！、、、D構移除資料及/或釋 射，^4|fs w放紅塊η以更新。在—實施 、#广 用：獨立可用之區塊列表以增加速度，以該 速度’0m構之可用區塊被辨認及存取。 在一說明實施例中’本發明佇紝 、、、口構可與一路由器或包 封之其他型式之通信量管理 #序相關。此外，用以維持及 存取新賴區塊處理電路及 實施。 私路可以―以個積體電路 以下之詳細說明及所 本發明此等目的，特性及優點可 附圖式共讀後當可明顯，其中： 週^式簡單説明 圖1為一方塊圖 理糸統； 5兄明可實施本發明之處理系統之包封處 圖2為—方塊圖，說明本發明—實施例之大塊方式之連接 列表結構及二自由大塊式佇列記憶體； 圖3A為-流程圖，說明開始本發明實施例之仔列記憶體 之啟動自由大塊式列表之方法； 圖3B為一流程圖，說明本發明實施例增加資料至佇 憶體之方法； 圖3C為一流程圖’說明本發明一實施例自一仔列記憶體 移除資料及釋放一區塊之方法；及 (4) (4)200305076

圖4為一方塊圖，說明本發明之佇列記憶體之實施作為— 裝在路由器或開關之線卡之通信量管理程序積體電路之t 1隹實施例之詳細說明

本發明將以範例包封處理系統予以說明。應瞭解，本發 明可應用於任何資料處理系統，”，如能避免與傳統‘ 接列表佇列相關之記憶體帶寬及等待時間則甚為理想Y 此外，本發明之技術可應用於任何需要連接列表結構之 應用中，或以下二條件存在之應用中⑴存取儲存於連接列 表之記憶體之等待時間較追蹤連接列表所需時間為長；⑴) 車父佳能節省每攔儲存連接列表之空間。 此外，本發明可應用於必須保持佇列及獲得區塊式或大 塊基方法之任何情況。例如，本發明之技術可應用於軟體 實施，其新穎之區塊技術可獲得追蹤連接列表所需之快取 遺失為最小。此外，本發明之技術因不需要每一連接列表 攔而可提供大幅記憶體之節省。 應瞭解此處所用之’’處理器"一詞可用微處理器，中央處 理單元（CPU)，數位信號處理器（DSP)，指定應用積體電路 (ASIC)，或其他型式資料處理裝置或處理電路及此等裝置 或電路之一部分及組合實施。 本發明在一說明性實施例中，以運用區塊式或大塊式連 接列表佇列結構，及配合雙可用區塊列表（自由大塊列表） 以追蹤連接列表佇列結構，以消除或至少降低由使用單一 ’連續連接列表佇列結構引起之缺點。在其他優點中，本 (5)200305076 發明說钥繽翼 需求，並 發明大幅降低帶寬及佇列記憶體之存取等待時間 可防止佇列記憶體變為處理系統之瓶頸。

圖1顯示包封處理系統100，本發明在其中實施。該系 ⑽包含處理器1〇2, 一佇列記憶體1〇4，及一包封緩衝：憶 體106。該處理器102係組態以提供一介面於包否及其他^ 封貢料自其接收之網路1〇8及一控制包封交換之開關纖唯 no之間。網路可為但不限於同步轉移模式（atm)網路或同 步光學網路（SONET)。處5里器1〇2，<宁歹"己憶體t 〇4及包封 記憶體106可以一或多個積體電路安裝在一線或路由器或 開關之端口卡。以此構型，開關纖維11〇一般認為係路由器 或開關之一部分。 ％ 應瞭解，圖1所示之系統元件特殊安排僅係說明性質。如 前所述，本發明可以任何型式之包封處理器實施，不限於 任何特殊包封處理應用。 圖2顯示依據本發明實施例之佇列記憶體的大區塊式連 接列表結構200及二個自由大區塊列表2〇2及204。應瞭解， 大區塊式連接列表結構2 0 0及二個自由大區塊列表2 〇 2及 204可位於及在處理器102(圖1)控制下實施於佇列記憶體 〗〇4(圖1)。大區塊式連接列表結構2〇〇及二個自由大區塊列 表202及204可與包封缓衝器記憶體1〇6(圖1 )相關使用。 如圖示，連接列表彳宁列結構2 0 0優異地被區分為多個記憶 大組塊或區塊，以區塊1，區塊2....，區塊Ν表示，其中Ν 為一整數等於佇列記憶體設計支援之區塊數目。每一區塊 包含目前儲存在包封緩衝器記憶體之包封或協定資料單元 -10 - (6) 200305076

\ )之礼不符（PTRs)。如所週知，指示符指出一已知包 、a $、、爰衝為冗憶體位置（即包封緩衝器記憶體1 〇6)。此 丁歹丨'、、σ構之每一區塊包含一指示符以指出佇列結構之 一 二 此指示符稱為次區塊指示符（NXT CHK PTH)。 其他資料單元型式可儲存於佇列結構200。 士口 圖 2 戶"T：r j— /、’母一區塊由連續記憶體位置組成，其中儲存 人口匕封相關之指示符及次一指示符。當然，區塊尺寸可 大可】、，視應用而定。因此，區塊i包含？1)1^卜8之指示符 们人區塊之指示符，即區塊2 ;區塊2包含9_16 之扣不符，加一個次區塊指示符，即區塊3 ;餘類推。 t可在/宁列結構200上執行之二不同作業包括累加一包封 2不付至佇列結構（入列作業）及自佇列結構移除包封指示 符（出列作業）。如典型例子，資料係自佇列之頭部（或開始 處）私除及累加件列在仵列結構之尾部（或末端）。當資料加 入或移除時，為了追蹤佇列結構目前之頭部及尾部，一頭 部PDU指示符位置與尾部pDU指示符位置保持在—起。、 如圖2所不，假定出列作業前已經發生，故區塊丨之1至7 之PDUs指示符已自佇列結構2〇〇移除。因此’區塊1中之 PDU 8之指不符位置代表仵列之目前頭部。同理，^ 之指不符I置代表仵列之尾部。仔列結構2〇〇中戶斤彳記憶體 位置或各欄在PDU 42 PTR後為空的，但結構中次一 指示符除外。 一區塊之 以佇列結構200而言，處理器1〇2可定址或存取佇列咭構 之區塊1。之後，設定區塊丨次一區塊指示符 伯弋區塊2 200305076 w I縈明說_繽賣· 疋址彳丁列結構之區塊2。當然，區塊2以外之區塊必要時 ’在區塊1之後可予存取。 —相當明顯，佇列結構200較其他傳統佇列結構之優點為， 每區塊係由連績記憶體位置組成，即，一線性位址範圍 。因此為存取PDUs 1至8，佇列結構僅存取一次，即存取區 塊1。以區塊1及已知其何處開始，處理器暸解pDUs !至8 指示符在佇列記憶體之連續線性位址範圍之位置。因此， 佇列結構不需為每一 PDU存取，反之，僅存取每一區塊。 圖2亦顯示自由區塊列表2〇2，2〇4。如上所述，此等列表 亦可儲存於及保持於（根據處理器1〇2)記憶體佇列記憶體 1 04中及佇列§己憶體200中。自由區塊列表用以先後增加速 度，以此速度，佇列結構200之可用區塊被識別及存取。 應暸解，圖2僅說明一佇列結構2〇〇，佇列結構ι〇4可包括 多個此種佇列結構，所有結構均在控制器i 〇2之控制下。本 發明之此一佇列結構不需僅儲存指示符以供儲存於包封緩 衝器記憶體之包封用，尚可儲存其他型式資料單元。精於 此技藝者當瞭解可實施本發明之佇列結構之其他應用。 芩考圖3 A，3 B，3 C，根據本發明大塊方式結構及自由區 塊列表實施方法，將於以下說明。 圖3 A顯示本發明一實施例之佇列結構之自行啟動自由區 塊列表（圖2之列表202及204)方法。此方法為佇列結構（即佇 列結構200)本身如何自動啟動。如上所述，需要一或多個 自由區塊以找出儲存於佇列中之新資料單元。在為有铲入 列之資料取自由區塊時，本發明較佳將自由區塊區分為二 •12- (8) 200305076

Q別歹j表以完成"開關"或串聯技術(列表間交替 、， 鑑定第—列表’之後第二列 ^'先 類推。 Α便冉“弟-列表，餘 此等列表利用線性方式佇列記憶體首 3〇2)。當自别本$丨、去 自仃啟動（步·辱! 區塊自“. 一程式化最大記憶體深度時，任何脊 、居㈣ ^塊列表分配。二自由區塊列表之頭部指示符 被保持（步驟304)。此等頭部指示符 、付

(即處理器师目關之寄存”。持在與控制處理器 法圖=顯示累加資料至本發明_實施例之μ記憶體之方 -位：P〇U被入列’指定-包封緩衝器記憶體中其記憶 1 指示符及自一自由區塊列表定址（步驟川）。PDU 。曰疋付於是儲存在-指定區塊之第_線性位址（步驟⑴) 歹J之久一貝料單兀分別指定至區塊中次一線性位址直 到區塊已滿（步驟3 14)。此時，分配另一自纟區塊（自一或二

自由區塊列表)，自第一區塊之次一區塊指示符設定以指出 從立自由列表分配(步驟316)之新區塊。-次-區塊指示符與 頭部及尾部指示符為仔列儲存。此可提供足夠時間以使連 接列表在隨後之出列作業時被追蹤。 。圖j C頌不本發明一實施例自佇列記憶體移出資料及釋放 區塊之方法。區塊之釋放在區塊之最後資料單元移除或出 歹J饫钱生。在此作業中，釋放區塊之次一區塊指示符予以 °又疋’以指出自由區塊列表之目前頭部（因在切換作業中使 用之次一自由區塊列表），及一指示符以指出將變為自由列 表之新頭部之釋放區塊（步驟320)。 -13 - 200305076 繫明說_繽買 如自由列表已空，釋放之區塊之攻—「 區塊指示符被設定 ，以指出其本身及變為自由列表之頭部 、 v‘ 〇22)。此舉完 成以指出此區塊代表列表用光之情讶夕 目由列表之末端。

出列作業因此建立自由區塊列表，亦__ A 丌頭不自行啟動如何發 生°狀態位元經常保持以指出區塊應返一一 Αϊ ϋ 一 一自由區塊 歹J表。此位元在每次釋放區塊返回時觸發一次以保镫一自 由列表為相同長度。 當作業需 列表。反之 配之區塊。 要同時分配及釋放-區塊時，不使用自由區塊 ’出列作業釋放之區塊用以作為由入列程序分 因此’區塊記憶體週期可更有效利用。 優異地，如使用區塊式佇列結構方法，連接列表可較全 處理系統之最大速率為低之較低速率存取。此係由—項事 實，即資料單元以線性儲存於區塊内，及次一區塊指示符 持續追蹤佇列之頭部及尾部。獲得次一新區塊指示^之二 需時間由區塊長度決定。 圖4顯示圖1之系統100之路由器或交換線（或埠）卡實施例 之一例。此實施例中，處理系統包括一線卡4〇〇，其具有至 少建於其上之積體電路402。積體電路4〇2包含處理器1〇2 ’仔列記憶體1 04及包封緩衝器記憶體1 〇6。 在一實施例中’積體電路402可用以實施與包封處理系統 相關之通信量管理功能。通信量管理在許多功能中實施緩 衝器管理及包封時程功能。 圖4顯不處理系統之一部分已大簡化以利說明。應瞭解列 糸統可包含路由器或開關，其包含多個線卡，每一線卡可 -14 - 200305076 發明.說δ月繽頁 (10) 包括多個積體電路。 應暸解， 可由精於 本發明已以說明實施例及參考圖式敘述如上， 本發明不受限於此等實施例，不同之改變及修改 此技藝人士實施而不致有悖本發明之精神與範圍 圖式代表符號說明 100 系統 102 處理器 104 佇列結構 106 包封緩衝器記憶體 108 網路 110 開關纖維 200 連接列表結構 202 自由區塊列表 204 自由區塊列表

Claims (1)

1. 200305076 拾、申請專利範圍 1. 一種處理系統，包含： 處理電路；及 記憶體電路，其耦合至處理電路記憶體電路，該記憶 體電路係組態以保持至少一代表資料單元之佇列結構 ’該彳宁列結構被區分為二或多區塊[宁列結構之至少某 區塊包括二或多個資料單元。 2. 如申請專利範圍第1項之系統，其中該資料單元為儲存 在一包封記憶體中之包封指示符。 3. 如申請專利範圍第1項之系統，其中該佇列結構裝之至 少某區塊包括佇列結構次一區塊之指示符。 4. 如申請專利範圍第3項之系統，其中該處理電路係組態 以（1)定址佇列結構之第一區塊；及（π)以設定第一區塊 之次一區塊指示符以指出次一區塊，以定址仵列結構之 次一區塊。 5. 如申請專利範圍第1項之系統，其中在已知區塊中之資 料單元連續位於記憶體電路中。 6. 如申請專利範圍第1項之系統，進一步包含至少一代表 佇列結構之可用區塊指示符之一列表，可用區塊列表係 維持以與彳宁列結構相關。 7. 如申請專利範圍第1項之系統，其中該彳宁列結構係與通 信量管理器有關。 8. 如申請專利範圍第1項之系統，其中至少一處理電路及 記憶體電路係實施在積體電路上。 200305076 9. 一種使用於資料處理系統之一種方法，該方法包含下列 步驟： 在記憶體中保持至少一代表資料單元列表之佇列結構 ，佇列結構被區分為二或多個區塊，至少佇列結構之某 區塊包括二或多個資料單元。 10. —種資料結構，包含： 代表二或多資料單元之第一資料區塊元件；及 至少一第二資料區塊元件，自第一資料區塊元件區分 ，亦代表二或多資料單元； 其中第一資料區塊元件及至少第二資料區塊元件自代 表資料單元列表之彳宁列結構累積而來。