JP2003197752A - 半導体装置、半導体ウェハ及び半導体装置の製造方法 - Google Patents
半導体装置、半導体ウェハ及び半導体装置の製造方法Info
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- JP2003197752A JP2003197752A JP2001392398A JP2001392398A JP2003197752A JP 2003197752 A JP2003197752 A JP 2003197752A JP 2001392398 A JP2001392398 A JP 2001392398A JP 2001392398 A JP2001392398 A JP 2001392398A JP 2003197752 A JP2003197752 A JP 2003197752A
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Abstract
(57)【要約】
【課題】 製品チップの製造時においてもその製造プロ
セスによる素子特性のウェハ面内分布あるいはバラツキ
を解析するために十分な個数且つ均一サンプリング間隔
を実現することができる特性モニタ部を有する半導体装
置及び半導体ウェハを提供する。 【解決手段】 チップ１０の有効チップ領域内に、Ｘ辺
7a，7bに平行な直線上にNx個の第１特性モニタ部１２を
ピッチpxで配置し、Ｙ辺6a，6bに平行な直線上にNy個の
第２特性モニタ部１４をピッチpyで配置する。また、半
導体ウェハ１上のチップ１０のＸ方向及びＹ方向の配列
ピッチをそれぞれLx，Lyとすると、Nx×px＝Lx、Ny×py
＝Lyとなっている。
セスによる素子特性のウェハ面内分布あるいはバラツキ
を解析するために十分な個数且つ均一サンプリング間隔
を実現することができる特性モニタ部を有する半導体装
置及び半導体ウェハを提供する。 【解決手段】 チップ１０の有効チップ領域内に、Ｘ辺
7a，7bに平行な直線上にNx個の第１特性モニタ部１２を
ピッチpxで配置し、Ｙ辺6a，6bに平行な直線上にNy個の
第２特性モニタ部１４をピッチpyで配置する。また、半
導体ウェハ１上のチップ１０のＸ方向及びＹ方向の配列
ピッチをそれぞれLx，Lyとすると、Nx×px＝Lx、Ny×py
＝Lyとなっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体ウェハに関し、特に、トランジスタ特性，論理ゲー
ト伝搬遅延時間，配線容量・配線抵抗等の各種特性値を
測定し、ウェハ面内における分布やバラツキを把握する
特性モニタ部を有する半導体装置及び半導体ウェハに関
する。
導体ウェハに関し、特に、トランジスタ特性，論理ゲー
ト伝搬遅延時間，配線容量・配線抵抗等の各種特性値を
測定し、ウェハ面内における分布やバラツキを把握する
特性モニタ部を有する半導体装置及び半導体ウェハに関
する。
【０００２】
【従来の技術】集積回路（以下、ＬＳＩとする）等の半
導体装置の性能は、集積されるトランジスタ、配線等の
構成要素の物理的・電気的特性の良否により左右され
る。これら特性は製造プロセスの各工程における物理的
・化学的処理の結果であり、これら処理はウェハの全面
に渡って完全に均一にはなり得ない。原因は、温度勾
配、ウェハ中心部と周辺部間での露光特性差等である。
結果としてＬＳＩの構成要素の特性値は、ウェハ面内に
おける分布あるいはバラツキを持つこととなる。通常製
造プロセスの各工程の管理・制御こよって、このような
分布あるいはバラツキが、ＬＳＩの目標性能を実現する
ための規格範囲内に収められている。しかしながら様々
の要因により、分布やバラツキが規格範囲を逸脱するこ
とを完全には避けることはできず、そのような場合には
原因となる工程を特定することが必要となる。構成要素
の特性値のウェハ面内分布あるいはバラツキ自身が、そ
の原因工程を特定するための重要な情報となる。
導体装置の性能は、集積されるトランジスタ、配線等の
構成要素の物理的・電気的特性の良否により左右され
る。これら特性は製造プロセスの各工程における物理的
・化学的処理の結果であり、これら処理はウェハの全面
に渡って完全に均一にはなり得ない。原因は、温度勾
配、ウェハ中心部と周辺部間での露光特性差等である。
結果としてＬＳＩの構成要素の特性値は、ウェハ面内に
おける分布あるいはバラツキを持つこととなる。通常製
造プロセスの各工程の管理・制御こよって、このような
分布あるいはバラツキが、ＬＳＩの目標性能を実現する
ための規格範囲内に収められている。しかしながら様々
の要因により、分布やバラツキが規格範囲を逸脱するこ
とを完全には避けることはできず、そのような場合には
原因となる工程を特定することが必要となる。構成要素
の特性値のウェハ面内分布あるいはバラツキ自身が、そ
の原因工程を特定するための重要な情報となる。
【０００３】従来、このような特性値のウェハ面内分布
あるいはバラツキを解析するための手法として画像処理
のようにフーリエ解析やウェーブレット解析を適用した
手法が報告されている。例えば「１９９７年２月、アイ
・イー・イー・イー・トランザクションズ・オン・セミ
コンダクター・マニュファクチャリング、第10巻、ナン
バー１（IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFAC
TURING, VOL.10, NO.1, FEBRUARY 1997 ）」の２４頁か
ら４０頁に報告されている。
あるいはバラツキを解析するための手法として画像処理
のようにフーリエ解析やウェーブレット解析を適用した
手法が報告されている。例えば「１９９７年２月、アイ
・イー・イー・イー・トランザクションズ・オン・セミ
コンダクター・マニュファクチャリング、第10巻、ナン
バー１（IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFAC
TURING, VOL.10, NO.1, FEBRUARY 1997 ）」の２４頁か
ら４０頁に報告されている。
【０００４】このような手法では、空間周波数の低周波
成分をウェハ全面に渡った特性値の分布の傾向として捉
らえ、一方高周波成分を、個々の素子の特性値がランダ
ムにばらつく成分、信号処理で言うところのホワイトノ
イズに相当する成分として捉らえる。低周波成分が示す
分布から、それを生じさせている製造プロセスの原因工
程を推定することが可能となる。
成分をウェハ全面に渡った特性値の分布の傾向として捉
らえ、一方高周波成分を、個々の素子の特性値がランダ
ムにばらつく成分、信号処理で言うところのホワイトノ
イズに相当する成分として捉らえる。低周波成分が示す
分布から、それを生じさせている製造プロセスの原因工
程を推定することが可能となる。
【０００５】
【発明が解決しようとする課題】上記のような手法で
は、ウェハ面内に均一に素子が配置されていることを前
提とする。これは画像処理における画像が、一定のサン
プリング間隔でサンプリングされた画素値が要素となっ
ている２次元配列として構成されたものであることに相
当する。少なくとも水平方向、垂直方向のそれぞれにお
いて素子が等間隔に配置されていることが必要である。
は、ウェハ面内に均一に素子が配置されていることを前
提とする。これは画像処理における画像が、一定のサン
プリング間隔でサンプリングされた画素値が要素となっ
ている２次元配列として構成されたものであることに相
当する。少なくとも水平方向、垂直方向のそれぞれにお
いて素子が等間隔に配置されていることが必要である。
【０００６】このようなウェハは、製造プロセス開発時
において専用チップとして作成し、製造プロセスライン
に投入することは可能であるが、製品量産時においては
コスト面・管理面等の点で投入することは困難となる。
上記参考文献においても専用チップを作成して必要なデ
ータを取得している。
において専用チップとして作成し、製造プロセスライン
に投入することは可能であるが、製品量産時においては
コスト面・管理面等の点で投入することは困難となる。
上記参考文献においても専用チップを作成して必要なデ
ータを取得している。
【０００７】しかし、近年のプロセス微細化・多層化に
伴うマスク製造コストの増大は著しく、このようなウェ
ハ面内分布あるいはバラツキ取得用チップのマスクを、
プロセス開発に必要な他のテスト素子群用マスクとは別
に作成することは、製造プロセス開発時においてさえ
も、実施し難くなってきている。
伴うマスク製造コストの増大は著しく、このようなウェ
ハ面内分布あるいはバラツキ取得用チップのマスクを、
プロセス開発に必要な他のテスト素子群用マスクとは別
に作成することは、製造プロセス開発時においてさえ
も、実施し難くなってきている。
【０００８】チップ内に若干数のテスト用トランジスタ
等を搭載することは、従来から製品チップにおいても行
われているが、上記に述べた画像処理を応用した手法に
とっては、単位面積当たりのデータ数すなわちデータ密
度が小さいという点で不十分である。チップ内のある領
域に限れば、ある程度多数の素子を配置することは可能
であるが、ウェハ全体から見ると、サンプリング間隔が
均一でないことに相当する。
等を搭載することは、従来から製品チップにおいても行
われているが、上記に述べた画像処理を応用した手法に
とっては、単位面積当たりのデータ数すなわちデータ密
度が小さいという点で不十分である。チップ内のある領
域に限れば、ある程度多数の素子を配置することは可能
であるが、ウェハ全体から見ると、サンプリング間隔が
均一でないことに相当する。
【０００９】本発明の主な目的は、製品チップの製造時
においてもその製造プロセスによる素子特性のウェハ面
内分布あるいはバラツキを解析するために十分な個数且
つ均一サンプリング間隔を実現することができる特性モ
ニタ部を有する半導体装置及び半導体ウェハを提供する
ことにある。
においてもその製造プロセスによる素子特性のウェハ面
内分布あるいはバラツキを解析するために十分な個数且
つ均一サンプリング間隔を実現することができる特性モ
ニタ部を有する半導体装置及び半導体ウェハを提供する
ことにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、所望の機能回路を作り込ま
れた半導体チップが所定の切断領域を介してマトリック
ス状に配列されたウェハ状態のときの前記配列の第１の
方向をＸ方向とし、該Ｘ方向と直交する第２の方向をＹ
方向とすると共に、前記ウェハ状態の前記チップのＸ方
向及びＹ方向の配列の単位ピッチをそれぞれLx，Lyとし
たとき、前記チップは、当該チップの所定位置の前記Ｘ
方向に平行な直線上に等間隔px（但し、pxとLxは同じ長
さの単位とする）で配置された全て同一のNx個（但し、
Nxは正の整数）の第１特性モニタ部を備え、当該チップ
の所定位置の前記Ｙ方向に平行な直線上に等間隔py（但
し、pyとLyは同じ長さの単位とする）で配置された全て
同一のNy個（但し、Nyは正の整数）の第２特性モニタ部
を備え、更に、Lx＝Nx×px、Ly＝Ny×py、を満足する前
記チップを含むことを特徴とする。このとき、前記第１
特性モニタ部と前記第２特性モニタ部を同一構成として
もよい。
め、本発明の半導体装置は、所望の機能回路を作り込ま
れた半導体チップが所定の切断領域を介してマトリック
ス状に配列されたウェハ状態のときの前記配列の第１の
方向をＸ方向とし、該Ｘ方向と直交する第２の方向をＹ
方向とすると共に、前記ウェハ状態の前記チップのＸ方
向及びＹ方向の配列の単位ピッチをそれぞれLx，Lyとし
たとき、前記チップは、当該チップの所定位置の前記Ｘ
方向に平行な直線上に等間隔px（但し、pxとLxは同じ長
さの単位とする）で配置された全て同一のNx個（但し、
Nxは正の整数）の第１特性モニタ部を備え、当該チップ
の所定位置の前記Ｙ方向に平行な直線上に等間隔py（但
し、pyとLyは同じ長さの単位とする）で配置された全て
同一のNy個（但し、Nyは正の整数）の第２特性モニタ部
を備え、更に、Lx＝Nx×px、Ly＝Ny×py、を満足する前
記チップを含むことを特徴とする。このとき、前記第１
特性モニタ部と前記第２特性モニタ部を同一構成として
もよい。
【００１１】また、前記第１及び第２特性モニタ部を、
いずれもｎチャンネル型電界効果トランジスタ、ｐチャ
ンネル型電界効果トランジスタ、論理ゲート伝搬遅延時
間測定回路、あるいは抵抗素子や容量素子を含む配線素
子とすることができる。
いずれもｎチャンネル型電界効果トランジスタ、ｐチャ
ンネル型電界効果トランジスタ、論理ゲート伝搬遅延時
間測定回路、あるいは抵抗素子や容量素子を含む配線素
子とすることができる。
【００１２】また、本発明の半導体ウェハは、所望の機
能回路を作り込まれた半導体チップが所定の切断領域を
介してマトリックス状に配列され、前記配列の第１の方
向をＸ方向とし、該Ｘ方向と直交する第２の方向をＹ方
向として、前記チップの前記Ｘ方向及び前記Ｙ方向の配
列の単位ピッチをそれぞれLx，Lyとしたとき、前記Ｘ方
向及び前記Ｙ方向の配置ピッチがそれぞれpx、Lyで前記
Ｘ方向に平行なＸ方向切断領域上にマトリックス状に配
置された第１特性モニタ部と、前記Ｘ方向及び前記Ｙ方
向の配置ピッチがそれぞれLx、pyで前記Ｙ方向に平行な
Ｙ方向切断領域上にマトリックス状に配置された第２特
性モニタ部と、を備え、且つ前記第１特性モニタ部の前
記Ｘ方向の単位ピッチLx当たりの配置個数をNx個（但
し、Nxは正の整数）、前記前記第２特性モニタ部のＹ方
向の単位ピッチLy当たりの配置個数をNy個（但し、Nyは
正の整数）としたとき、Lx＝Nx×px、Ly＝Ny×py、を満
足することを特徴とする。
能回路を作り込まれた半導体チップが所定の切断領域を
介してマトリックス状に配列され、前記配列の第１の方
向をＸ方向とし、該Ｘ方向と直交する第２の方向をＹ方
向として、前記チップの前記Ｘ方向及び前記Ｙ方向の配
列の単位ピッチをそれぞれLx，Lyとしたとき、前記Ｘ方
向及び前記Ｙ方向の配置ピッチがそれぞれpx、Lyで前記
Ｘ方向に平行なＸ方向切断領域上にマトリックス状に配
置された第１特性モニタ部と、前記Ｘ方向及び前記Ｙ方
向の配置ピッチがそれぞれLx、pyで前記Ｙ方向に平行な
Ｙ方向切断領域上にマトリックス状に配置された第２特
性モニタ部と、を備え、且つ前記第１特性モニタ部の前
記Ｘ方向の単位ピッチLx当たりの配置個数をNx個（但
し、Nxは正の整数）、前記前記第２特性モニタ部のＹ方
向の単位ピッチLy当たりの配置個数をNy個（但し、Nyは
正の整数）としたとき、Lx＝Nx×px、Ly＝Ny×py、を満
足することを特徴とする。
【００１３】また、本発明の他の半導体ウェハは、所望
の機能回路を作り込まれた半導体チップが所定の切断領
域を介してマトリックス状に配列され、前記配列の第１
の方向をＸ方向とし、該Ｘ方向と直交する第２の方向を
Ｙ方向として、前記チップの前記Ｘ方向及び前記Ｙ方向
の配列ピッチをそれぞれLx，Lyとしたとき、前記Ｘ方向
及び前記Ｙ方向の配置ピッチがそれぞれpx、Lyで前記Ｘ
方向に平行なＸ方向切断領域上にマトリックス状に配置
された第１特性モニタ部と、前記チップ上の所定位置の
前記Ｙ方向に平行な直線上に等間隔pyで配置された前記
チップ当たりNy個（但し、Nyは正の整数）の全て同一の
第２特性モニタ部を備え、且つ前記第１特性モニタ部の
前記Ｘ方向の単位ピッチLx当たりの配置個数をNx個（但
し、Nxは正の整数）としたとき、Lx＝Nx×px、Ly＝Ny×
py、を満足することを特徴とする。
の機能回路を作り込まれた半導体チップが所定の切断領
域を介してマトリックス状に配列され、前記配列の第１
の方向をＸ方向とし、該Ｘ方向と直交する第２の方向を
Ｙ方向として、前記チップの前記Ｘ方向及び前記Ｙ方向
の配列ピッチをそれぞれLx，Lyとしたとき、前記Ｘ方向
及び前記Ｙ方向の配置ピッチがそれぞれpx、Lyで前記Ｘ
方向に平行なＸ方向切断領域上にマトリックス状に配置
された第１特性モニタ部と、前記チップ上の所定位置の
前記Ｙ方向に平行な直線上に等間隔pyで配置された前記
チップ当たりNy個（但し、Nyは正の整数）の全て同一の
第２特性モニタ部を備え、且つ前記第１特性モニタ部の
前記Ｘ方向の単位ピッチLx当たりの配置個数をNx個（但
し、Nxは正の整数）としたとき、Lx＝Nx×px、Ly＝Ny×
py、を満足することを特徴とする。
【００１４】また、本発明の更に他の半導体ウェハは、
所望の機能回路を作り込まれた半導体チップが所定の切
断領域を介してマトリックス状に配列され、前記配列の
第１の方向をＸ方向とし、該Ｘ方向と直交する第２の方
向をＹ方向として、前記チップの前記Ｘ方向及び前記Ｙ
方向の配列ピッチをそれぞれLx，Lyとしたとき、前記チ
ップ上の所定位置の前記Ｘ方向に平行な直線上に等間隔
pxで配置された前記チップ当たりNx個（但し、Nxは正の
整数）の全て同一の第１特性モニタ部と、前記Ｘ方向及
び前記Ｙ方向の配置ピッチがそれぞれLx、pyで前記Ｙ方
向に平行なＹ方向切断領域上にマトリックス状に配置さ
れた第２特性モニタ部を備え、且つ前記第２特性モニタ
部の前記Ｙ方向の単位ピッチLy当たりの配置個数をNy個
（但し、Nyは正の整数）としたとき、Lx＝Nx×px、Ly＝
Ny×py、を満足することを特徴とする。
所望の機能回路を作り込まれた半導体チップが所定の切
断領域を介してマトリックス状に配列され、前記配列の
第１の方向をＸ方向とし、該Ｘ方向と直交する第２の方
向をＹ方向として、前記チップの前記Ｘ方向及び前記Ｙ
方向の配列ピッチをそれぞれLx，Lyとしたとき、前記チ
ップ上の所定位置の前記Ｘ方向に平行な直線上に等間隔
pxで配置された前記チップ当たりNx個（但し、Nxは正の
整数）の全て同一の第１特性モニタ部と、前記Ｘ方向及
び前記Ｙ方向の配置ピッチがそれぞれLx、pyで前記Ｙ方
向に平行なＹ方向切断領域上にマトリックス状に配置さ
れた第２特性モニタ部を備え、且つ前記第２特性モニタ
部の前記Ｙ方向の単位ピッチLy当たりの配置個数をNy個
（但し、Nyは正の整数）としたとき、Lx＝Nx×px、Ly＝
Ny×py、を満足することを特徴とする。
【００１５】また上記各半導体ウェハにおいて、前記第
１特性モニタ部と前記第２特性モニタ部を同一構成とす
ることができる。
１特性モニタ部と前記第２特性モニタ部を同一構成とす
ることができる。
【００１６】また、前記第１及び第２特性モニタ部を、
いずれもｎチャンネル型電界効果トランジスタ、ｐチャ
ンネル型電界効果トランジスタ、論理ゲート伝搬遅延時
間測定回路、あるいは抵抗素子や容量素子を含む配線素
子とすることができる。
いずれもｎチャンネル型電界効果トランジスタ、ｐチャ
ンネル型電界効果トランジスタ、論理ゲート伝搬遅延時
間測定回路、あるいは抵抗素子や容量素子を含む配線素
子とすることができる。
【００１７】また、前記第１特性モニタ部及び前記第２
特性モニタ部は全て前記Ｘ方向切断領域と前記Ｙ方向切
断領域の交差部を除く位置に配置してもよい。
特性モニタ部は全て前記Ｘ方向切断領域と前記Ｙ方向切
断領域の交差部を除く位置に配置してもよい。
【００１８】また、本発明の半導体装置の製造方法は、
所望の機能回路を作り込まれた半導体チップが所定の切
断領域を介してマトリックス状に配列されると共に第１
及び第２特性モニタ部を有する半導体ウェハを形成する
ステップを含み、前記配列の第１の方向をＸ方向とし、
該Ｘ方向と直交する第２の方向をＹ方向として、前記チ
ップの前記Ｘ方向及び前記Ｙ方向の配列の単位ピッチを
それぞれLx，Lyとしたとき、前記第１特性モニタ部は、
前記Ｘ方向及び前記Ｙ方向の配置ピッチがそれぞれpx、
Lyで前記Ｘ方向に平行な直線上にマトリックス状に配置
され、前記第２特性モニタ部は、前記Ｘ方向及び前記Ｙ
方向の配置ピッチがそれぞれLx、pyで前記Ｙ方向に平行
な直線上にマトリックス状に配置され、且つ前記第１特
性モニタ部の前記Ｘ方向の単位ピッチLx当たりの配置個
数をNx個（但し、Nxは正の整数）、前記前記第２特性モ
ニタ部のＹ方向の単位ピッチLy当たりの配置個数をNy個
（但し、Nyは正の整数）としたとき、Lx＝Nx×px、Ly＝
Ny×py、を満足することを特徴とする。
所望の機能回路を作り込まれた半導体チップが所定の切
断領域を介してマトリックス状に配列されると共に第１
及び第２特性モニタ部を有する半導体ウェハを形成する
ステップを含み、前記配列の第１の方向をＸ方向とし、
該Ｘ方向と直交する第２の方向をＹ方向として、前記チ
ップの前記Ｘ方向及び前記Ｙ方向の配列の単位ピッチを
それぞれLx，Lyとしたとき、前記第１特性モニタ部は、
前記Ｘ方向及び前記Ｙ方向の配置ピッチがそれぞれpx、
Lyで前記Ｘ方向に平行な直線上にマトリックス状に配置
され、前記第２特性モニタ部は、前記Ｘ方向及び前記Ｙ
方向の配置ピッチがそれぞれLx、pyで前記Ｙ方向に平行
な直線上にマトリックス状に配置され、且つ前記第１特
性モニタ部の前記Ｘ方向の単位ピッチLx当たりの配置個
数をNx個（但し、Nxは正の整数）、前記前記第２特性モ
ニタ部のＹ方向の単位ピッチLy当たりの配置個数をNy個
（但し、Nyは正の整数）としたとき、Lx＝Nx×px、Ly＝
Ny×py、を満足することを特徴とする。
【００１９】
【発明の実施の形態】本発明の上記の目的、特徴及び利
点を明確にすべく、以下添付した図面を参照しながら、
本発明の実施の形態につき詳細に説明する。尚、以下の
説明において、ピッチ，間隔，距離，幅，長さ等の単位
は全て共通（ここでは、μｍ単位）とする。
点を明確にすべく、以下添付した図面を参照しながら、
本発明の実施の形態につき詳細に説明する。尚、以下の
説明において、ピッチ，間隔，距離，幅，長さ等の単位
は全て共通（ここでは、μｍ単位）とする。
【００２０】図１は、本発明の第１の実施形態の半導体
装置を説明するための図で、特性モニタ部の配置の一例
を示すチップの模式的な平面図である。また、図２はこ
のチップが個別に分離される前の半導体ウェハ上にマト
リックス状に配列されている状態を模式的に示す平面図
であり、図１は図２のＡ部の拡大図である。以下、図
１，２を参照して説明する。
装置を説明するための図で、特性モニタ部の配置の一例
を示すチップの模式的な平面図である。また、図２はこ
のチップが個別に分離される前の半導体ウェハ上にマト
リックス状に配列されている状態を模式的に示す平面図
であり、図１は図２のＡ部の拡大図である。以下、図
１，２を参照して説明する。
【００２１】本実施形態の半導体装置が含むチップ１０
は、Ｘ方向の辺（以下、単にＸ辺とする）7a，7bに平行
な直線上に一定の間隔pxで配置されたNx個の第１特性モ
ニタ部１２と、Ｙ方向の辺（以下、単にＹ辺とする）6
a，6bに平行な直線上に一定の間隔pyで配置されたNy個
の第２特性モニタ部１４を備えている。（但し、Nx、Ny
はいずれも１以上の整数で、少なくとも一方は２以上で
あることが望ましく、図１の例では、Nx＝５，Ny＝４と
なっている。）また、半導体ウェハ１上のチップ１０の
Ｘ方向及びＹ方向の配列ピッチをそれぞれLx，Lyとする
と、Nx×px＝Lx、Ny×py＝Lyとなっている。従って、第
１特性モニタ部１２は、Ｘ方向及びＹ方向の配置ピッチ
がそれぞれpx，Lyでウェハ１上全面に渡って配置されて
いることになる。また、同様に第２特性モニタ部１４
は、Ｘ方向及びＹ方向の配置ピッチがそれぞれLx，pyで
ウェハ１上全面に渡って配置されていることになる。
は、Ｘ方向の辺（以下、単にＸ辺とする）7a，7bに平行
な直線上に一定の間隔pxで配置されたNx個の第１特性モ
ニタ部１２と、Ｙ方向の辺（以下、単にＹ辺とする）6
a，6bに平行な直線上に一定の間隔pyで配置されたNy個
の第２特性モニタ部１４を備えている。（但し、Nx、Ny
はいずれも１以上の整数で、少なくとも一方は２以上で
あることが望ましく、図１の例では、Nx＝５，Ny＝４と
なっている。）また、半導体ウェハ１上のチップ１０の
Ｘ方向及びＹ方向の配列ピッチをそれぞれLx，Lyとする
と、Nx×px＝Lx、Ny×py＝Lyとなっている。従って、第
１特性モニタ部１２は、Ｘ方向及びＹ方向の配置ピッチ
がそれぞれpx，Lyでウェハ１上全面に渡って配置されて
いることになる。また、同様に第２特性モニタ部１４
は、Ｘ方向及びＹ方向の配置ピッチがそれぞれLx，pyで
ウェハ１上全面に渡って配置されていることになる。
【００２２】ここで、Nx個の第１特性モニタ部１２及び
Ny個の第２特性モニタ部１４が全てチップ１０の有効領
域内に配置される条件について説明する。
Ny個の第２特性モニタ部１４が全てチップ１０の有効領
域内に配置される条件について説明する。
【００２３】まず、第１特性モニタ部１２は、Ｘ方向及
びＹ方向の長さがそれぞれdx１，dy１の矩形領域内に形
成され、第２特性モニタ部１４は、Ｘ方向及びＹ方向の
長さがそれぞれdx２，dy２の矩形領域内に形成されてい
るとする。また、チップ１０が個別に分離された後も確
実に残される有効領域を確定するＸ辺及びＹ辺の有効長
をそれぞれＬxe，Ｌyeとし、Ｘ方向切断領域５ｘ及びＹ
方向切断領域５ｙの幅をいずれもWsとすると、Lx＝Ｌxe
＋Ws、Ly＝Ｌye＋Wsとなる。更に、チップ１０の有効領
域内に配置されていて、且つ例えばＹ辺6bに最も近い第
１特性モニタ部１２ｙの中心と隣接するＸ辺7a及びＹ辺
6bとの距離をそれぞれY1及びX1とし、Ｘ辺7bに最も近い
第２特性モニタ部１２ｘの中心と隣接するＸ辺7b及びＹ
辺6aとの距離をそれぞれY2及びX2としたとき、 （Nx−１）×px＋dx１≦Ｌxe＝Lx−Ws … （１） dx１≦２×X1 … （２） dy１≦２×Y1 … （３） （Ny−１）×py＋dy２≦Ｌye＝Ly−Ws dx２≦２×X2 dy２≦２×Y2 を全て満足するようにしておけば、Nx個の第１特性モニ
タ部１２及びNy個の第２特性モニタ部１４は、全てチッ
プ１０の有効領域内に形成することができる。
びＹ方向の長さがそれぞれdx１，dy１の矩形領域内に形
成され、第２特性モニタ部１４は、Ｘ方向及びＹ方向の
長さがそれぞれdx２，dy２の矩形領域内に形成されてい
るとする。また、チップ１０が個別に分離された後も確
実に残される有効領域を確定するＸ辺及びＹ辺の有効長
をそれぞれＬxe，Ｌyeとし、Ｘ方向切断領域５ｘ及びＹ
方向切断領域５ｙの幅をいずれもWsとすると、Lx＝Ｌxe
＋Ws、Ly＝Ｌye＋Wsとなる。更に、チップ１０の有効領
域内に配置されていて、且つ例えばＹ辺6bに最も近い第
１特性モニタ部１２ｙの中心と隣接するＸ辺7a及びＹ辺
6bとの距離をそれぞれY1及びX1とし、Ｘ辺7bに最も近い
第２特性モニタ部１２ｘの中心と隣接するＸ辺7b及びＹ
辺6aとの距離をそれぞれY2及びX2としたとき、 （Nx−１）×px＋dx１≦Ｌxe＝Lx−Ws … （１） dx１≦２×X1 … （２） dy１≦２×Y1 … （３） （Ny−１）×py＋dy２≦Ｌye＝Ly−Ws dx２≦２×X2 dy２≦２×Y2 を全て満足するようにしておけば、Nx個の第１特性モニ
タ部１２及びNy個の第２特性モニタ部１４は、全てチッ
プ１０の有効領域内に形成することができる。
【００２４】図３は、このチップ１０をマトリックス状
に配列したウェハ１における第１及び第２特性モニタ部
１２，１４の配置の様子を模式的に示す平面図である。
図３から分かるとおり、チップ１０内で見ても、あるい
はウェハ１全面で見ても、第１及び第２特性モニタ部１
２，１４が占める領域はごく一部である。従来のテスト
測定用に作成した専用チップの場合であれば、特性モニ
タ部をウェハ面内において２次元的に埋め尽くすように
配置できることとの大きな相違点である。このような専
用チップを用いた場合は、素子の特性値を解析するに際
しては、２次元のフーリエ変換やウェーブレット変換等
を適用することでウェハ面内分布等が取得できる。
に配列したウェハ１における第１及び第２特性モニタ部
１２，１４の配置の様子を模式的に示す平面図である。
図３から分かるとおり、チップ１０内で見ても、あるい
はウェハ１全面で見ても、第１及び第２特性モニタ部１
２，１４が占める領域はごく一部である。従来のテスト
測定用に作成した専用チップの場合であれば、特性モニ
タ部をウェハ面内において２次元的に埋め尽くすように
配置できることとの大きな相違点である。このような専
用チップを用いた場合は、素子の特性値を解析するに際
しては、２次元のフーリエ変換やウェーブレット変換等
を適用することでウェハ面内分布等が取得できる。
【００２５】一方、本実施形態のチップ１０を配列した
ウェハ１では、図３の第１特性モニタ部配置領域２１０
の第１特性モニタ部１２から取得される特性値群、及び
第２特性モニタ部配置領域２２０の第２特性モニタ部１
４から取得される特性値群に対しては、１次元のフーリ
エ変換やウェーブレット変換を適用する。
ウェハ１では、図３の第１特性モニタ部配置領域２１０
の第１特性モニタ部１２から取得される特性値群、及び
第２特性モニタ部配置領域２２０の第２特性モニタ部１
４から取得される特性値群に対しては、１次元のフーリ
エ変換やウェーブレット変換を適用する。
【００２６】１次元、２次元いずれの場合も、低周波成
分すなわちウェハ面内全面に渡って比較的ゆるやかに変
化する成分をウェハ面内分布と捉え、信号処理で言うと
ころのホワイトノイズに相当するような高周波成分を、
素子の特性値がランダムにばらつく成分と捉える。
分すなわちウェハ面内全面に渡って比較的ゆるやかに変
化する成分をウェハ面内分布と捉え、信号処理で言うと
ころのホワイトノイズに相当するような高周波成分を、
素子の特性値がランダムにばらつく成分と捉える。
【００２７】本実施形態のチップ１０によるデータ取得
の場合は、素子特性値のウェハ面内分布が解析できない
領域が専用チップの場合に比べて大きくなるわけである
が、ウェハ面内分布は低周波成分であるため、図３に示
すような第１特性モニタ部配置領域２１０及び第２特性
モニタ部配置領域２２０のそれぞれの間に存在するチッ
プサイズ程度の解析不能領域は、ウェハ面内分布を把握
する上で大きな障害にはならない。
の場合は、素子特性値のウェハ面内分布が解析できない
領域が専用チップの場合に比べて大きくなるわけである
が、ウェハ面内分布は低周波成分であるため、図３に示
すような第１特性モニタ部配置領域２１０及び第２特性
モニタ部配置領域２２０のそれぞれの間に存在するチッ
プサイズ程度の解析不能領域は、ウェハ面内分布を把握
する上で大きな障害にはならない。
【００２８】また、ランダムなバラツキ成分はウェハ面
内の位置に依存しないため、第１特性モニタ部配置領域
２１０及び第２特性モニタ部配置領域２２０から取得さ
れる特性値群から、標準偏差等の統計的性質を把握する
ことが可能である。
内の位置に依存しないため、第１特性モニタ部配置領域
２１０及び第２特性モニタ部配置領域２２０から取得さ
れる特性値群から、標準偏差等の統計的性質を把握する
ことが可能である。
【００２９】更に、ウェハ面内分布には、露光時の露光
単位サイズを基本周期とする何らかの周期性が含まれる
と考えれられるが、その周期性も水平方向、垂直方向の
各成分を持つはずであり、同じく第１特性モニタ部配置
領域２１０及び第２特性モニタ部配置領域２２０の第１
及び第２特性モニタ部１２，１４から取得されるそれぞ
れの特性値群から、水平方向、垂直方向のそれぞれの周
期性が確認できる。
単位サイズを基本周期とする何らかの周期性が含まれる
と考えれられるが、その周期性も水平方向、垂直方向の
各成分を持つはずであり、同じく第１特性モニタ部配置
領域２１０及び第２特性モニタ部配置領域２２０の第１
及び第２特性モニタ部１２，１４から取得されるそれぞ
れの特性値群から、水平方向、垂直方向のそれぞれの周
期性が確認できる。
【００３０】以上から、本実施形態のチップ１０のよう
に第１及び第２特性モニタ部１２，１４を配置すること
により、製品チップの場合においても、ウェハ面内分布
あるいはランダムなバラツキを把握するのに必要な素子
の特性値群を取得することが可能となる。
に第１及び第２特性モニタ部１２，１４を配置すること
により、製品チップの場合においても、ウェハ面内分布
あるいはランダムなバラツキを把握するのに必要な素子
の特性値群を取得することが可能となる。
【００３１】尚、図１の例のように第１特性モニタ部１
２と第２特性モニタ部１４とが重ならないように配置す
れば、第１及び第２特性モニタ部１２，１４は同一構成
であっても、異なる構成であっても問題ない。また、第
１及び第２特性モニタ部１２，１４が同一構成であれ
ば、一つの特性モニタ部配置領域を共用させるようにす
ることもできる。図４は、一つの特性モニタ部配置領域
を第１及び第２特性モニタ部に共用させた場合の模式的
な平面図の例である。図４を参照すると、チップ２０
は、共通特性モニタ部２５と、第１特性モニタ部２６
と、第２特性モニタ部２７とを備え、これらは全て同一
構成の特性モニタ部となっている。また、共通特性モニ
タ部２５は、第１特性モニタ部２６を配列する仮想的な
Ｘ方向の直線と第２特性モニタ部２７を配列する仮想的
なＹ方向の直線との交点に位置し、且つ隣接する第１特
性モニタ部２６及び第２特性モニタ部２７との中心間距
離はそれぞれpx及びpyである。このように配置すること
により、特性モニタ部の配置面積を節約することができ
る。
２と第２特性モニタ部１４とが重ならないように配置す
れば、第１及び第２特性モニタ部１２，１４は同一構成
であっても、異なる構成であっても問題ない。また、第
１及び第２特性モニタ部１２，１４が同一構成であれ
ば、一つの特性モニタ部配置領域を共用させるようにす
ることもできる。図４は、一つの特性モニタ部配置領域
を第１及び第２特性モニタ部に共用させた場合の模式的
な平面図の例である。図４を参照すると、チップ２０
は、共通特性モニタ部２５と、第１特性モニタ部２６
と、第２特性モニタ部２７とを備え、これらは全て同一
構成の特性モニタ部となっている。また、共通特性モニ
タ部２５は、第１特性モニタ部２６を配列する仮想的な
Ｘ方向の直線と第２特性モニタ部２７を配列する仮想的
なＹ方向の直線との交点に位置し、且つ隣接する第１特
性モニタ部２６及び第２特性モニタ部２７との中心間距
離はそれぞれpx及びpyである。このように配置すること
により、特性モニタ部の配置面積を節約することができ
る。
【００３２】次に、 第１の実施形態の具体例を以下に
説明する。図５は、この具体例を説明するための図で、
第１特性モニタ部１２としてｎチャンネル型電界効果ト
ランジスタ（以下、ＮＭＯＳとする）を例とし、水平方
向の配置の説明に関連する要部を模式的に示す平面図で
ある。また、図６はこのＮＭＯＳの電極割り当ての詳細
を模式的に示した図である。尚、図６には、ゲート電極
２５０とゲート電極パッド２５４を接続する配線、ソー
ス領域２５１とソース電極パッド２５５を接続する配
線、ドレイン領域２５２とドレイン電極パッド２５６を
接続する配線、ＮＭＯＳを形成するウェル及びこのウェ
ルとウェル電極パッド２５３を接続する配線等の図示は
省略してある。
説明する。図５は、この具体例を説明するための図で、
第１特性モニタ部１２としてｎチャンネル型電界効果ト
ランジスタ（以下、ＮＭＯＳとする）を例とし、水平方
向の配置の説明に関連する要部を模式的に示す平面図で
ある。また、図６はこのＮＭＯＳの電極割り当ての詳細
を模式的に示した図である。尚、図６には、ゲート電極
２５０とゲート電極パッド２５４を接続する配線、ソー
ス領域２５１とソース電極パッド２５５を接続する配
線、ドレイン領域２５２とドレイン電極パッド２５６を
接続する配線、ＮＭＯＳを形成するウェル及びこのウェ
ルとウェル電極パッド２５３を接続する配線等の図示は
省略してある。
【００３３】Ｘ方向のチップ１０の配列ピッチLxは１０
０００μｍ、第１特性モニタ部１２の幅dx１，dy１はそ
れぞれ１２５μｍ，１００μｍ、第１特性モニタ部１２
の配置間隔pxは２５０μｍ、X1，Y1はそれぞれ７５μ
ｍ，６０μｍ、切断領域の幅Wsは１００μｍと想定して
いる。従ってNx＝Lx／px＝１００００／２５０＝４０個
である。また、（１）〜（３）式も全て満足している。
また、この例の第１特性モニタ部１２は、チップ１０上
で外部接続電極８と当該チップ１０と接するＸ方向切断
領域５ｘとの間の辺端領域に配置されている。尚、Nxが
比較的少なくて良いのであれば、その分pxを広く取るこ
とができ、その場合第１特性モニタ部１２間に異なる種
類の特性モニタ部を配置することも可能である。
０００μｍ、第１特性モニタ部１２の幅dx１，dy１はそ
れぞれ１２５μｍ，１００μｍ、第１特性モニタ部１２
の配置間隔pxは２５０μｍ、X1，Y1はそれぞれ７５μ
ｍ，６０μｍ、切断領域の幅Wsは１００μｍと想定して
いる。従ってNx＝Lx／px＝１００００／２５０＝４０個
である。また、（１）〜（３）式も全て満足している。
また、この例の第１特性モニタ部１２は、チップ１０上
で外部接続電極８と当該チップ１０と接するＸ方向切断
領域５ｘとの間の辺端領域に配置されている。尚、Nxが
比較的少なくて良いのであれば、その分pxを広く取るこ
とができ、その場合第１特性モニタ部１２間に異なる種
類の特性モニタ部を配置することも可能である。
【００３４】次に、本発明の第２の実施形態の半導体ウ
ェハについて説明する。図７は、本実施形態の半導体ウ
ェハの模式的な概略平面図、図８は図５のＢ部を拡大し
た模式的な平面図である。第１の実施形態では、第１特
性モニタ部及び第２特性モニタ部が全て、チップ１０を
個別に分離後も確実に残る有効領域内に配置されていた
が、本実施形態では、逆に第１特性モニタ部及び第２特
性モニタ部が全て切断領域内に配置される。
ェハについて説明する。図７は、本実施形態の半導体ウ
ェハの模式的な概略平面図、図８は図５のＢ部を拡大し
た模式的な平面図である。第１の実施形態では、第１特
性モニタ部及び第２特性モニタ部が全て、チップ１０を
個別に分離後も確実に残る有効領域内に配置されていた
が、本実施形態では、逆に第１特性モニタ部及び第２特
性モニタ部が全て切断領域内に配置される。
【００３５】図７，８を参照すると、本実施形態の半導
体ウェハ３は、所望の機能を実現する各種素子及び配線
等が形成されたチップ３０を、Ｘ方向切断領域５ｘ、及
びＹ方向切断領域５ｙを介してマトリックス状に配列し
ている点は、第１の実施形態の半導体ウェハ１と同様で
あるが、Ｘ方向切断領域５ｘにはＸ方向ピッチpx、Ｙ方
向ピッチLyで第１特性モニタ部３２を、またＹ方向切断
領域５ｙにはＸ方向ピッチLx、Ｙ方向ピッチpyで第２特
性モニタ部３４をそれぞれ半導体ウェハ３上の全面に渡
ってマトリックス状に配置している点が半導体ウェハ１
と異なる。尚、本実施形態においても、チップ３０のＸ
方向及びＹ方向の配列ピッチをそれぞれLx，Lyとし、Nx
個の第１特性モニタ部配置領域２１３及びNy個の第２特
性モニタ部配置領域２２３のように、第１特性モニタ部
３２のLx当たりの配置個数をNx、第２特性モニタ部３４
のLy当たりの配置個数をNyとすると、Nx×px＝Lx、Ny×
py＝Lyとなっている。
体ウェハ３は、所望の機能を実現する各種素子及び配線
等が形成されたチップ３０を、Ｘ方向切断領域５ｘ、及
びＹ方向切断領域５ｙを介してマトリックス状に配列し
ている点は、第１の実施形態の半導体ウェハ１と同様で
あるが、Ｘ方向切断領域５ｘにはＸ方向ピッチpx、Ｙ方
向ピッチLyで第１特性モニタ部３２を、またＹ方向切断
領域５ｙにはＸ方向ピッチLx、Ｙ方向ピッチpyで第２特
性モニタ部３４をそれぞれ半導体ウェハ３上の全面に渡
ってマトリックス状に配置している点が半導体ウェハ１
と異なる。尚、本実施形態においても、チップ３０のＸ
方向及びＹ方向の配列ピッチをそれぞれLx，Lyとし、Nx
個の第１特性モニタ部配置領域２１３及びNy個の第２特
性モニタ部配置領域２２３のように、第１特性モニタ部
３２のLx当たりの配置個数をNx、第２特性モニタ部３４
のLy当たりの配置個数をNyとすると、Nx×px＝Lx、Ny×
py＝Lyとなっている。
【００３６】また、本実施形態の第１特性モニタ部３２
及び第２特性モニタ部３４も、第１の実施形態の第１特
性モニタ部１２及び第２特性モニタ部１４と同様、Ｘ方
向及びＹ方向の長さがそれぞれdx１，dy１の矩形領域
内、並びにＸ方向及びＹ方向の長さがそれぞれdx２，dy
２の矩形領域内にそれぞれ形成されているとし、Ｘ方向
切断領域５ｘ及びＹ方向切断領域５ｙの幅をいずれもWs
とすると、dy１＜Ws、且つdx２＜Wsを満足し、更に、
（px−dx１）≧Ws、又は（py−dy２）≧Wsの少なくとも
いずれか一方を満足するようにしておけば、Ｘ方向切断
領域５ｘとＹ方向切断領域５ｙの交差部においても第１
特性モニタ部３２と第２特性モニタ部３４が重ならない
ように配置することができる。また、Ｘ方向切断領域５
ｘとＹ方向切断領域５ｙの交差部には、他の目的のモニ
タパターンを配置される場合が多いので、第１特性モニ
タ部３２、第２特性モニタ部３４いずれもこの交差部を
避けて配置するには、（px−dx１）≧Ws、及び（py−dy
２）≧Wsをいずれも満足するようにしておけばよい。
及び第２特性モニタ部３４も、第１の実施形態の第１特
性モニタ部１２及び第２特性モニタ部１４と同様、Ｘ方
向及びＹ方向の長さがそれぞれdx１，dy１の矩形領域
内、並びにＸ方向及びＹ方向の長さがそれぞれdx２，dy
２の矩形領域内にそれぞれ形成されているとし、Ｘ方向
切断領域５ｘ及びＹ方向切断領域５ｙの幅をいずれもWs
とすると、dy１＜Ws、且つdx２＜Wsを満足し、更に、
（px−dx１）≧Ws、又は（py−dy２）≧Wsの少なくとも
いずれか一方を満足するようにしておけば、Ｘ方向切断
領域５ｘとＹ方向切断領域５ｙの交差部においても第１
特性モニタ部３２と第２特性モニタ部３４が重ならない
ように配置することができる。また、Ｘ方向切断領域５
ｘとＹ方向切断領域５ｙの交差部には、他の目的のモニ
タパターンを配置される場合が多いので、第１特性モニ
タ部３２、第２特性モニタ部３４いずれもこの交差部を
避けて配置するには、（px−dx１）≧Ws、及び（py−dy
２）≧Wsをいずれも満足するようにしておけばよい。
【００３７】尚、本実施形態においても、第１特性モニ
タ部３２と第２特性モニタ部３４が同一構成である場
合、Ｘ方向切断領域５ｘとＹ方向切断領域５ｙの交差部
に共通特性モニタ部を配置し、且つ隣接する第１特性モ
ニタ部３２及び第２特性モニタ部３４との中心間距離が
それぞれpx及びpyとなるように配置してもよいことは第
１の実施形態の場合と同様であり、詳細な図示、説明は
省略する。また、この場合は、dx１＜Ws、dy１＜Ws、dx
２＜Ws、及びdy２＜Wsを全て満足する必要があるという
制約も生じる。
タ部３２と第２特性モニタ部３４が同一構成である場
合、Ｘ方向切断領域５ｘとＹ方向切断領域５ｙの交差部
に共通特性モニタ部を配置し、且つ隣接する第１特性モ
ニタ部３２及び第２特性モニタ部３４との中心間距離が
それぞれpx及びpyとなるように配置してもよいことは第
１の実施形態の場合と同様であり、詳細な図示、説明は
省略する。また、この場合は、dx１＜Ws、dy１＜Ws、dx
２＜Ws、及びdy２＜Wsを全て満足する必要があるという
制約も生じる。
【００３８】本実施形態の半導体ウェハ３においても、
第１の実施形態のチップ１０を配列したウェハ１の場合
と同様、Ｘ方向切断領域５ｘの第１特性モニタ部３２か
ら取得される特性値群、及びＹ方向切断領域５ｙの第２
特性モニタ部３４から取得される特性値群に対して、１
次元のフーリエ変換やウェーブレット変換を適用するこ
とでウェハ面内分布の解析を行うことができる。また、
本実施形態においても、素子特性値のウェハ面内分布が
解析できない領域が専用チップの場合に比べて大きくな
っても、ウェハ面内分布は低周波成分であるため、チッ
プサイズ程度の解析不能領域は、ウェハ面内分布を把握
する上で大きな障害にはならないことも第１の実施形態
の場合と同様である。
第１の実施形態のチップ１０を配列したウェハ１の場合
と同様、Ｘ方向切断領域５ｘの第１特性モニタ部３２か
ら取得される特性値群、及びＹ方向切断領域５ｙの第２
特性モニタ部３４から取得される特性値群に対して、１
次元のフーリエ変換やウェーブレット変換を適用するこ
とでウェハ面内分布の解析を行うことができる。また、
本実施形態においても、素子特性値のウェハ面内分布が
解析できない領域が専用チップの場合に比べて大きくな
っても、ウェハ面内分布は低周波成分であるため、チッ
プサイズ程度の解析不能領域は、ウェハ面内分布を把握
する上で大きな障害にはならないことも第１の実施形態
の場合と同様である。
【００３９】以上説明したとおり、本実施形態の半導体
ウェハ３は、Ｘ方向切断領域及びＹ方向切断領域に、第
１及び第２特性モニタ部３２，３４をそれぞれ所定のピ
ッチで配置したことにより、ウェハ処理終了後に、これ
ら第１及び第２特性モニタ部の所望の特性を測定して取
得することで、製品チップの中に製品機能の実現に直接
関係しない特性モニタ部を設けることなく、ウェハ面内
分布あるいはランダムなバラツキを把握するのに必要な
素子の特性値群を取得することが可能となる。
ウェハ３は、Ｘ方向切断領域及びＹ方向切断領域に、第
１及び第２特性モニタ部３２，３４をそれぞれ所定のピ
ッチで配置したことにより、ウェハ処理終了後に、これ
ら第１及び第２特性モニタ部の所望の特性を測定して取
得することで、製品チップの中に製品機能の実現に直接
関係しない特性モニタ部を設けることなく、ウェハ面内
分布あるいはランダムなバラツキを把握するのに必要な
素子の特性値群を取得することが可能となる。
【００４０】尚、本発明は上記実施形態の説明に限定さ
れるものでなく、その要旨の範囲内において変更が可能
であることは言うまでもない。例えば、上記第１の実施
形態と第２の実施形態とを組み合わせ、第１特性モニタ
部をチップの有効領域内に配置し、第２特性モニタ部を
Ｙ方向切断領域に配置する、あるいは逆に第１特性モニ
タ部をＸ方向切断領域に配置し、第２特性モニタ部をチ
ップの有効領域内に配置するようにしても、上記実施形
態の場合と同様、素子特性値のウェハ面内分布を把握で
きることは明らかである。
れるものでなく、その要旨の範囲内において変更が可能
であることは言うまでもない。例えば、上記第１の実施
形態と第２の実施形態とを組み合わせ、第１特性モニタ
部をチップの有効領域内に配置し、第２特性モニタ部を
Ｙ方向切断領域に配置する、あるいは逆に第１特性モニ
タ部をＸ方向切断領域に配置し、第２特性モニタ部をチ
ップの有効領域内に配置するようにしても、上記実施形
態の場合と同様、素子特性値のウェハ面内分布を把握で
きることは明らかである。
【００４１】また、第１特性モニタ部及び第２特性モニ
タ部としては、上記具体例のＮＭＯＳに限らず、ｐチャ
ンネル型電界効果トランジスタ、論理ゲート伝搬遅延時
間測定回路、あるいは抵抗素子や容量素子を含む配線素
子であってもよく、更にこれらを複数組み合わせて含む
こともできる。
タ部としては、上記具体例のＮＭＯＳに限らず、ｐチャ
ンネル型電界効果トランジスタ、論理ゲート伝搬遅延時
間測定回路、あるいは抵抗素子や容量素子を含む配線素
子であってもよく、更にこれらを複数組み合わせて含む
こともできる。
【００４２】
【発明の効果】以上説明したように、本発明の半導体チ
ップ及び半導体ウェハによれば、製品チップの製造工程
中で、モニタ専用のチップを作成することなく、ウェハ
面内における素子の特性値の分布あるいはバラツキを、
フーリエ解析やウェーブレット解析のような信号処理の
手法によって容易に解析することのできる特性値のデー
タセットを取得することができるので、製造工程の変動
をモニタして安定化を図り、製品の歩留を向上できると
いう効果が得られる。
ップ及び半導体ウェハによれば、製品チップの製造工程
中で、モニタ専用のチップを作成することなく、ウェハ
面内における素子の特性値の分布あるいはバラツキを、
フーリエ解析やウェーブレット解析のような信号処理の
手法によって容易に解析することのできる特性値のデー
タセットを取得することができるので、製造工程の変動
をモニタして安定化を図り、製品の歩留を向上できると
いう効果が得られる。
【図１】本発明の第１の実施形態の半導体装置を説明す
るための図で、特性モニタ部の配置の一例を示すチップ
の模式的な平面図である。
るための図で、特性モニタ部の配置の一例を示すチップ
の模式的な平面図である。
【図２】図１のチップが個別に分離される前の半導体ウ
ェハ上にマトリックス状に配列されている状態を模式的
に示す平面図である。
ェハ上にマトリックス状に配列されている状態を模式的
に示す平面図である。
【図３】第１の実施形態のチップをマトリックス状に配
列したウェハにおける第１及び第２特性モニタ部の配置
の様子を模式的に示す平面図である。
列したウェハにおける第１及び第２特性モニタ部の配置
の様子を模式的に示す平面図である。
【図４】一つの特性モニタ部配置領域を第１及び第２特
性モニタ部に共用させた場合の模式的な平面図の例であ
る。
性モニタ部に共用させた場合の模式的な平面図の例であ
る。
【図５】第１の実施形態の具体例を説明するための図
で、第１特性モニタ部としてＮＭＯＳを例とし、水平方
向の配置の説明に関連する要部を模式的に示す平面図で
ある。
で、第１特性モニタ部としてＮＭＯＳを例とし、水平方
向の配置の説明に関連する要部を模式的に示す平面図で
ある。
【図６】図５のＮＭＯＳの電極割り当ての詳細を模式的
に示した図である。
に示した図である。
【図７】本発明の第２の実施形態の半導体ウェハの模式
的な概略平面図である。
的な概略平面図である。
【図８】図５のＢ部を拡大した模式的な平面図である。
１，３ ウェハ
５ｘ，５ｙ 切断領域
6a，6b Ｙ辺
7a，7b Ｘ辺
８ 外部接続電極
１０，２０，３０ チップ
１２，１２＿１ａ，１２＿ａ，１２＿ａ１，１２ｙ，２
６，３２ 第１特性モニタ部 １４，１４＿ａ，１４＿ａ１，１４ｘ，２７，３４
第２特性モニタ部 ２５ 共通特性モニタ部 ２１３ Nx個の第１特性モニタ部配置領域 ２２３ Ny個の第２特性モニタ部配置領域 ２５０ ゲート電極 ２５１ ソース領域 ２５２ ドレイン領域 ２５３ ウェル電極パッド ２５４ ゲート電極パッド ２５５ ソース電極パッド ２５６ ドレイン電極パッド
６，３２ 第１特性モニタ部 １４，１４＿ａ，１４＿ａ１，１４ｘ，２７，３４
第２特性モニタ部 ２５ 共通特性モニタ部 ２１３ Nx個の第１特性モニタ部配置領域 ２２３ Ny個の第２特性モニタ部配置領域 ２５０ ゲート電極 ２５１ ソース領域 ２５２ ドレイン領域 ２５３ ウェル電極パッド ２５４ ゲート電極パッド ２５５ ソース電極パッド ２５６ ドレイン電極パッド
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Ｆターム(参考） 2G132 AA01 AD03 AD07 AK07 AK21
AK29
4M106 AA01 AA02 AA07 AA08 AB02
AB03 AB04 AC02 AC04 AC05
BA14 CA70
5F038 CA02 CA13 CA20 DT12 EZ08
EZ20
Claims (16)
- 【請求項１】 所望の機能回路を作り込まれた半導体チ
ップが所定の切断領域を介してマトリックス状に配列さ
れたウェハ状態のときの前記配列の第１の方向をＸ方向
とし、該Ｘ方向と直交する第２の方向をＹ方向とすると
共に、前記ウェハ状態の前記チップのＸ方向及びＹ方向
の配列の単位ピッチをそれぞれLx，Lyとしたとき、前記
チップは、当該チップの所定位置の前記Ｘ方向に平行な
直線上に等間隔px（但し、pxとLxは同じ長さの単位とす
る）で配置された全て同一のNx個（但し、Nxは正の整
数）の第１特性モニタ部を備え、当該チップの所定位置
の前記Ｙ方向に平行な直線上に等間隔py（但し、pyとLy
は同じ長さの単位とする）で配置された全て同一のNy個
（但し、Nyは正の整数）の第２特性モニタ部を備え、更
に、Lx＝Nx×px、Ly＝Ny×py、を満足する前記チップを
含むことを特徴とする半導体装置。 - 【請求項２】 前記第１特性モニタ部と前記第２特性モ
ニタ部が同一構成である請求項１記載の半導体装置。 - 【請求項３】 前記第１及び第２特性モニタ部が、いず
れもｎチャンネル型電界効果トランジスタである請求項
１記載の半導体装置。 - 【請求項４】 前記第１及び第２特性モニタ部が、いず
れもｐチャンネル型電界効果トランジスタである請求項
１記載の半導体装置。 - 【請求項５】 前記第１及び第２特性モニタ部が、いず
れも論理ゲート伝搬遅延時間測定回路である請求項１記
載の半導体装置。 - 【請求項６】 前記第１及び第２特性モニタ部が、いず
れも配線素子である請求項１記載の半導体装置。 - 【請求項７】 所望の機能回路を作り込まれた半導体チ
ップが所定の切断領域を介してマトリックス状に配列さ
れた半導体ウェハであって、前記配列の第１の方向をＸ
方向とし、該Ｘ方向と直交する第２の方向をＹ方向とし
て、前記チップの前記Ｘ方向及び前記Ｙ方向の配列の単
位ピッチをそれぞれLx，Lyとしたとき、前記Ｘ方向及び
前記Ｙ方向の配置ピッチがそれぞれpx（但し、pxとLxは
同じ長さの単位とする）、Lyで前記Ｘ方向に平行なＸ方
向切断領域上にマトリックス状に配置された第１特性モ
ニタ部と、前記Ｘ方向及び前記Ｙ方向の配置ピッチがそ
れぞれLx、py（但し、pyとLyは同じ長さの単位とする）
で前記Ｙ方向に平行なＹ方向切断領域上にマトリックス
状に配置された第２特性モニタ部と、を備え、且つ前記
第１特性モニタ部の前記Ｘ方向の単位ピッチLx当たりの
配置個数をNx個（但し、Nxは正の整数）、前記前記第２
特性モニタ部のＹ方向の単位ピッチLy当たりの配置個数
をNy個（但し、Nyは正の整数）としたとき、Lx＝Nx×p
x、Ly＝Ny×py、を満足することを特徴とする半導体ウ
ェハ。 - 【請求項８】 所望の機能回路を作り込まれた半導体チ
ップが所定の切断領域を介してマトリックス状に配列さ
れた半導体ウェハであって、前記配列の第１の方向をＸ
方向とし、該Ｘ方向と直交する第２の方向をＹ方向とし
て、前記チップの前記Ｘ方向及び前記Ｙ方向の配列ピッ
チをそれぞれLx，Lyとしたとき、前記Ｘ方向及び前記Ｙ
方向の配置ピッチがそれぞれpx（但し、pxとLxは同じ長
さの単位とする）、Lyで前記Ｘ方向に平行なＸ方向切断
領域上にマトリックス状に配置された第１特性モニタ部
と、前記チップ上の所定位置の前記Ｙ方向に平行な直線
上に等間隔py（但し、pyとLyは同じ長さの単位とする）
で配置された前記チップ当たりNy個（但し、Nyは正の整
数）の全て同一の第２特性モニタ部を備え、且つ前記第
１特性モニタ部の前記Ｘ方向の単位ピッチLx当たりの配
置個数をNx個（但し、Nxは正の整数）としたとき、Lx＝
Nx×px、Ly＝Ny×py、を満足することを特徴とする半導
体ウェハ。 - 【請求項９】 所望の機能回路を作り込まれた半導体チ
ップが所定の切断領域を介してマトリックス状に配列さ
れた半導体ウェハであって、前記配列の第１の方向をＸ
方向とし、該Ｘ方向と直交する第２の方向をＹ方向とし
て、前記チップの前記Ｘ方向及び前記Ｙ方向の配列ピッ
チをそれぞれLx，Lyとしたとき、前記チップ上の所定位
置の前記Ｘ方向に平行な直線上に等間隔px（但し、pxと
Lxは同じ長さの単位とする）で配置された前記チップ当
たりNx個（但し、Nxは正の整数）の全て同一の第１特性
モニタ部と、前記Ｘ方向及び前記Ｙ方向の配置ピッチが
それぞれLx、py（但し、pyとLyは同じ長さの単位とす
る）で前記Ｙ方向に平行なＹ方向切断領域上にマトリッ
クス状に配置された第２特性モニタ部を備え、且つ前記
第２特性モニタ部の前記Ｙ方向の単位ピッチLy当たりの
配置個数をNy個（但し、Nyは正の整数）としたとき、Lx
＝Nx×px、Ly＝Ny×py、を満足することを特徴とする半
導体ウェハ。 - 【請求項１０】 前記第１特性モニタ部と前記第２特性
モニタ部が同一構成である請求項７乃至９いずれか１項
に記載の半導体ウェハ。 - 【請求項１１】 前記第１及び第２特性モニタ部が、い
ずれもｎチャンネル型電界効果トランジスタである請求
項７乃至９いずれか１項に記載の半導体ウェハ。 - 【請求項１２】 前記第１及び第２特性モニタ部が、い
ずれもｐチャンネル型電界効果トランジスタである請求
項７乃至９いずれか１項に記載の半導体ウェハ。 - 【請求項１３】 前記第１及び第２特性モニタ部が、い
ずれも論理ゲート伝搬遅延時間測定回路である請求項７
乃至９いずれか１項に記載の半導体ウェハ。 - 【請求項１４】 前記第１及び第２特性モニタ部が、い
ずれも配線素子である請求項７乃至９いずれか１項に記
載の半導体ウェハ。 - 【請求項１５】 前記第１特性モニタ部及び前記第２特
性モニタ部は全て前記Ｘ方向切断領域と前記Ｙ方向切断
領域の交差部を除く位置に配置されている請求項７乃至
１４いずれか１項に記載の半導体ウェハ。 - 【請求項１６】 所望の機能回路を作り込まれた半導体
チップが所定の切断領域を介してマトリックス状に配列
されると共に第１特性モニタ部及び第２特性モニタ部を
有する半導体ウェハを形成するステップを含み、前記配
列の第１の方向をＸ方向とし、該Ｘ方向と直交する第２
の方向をＹ方向として、前記チップの前記Ｘ方向及び前
記Ｙ方向の配列の単位ピッチをそれぞれLx，Lyとしたと
き、前記第１特性モニタ部は、前記Ｘ方向及び前記Ｙ方
向の配置ピッチがそれぞれpx（但し、pxとLxは同じ長さ
の単位とする）、Lyで前記Ｘ方向に平行な直線上にマト
リックス状に配置され、前記第２特性モニタ部は、前記
Ｘ方向及び前記Ｙ方向の配置ピッチがそれぞれLx、py
（但し、pyとLyは同じ長さの単位とする）で前記Ｙ方向
に平行な直線上にマトリックス状に配置され、且つ前記
第１特性モニタ部の前記Ｘ方向の単位ピッチLx当たりの
配置個数をNx個（但し、Nxは正の整数）、前記前記第２
特性モニタ部のＹ方向の単位ピッチLy当たりの配置個数
をNy個（但し、Nyは正の整数）としたとき、Lx＝Nx×p
x、Ly＝Ny×py、を満足することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001392398A JP4022395B2 (ja) | 2001-12-25 | 2001-12-25 | 半導体装置、半導体ウェハ及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001392398A JP4022395B2 (ja) | 2001-12-25 | 2001-12-25 | 半導体装置、半導体ウェハ及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003197752A true JP2003197752A (ja) | 2003-07-11 |
| JP4022395B2 JP4022395B2 (ja) | 2007-12-19 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001392398A Expired - Fee Related JP4022395B2 (ja) | 2001-12-25 | 2001-12-25 | 半導体装置、半導体ウェハ及び半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4022395B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253436B2 (en) | 2003-07-25 | 2007-08-07 | Matsushita Electric Industrial Co., Ltd. | Resistance defect assessment device, resistance defect assessment method, and method for manufacturing resistance defect assessment device |
| JP2011029498A (ja) * | 2009-07-28 | 2011-02-10 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2013520795A (ja) * | 2010-02-18 | 2013-06-06 | ケーエルエー−テンカー コーポレイション | 高性能な補間と共に最適化されたサンプリング方式を利用してプロセスツール補正能を与える方法及びシステム |
| JP2014183136A (ja) * | 2013-03-19 | 2014-09-29 | Mitsubishi Electric Corp | 炭化珪素チップ、炭化珪素ウエハ、炭化珪素チップの試験方法、炭化珪素ウエハの試験方法 |
-
2001
- 2001-12-25 JP JP2001392398A patent/JP4022395B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7253436B2 (en) | 2003-07-25 | 2007-08-07 | Matsushita Electric Industrial Co., Ltd. | Resistance defect assessment device, resistance defect assessment method, and method for manufacturing resistance defect assessment device |
| JP2011029498A (ja) * | 2009-07-28 | 2011-02-10 | Renesas Electronics Corp | 半導体装置の製造方法 |
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| JP2014183136A (ja) * | 2013-03-19 | 2014-09-29 | Mitsubishi Electric Corp | 炭化珪素チップ、炭化珪素ウエハ、炭化珪素チップの試験方法、炭化珪素ウエハの試験方法 |
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|---|---|
| JP4022395B2 (ja) | 2007-12-19 |
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