JP2003186820A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JP2003186820A JP2003186820A JP2001381643A JP2001381643A JP2003186820A JP 2003186820 A JP2003186820 A JP 2003186820A JP 2001381643 A JP2001381643 A JP 2001381643A JP 2001381643 A JP2001381643 A JP 2001381643A JP 2003186820 A JP2003186820 A JP 2003186820A
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- JP
- Japan
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- fifo
- dma
- banks
- information processing
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- Pending
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 入力側ＦＩＦＯから受け取ったデータを出力
ＦＩＦＯに書き込む様な情報処理システムにおいて、入
力ＦＩＦＯが空、または出力ＦＩＦＯがＦｕｌｌで情報
処理システムが停止してしまう状態を、効率良く回避す
ることを目的とする。 【解決手段】 入力ＦＩＦＯと出力ＦＩＦＯのＤＭＡ調
停機構として、入力ＦＩＦＯの空きバンクの数が出力Ｆ
ＩＦＯのフルバンクの数よりも大きい時には入力ＦＩＦ
ＯのＤＭＡアクセス要求を優先させ、出力ＦＩＦＯのフ
ルバンクの数が入力ＦＩＦＯの空きバンクの数よりも大
きい時には、出力ＦＩＦＯのＤＭＡアクセス要求を優先
させる手段を持つ。
ＦＩＦＯに書き込む様な情報処理システムにおいて、入
力ＦＩＦＯが空、または出力ＦＩＦＯがＦｕｌｌで情報
処理システムが停止してしまう状態を、効率良く回避す
ることを目的とする。 【解決手段】 入力ＦＩＦＯと出力ＦＩＦＯのＤＭＡ調
停機構として、入力ＦＩＦＯの空きバンクの数が出力Ｆ
ＩＦＯのフルバンクの数よりも大きい時には入力ＦＩＦ
ＯのＤＭＡアクセス要求を優先させ、出力ＦＩＦＯのフ
ルバンクの数が入力ＦＩＦＯの空きバンクの数よりも大
きい時には、出力ＦＩＦＯのＤＭＡアクセス要求を優先
させる手段を持つ。
Description
【０００１】
【発明の属する技術分野】本発明は情報処理装置に関す
るものであって、特に、情報処理部の入力側ＦＩＦＯと
出力側ＦＩＦＯとが一つのＤＭＡチャンネルを共有する
形態の情報処理装置におけるＦＩＦＯのＤＭＡプライオ
リテイ制御に関するものである。
るものであって、特に、情報処理部の入力側ＦＩＦＯと
出力側ＦＩＦＯとが一つのＤＭＡチャンネルを共有する
形態の情報処理装置におけるＦＩＦＯのＤＭＡプライオ
リテイ制御に関するものである。
【０００２】
【従来の技術】従来例を図１に示す。
【０００３】図１において、１０１はメモリ、１０２は
ＤＭＡコントローラ（ＤＭＡアクセス調停部）、１０３
は情報処理ブロックである。情報処理ブロック１０３に
は入力ＦＩＦＯ１１０、情報処理部１１１、出力ＦＩＦ
Ｏ１１２が含まれている。１２０はＤＭＡコントローラ
１０２と入力ＦＩＦＯ１１０間のデータ転送バス、１２
１は入力ＦＩＦＯ１１０と情報処理部１１１間のデータ
転送バス、１２２は情報処理部１１１と出力ＦＩＦＯ１
１２間のデータ転送バス、１２３は出力ＦＩＦＯ１１２
とＤＭＡコントローラ１０２間のデータ転送バスであ
る。
ＤＭＡコントローラ（ＤＭＡアクセス調停部）、１０３
は情報処理ブロックである。情報処理ブロック１０３に
は入力ＦＩＦＯ１１０、情報処理部１１１、出力ＦＩＦ
Ｏ１１２が含まれている。１２０はＤＭＡコントローラ
１０２と入力ＦＩＦＯ１１０間のデータ転送バス、１２
１は入力ＦＩＦＯ１１０と情報処理部１１１間のデータ
転送バス、１２２は情報処理部１１１と出力ＦＩＦＯ１
１２間のデータ転送バス、１２３は出力ＦＩＦＯ１１２
とＤＭＡコントローラ１０２間のデータ転送バスであ
る。
【０００４】情報処理部１１１は入力ＦＩＦＯ１１０が
空、または出力ＦＩＦＯ１１２がＦＵＬＬになると処理
を停止する。
空、または出力ＦＩＦＯ１１２がＦＵＬＬになると処理
を停止する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、入力ＦＩＦＯのＤＭＡリード転送と出
力ＦＩＦＯのＤＭＡライト転送は同じＤＭＡデータ転送
バス１３０を利用して行われるため、入力ＦＩＦＯと出
力ＦＩＦＯからのＤＭＡ転送要求が競合した場合は常に
出力ＦＩＦＯのＤＭＡ転送要求を優先させていた。この
ため入力側ＦＩＦＯのバンクが全て空で、出力ＦＩＦＯ
のバンクに書き込み済みのデータが一つしかない場合で
も出力ＦＩＦＯのＤＭＡ要求が優先され、情報処理部１
１１は入力側ＦＩＦＯにデータが入力されるまでその動
作を停止してしまうという問題があった。
来例においては、入力ＦＩＦＯのＤＭＡリード転送と出
力ＦＩＦＯのＤＭＡライト転送は同じＤＭＡデータ転送
バス１３０を利用して行われるため、入力ＦＩＦＯと出
力ＦＩＦＯからのＤＭＡ転送要求が競合した場合は常に
出力ＦＩＦＯのＤＭＡ転送要求を優先させていた。この
ため入力側ＦＩＦＯのバンクが全て空で、出力ＦＩＦＯ
のバンクに書き込み済みのデータが一つしかない場合で
も出力ＦＩＦＯのＤＭＡ要求が優先され、情報処理部１
１１は入力側ＦＩＦＯにデータが入力されるまでその動
作を停止してしまうという問題があった。
【０００６】本発明は上述の問題点に鑑みて行われたも
のであり、入力ＦＩＦＯと出力ＦＩＦＯからのＤＭＡ要
求が競合した場合に、入力ＦＩＦＯの空きバンクの数と
出力ＦＩＦＯのフルバンクの数を比較し、入力ＦＩＦＯ
の空きバンクの数が出力ＦＩＦＯのフルバンクの数より
も大きいときには入力ＦＩＦＯのＤＭＡ要求を優先さ
せ、出力ＦＩＦＯのフルバンクの数が入力ＦＩＦＯの空
きバンクの数よりも大きいか等しいときには出力ＦＩＦ
ＯのＤＭＡ要求を優先させることで、情報処理部の動作
停止状態を効率良く回避することを可能とした情報処理
装置の提供を目的とするものである。
のであり、入力ＦＩＦＯと出力ＦＩＦＯからのＤＭＡ要
求が競合した場合に、入力ＦＩＦＯの空きバンクの数と
出力ＦＩＦＯのフルバンクの数を比較し、入力ＦＩＦＯ
の空きバンクの数が出力ＦＩＦＯのフルバンクの数より
も大きいときには入力ＦＩＦＯのＤＭＡ要求を優先さ
せ、出力ＦＩＦＯのフルバンクの数が入力ＦＩＦＯの空
きバンクの数よりも大きいか等しいときには出力ＦＩＦ
ＯのＤＭＡ要求を優先させることで、情報処理部の動作
停止状態を効率良く回避することを可能とした情報処理
装置の提供を目的とするものである。
【０００７】
【課題を解決するための手段】本発明の情報処理装置
は、上記課題を解決するために、以下に示す構成を備え
る。
は、上記課題を解決するために、以下に示す構成を備え
る。
【０００８】（１）ＤＭＡ転送によってメモリからデー
タを取り込む第一のＦＩＦＯと、ＤＭＡ転送によってデ
ータをメモリに書き出す第二のＦＩＦＯと、前記第一の
ＦＩＦＯからデータを受け取って情報処理を行い、その
結果を前記第二のＦＩＦＯに書き込む情報処理部と、前
記第一のＦＩＦＯのメモリからのＤＭＡリード要求と前
記第二のＦＩＦＯのメモリヘのＤＭＡライト要求とが競
合した場合にこれらの調停を行う調停部を持ち、且つ前
記第一のＦＩＦＯと前記第二のＦＩＦＯとが同じＤＭＡ
チャンネルを共有し、且つ前記調停部は前記第一のＦＩ
ＦＯと前記第二のＦＩＦＯからのＤＭＡ要求が競合した
場合に、前記第一のＦＩＦＯの空きバンクの数と前記第
二のＦＩＦＯのフルバンクの数を比較して両者のＤＭＡ
要求にプライオリテイを付けて調停を行うことを特徴と
した情報処理装置。
タを取り込む第一のＦＩＦＯと、ＤＭＡ転送によってデ
ータをメモリに書き出す第二のＦＩＦＯと、前記第一の
ＦＩＦＯからデータを受け取って情報処理を行い、その
結果を前記第二のＦＩＦＯに書き込む情報処理部と、前
記第一のＦＩＦＯのメモリからのＤＭＡリード要求と前
記第二のＦＩＦＯのメモリヘのＤＭＡライト要求とが競
合した場合にこれらの調停を行う調停部を持ち、且つ前
記第一のＦＩＦＯと前記第二のＦＩＦＯとが同じＤＭＡ
チャンネルを共有し、且つ前記調停部は前記第一のＦＩ
ＦＯと前記第二のＦＩＦＯからのＤＭＡ要求が競合した
場合に、前記第一のＦＩＦＯの空きバンクの数と前記第
二のＦＩＦＯのフルバンクの数を比較して両者のＤＭＡ
要求にプライオリテイを付けて調停を行うことを特徴と
した情報処理装置。
【０００９】（２）前記調停部は前記第一のＦＩＦＯと
前記第二のＦＩＦＯからのＤＭＡ要求が競合した場合
に、前記第一のＦＩＦＯの空きバンクの数が前記第二の
ＦＩＦＯのフルバンクの数よりも大きいときには前記第
一のＦＩＦＯのＤＭＡ転送を優先させ、前記第二のＦＩ
ＦＯのフルバンクの数が前記第一のＦＩＦＯの空きバン
クの数よりも大きいときには前記第二のＦＩＦＯのＤＭ
Ａ転送を優先させることを特徴とした上記（１）に記載
の情報処理装置。
前記第二のＦＩＦＯからのＤＭＡ要求が競合した場合
に、前記第一のＦＩＦＯの空きバンクの数が前記第二の
ＦＩＦＯのフルバンクの数よりも大きいときには前記第
一のＦＩＦＯのＤＭＡ転送を優先させ、前記第二のＦＩ
ＦＯのフルバンクの数が前記第一のＦＩＦＯの空きバン
クの数よりも大きいときには前記第二のＦＩＦＯのＤＭ
Ａ転送を優先させることを特徴とした上記（１）に記載
の情報処理装置。
【００１０】
【作用】かかる構成に於いて、入力ＦＩＦＯと出力ＦＩ
ＦＯからのＤＭＡ要求が競合した場合に、入力ＦＩＦＯ
の空きバンクの数と出力ＦＩＦＯのフルバンクの数を比
較し、入力ＦＩＦＯの空きバンクの数が出力ＦＩＦＯの
フルバンクの数よりも大きいときには入力ＦＩＦＯのＤ
ＭＡ要求を優先させ、出力ＦＩＦＯのフルバンクの数が
入力ＦＩＦＯの空きバンクの数よりも大きいときには出
力ＦＩＦＯのＤＭＡ要求を優先させることで、情報処理
部の動作停止状態を効率良く回避することを可能とした
ものである。
ＦＯからのＤＭＡ要求が競合した場合に、入力ＦＩＦＯ
の空きバンクの数と出力ＦＩＦＯのフルバンクの数を比
較し、入力ＦＩＦＯの空きバンクの数が出力ＦＩＦＯの
フルバンクの数よりも大きいときには入力ＦＩＦＯのＤ
ＭＡ要求を優先させ、出力ＦＩＦＯのフルバンクの数が
入力ＦＩＦＯの空きバンクの数よりも大きいときには出
力ＦＩＦＯのＤＭＡ要求を優先させることで、情報処理
部の動作停止状態を効率良く回避することを可能とした
ものである。
【００１１】
【発明の実施の形態】以下に本発明の実施の形態を、実
施例に基づいて図面を参照しながら説明する。
施例に基づいて図面を参照しながら説明する。
【００１２】
【実施例】本発明の好適な実施例として、以下に図１を
参照しながら説明する。また構成図は従来例と大きく変
わらないため、同じ図を用いて説明する。
参照しながら説明する。また構成図は従来例と大きく変
わらないため、同じ図を用いて説明する。
【００１３】図１において、情報処理部１１１は入力Ｆ
ＩＦＯ１１０が空、または出力ＦＩＦＯ１１２がＦＵＬ
Ｌになると処理を停止する。入力ＦＩＦＯ１１０のＤＭ
Ａリード転送と出力ＦＩＦＯ１１２のＤＭＡライト転送
は同じＤＭＡチャンネル１３０を利用して行われる。入
力ＦＩＦＯ１１０と出力ＦＩＦＯ１１２からのＤＭＡ転
送要求が競合した場合、以下の様にしてそれぞれのアク
セスの優先順位を決定する。
ＩＦＯ１１０が空、または出力ＦＩＦＯ１１２がＦＵＬ
Ｌになると処理を停止する。入力ＦＩＦＯ１１０のＤＭ
Ａリード転送と出力ＦＩＦＯ１１２のＤＭＡライト転送
は同じＤＭＡチャンネル１３０を利用して行われる。入
力ＦＩＦＯ１１０と出力ＦＩＦＯ１１２からのＤＭＡ転
送要求が競合した場合、以下の様にしてそれぞれのアク
セスの優先順位を決定する。
【００１４】入力ＦＩＦＯ１１０のＤＭＡと出力ＦＩＦ
Ｏ１１２のＤＭＡは同じチャンネルを共用しているた
め、入力ＦＩＦＯ１１０のＤＭＡリード要求と出力ＦＩ
ＦＯ１１２のＤＭＡライト要求が同時に発生した場合、
両者の調停を行う必要がある。
Ｏ１１２のＤＭＡは同じチャンネルを共用しているた
め、入力ＦＩＦＯ１１０のＤＭＡリード要求と出力ＦＩ
ＦＯ１１２のＤＭＡライト要求が同時に発生した場合、
両者の調停を行う必要がある。
【００１５】（入力ＦＩＦＯの空きバンクの数）≧
（出力ＦＩＦＯのＦｕ１１バンクの数）のとき→入力Ｆ
ＩＦＯ側のＤＭＡリード要求を優先 （入力ＦＩＦＯの空きバンクの数）＜（出力ＦＩＦＯ
のＦｕｌｌバンクの数）のとき→出力ＦＩＦＯ側のＤＭ
Ａライト要求を優先
（出力ＦＩＦＯのＦｕ１１バンクの数）のとき→入力Ｆ
ＩＦＯ側のＤＭＡリード要求を優先 （入力ＦＩＦＯの空きバンクの数）＜（出力ＦＩＦＯ
のＦｕｌｌバンクの数）のとき→出力ＦＩＦＯ側のＤＭ
Ａライト要求を優先
【００１６】
【発明の効果】以上述べたように本発明によれば、入力
ＦＩＦＯと出力ＦＩＦＯからのＤＭＡ要求が競合した場
合に、入力ＦＩＦＯの空きバンクの数と出力ＦＩＦＯの
フルバンクの数を比較し、入力ＦＩＦＯの空きバンクの
数が出力ＦＩＦＯのフルバンクの数よりも大きいときに
は入力ＦＩＦＯのＤＭＡ要求を優先させ、出力ＦＩＦＯ
のフルバンクの数が入力ＦＩＦＯの空きバンクの数より
も大きいか等しいときには出力ＦＩＦＯのＤＭＡ要求を
優先させることで、情報処理部の動作停止状態を効率良
く回避することが可能である。
ＦＩＦＯと出力ＦＩＦＯからのＤＭＡ要求が競合した場
合に、入力ＦＩＦＯの空きバンクの数と出力ＦＩＦＯの
フルバンクの数を比較し、入力ＦＩＦＯの空きバンクの
数が出力ＦＩＦＯのフルバンクの数よりも大きいときに
は入力ＦＩＦＯのＤＭＡ要求を優先させ、出力ＦＩＦＯ
のフルバンクの数が入力ＦＩＦＯの空きバンクの数より
も大きいか等しいときには出力ＦＩＦＯのＤＭＡ要求を
優先させることで、情報処理部の動作停止状態を効率良
く回避することが可能である。
【図１】 本発明の実施例、および従来例を示すＩ／Ｆ
タイミング図
タイミング図
１０１ メモリ
１０２ ＤＭＡアクセス調停部（ＤＭＡコントローラ）
１０３ 情報処理ブロック
１１０ 入力ＦＩＦＯ
１１１ 情報処理部
１１２ 出力ＦＩＦＯ
１２０ ＤＭＡコントローラと入力ＦＩＦＯ間のデータ
転送バス １２１ 入力ＦＩＦＯと情報処理部間のデータ転送バス １２２ 情報処理部と出力ＦＩＦＯ間のデータ転送バス １２３ 出力ＦＩＦＯとＤＭＡコントローラ間のデータ
転送バス １３０ ＤＭＡデータ転送バス
転送バス １２１ 入力ＦＩＦＯと情報処理部間のデータ転送バス １２２ 情報処理部と出力ＦＩＦＯ間のデータ転送バス １２３ 出力ＦＩＦＯとＤＭＡコントローラ間のデータ
転送バス １３０ ＤＭＡデータ転送バス
Claims (2)
- 【請求項１】 ＤＭＡ転送によってメモリからデータを
取り込む第一のＦＩＦＯと、 ＤＭＡ転送によってデータをメモリに書き出す第二のＦ
ＩＦＯと、 前記第一のＦＩＦＯからデータを受け取って情報処理を
行い、その結果を前記第二のＦＩＦＯに書き込む情報処
理部と、 前記第一のＦＩＦＯのメモリからのＤＭＡリード要求と
前記第二のＦＩＦＯのメモリヘのＤＭＡライト要求とが
競合した場合にこれらの調停を行う調停部を持ち、且つ
前記第一のＦＩＦＯと前記第二のＦＩＦＯとが同じＤＭ
Ａチャンネルを共有し、且つ前記調停部は前記第一のＦ
ＩＦＯと前記第二のＦＩＦＯからのＤＭＡ要求が競合し
た場合に、前記第一のＦＩＦＯの空きバンクの数と前記
第二のＦＩＦＯのフルバンクの数を比較して両者のＤＭ
Ａ要求にプライオリテイを付けて調停を行うことを特徴
とした情報処理装置。 - 【請求項２】 前記調停部は前記第一のＦＩＦＯと前記
第二のＦＩＦＯからのＤＭＡ要求が競合した場合に、前
記第一のＦＩＦＯの空きバンクの数が前記第二のＦＩＦ
Ｏのフルバンクの数よりも大きいときには前記第一のＦ
ＩＦＯのＤＭＡ転送を優先させ、前記第二のＦＩＦＯの
フルバンクの数が前記第一のＦＩＦＯの空きバンクの数
よりも大きいときには前記第二のＦＩＦＯのＤＭＡ転送
を優先させることを特徴とした請求項１に記載の情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001381643A JP2003186820A (ja) | 2001-12-14 | 2001-12-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001381643A JP2003186820A (ja) | 2001-12-14 | 2001-12-14 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003186820A true JP2003186820A (ja) | 2003-07-04 |
| JP2003186820A5 JP2003186820A5 (ja) | 2005-07-28 |
Family
ID=27592257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001381643A Pending JP2003186820A (ja) | 2001-12-14 | 2001-12-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003186820A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102404183A (zh) * | 2010-09-07 | 2012-04-04 | 中兴通讯股份有限公司 | 仲裁方法和仲裁器 |
-
2001
- 2001-12-14 JP JP2001381643A patent/JP2003186820A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102404183A (zh) * | 2010-09-07 | 2012-04-04 | 中兴通讯股份有限公司 | 仲裁方法和仲裁器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20041206 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041214 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041214 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070823 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071120 |