JP2003168067A - 演算回路 - Google Patents
演算回路Info
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Abstract
(57)【要約】
【課題】レイアウト面積が増大したり演算精度が低下す
ることなく、高速に演算処理が可能な演算回路を提供す
る。 【解決手段】本発明の演算回路は、差動増幅器と、一方
の端子が差動増幅器の入力端子に接続された入力用のキ
ャパシタと、この入力用のキャパシタの他方の端子に並
列に接続された第１および第２のスイッチと、第３のス
イッチとを備えている。第１または第２のデータが入力
される前に、第３のスイッチを介して、第１または第２
のスイッチと入力用のキャパシタとの間の信号ノードを
コモンモードの電圧レベルに初期化し、第１のスイッチ
を介して第１のデータを入力用のキャパシタに入力した
後、第２のスイッチを介して第２のデータを入力用のキ
ャパシタに入力して、これら第１のデータと第２のデー
タとの間で所定の演算処理を行う。
ることなく、高速に演算処理が可能な演算回路を提供す
る。 【解決手段】本発明の演算回路は、差動増幅器と、一方
の端子が差動増幅器の入力端子に接続された入力用のキ
ャパシタと、この入力用のキャパシタの他方の端子に並
列に接続された第１および第２のスイッチと、第３のス
イッチとを備えている。第１または第２のデータが入力
される前に、第３のスイッチを介して、第１または第２
のスイッチと入力用のキャパシタとの間の信号ノードを
コモンモードの電圧レベルに初期化し、第１のスイッチ
を介して第１のデータを入力用のキャパシタに入力した
後、第２のスイッチを介して第２のデータを入力用のキ
ャパシタに入力して、これら第１のデータと第２のデー
タとの間で所定の演算処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチトキャパ
シタ回路を用いた演算回路に関し、その動作を高速化す
るための技術分野に属するものである。
シタ回路を用いた演算回路に関し、その動作を高速化す
るための技術分野に属するものである。
【０００２】
【従来の技術】図５は、従来の演算回路の一例の構成回
路図である。同図に示す演算回路６０は、差動入力型
（ディファレンシャル）のスイッチトキャパシタ回路を
用いたものであり、差動増幅器１２と、この差動増幅器
１２の入力端子−、＋にそれぞれ接続された入力用のキ
ャパシタ１４，１６と、差動増幅器１２の入力端子−、
＋と出力端子＋、−との間にそれぞれ接続された帰還用
のキャパシタ１８，２０と、複数のスイッチ２２，２
４，２６，２８，３０，３２，３４，３６とを備えてい
る。
路図である。同図に示す演算回路６０は、差動入力型
（ディファレンシャル）のスイッチトキャパシタ回路を
用いたものであり、差動増幅器１２と、この差動増幅器
１２の入力端子−、＋にそれぞれ接続された入力用のキ
ャパシタ１４，１６と、差動増幅器１２の入力端子−、
＋と出力端子＋、−との間にそれぞれ接続された帰還用
のキャパシタ１８，２０と、複数のスイッチ２２，２
４，２６，２８，３０，３２，３４，３６とを備えてい
る。
【０００３】ここで、入力用のキャパシタ１４，１６の
図中左側の端子には、それぞれスイッチ２２，２４を介
して入力電圧Ｖｉ+ 、Ｖｉ- が接続され、これと並列
に、それぞれスイッチ２６，２８を介して入力電圧
Ｒ+ 、Ｒ- が接続されている。また、帰還用のキャパシ
タ１８，２０の両端の間にはそれぞれスイッチ３０，３
２が接続され、差動増幅器１２の出力端子＋、−すなわ
ち出力電圧Ｖｏ+ 、Ｖｏ- には、それぞれスイッチ３
４，３６を介してコモンモードの電圧ＶＣＯＭが接続さ
れている。
図中左側の端子には、それぞれスイッチ２２，２４を介
して入力電圧Ｖｉ+ 、Ｖｉ- が接続され、これと並列
に、それぞれスイッチ２６，２８を介して入力電圧
Ｒ+ 、Ｒ- が接続されている。また、帰還用のキャパシ
タ１８，２０の両端の間にはそれぞれスイッチ３０，３
２が接続され、差動増幅器１２の出力端子＋、−すなわ
ち出力電圧Ｖｏ+ 、Ｖｏ- には、それぞれスイッチ３
４，３６を介してコモンモードの電圧ＶＣＯＭが接続さ
れている。
【０００４】なお、図中Ｓ１と記載されたスイッチ２
２，２４，３０，３２，３４，３６は信号Ｓ１によっ
て、同様に、Ｓ２と記載されたスイッチ２６，２８は信
号Ｓ２によって、それぞれそのオンオフが制御される。
図６のタイミングチャートに示すように、信号Ｓ１およ
び信号Ｓ２はノンオーバーラップの信号であり、図示例
の場合、全てのスイッチは、信号Ｓ１，Ｓ２がハイレベ
ルの時にオンし、ロウレベルの時にオフする。また、入
力用のキャパシタ１４，１６の静電容量は共にＣｓ、帰
還用のキャパシタ１８，２０の静電容量は共にＣｆであ
るとする。
２，２４，３０，３２，３４，３６は信号Ｓ１によっ
て、同様に、Ｓ２と記載されたスイッチ２６，２８は信
号Ｓ２によって、それぞれそのオンオフが制御される。
図６のタイミングチャートに示すように、信号Ｓ１およ
び信号Ｓ２はノンオーバーラップの信号であり、図示例
の場合、全てのスイッチは、信号Ｓ１，Ｓ２がハイレベ
ルの時にオンし、ロウレベルの時にオフする。また、入
力用のキャパシタ１４，１６の静電容量は共にＣｓ、帰
還用のキャパシタ１８，２０の静電容量は共にＣｆであ
るとする。
【０００５】図６のタイミングチャートに示すように、
信号Ｓ１がハイレベルの期間はデータの入力期間であ
り、スイッチ２２，２４，３０，３２，３４，３６がオ
ンする。なお、スイッチ２６，２８は既にオフした状態
である。この時、差動増幅器１２の入力端子−、＋すな
わち入力用のキャパシタ１４，１６の右側の端子、およ
び、差動増幅器１２の出力端子＋、−すなわち出力電圧
Ｖｏ+ 、Ｖｏ- は共にコモンモードの電圧ＶＣＯＭの電
圧レベルとなり、入力用のキャパシタ１４，１６は、そ
れぞれ入力電圧Ｖｉ+ 、Ｖｉ- により充電または放電さ
れる。
信号Ｓ１がハイレベルの期間はデータの入力期間であ
り、スイッチ２２，２４，３０，３２，３４，３６がオ
ンする。なお、スイッチ２６，２８は既にオフした状態
である。この時、差動増幅器１２の入力端子−、＋すな
わち入力用のキャパシタ１４，１６の右側の端子、およ
び、差動増幅器１２の出力端子＋、−すなわち出力電圧
Ｖｏ+ 、Ｖｏ- は共にコモンモードの電圧ＶＣＯＭの電
圧レベルとなり、入力用のキャパシタ１４，１６は、そ
れぞれ入力電圧Ｖｉ+ 、Ｖｉ- により充電または放電さ
れる。
【０００６】続いて、信号Ｓ２がハイレベルの期間は演
算期間であり、スイッチ２６，２８がオンする。スイッ
チ２２，２４，３０，３２，３４，３６は既にオフした
状態である。この時、入力用のキャパシタ１４，１６
は、それぞれ入力電圧Ｒ+ 、Ｒ - により充電または放電
される。その結果、入力用のキャパシタ１４，１６に
は、入力電圧Ｖｉ+ 、Ｖｉ- と入力電圧Ｒ+ 、Ｒ- との
差分の電荷がそれぞれ蓄積され、この電荷は帰還用のキ
ャパシタ１８，２０にシフトされ、出力電圧Ｖｏ+、Ｖ
ｏ- として出力される。
算期間であり、スイッチ２６，２８がオンする。スイッ
チ２２，２４，３０，３２，３４，３６は既にオフした
状態である。この時、入力用のキャパシタ１４，１６
は、それぞれ入力電圧Ｒ+ 、Ｒ - により充電または放電
される。その結果、入力用のキャパシタ１４，１６に
は、入力電圧Ｖｉ+ 、Ｖｉ- と入力電圧Ｒ+ 、Ｒ- との
差分の電荷がそれぞれ蓄積され、この電荷は帰還用のキ
ャパシタ１８，２０にシフトされ、出力電圧Ｖｏ+、Ｖ
ｏ- として出力される。
【０００７】すなわち、演算回路６０では、下記式
（１）に示す演算が行われる。 Ｖｏ（diff）＝Ｃｓ／Ｃｆ・［Ｖｉ（diff）−Ｒ（diff）］ … （１） ここで、Ｖｏ（diff）＝（Ｖｏ+ −Ｖｏ- ） Ｖｉ（diff）＝（Ｖｉ+ −Ｖｉ- ） Ｒ（diff）＝（Ｒ+ −Ｒ- ） である。
（１）に示す演算が行われる。 Ｖｏ（diff）＝Ｃｓ／Ｃｆ・［Ｖｉ（diff）−Ｒ（diff）］ … （１） ここで、Ｖｏ（diff）＝（Ｖｏ+ −Ｖｏ- ） Ｖｉ（diff）＝（Ｖｉ+ −Ｖｉ- ） Ｒ（diff）＝（Ｒ+ −Ｒ- ） である。
【０００８】この演算回路６０では、例えば入力電圧Ｒ
+ −Ｒ- としてプラスの電圧を入力することにより、入
力電圧Ｖｉ+ −Ｖｉ- と入力電圧Ｒ+ −Ｒ- との間で減
算が行われ、逆に、入力電圧Ｒ+ −Ｒ- としてマイナス
の電圧を入力することにより加算が行われる。また、入
力用のキャパシタ１４，１６の静電容量Ｃｓと帰還用の
キャパシタ１８，２０の静電容量Ｃｆの比を適宜設定す
ることにより乗算または除算が行われる。
+ −Ｒ- としてプラスの電圧を入力することにより、入
力電圧Ｖｉ+ −Ｖｉ- と入力電圧Ｒ+ −Ｒ- との間で減
算が行われ、逆に、入力電圧Ｒ+ −Ｒ- としてマイナス
の電圧を入力することにより加算が行われる。また、入
力用のキャパシタ１４，１６の静電容量Ｃｓと帰還用の
キャパシタ１８，２０の静電容量Ｃｆの比を適宜設定す
ることにより乗算または除算が行われる。
【０００９】
【発明が解決しようとする課題】通常、信号ノード
Ａ+ 、Ａ- に入力されるデータは、例えば前段の演算回
路の差動増幅器１２やこれ以外の他の回路から入力さ
れ、前述のデータ入力と演算の処理が交互に繰り返し行
われる。
Ａ+ 、Ａ- に入力されるデータは、例えば前段の演算回
路の差動増幅器１２やこれ以外の他の回路から入力さ
れ、前述のデータ入力と演算の処理が交互に繰り返し行
われる。
【００１０】このデータを入力する際、入力電圧Ｖｉ
（diff）と入力電圧Ｒ（diff）とが大きく異なる場合、
例えば入力電圧Ｖｉ（diff）＝１、入力電圧Ｒ（diff）
＝−１の場合、演算終了後も信号ノードＡ+ 、Ａ- に入
力電圧Ｒ（diff）のデータ＝−１が残っているため、次
のデータ入力の時、入力電圧Ｖｉ（diff）＝１の場合に
は信号ノードＡ+ 、Ａ- を充放電するための時間が長く
なり、セトリング時間が増大することから高速化が困難
であるという問題が生じる。
（diff）と入力電圧Ｒ（diff）とが大きく異なる場合、
例えば入力電圧Ｖｉ（diff）＝１、入力電圧Ｒ（diff）
＝−１の場合、演算終了後も信号ノードＡ+ 、Ａ- に入
力電圧Ｒ（diff）のデータ＝−１が残っているため、次
のデータ入力の時、入力電圧Ｖｉ（diff）＝１の場合に
は信号ノードＡ+ 、Ａ- を充放電するための時間が長く
なり、セトリング時間が増大することから高速化が困難
であるという問題が生じる。
【００１１】これに対し、例えば入力電圧Ｖｉ（diff）
を入力するためのスイッチ２２，２４のサイズを大きく
して、そのオン抵抗を減らすことにより、信号ノードＡ
+ 、Ａ- を充放電するための時間を短縮し、前述の問題
を解決するという方法が考えられる。しかし、この方法
では、演算回路６０のレイアウト面積が増大するし、ス
イッチ２２，２４から電荷が漏洩するというフィードス
ルーの影響が増大して演算精度が低下する等の別の問題
を引き起こす。
を入力するためのスイッチ２２，２４のサイズを大きく
して、そのオン抵抗を減らすことにより、信号ノードＡ
+ 、Ａ- を充放電するための時間を短縮し、前述の問題
を解決するという方法が考えられる。しかし、この方法
では、演算回路６０のレイアウト面積が増大するし、ス
イッチ２２，２４から電荷が漏洩するというフィードス
ルーの影響が増大して演算精度が低下する等の別の問題
を引き起こす。
【００１２】本発明の目的は、前記従来技術に基づく問
題点を解消し、レイアウト面積が増大したり演算精度が
低下することなく、高速に演算処理が可能な演算回路を
提供することにある。
題点を解消し、レイアウト面積が増大したり演算精度が
低下することなく、高速に演算処理が可能な演算回路を
提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、差動増幅器と、一方の端子が前記差動増
幅器の入力端子に接続された入力用のキャパシタと、こ
の入力用のキャパシタの他方の端子に並列に接続された
第１および第２のスイッチとを備え、前記第１のスイッ
チを介して第１のデータを前記入力用のキャパシタに入
力した後、前記第２のスイッチを介して第２のデータを
前記入力用のキャパシタに入力して、これら第１のデー
タと第２のデータとの間で所定の演算処理を行う演算回
路であって、前記第１または第２のデータが入力される
前に、前記第１または第２のスイッチと前記入力用のキ
ャパシタとの間の信号ノードをコモンモードの電圧レベ
ルに初期化する第３のスイッチを備えることを特徴とす
る演算回路を提供するものである。
に、本発明は、差動増幅器と、一方の端子が前記差動増
幅器の入力端子に接続された入力用のキャパシタと、こ
の入力用のキャパシタの他方の端子に並列に接続された
第１および第２のスイッチとを備え、前記第１のスイッ
チを介して第１のデータを前記入力用のキャパシタに入
力した後、前記第２のスイッチを介して第２のデータを
前記入力用のキャパシタに入力して、これら第１のデー
タと第２のデータとの間で所定の演算処理を行う演算回
路であって、前記第１または第２のデータが入力される
前に、前記第１または第２のスイッチと前記入力用のキ
ャパシタとの間の信号ノードをコモンモードの電圧レベ
ルに初期化する第３のスイッチを備えることを特徴とす
る演算回路を提供するものである。
【００１４】前記第３のスイッチは、前記第２または第
１のスイッチがオフした後、前記第１または第２のスイ
ッチがオンするまでの間にオンし、前記第１または第２
のスイッチと前記入力用のキャパシタとの間の信号ノー
ドがコモンモードの電圧レベルに初期化される所定の一
定時間の後にオフするのが好ましい。
１のスイッチがオフした後、前記第１または第２のスイ
ッチがオンするまでの間にオンし、前記第１または第２
のスイッチと前記入力用のキャパシタとの間の信号ノー
ドがコモンモードの電圧レベルに初期化される所定の一
定時間の後にオフするのが好ましい。
【００１５】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の演算回路を詳細に説明する。
施例に基づいて、本発明の演算回路を詳細に説明する。
【００１６】図１は、本発明の演算回路の一実施例の構
成回路図である。同図に示す演算回路１０は、図５に示
す従来の演算回路６０との対比が容易となるように、本
発明を図５に示す演算回路６０に対して適用したもので
あり、図５に示す演算回路６０において、さらに、入力
用のキャパシタ１４とスイッチ２２との間の信号ノード
と、入力用のキャパシタ１６とスイッチ２４との間の信
号ノードと、の間に接続されたスイッチ３８を備えてい
る。
成回路図である。同図に示す演算回路１０は、図５に示
す従来の演算回路６０との対比が容易となるように、本
発明を図５に示す演算回路６０に対して適用したもので
あり、図５に示す演算回路６０において、さらに、入力
用のキャパシタ１４とスイッチ２２との間の信号ノード
と、入力用のキャパシタ１６とスイッチ２４との間の信
号ノードと、の間に接続されたスイッチ３８を備えてい
る。
【００１７】従って、説明を簡単にするために、スイッ
チ３８以外の同一構成要件には、図５に示す従来の演算
回路６０と同一の符号を付し、本実施例では、その詳細
な説明は省略する。
チ３８以外の同一構成要件には、図５に示す従来の演算
回路６０と同一の符号を付し、本実施例では、その詳細
な説明は省略する。
【００１８】スイッチ３８は、信号Ｓ３によってそのオ
ンオフが制御される。本実施例の場合、スイッチ３８
は、図２のタイミングチャートに示すように、信号Ｓ３
がハイレベルの時にオンし、ロウレベルの時にオフす
る。
ンオフが制御される。本実施例の場合、スイッチ３８
は、図２のタイミングチャートに示すように、信号Ｓ３
がハイレベルの時にオンし、ロウレベルの時にオフす
る。
【００１９】図１の演算回路１０では、前回の演算処理
が終了した後、図２のタイミングチャートに示すよう
に、信号Ｓ１がハイレベルとなりデータの入力期間にな
ってから所定の一定時間信号Ｓ３がハイレベルとなる。
信号Ｓ３がハイレベルになると、スイッチ３８がオンし
て、スイッチ２２と入力用のキャパシタ１４との間の信
号ノード、および、スイッチ２４と入力用のキャパシタ
１６との間の信号ノードがショートされる。
が終了した後、図２のタイミングチャートに示すよう
に、信号Ｓ１がハイレベルとなりデータの入力期間にな
ってから所定の一定時間信号Ｓ３がハイレベルとなる。
信号Ｓ３がハイレベルになると、スイッチ３８がオンし
て、スイッチ２２と入力用のキャパシタ１４との間の信
号ノード、および、スイッチ２４と入力用のキャパシタ
１６との間の信号ノードがショートされる。
【００２０】例えば、入力電圧Ｖｉ+ 、Ｖｉ- が前段の
演算回路の差動増幅器１２から入力される場合、信号Ｓ
１がハイレベルであり、スイッチ２２，２４，３４，３
６がオンしているので、これらのオンしたスイッチ２
２，２４，３４，３６を介して、スイッチ２２と入力用
のキャパシタ１４との間の信号ノード、および、スイッ
チ２４と入力用のキャパシタ１６との間の信号ノードが
共に同電位であるコモンモードの電圧ＶＣＯＭの電圧レ
ベルに初期化される。
演算回路の差動増幅器１２から入力される場合、信号Ｓ
１がハイレベルであり、スイッチ２２，２４，３４，３
６がオンしているので、これらのオンしたスイッチ２
２，２４，３４，３６を介して、スイッチ２２と入力用
のキャパシタ１４との間の信号ノード、および、スイッ
チ２４と入力用のキャパシタ１６との間の信号ノードが
共に同電位であるコモンモードの電圧ＶＣＯＭの電圧レ
ベルに初期化される。
【００２１】その後、図５に示す演算回路６０と全く同
様に動作し、データ入力および演算の処理が行われる。
また、これ以後、前述の初期化、データ入力、演算の処
理が順次繰り返し行われる。
様に動作し、データ入力および演算の処理が行われる。
また、これ以後、前述の初期化、データ入力、演算の処
理が順次繰り返し行われる。
【００２２】本発明の演算回路１０では、次のデータ入
力時の電位差が、最大でもコモンモードの電圧ＶＣＯＭ
と最小または最大入力電圧との差となるため、スイッチ
２２と入力用のキャパシタ１４との間の信号ノード、お
よび、スイッチ２４と入力用のキャパシタ１６との間の
信号ノードを充放電するための時間を短縮することがで
きる。従って、演算回路１０のセトリング時間を短縮す
ることができ、演算処理を高速化することができる。
力時の電位差が、最大でもコモンモードの電圧ＶＣＯＭ
と最小または最大入力電圧との差となるため、スイッチ
２２と入力用のキャパシタ１４との間の信号ノード、お
よび、スイッチ２４と入力用のキャパシタ１６との間の
信号ノードを充放電するための時間を短縮することがで
きる。従って、演算回路１０のセトリング時間を短縮す
ることができ、演算処理を高速化することができる。
【００２３】また、図５に示す従来の演算回路６０と比
べて、スイッチ３８を追加するだけで実現できるため、
演算回路１０のレイアウト面積が増大したり、フィード
スルーの影響により演算精度が低下するということもな
い。
べて、スイッチ３８を追加するだけで実現できるため、
演算回路１０のレイアウト面積が増大したり、フィード
スルーの影響により演算精度が低下するということもな
い。
【００２４】なお、信号Ｓ３は、信号Ｓ２がロウレベル
となってから、信号Ｓ１がハイレベルとなるまでの間
（信号Ｓ１がハイレベルとなるタイミングを含む）にハ
イレベルとなり、所定の一定時間の後、ロウレベルとす
ればよい。言い換えると、スイッチ３８は、スイッチ２
６，２８がオフした後、スイッチ２２，２４がオンする
までの間（スイッチ２２，２４がオンするタイミングを
含む）にオンし、所定の一定時間の後、オフすればよ
い。
となってから、信号Ｓ１がハイレベルとなるまでの間
（信号Ｓ１がハイレベルとなるタイミングを含む）にハ
イレベルとなり、所定の一定時間の後、ロウレベルとす
ればよい。言い換えると、スイッチ３８は、スイッチ２
６，２８がオフした後、スイッチ２２，２４がオンする
までの間（スイッチ２２，２４がオンするタイミングを
含む）にオンし、所定の一定時間の後、オフすればよ
い。
【００２５】また、信号Ｓ３をハイレベルとする時間
は、すなわち、スイッチ３８をオンする時間は、入力用
のキャパシタ１４とスイッチ２２との間の信号ノード、
および、入力用のキャパシタ１６とスイッチ２４との間
の信号ノードを共に同電位のコモンモードの電圧ＶＣＯ
Ｍとすることができる時間以上の時間であればよいが、
信号Ｓ１がハイレベルの期間に信号Ｓ３をハイレベルと
する場合には、コモンモードの電圧ＶＣＯＭとすること
ができる最短の時間であるのが好ましい。
は、すなわち、スイッチ３８をオンする時間は、入力用
のキャパシタ１４とスイッチ２２との間の信号ノード、
および、入力用のキャパシタ１６とスイッチ２４との間
の信号ノードを共に同電位のコモンモードの電圧ＶＣＯ
Ｍとすることができる時間以上の時間であればよいが、
信号Ｓ１がハイレベルの期間に信号Ｓ３をハイレベルと
する場合には、コモンモードの電圧ＶＣＯＭとすること
ができる最短の時間であるのが好ましい。
【００２６】次に、本発明の演算回路の別の例を挙げて
説明する。
説明する。
【００２７】図３は、本発明の演算回路の別の実施例の
構成回路図である。同図に示す演算回路４０は、入力電
圧Ｖｉ+ 、Ｖｉ- が２入力の場合の一例を示すものであ
り、図１に示す演算回路１０において、スイッチ３０，
３２の代わりに、スイッチ４６，４８，５０，５２，５
４，５６を備えている。なお、図１に示す演算回路１０
と同一の構成要件には同一の符号を付し、その詳細な説
明は省略する。
構成回路図である。同図に示す演算回路４０は、入力電
圧Ｖｉ+ 、Ｖｉ- が２入力の場合の一例を示すものであ
り、図１に示す演算回路１０において、スイッチ３０，
３２の代わりに、スイッチ４６，４８，５０，５２，５
４，５６を備えている。なお、図１に示す演算回路１０
と同一の構成要件には同一の符号を付し、その詳細な説
明は省略する。
【００２８】ここで、差動増幅器１２の入力端子−、＋
と出力端子＋、−との間には、それぞれ帰還用のキャパ
シタ１８およびスイッチ５０、帰還用のキャパシタ２０
およびスイッチ５２が直列に接続され、差動増幅器１２
の入力端子−、＋は、それぞれスイッチ５４，５６を介
してコモンモードの電圧ＶＣＯＭに接続されている。ま
た、帰還用のキャパシタ１８，２０の図中左側の端子に
は、それぞれスイッチ４６，４８を介して入力電圧Ｖｉ
+ 、Ｖｉ- が接続されている。
と出力端子＋、−との間には、それぞれ帰還用のキャパ
シタ１８およびスイッチ５０、帰還用のキャパシタ２０
およびスイッチ５２が直列に接続され、差動増幅器１２
の入力端子−、＋は、それぞれスイッチ５４，５６を介
してコモンモードの電圧ＶＣＯＭに接続されている。ま
た、帰還用のキャパシタ１８，２０の図中左側の端子に
は、それぞれスイッチ４６，４８を介して入力電圧Ｖｉ
+ 、Ｖｉ- が接続されている。
【００２９】この演算回路４０の動作は、入力電圧Ｖｉ
+ 、Ｖｉ- が２入力になっている点を除いて、図１に示
す演算回路１０の動作と同様である。
+ 、Ｖｉ- が２入力になっている点を除いて、図１に示
す演算回路１０の動作と同様である。
【００３０】すなわち、演算回路４０では、前回の演算
処理が終了した後、図４のタイミングチャートに示すよ
うに、信号Ｓ１がハイレベルとなりデータの入力期間に
なってから所定の一定時間信号Ｓ３がハイレベルとな
る。
処理が終了した後、図４のタイミングチャートに示すよ
うに、信号Ｓ１がハイレベルとなりデータの入力期間に
なってから所定の一定時間信号Ｓ３がハイレベルとな
る。
【００３１】信号Ｓ３がハイレベルになると、スイッチ
３８，５８がオンする。スイッチ３８がオンすると、ス
イッチ２２と入力用のキャパシタ１４との間の信号ノー
ド、および、スイッチ２４と入力用のキャパシタ１６と
の間の信号ノードがショートされる。同様に、スイッチ
５８がオンすると、スイッチ４６と帰還用のキャパシタ
１８との間の信号ノード、および、スイッチ４８と帰還
用のキャパシタ２０との間の信号ノードがショートされ
る。
３８，５８がオンする。スイッチ３８がオンすると、ス
イッチ２２と入力用のキャパシタ１４との間の信号ノー
ド、および、スイッチ２４と入力用のキャパシタ１６と
の間の信号ノードがショートされる。同様に、スイッチ
５８がオンすると、スイッチ４６と帰還用のキャパシタ
１８との間の信号ノード、および、スイッチ４８と帰還
用のキャパシタ２０との間の信号ノードがショートされ
る。
【００３２】これにより、スイッチ２２と入力用のキャ
パシタ１４との間の信号ノード、スイッチ２４と入力用
のキャパシタ１６との間の信号ノード、スイッチ４６と
帰還用のキャパシタ１８との間の信号ノード、および、
スイッチ４８と帰還用のキャパシタ２０との間の信号ノ
ードは、全て同電位であるコモンモードの電圧ＶＣＯＭ
の電圧レベルに初期化される。
パシタ１４との間の信号ノード、スイッチ２４と入力用
のキャパシタ１６との間の信号ノード、スイッチ４６と
帰還用のキャパシタ１８との間の信号ノード、および、
スイッチ４８と帰還用のキャパシタ２０との間の信号ノ
ードは、全て同電位であるコモンモードの電圧ＶＣＯＭ
の電圧レベルに初期化される。
【００３３】信号Ｓ３がロウレベルになると、スイッチ
３８，５８がオフする。また、前述のように、信号Ｓ１
は既にハイレベルとなっているので、スイッチ２２，２
４，３４，３６，４６，４８，５４，５６はオン、かつ
スイッチ２６，２８，５０，５２はオフした状態であ
る。
３８，５８がオフする。また、前述のように、信号Ｓ１
は既にハイレベルとなっているので、スイッチ２２，２
４，３４，３６，４６，４８，５４，５６はオン、かつ
スイッチ２６，２８，５０，５２はオフした状態であ
る。
【００３４】この時、差動増幅器１２の入力端子−、＋
すなわち入力用のキャパシタ１４，１６および帰還用の
キャパシタ１８，２０の右側の端子、および、差動増幅
器１２の出力端子＋、−すなわち出力電圧Ｖｏ+ 、Ｖｏ
- は共にコモンモードの電圧ＶＣＯＭの電圧レベルとさ
れている。また、入力用のキャパシタ１４，１６および
帰還用のキャパシタ１８，２０は、それぞれ入力電圧Ｖ
ｉ+ 、Ｖｉ- により充電または放電される。
すなわち入力用のキャパシタ１４，１６および帰還用の
キャパシタ１８，２０の右側の端子、および、差動増幅
器１２の出力端子＋、−すなわち出力電圧Ｖｏ+ 、Ｖｏ
- は共にコモンモードの電圧ＶＣＯＭの電圧レベルとさ
れている。また、入力用のキャパシタ１４，１６および
帰還用のキャパシタ１８，２０は、それぞれ入力電圧Ｖ
ｉ+ 、Ｖｉ- により充電または放電される。
【００３５】続いて、信号Ｓ１がロウレベルとなり、信
号Ｓ２がハイレベルになると、スイッチ２６，２８，５
０，５２がオンし、スイッチ２２，２４，３４，３６，
４６，４８，５４，５６がオフする。この時、入力用の
キャパシタ１４，１６は、それぞれ入力電圧Ｒ+ 、Ｒ-
により充電または放電される。その結果、入力用のキャ
パシタ１４，１６には、入力電圧Ｖｉ+ 、Ｖｉ- と入力
電圧Ｒ+ 、Ｒ- との差分の電荷がそれぞれ蓄積され、こ
の電荷は、入力電圧Ｖｉ+ 、Ｖｉ- によって充電または
放電されている帰還用のキャパシタ１８，２０にシフト
され、出力電圧Ｖｏ+ 、Ｖｏ- として出力される。
号Ｓ２がハイレベルになると、スイッチ２６，２８，５
０，５２がオンし、スイッチ２２，２４，３４，３６，
４６，４８，５４，５６がオフする。この時、入力用の
キャパシタ１４，１６は、それぞれ入力電圧Ｒ+ 、Ｒ-
により充電または放電される。その結果、入力用のキャ
パシタ１４，１６には、入力電圧Ｖｉ+ 、Ｖｉ- と入力
電圧Ｒ+ 、Ｒ- との差分の電荷がそれぞれ蓄積され、こ
の電荷は、入力電圧Ｖｉ+ 、Ｖｉ- によって充電または
放電されている帰還用のキャパシタ１８，２０にシフト
され、出力電圧Ｖｏ+ 、Ｖｏ- として出力される。
【００３６】すなわち、演算回路４０では、下記式
（２）に示す演算が行われる。 Ｖｏ（diff）＝（Ｃｓ／Ｃｆ＋１）・Ｖｉ（diff）−（Ｃｓ／Ｃｆ）・Ｒ（di ff） … （２） 同様に、Ｖｏ（diff）＝（Ｖｏ+ −Ｖｏ- ） Ｖｉ（diff）＝（Ｖｉ+ −Ｖｉ- ） Ｒ（diff）＝（Ｒ+ −Ｒ- ） である。
（２）に示す演算が行われる。 Ｖｏ（diff）＝（Ｃｓ／Ｃｆ＋１）・Ｖｉ（diff）−（Ｃｓ／Ｃｆ）・Ｒ（di ff） … （２） 同様に、Ｖｏ（diff）＝（Ｖｏ+ −Ｖｏ- ） Ｖｉ（diff）＝（Ｖｉ+ −Ｖｉ- ） Ｒ（diff）＝（Ｒ+ −Ｒ- ） である。
【００３７】これ以後、前述の初期化、データ入力、演
算の処理が順次繰り返し行われる。
算の処理が順次繰り返し行われる。
【００３８】演算回路１０の場合と同様に、演算回路４
０においても、スイッチ２２と入力用のキャパシタ１４
との間の信号ノード、スイッチ２４と入力用のキャパシ
タ１６との間の信号ノード、スイッチ４６と帰還用のキ
ャパシタ１８との間の信号ノード、および、スイッチ４
８と帰還用のキャパシタ２０との間の信号ノードを充放
電するための時間を短縮することができるので、演算回
路４０のセトリング時間を短縮することができ、演算処
理を高速化することができる。
０においても、スイッチ２２と入力用のキャパシタ１４
との間の信号ノード、スイッチ２４と入力用のキャパシ
タ１６との間の信号ノード、スイッチ４６と帰還用のキ
ャパシタ１８との間の信号ノード、および、スイッチ４
８と帰還用のキャパシタ２０との間の信号ノードを充放
電するための時間を短縮することができるので、演算回
路４０のセトリング時間を短縮することができ、演算処
理を高速化することができる。
【００３９】以上の実施例はいずれもＶｉ（diff）が入
力される前、即ち信号Ｓ２がロウレベルになった後、信
号Ｓ１がハイレベルになるまでの間（信号Ｓ１がハイレ
ベルとなるタイミングを含む）に信号Ｓ３がオンする場
合について説明したが、Ｒ（diff）が入力される前、即
ち信号Ｓ１がロウレベルになった後、信号Ｓ２がハイレ
ベルになるまでの間（信号Ｓ２がハイレベルとなるタイ
ミングを含む）に信号Ｓ３がオンするタイミングにする
ことによっても、同様にＲ（diff）のセトリング時間を
短縮することが可能である。さらに、Ｖｉ（diff）が入
力される前のタイミングとＲ（diff）が入力される前の
タイミングで各々信号Ｓ３をオンさせても同様にセトリ
ング時間を短縮することが可能である。
力される前、即ち信号Ｓ２がロウレベルになった後、信
号Ｓ１がハイレベルになるまでの間（信号Ｓ１がハイレ
ベルとなるタイミングを含む）に信号Ｓ３がオンする場
合について説明したが、Ｒ（diff）が入力される前、即
ち信号Ｓ１がロウレベルになった後、信号Ｓ２がハイレ
ベルになるまでの間（信号Ｓ２がハイレベルとなるタイ
ミングを含む）に信号Ｓ３がオンするタイミングにする
ことによっても、同様にＲ（diff）のセトリング時間を
短縮することが可能である。さらに、Ｖｉ（diff）が入
力される前のタイミングとＲ（diff）が入力される前の
タイミングで各々信号Ｓ３をオンさせても同様にセトリ
ング時間を短縮することが可能である。
【００４０】なお、本発明は、図示例の回路に限定され
ず、差動増幅器と、入力用のキャパシタと、入力電圧Ｖ
ｉ+ 、Ｖｉ- および入力電圧Ｒ+ 、Ｒ- の入力用のスイ
ッチとを備える演算回路に適用可能である。また、本発
明は、差動入力の演算回路に限定されず、シングルエン
ド入力の演算回路にも適用可能である。また、本発明
は、入力電圧Ｖｉ+ 、Ｖｉ- が１入力および２入力の場
合に限定されず、入力電圧Ｖｉ+ 、Ｖｉ- が３入力以上
の場合にも適用可能である。
ず、差動増幅器と、入力用のキャパシタと、入力電圧Ｖ
ｉ+ 、Ｖｉ- および入力電圧Ｒ+ 、Ｒ- の入力用のスイ
ッチとを備える演算回路に適用可能である。また、本発
明は、差動入力の演算回路に限定されず、シングルエン
ド入力の演算回路にも適用可能である。また、本発明
は、入力電圧Ｖｉ+ 、Ｖｉ- が１入力および２入力の場
合に限定されず、入力電圧Ｖｉ+ 、Ｖｉ- が３入力以上
の場合にも適用可能である。
【００４１】また、実施例では、例えばスイッチ２２，
２４は、信号Ｓ１がハイレベルの時にオン、ロウレベル
の時にオフし、同様に、スイッチ２６，２８は、信号Ｓ
２がハイレベルの時にオン、ロウレベルの時にオフし、
スイッチ３８，５８は、信号Ｓ３がハイレベルの時にオ
ン、ロウレベルの時にオフするとしたが、信号Ｓ１〜３
の極性と各スイッチがオンオフする関係は何ら限定され
ず、必要に応じて適宜変更してもよい。
２４は、信号Ｓ１がハイレベルの時にオン、ロウレベル
の時にオフし、同様に、スイッチ２６，２８は、信号Ｓ
２がハイレベルの時にオン、ロウレベルの時にオフし、
スイッチ３８，５８は、信号Ｓ３がハイレベルの時にオ
ン、ロウレベルの時にオフするとしたが、信号Ｓ１〜３
の極性と各スイッチがオンオフする関係は何ら限定され
ず、必要に応じて適宜変更してもよい。
【００４２】本発明の演算回路は、基本的に以上のよう
なものである。以上、本発明の演算回路について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
なものである。以上、本発明の演算回路について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
【００４３】
【発明の効果】以上詳細に説明した様に、本発明の演算
回路は、第１または第２のデータが入力される前に、第
３のスイッチを介して、第１または第２のスイッチと入
力用のキャパシタとの間の信号ノードをコモンモードの
電圧レベルに初期化するようにしたものである。これに
より、本発明の演算回路によれば、小規模な回路で、第
１または第２のスイッチと入力用のキャパシタとの間の
信号ノードを充放電するための時間を短縮することがで
きるため、レイアウト面積を増大させたり、演算精度が
低下することもなく、演算回路のセトリング時間を短縮
することができ、演算処理を高速化することができる。
回路は、第１または第２のデータが入力される前に、第
３のスイッチを介して、第１または第２のスイッチと入
力用のキャパシタとの間の信号ノードをコモンモードの
電圧レベルに初期化するようにしたものである。これに
より、本発明の演算回路によれば、小規模な回路で、第
１または第２のスイッチと入力用のキャパシタとの間の
信号ノードを充放電するための時間を短縮することがで
きるため、レイアウト面積を増大させたり、演算精度が
低下することもなく、演算回路のセトリング時間を短縮
することができ、演算処理を高速化することができる。
【図１】 本発明の演算回路の一実施例の構成回路図で
ある。
ある。
【図２】 図１に示す演算回路の動作を表す一実施例の
タイミングチャートである。
タイミングチャートである。
【図３】 本発明の演算回路の別の実施例の構成回路図
である。
である。
【図４】 図３に示す演算回路の動作を表す一実施例の
タイミングチャートである。
タイミングチャートである。
【図５】 従来の演算回路の一例の構成回路図である。
【図６】 図５に示す演算回路の動作を表す一例のタイ
ミングチャートである。
ミングチャートである。
１０，４０，６０ 演算回路
１２ 差動増幅器
１４，１６，１８，２０ キャパシタ
２２，２４，２６，２８，３０，３２，３４，３６，３
８，４６，４８，５０，５２，５４，５６，５８ スイ
ッチ
８，４６，４８，５０，５２，５４，５６，５８ スイ
ッチ
Claims (2)
- 【請求項１】差動増幅器と、一方の端子が前記差動増幅
器の入力端子に接続された入力用のキャパシタと、この
入力用のキャパシタの他方の端子に並列に接続された第
１および第２のスイッチとを備え、 前記第１のスイッチを介して第１のデータを前記入力用
のキャパシタに入力した後、前記第２のスイッチを介し
て第２のデータを前記入力用のキャパシタに入力して、
これら第１のデータと第２のデータとの間で所定の演算
処理を行う演算回路であって、 前記第１または第２のデータが入力される前に、前記第
１または第２のスイッチと前記入力用のキャパシタとの
間の信号ノードをコモンモードの電圧レベルに初期化す
る第３のスイッチを備えることを特徴とする演算回路。 - 【請求項２】前記第３のスイッチは、前記第２または第
１のスイッチがオフした後、前記第１または第２のスイ
ッチがオンするまでの間にオンし、前記第１または第２
のスイッチと前記入力用のキャパシタとの間の信号ノー
ドがコモンモードの電圧レベルに初期化される所定の一
定時間の後にオフすることを特徴とする請求項１に記載
の演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001364126A JP2003168067A (ja) | 2001-11-29 | 2001-11-29 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001364126A JP2003168067A (ja) | 2001-11-29 | 2001-11-29 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003168067A true JP2003168067A (ja) | 2003-06-13 |
Family
ID=19174357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001364126A Pending JP2003168067A (ja) | 2001-11-29 | 2001-11-29 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003168067A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012044347A (ja) * | 2010-08-17 | 2012-03-01 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2021051094A (ja) * | 2015-11-04 | 2021-04-01 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 信号処理装置及び信号処理方法 |
-
2001
- 2001-11-29 JP JP2001364126A patent/JP2003168067A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012044347A (ja) * | 2010-08-17 | 2012-03-01 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2021051094A (ja) * | 2015-11-04 | 2021-04-01 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 信号処理装置及び信号処理方法 |
| JP7130071B2 (ja) | 2015-11-04 | 2022-09-02 | 三星電子株式会社 | 信号処理装置及び信号処理方法 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040625 |
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| A02 | Decision of refusal |
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