JP2003167840A - データ転送システム，マイクロコンピュータ及びデータ転送装置 - Google Patents

Abstract

(57)【要約】 【課題】 データの転送先となる領域の使用効率を向上
させることができるデータ転送システムを提供する。 【解決手段】 ＤＭＡコントローラ１４は、外部より送
信され、通信ブロック１７により受信されたデータに付
加されているＳＬビットに応じて、データを、メモリ１
３にＤＭＡ転送する毎にその転送サイズを変化させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵによって行
われる転送制御用レジスタの設定に基づいてデータ転送
処理を行うためのデータ転送システム、及びそのシステ
ムに使用されるマイクロコンピュータ並びにデータ転送
装置に関する。

【０００２】

【発明が解決しようとする課題】データ転送装置たるＤ
ＭＡ(Direct Memory Access)コントローラは、ソースア
ドレス（転送元アドレス）やデスティネーションアドレ
ス（転送先アドレス），転送データサイズや転送回数及
び転送開始条件などをＣＰＵがＤＭＡコントローラ内部
の転送制御用レジスタに書き込むことで設定を行い、設
定された転送開始条件が成立するとハードウエアにより
データ転送処理を開始（ＤＭＡ転送）するようになって
いる。

【０００３】ところで、転送データサイズについては、
一連の転送処理が行われる間（設定された転送回数レジ
スタの値が“０”になるまで）は常に一定である。その
ため、例えば、図４に示すシステムの場合における通信
データのように、送信側より送信されてくるデータのサ
イズがバイト（８ビット），ワード（１６ビット），ロ
ングワード（３２ビット）のように変化するものを受信
側の通信用ＩＣにおける受信バッファ１で受信して、そ
の受信データをＤＭＡコントローラ２がメモリ３にＤＭ
Ａ転送する場合は、転送データサイズを最大のロングワ
ードに合わせて行わざるを得ない。

【０００４】その結果、転送先のメモリ３上では、ロン
グワード境界のアドレス毎にデータが配置されるが、実
データサイズがバイト，ワードであったアドレスでは有
効なデータが配置されていない部分があり、メモリ３の
使用効率が低下するという問題があった。

【０００５】本発明は上記事情に鑑みてなされたもので
あり、その目的は、データの転送先となる領域の使用効
率を向上させることができるデータ転送システム、及び
そのシステムに使用されるマイクロコンピュータ並びに
データ転送装置を提供することにある。

【０００６】

【課題を解決するための手段】請求項１記載のデータ転
送システムによれば、送信部は、送信データに当該デー
タのサイズを示すサイズビットを付加して送信する。そ
して、データの受信側に配置されるデータ転送装置は、
前記データに付加されているサイズビットに応じて、デ
ータを転送する毎にその転送サイズを変化させる。

【０００７】例えば、転送対象となるデータのサイズが
バイト，ワード，ロングワードのように変化する場合に
は、送信側でデータに２ビットのサイズビットを付加し
て送信する。すると、データ転送装置は、サイズビット
の状態に応じて、例えば転送サイズがバイトであればバ
イト転送を行うと共に転送先アドレスを“１”だけ増加
若しくは減少させ、転送サイズがワードであればワード
転送を行うと共に転送先アドレスを“２”増加若しくは
減少させるようにする。従って、転送先の領域には、無
効データの空きを作ること無く連続的に転送データが書
き込まれるようになるので、転送先の領域を効率的に使
用することができ、前記領域の設定をより小さくするこ
とが可能である。

【０００８】請求項２記載のデータ転送システムによれ
ば、ＣＰＵは、データ転送装置に対する転送先アドレス
の設定を１回だけ行い、データ転送装置は、ＣＰＵによ
って２回目以降に設定されたデータ転送を開始する場
合、前回の最後に行われたデータ転送に応じて転送先ア
ドレスレジスタの設定を行う。尚、ここで言う「２回目
以降」等の回数は、データ転送装置が行う一連のデータ
転送を単位とする回数であり、転送開始前にＣＰＵによ
ってデータ転送装置に設定された転送回数が初期値から
“０”になると一連のデータ転送が「１回」行われたこ
とになる。

【０００９】即ち、従来ＣＰＵは、新たにＤＭＡ転送を
実行させる毎に、プログラムに基づいてデータ転送装置
のレジスタに転送先アドレスをセットし直すようになっ
ており、転送先領域の末尾付近の部分は殆ど使用される
ことがなかった。これに対して、請求項２の構成によれ
ば、データ転送装置が２回目以降に設定されるデータ転
送における転送先アドレスが上記のように設定されるこ
とで、次回に実行されるデータ転送の転送先アドレスは
前回のデータ転送によってデータが書き込まれているア
ドレスの次に自動的に設定される。従って、転送先の領
域をより効率的に使用することができる。また、ＣＰＵ
は、データ転送を行う毎に転送先アドレスの設定を行う
必要が無くなるので、データ転送装置のレジスタ設定に
要する時間を短縮することができる。

【００１０】請求項３記載のデータ転送システムによれ
ば、データ転送装置は、データ転送中において内部の転
送先アドレスレジスタが示す転送先アドレスが最終アド
レスを超える若しくは下回る場合には、転送先アドレス
レジスタの内容を初期アドレス設定レジスタの内容に設
定し直す。即ち、転送先領域は連続的に使用されること
になるので、領域の最終アドレスを超える場合にデータ
転送装置が転送先アドレスを自動的に初期化すれば、Ｃ
ＰＵが転送先アドレスを改めて設定し直さなくとも当該
領域をリングバッファ状に使用することができ、使用効
率をより高めることができる。

【００１１】請求項５記載のマイクロコンピュータによ
れば、請求項１記載のデータ転送システムのように転送
サイズをダイナミックに設定する構成を有しない場合で
も、２回目の転送先アドレスは、１回目のデータ転送が
行われているアドレスの次に自動的に設定される。従っ
て、転送先の領域を効率的に使用するができ、また、Ｃ
ＰＵは、データ転送を行う毎に転送先アドレスの設定を
行う必要が無くなるので、データ転送装置のレジスタ設
定に要する時間を短縮することができる。請求項６記載
のマイクロコンピュータによれば、請求項５記載の構成
において、請求項３と同様の作用効果が得られる。

【００１２】

【発明の実施の形態】以下、本発明の一実施例について
図１乃至図３を参照して説明する。図１は、データ転送
システムにおける主に受信側のマイクロコンピュータの
電気的構成を示す機能ブロック図である。マイクロコン
ピュータ（マイコン）１１は、ＣＰＵ１２，ＤＲＡＭな
どのメモリ１３，ＤＭＡコントローラ（データ転送装
置）１４，インプットキャプチャ１５，Ａ／Ｄ変換器１
６及び通信ブロック（受信部）１７などで構成されてい
る。これらは、アドレスバス１８及びデータバス１９に
よって互いに接続されている。尚、データバス１９は３
２ビットであるとする。

【００１３】インプットキャプチャ１５は、マイコン１
１の図示しないフリーランタイマのカウンタ値を読み出
す場合にカウントデータをラッチするためのレジスタで
ある。Ａ／Ｄ変換器１６は、図示しないセンサ等が出力
するアナログのセンサ信号をデジタルデータに変換する
ようになっている。通信ブロック１７は、例えば、Ethe
rnet（富士通株式会社の登録商標）等の通信プロトコル
に対応した通信用のＩＣであり、図示しない外部装置と
同軸ケーブル或いは無線ＬＡＮ等によりデータ通信を行
うようになっている。通信ブロック１７の内部には、外
部（送信部）より送信されたデータを受信するためのレ
シーブデータレジスタ１７Ｒが配置されている。

【００１４】ＤＭＡコントローラ１４は、ＣＰＵ１２に
よって行われる各レジスタの設定に応じて、Ａ／Ｄ変換
器１６や通信ブロック１７とメモリ１３との間のＤＭＡ
転送を行うものである。ＤＭＡコントローラ１４の内部
は、ソースアドレス（ＡＤＤ）レジスタ２０，デスティ
ネーションアドレスレジスタ（転送先アドレスレジス
タ）２１，コントロールレジスタ２２，カウントレジス
タ２３，割込み要求レジスタ２４，転送領域先頭アドレ
スレジスタ（初期アドレス設定レジスタ）２５，転送領
域最終アドレスレジスタ（最終アドレスレジスタ）２６
等の各種転送制御用レジスタを備えると共に、起動制御
部２７，回数制御部２８，選択優先回路２９などの制御
回路部，バスインターフェイス３０及び転送ボックス
（転送データバッファ）３１を備えている。

【００１５】ソース，デスティネーションアドレスレジ
スタ２０，２１は、ＤＭＡ転送における夫々転送元アド
レス，転送先アドレスを設定するためのレジスタであ
り、コントロールレジスタ２２は、転送制御パラメータ
を設定するためのレジスタである（但し、本実施例で
は、詳細は後述するが、コントロールレジスタ２２にお
いて転送データサイズの設定を行わない場合がある）。
カウントレジスタ２３は、転送回数を設定するためのレ
ジスタであり、割込み要求レジスタ２４は、ＤＭＡコン
トローラ１４に入力される各種割込み要求の受付を転送
時において制御するためのレジスタである。

【００１６】転送領域先頭，転送領域最終アドレスレジ
スタ２５，２６は、メモリ１３において設定されている
ＤＭＡ転送領域の先頭アドレスと最終アドレスとを夫々
書き込むためのレジスタである。尚、転送領域先頭アド
レスレジスタ２５には、ＣＰＵ１２によってデスティネ
ーションアドレスレジスタ２１に最初に書き込まれるア
ドレスと同じアドレスが書き込まれるようになってい
る。尚、これらのレジスタ２０〜２６及び転送ボックス
３１は、ＤＭＡコントローラ１４内部の（モジュール）
アドレスバス３２及びデータバス３３によって接続され
ており、これらのバス３２及び３３と外部のバス１８及
び１９とは、バスインターフェイス３０を介して接続さ
れている。

【００１７】起動制御部２７は、ソース，デスティネー
ションアドレスレジスタ２０，２１に設定されたアドレ
スを、バスインターフェイス３０を介してアドレスバス
１８に出力し、ＤＭＡ転送を開始させるようになってい
る。回数制御部２８は、カウントレジスタ２３にセット
された転送回数に基づいてＤＭＡ転送の回数制御を行う
共に、その制御結果をコントロールレジスタ２２のビッ
トに反映させるようになっている。カウントレジスタ２
３にセットされた転送回数は、回数制御部２８によりア
ドレス増減値に応じて順次減算され、“０”になった時
点で一連のＤＭＡ転送は終了する。

【００１８】選択優先回路２９には、ＣＰＵ１２や各周
辺回路が発生する割込み要求、例えば、インプットキャ
プチャ１５，Ａ／Ｄ変換器１６や、その他図示しないＵ
ＡＲＴ０受信／送信，ＵＡＲＴ１受信／送信（０，１は
ＵＡＲＴのチャネル），シリアル０受信／送信，…など
の割込み要求が入力されている。そして、選択優先回路
２９は、コントロールレジスタ２２の設定に応じた割込
み要求だけを受付けて起動制御部２７に出力するように
なっている。

【００１９】図２は、アドレスレジスタ２０，２１，２
５，２６並びに転送ボックス３１を中心とする構成の詳
細を示すものである。本実施例において、外部より送信
され通信ブロック１７のレシーブデータレジスタ１７Ｒ
によって受信されるデータには、そのデータサイズを示
す１ビットのＳＬビット（サイズビット）が先頭に付加
されている。データサイズは、バイト，ワードの何れか
であるものとし、ＳＬビットが“０”である場合のデー
タサイズはバイト，ＳＬビットが“１”である場合のデ
ータサイズはワードを示す。

【００２０】レシーブデータレジスタ１７Ｒにて受信さ
れたデータは、ＤＭＡ転送が開始されるとＤＭＡコント
ローラ１４により読み込まれ、転送ボックス３１に配置
される。転送ボックス３１に配置されたデータのＳＬビ
ットはアドレス増加バッファ３４によって参照され、ア
ドレス増加バッファ（ＢＵＦＦ）３４は、ＳＬビットが
“０”であれば、転送ボックス３１に読み込まれたデー
タが転送された後に加算器（コントロールレジスタ２２
の設定によっては減算器としても作用する）３５Ｓ，３
５Ｄに“１”を出力し、ＳＬビットが“１”であれば加
算器３５Ｓ，３５Ｄに“２”を出力するように構成され
ている。

【００２１】また、アドレス増加バッファ３４は、カウ
ントレジスタ２３の値が“０”となりＤＭＡ転送が終了
したことを示す信号を受けた場合にも、最後の転送デー
タが有していたＳＬビットの値に応じて加算器３５Ｓ，
３５Ｄに“１”または“２”を出力するようになってい
る。

【００２２】加算器３５Ｓ，３５Ｄは、アドレス増加バ
ッファ３４が出力する値をソース，デスティネーション
アドレスレジスタ２０，２１のアドレス値に加算して、
加算結果を夫々のレジスタ２０，２１に戻すようになっ
ている。但し、加算器３５Ｓ，３５Ｄとソース，デステ
ィネーションアドレスレジスタ２０，２１との間には、
フリップフロップ５０Ｓ，５０Ｄが配置されている。こ
れらのフリップフロップ５０Ｓ，５０Ｄは、加算器３５
Ｓ，３５Ｄからの出力をＤ入力端子で受けて、図示しな
いクロック信号に同期してＱ出力端子より出力するもの
である。

【００２３】そして、フリップフロップ５０Ｓ，５０Ｄ
のリセット入力端子Ｒには、図２では図示しないコント
ロールレジスタ２２の制御ビット出力が与えられるよう
になっている。例えば、コントロールレジスタ２２によ
って、フリップフロップ５０Ｓがリセットされる場合
は、加算器３５Ｓの出力状態にかかわらず、ソースアド
レスレジスタ２０のアドレス値は変化しなくなる。尚、
図２では、フリップフロップ５０Ｓ，５０Ｄを代表して
夫々１個のみ図示しているが、実際にはアドレスのビッ
ト数に応じた数だけ並列に配置されることは言うまでも
ない。

【００２４】デスティネーションアドレスレジスタ２１
のアドレス値と、転送領域最終アドレスレジスタ２６の
アドレス値とはコンパレータ３６によって比較されてい
る。そして、前者が後者を上回った場合、若しくは、両
者が一致しており且つＳＬビットが“１”である場合に
は、コンパレータ３６はデスティネーションアドレスレ
ジスタ２１及び転送領域先頭アドレスレジスタ２５に対
してロード信号を出力し、レジスタ２５の内容をレジス
タ２１にロードさせるように構成されている。

【００２５】次に、本実施例の作用について図３をも参
照して説明する。図３は、ＤＭＡ転送を行う場合の処理
の流れを示すフローチャートであり、通信ブロック１７
が受信したデータをメモリ１３にＤＭＡ転送する場合を
示す。このフローチャートでは、ＣＰＵ１２がプログラ
ムに従ってＤＭＡコントローラ１４に行うレジスタ設定
と、その後のＤＭＡコントローラ１４のハードウエアに
よる処理とをまとめて表している。

【００２６】ステップＳ１において、ＣＰＵ１２は、メ
モリ１３のワークエリアに用意されたフラグ格納領域を
参照して初期設定フラグがセットされているか否かを判
断し、フラグがセットされていなければ（「ＮＯ」）Ｄ
ＭＡコントローラ１４のデスティネーションアドレスレ
ジスタ２１に初期デスティネーションアドレス及び転送
領域最終アドレスの設定を行う（ステップＳ２）。ここ
での初期デスティネーションアドレスは、メモリ１３に
設定されたＤＭＡ転送領域の先頭アドレスであり、レジ
スタ２１に書き込みを行うと転送領域先頭アドレスレジ
スタ２５にも同じ値が同時に書き込まれる。また、転送
領域最終アドレスは、転送領域最終アドレスレジスタ２
６に書き込まれる。

【００２７】それから、ＣＰＵ１２は、メモリ１３のフ
ラグ格納領域に初期設定フラグをセットすると（ステッ
プＳ３）、ＤＭＡコントローラ１４のその他のレジスタ
にも設定を行う（ステップＳ４）。即ち、コントロール
レジスタ２２にＤＭＡ転送のモードを設定し、カウント
レジスタ２３に転送回数を設定し、割込み要求レジスタ
２４に通信ブロック１７からの割込みを受け付けるよう
に設定を行い、ソースアドレスレジスタ２０にソースア
ドレス、即ち、通信ブロック１７のレシーブデータレジ
スタ１７Ｒに割り付けられているアドレスを設定する。

【００２８】尚、コントロールレジスタ２２における転
送モード設定では、従来と同様に転送データサイズを固
定的に設定するモードでは無く、ＤＭＡコントローラ１
４が転送データ毎にダイナミックに設定するモードを設
定する。ここまでが、ＣＰＵ１２がプログラムに基づい
て行う処理である。また、この場合、ソースアドレス
は、常に通信ブロック１７のレシーブデータレジスタ１
７Ｒのアドレスとなるため、ソースアドレスを変化させ
る必要はない。従って、コントロールレジスタ２２によ
り、上述したようにフリップフロップ５０Ｓをリセット
させるように設定を行う。

【００２９】以降は、ＤＭＡコントローラ１４のハード
ウエアが実行する。ＤＭＡコントローラ１４は、ステッ
プＳ５において、転送領域先頭アドレスレジスタ２５に
書き込みが行われたか否かによって処理を分岐する。こ
の時点では、ステップＳ２において書き込みが行われて
いるので（その情報はフリップフロップ等に記憶させて
おくようにする）「ＹＥＳ」であり、ステップＳ７に移
行する。ステップＳ７はコンパレータ３６の比較結果で
あり、この時点では「ＮＯ」であるから、通信ブロック
１７からの割込みが発生するのを待ってデータ転送を開
始する（ステップＳ８）。

【００３０】例えば、ＤＭＡコントローラ１４は、ＣＰ
Ｕ１２に対してバスリクエスト信号を出力し、ＣＰＵ１
２がバス１８，１９の使用を一旦停止してバス権をＤＭ
Ａコントローラ１４に与えると、ＤＭＡコントローラ１
４は、ＤＭＡ転送中であることを示す信号をアクティブ
にしてＤＭＡ転送を開始する。

【００３１】それから、起動制御部１７は、ソースアド
レスレジスタ２０に設定されたアドレスをアドレスバス
１８に出力して通信バッファ１７のレシーブデータレジ
スタ１７Ｒからデータを読み出して一旦転送ボックス３
１に転送する。そして、ＳＬビットの値に応じて転送デ
ータサイズを設定すると、デスティネーションアドレス
レジスタ２１に設定されたアドレスをアドレスバス１８
に出力して、転送ボックス３１内部のデータをメモリ１
３の転送領域の先頭アドレスに書き込む。この時、ＳＬ
ビットは削除され、実データ８ビット，１６ビットだけ
がメモリに書き込まれるようになっている。そして、デ
ータ転送が終了する（ステップＳ９）。

【００３２】１データのＤＭＡ転送が終了すると、カウ
ントレジスタ２３の値はデクリメントされ（ステップＳ
１０）、その値が“０”でなければ（ステップＳ１１，
「ＮＯ」）アドレス増加バッファ３４がＳＬビットの値
に応じたデータ値を加算器３５Ｓ，３５Ｄに出力するこ
とで、次に転送するデータのソース，デスティネーショ
ンアドレスを設定する（ステップＳ１２）。即ち、ソー
ス，デスティネーションアドレスは、ＳＬビットが
“０”であれば“１”加算され、ＳＬビットが“１”で
あれば“２”加算される。但し、本実施例のケースで
は、フリップフロップ５０Ｓによってソースアドレスは
固定される。それから、ステップＳ７に戻る。

【００３３】以上のようにして、通信ブロック１７が受
信したデータに付加されているＳＬビットの値に応じて
転送データサイズがダイナミックに設定されると共に、
その転送データサイズに応じて次の転送におけるデステ
ィネーションアドレスも設定される。その結果、ＤＭＡ
転送が行われたメモリ１３のデータイメージは、図１に
おいて、Ｄａｔａ０はバイト，Ｄａｔａ１はワード，Ｄ
ａｔａ２はバイト，Ｄａｔａ３及び４はワード，…と示
すように、バイトデータ，ワードデータが隙間無く配置
されるようになる。

【００３４】そして、カウントレジスタ２３の値が
“０”になると（ステップＳ１１，「ＹＥＳ」）一連の
ＤＭＡ転送は終了する。尚、この時、ステップＳ５にお
ける、レジスタ２５に書き込みが行われたことを示す情
報はリセットされるようになっている（尚、ステップＳ
５で「ＹＥＳ」となった時点でリセットしても良
い。）。転送が終了すると、ＣＰＵ１２は、デスティネ
ーションアドレスレジスタ２１の値を読みに行くこと
で、今回の転送によって書き込まれたデータはメモリ１
３のどこまでに配置されているのを知ることができるの
で、そのアドレス値に基づいてメモリ１３にアクセス
し、転送されたデータを読み込んで必要な処理を行う。

【００３５】ＣＰＵ１２が、次回に通信ブロック１７の
受信データをＤＭＡ転送させる場合は、初期設定フラグ
がセットされているためステップＳ１で「ＹＥＳ」と判
断し、ステップＳ４に移行する。また、ＤＭＡコントロ
ーラ１４では、今回はステップＳ２においてレジスタ２
５に対する書き込みは行われなかったので、ステップＳ
５で「ＮＯ」となり、アドレス増加バッファ３４がデス
ティネーションアドレスを加算させる（ステップＳ
６）。即ち、前回の最後の転送データサイズがバイトで
あれば“１”を加え、サイズがワードであれば“２”を
加える。従って、今回のＤＭＡ転送におけるデスティネ
ーションアドレスは、前回の転送によってデータが書き
込まれているアドレスの次に設定されることになる。そ
れから、ステップＳ７に移行する。

【００３６】そして、メモリ１３の転送領域にデータが
順次書き込まれて行くことで、デスティネーションアド
レスレジスタ２１の値が転送領域最終アドレスレジスタ
２６の値を超えると（ステップＳ７，「ＹＥＳ」）、コ
ンパレータ３６は転送領域先頭アドレスレジスタ２５及
びデスティネーションアドレスレジスタ２１にロード信
号を出力して、レジスタ２１の値をレジスタ２５の値に
書き替えてデスティネーションアドレスを初期化する
（ステップＳ１３）。それから、ステップＳ８に移行す
る。

【００３７】即ち、ＤＭＡ転送が進行することでメモリ
１３の転送領域を超えようとする場合は、デスティネー
ションアドレスを転送領域の先頭に戻して、既に使用さ
れている領域に転送データをオーバーライトすること
で、転送領域をリングバッファ状に使用する。

【００３８】以上のように本実施例によれば、ＤＭＡコ
ントローラ１４は、外部より送信され、通信ブロック１
７により受信されたデータに付加されているＳＬビット
に応じて、データをメモリ１３にＤＭＡ転送する毎にそ
の転送サイズを変化させるようにした。従って、メモリ
１３の転送領域には、無効データの空きを作ること無く
連続的に転送データが書き込まれるようになり、メモリ
１３の領域を効率的に使用することができ、その領域の
設定をより小さくすることが可能できる。

【００３９】また、ＣＰＵ１２は、ＤＭＡコントローラ
１４に対する転送先アドレスの設定を１回だけ行い、Ｄ
ＭＡコントローラ１４は、ＣＰＵ１２によって２回目以
降に設定されたデータ転送を開始する場合、前回の最後
に行われたデータ転送に応じてデスティネーションアド
レスレジスタ２１の設定を行うようにした。従って、次
回に実行されるＤＭＡ転送のデスティネーションアドレ
スを、前回の転送によってデータが書き込まれているア
ドレスの次に自動的に設定することができ、メモリ１３
の転送領域をより効率的に使用することができる。ま
た、ＣＰＵ１２は、ＤＭＡ転送を行う毎にデスティネー
ションアドレスの設定を行う必要が無くなるので、ＤＭ
Ａコントローラ１４のレジスタ設定に要する時間を短縮
することができる。

【００４０】更に、ＤＭＡコントローラ１４は、ＤＭＡ
転送中において内部のデスティネーションアドレスレジ
スタ２１が示すアドレスが転送領域の終了アドレスを超
える場合には、レジスタ２１の内容を転送領域先頭アド
レスレジスタ２５の内容に設定し直すようにした。従っ
て、メモリ１３の転送領域を連続的に使用することで領
域の終了アドレスを超えようとする場合に、ＣＰＵ１２
が転送先アドレスを改めて設定し直さなくとも転送領域
をリングバッファ状に使用することができ、使用効率を
より高めることができる。

【００４１】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。ＤＭＡ転送をアドレス降順で行って
も良い。この場合、コンパレータ３６は、レジスタ２１
のアドレス値がレジスタ２６の値を上回る場合に代えて
下回る場合にロード信号を出力すれば良い。ＳＬビット
を２ビットに拡張して３バイト転送を行っても良い。例
えば、通信ブロック１７とＤＭＡコントローラ１４との
間のデータバスサイズが３４ビットである場合には、同
様の方式でロングワード転送を行っても良い。この場合
もＳＬビットは２ビットとなる。ＳＬビットは転送デー
タに対して外部的に付加するものに限らず、内部的に付
加するようにしても良い。即ち、例えば８ビット，１６
ビット，３２ビットデータの内の２ビットをＳＬビット
に割り当てても良い。この場合は、メモリ１３にデータ
を転送する際にＳＬビットを削除しなくても良い。

【００４２】転送データのサイズが予め一定であるもの
についてＤＭＡ転送を行う場合は、コントロールレジス
タ２２の設定に応じて、従来技術と全く同じ方式のＤＭ
Ａ転送を行えば良い。また、その場合、デスティネーシ
ョンアドレスの設定方式については、上記実施例と同様
の方式を採用しても良い。斯様に構成した場合でも、転
送先の領域を効率的に使用することができる。また、Ｃ
ＰＵは、データ転送を行う毎に転送先アドレスの設定を
行う必要が無くなるので、データ転送装置のレジスタ設
定に要する時間を短縮できるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例であり、データ転送システム
における主に受信側のマイクロコンピュータの電気的構
成を示す機能ブロック図

【図２】各種アドレスレジスタ並びに転送ボックスを中
心とする詳細な構成を示す図

【図３】ＤＭＡ転送を行う場合の処理の流れを示すフロ
ーチャート

【図４】従来のデータ転送システムを説明する図

【符号の説明】

１１はマイクロコンピュータ、１２はＣＰＵ，１３はメ
モリ、１４はＤＭＡコントローラ（データ転送装置）、
１７は通信ブロック（受信部）、２１はデスティネーシ
ョンアドレスレジスタ（転送先アドレスレジスタ）、２
５は転送領域先頭アドレスレジスタ（初期アドレス設定
レジスタ）、２６は転送領域最終アドレスレジスタ（最
終アドレスレジスタ）を示す。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 送信データに当該データのサイズを示す
   サイズビットを付加して送信する送信部と、 この送信部によって送信されたデータを受信する受信部
   と、 ＣＰＵと、 このＣＰＵによって行われる転送制御用レジスタの設定
   に基づき、前記受信部によって受信されたデータを転送
   先アドレスに転送する処理をハードウエアによって実行
   するデータ転送装置とを備え、 前記データ転送装置は、前記データに付加されているサ
   イズビットに応じて、データを転送する毎にその転送サ
   イズを変化させるように構成されていることを特徴とす
   るデータ転送システム。
2. 【請求項２】 前記ＣＰＵは、前記データ転送装置に対
   する転送先アドレスの設定を１回だけ行い、 前記データ転送装置は、ＣＰＵによって２回目以降に設
   定されたデータ転送を開始する場合は、前回の最後に行
   われたデータ転送に応じて転送先アドレスレジスタの設
   定を行うことを特徴とする請求項１記載のデータ転送シ
   ステム。
3. 【請求項３】 前記データ転送装置は、 前記ＣＰＵによって設定された転送先アドレスの初期値
   を記憶させる初期アドレス設定レジスタと、 転送領域の最終アドレスが書き込まれる最終アドレスレ
   ジスタとを備え、 データ転送中において内部の転送先アドレスレジスタが
   示す転送先アドレスが前記最終アドレスを超える若しく
   は下回る場合には、前記転送先アドレスレジスタの内容
   を前記初期アドレス設定レジスタの内容に設定し直すこ
   とを特徴とする請求項２記載のデータ転送システム。
4. 【請求項４】 請求項１乃至３の何れかに記載のデータ
   転送システムに使用されるＣＰＵと、データ転送装置と
   を備えてなることを特徴とするマイクロコンピュータ。
5. 【請求項５】 ＣＰＵと、 このＣＰＵによって行われる転送制御用レジスタの設定
   に基づき、転送元アドレスから転送先アドレスにデータ
   を転送する処理をハードウエアによって実行するデータ
   転送装置とを備え、 前記ＣＰＵは、前記データ転送装置に対する転送先アド
   レスの設定を１回だけ行い、 前記データ転送装置は、ＣＰＵによって２回目以降に設
   定されたデータ転送を開始する場合は、前回の最後に行
   われたデータ転送に応じて転送先アドレスレジスタの設
   定を行うことを特徴とするマイクロコンピュータ。
6. 【請求項６】 前記データ転送装置は、 前記ＣＰＵによって設定された転送先アドレスの初期値
   を記憶させる初期アドレス設定レジスタと、 転送領域の最終アドレスが書き込まれる最終アドレスレ
   ジスタとを備え、 データ転送中において内部の転送先アドレスレジスタが
   示す転送先アドレスが前記最終アドレスを超える若しく
   は下回る場合には、前記転送先アドレスレジスタの内容
   を前記初期アドレス設定レジスタの内容に設定し直すこ
   とを特徴とする請求項５記載のマイクロコンピュータ。
7. 【請求項７】 請求項４乃至６の何れかに記載のマイク
   ロコンピュータに使用されるデータ転送装置。