JP2003158047A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 チップごとに個別の情報を明確に記録する。 【解決手段】 第１入力端子Ｉ１と第２入力端子Ｉ２の
間にヒューズ３が接続されたＮ個の排他的論理回路１が
配列されている。隣り合う排他的論理回路１の第１入力
端子Ｉ１と第２入力端子Ｉ２は互いに接続されている。
第１番目の排他的論理回路１の第１入力端子Ｉ１には論
理的にＨレベルである電圧を供給するための電源７が第
１論理値配線５を介して接続されている。第Ｎ番目の排
他的論理回路１の第２入力端子Ｉ２には論理的にＬレベ
ルである電圧を供給するための接地電圧１１が第２論理
値配線９を介して接続されている。いずれかのヒューズ
３を切断すると、切断されたヒューズ３に対応する排他
的論理回路１の出力論理値のみが他の排他的論理回路１
の出力論理値とは反転する。切断するヒューズ３を選択
することにより、チップに個別の情報を記録することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に、従来、半導体集積回路の製造工程におい
て組み込むことができなかった情報や半導体集積回路装
置の製造工程の完了以降にチップに施した加工内容等の
情報を記録し、それを論理信号として出力するための論
理回路を備えた半導体集積回路装置に関するものであ
る。

【０００２】

【従来の技術】従来、半導体集積回路の製造工程におい
て、その半導体集積回路が適用される製品に固有の複数
枚数の露光マスク（レチクル）を用いる。すなわち、ト
ランジスタ製造工程や配線工程等の製造工程に応じて適
当な露光マスクを用いて写真製版工程を繰り返し行な
い、所望の機能や特性をもつ半導体集積回路装置を製造
している。

【０００３】各工程では、ステップ・アンド・リピート
方式（ウエハの端から、露光マスク上に描かれたチップ
数分シフトさせながら繰り返し露光していく方式）で露
光マスク上のレイアウトパターンをウエハ上に縮小投影
して回路を作り込んでいく。したがって、レイアウトパ
ターン内での位置情報はウエハ上に焼き付けることは可
能であるが、各チップにウエハ上での位置情報を記録す
ることはできない。

【０００４】また、ウエハ製造装置内での位置バラツキ
等に起因する１ロット内のウエハ間の特性バラツキ（ウ
エハ番号依存性）や、ウエハ面内でのチップ間の特性バ
ラツキ（ウエハ面内位置依存性）が発生する。このよう
なチップ特性のウエハ番号依存性やウエハ面内位置依存
性に基づいて、製造工程を改善したり信頼性を予測した
りすることは品質を向上させる上で重要である。

【０００５】チップ特性のウエハ番号依存性やウエハ面
内位置依存性については、ウエハ状態でのテストだけで
はなく、チップをパッケージに封止した後の長期的な信
頼性を調べることも重要である。そのため、チップをパ
ッケージに封止した状態でウエハ番号やウエハ上でのチ
ップ位置情報を知ることは重要である。

【０００６】また、ＤＲＡＭ（dynamic random access
memory）等で冗長回路を使用した場合の情報を記録した
り、高精度なアナログ特性をもたせたりするために、ウ
エハ製造工程の完了後にウエハへの加工を行なうことが
あり、それらの加工情報を記録しておくことも重要であ
る。

【０００７】半導体集積回路装置では最終製品としてパ
ッケージに封止するために、パッケージ表面の捺印の中
に何らかの情報を含める方法が考えられる。しかし、パ
ッケージ表面の捺印は１ウエハロットに対応させてパッ
ケージに組み立てた場合のアセンブリロットに対応させ
るのが一般的であり、それ以上の情報を含めるのは現実
的ではない。

【０００８】以上のように、製造工程では組み込むこと
ができない情報や製造工程の完了後にチップに施した加
工を記録する手段が必要である。

【０００９】

【発明が解決しようとする課題】ＥＰＲＯＭ（erasable
programmable read only memory）やＥＥＰＲＯＭ（el
ectrically ＥＰＲＯＭ）のように、製品仕様としてプ
ログラム可能な不揮発性ＲＯＭを内蔵している製品で
は、情報を記録する領域を確保すれば、半導体集積回路
装置の製造完了後にウエハ上でのチップ位置やウエハ番
号等の情報をウエハテスト段階で記録することが可能で
ある。しかし、製品仕様としてＥＰＲＯＭやＥＥＰＲＯ
Ｍのようにプログラム可能なＲＯＭを内蔵していない製
品では適用できないため汎用性がない。

【００１０】不揮発性ＲＯＭを使用せずに、ウエハ上で
のチップ位置情報をチップ上に記録する方法として、チ
ップ上に設けられた複数の金属パッドに選択的にレーザ
ーマーカーで打点する方法が提案されている（特許第２
８８５５７６号公報参照）。そこでは、ウエハ上でのチ
ップ位置ごとに、レーザーマークを入れる金属パッドを
異ならせることにより、各チップにウエハ上でのチップ
位置情報を記録している。

【００１１】しかし、この方法ではチップ位置情報を記
録するためのレーザーマークを金属パッドに入れるた
め、チップをパッケージに封入して最終製品の形状にな
った後ではレーザーマーク、すなわちチップ位置情報を
読み取ることは困難である。チップ情報を読み取るため
には、何らかの方法でパッケージを開封してチップ表面
を露出させなければならず、非破壊ではチップ表面に記
録されて情報を読み取ることができないという問題があ
った。

【００１２】また、ウエハ上でのチップ位置情報をチッ
プ上に記録する方法として、並列に接続した抵抗群をチ
ップ上にあらかじめ配置しておき、抵抗間の配線をレー
ザーマーカー装置で打点することによって合成抵抗が変
化することを利用する方法が提案されている（特開平６
−５６６７号公報参照）。そこでは、ウエハ上でのチッ
プ位置ごとに、レーザーマークを入れる抵抗間の配線を
異ならせることにより、各チップにウエハ上でのチップ
位置情報を記録している。

【００１３】この方法では、ウエハ上でのチップ位置情
報を電気的情報として読み出すことができるので、パッ
ケージに封止してからでもウエハ位置情報を知ることが
できる。しかし、この方法では、チップ位置情報を抵抗
値というアナログ信号で読み出すため、読み出したアナ
ログ信号をＡＤ変換（アナログ・デジタル変換）等によ
って処理しなければならず、処理方法が複雑になるとい
う欠点がある。

【００１４】さらに、この方法では、チップ位置情報を
記録するための抵抗群に抵抗値のばらつきがある場合
や、ウエハ上に搭載されるチップ数が増えた場合には、
チップ位置情報の識別能力が低下するという不具合があ
った。さらに、この方法によれば、抵抗値を測定するた
めに専用の端子が必要となる可能性がある。

【００１５】そこで本発明は、ウエハ上でのチップ位置
情報などのチップごとに個別の情報をチップに明確に記
録することができる機能を備えた半導体集積回路装置を
提供することを目的とするものである。

【００１６】

【課題を解決するための手段】本発明にかかる半導体集
積回路装置は、第１番目から第Ｎ番目の排他的論理回路
と、各排他的論理回路の第１入力端子と第２入力端子の
間に接続されたヒューズとを備え、第ｍ番目の排他的論
理回路の第１入力端子と第ｍ−１番目の排他的論理回路
の第２入力端子は接続されており、第１番目の排他的論
理回路の第１入力端子は論理的にＨレベル又はＬレベル
である電圧に設定される第１論理値配線に接続されてお
り、第Ｎ番目の排他的論理回路の第２入力端子は上記第
１論理値配線に供給される電圧とは論理的に反転してい
る電圧に設定される第２論理値配線に接続されているレ
ジスタ回路を備えているものである。ここで、Ｎは２以
上の任意の整数であり、ｍは２からＮまでの任意の整数
である。

【００１７】第１番目から第Ｎ番目の排他的論理回路の
うち、いずれかの排他的論理回路、例えば第ｍ番目の排
他的論理回路の第１入力端子と第２入力端子の間に接続
されたヒューズを切断する。第１論理値配線に例えば論
理的にＨレベルである電圧（以下、Ｈレベル電圧と称
す）を供給すると、第ｍ番目の排他的論理回路の第１入
力端子、並びに第ｍ番目の排他的論理回路よりも第１論
理値配線側に設けられている第１番目から第ｍ−１番目
の排他的論理回路の第１入力端子及び第２入力端子にＨ
レベル電圧が供給される。

【００１８】さらに、第２論理値配線に論理的にＬレベ
ルである電圧（以下、Ｌレベル電圧と称す）を供給する
と、第ｍ番目の排他的論理回路の第２入力端子、並びに
第ｍ番目の排他的論理回路よりも第２論理値配線側に設
けられている第ｍ＋１番目から第Ｎ番目の排他的論理回
路の第１入力端子及び第２入力端子にＬレベル電圧が供
給される。

【００１９】排他的論理回路として、例えば第１入力端
子及び第２入力端子への入力が同じ論理値のときに出力
がＬになり、第１入力端子及び第２入力端子への入力が
異なる論理値のときに出力がＨになるエクスクルーシブ
・オアゲートを用いた場合、第１番目から第ｍ−１番目
の排他的論理回路の第１入力端子及び第２入力端子にＨ
レベル電圧が供給されるので、第１番目から第ｍ−１番
目の排他的論理回路の出力論理値はＬになる。また、第
ｍ＋１番目から第Ｎ番目の排他的論理回路の第１入力端
子及び第２入力端子にＬレベル電圧が供給されるので、
第ｍ＋１番目から第Ｎ番目の排他的論理回路の出力論理
値もＬになる。

【００２０】一方、第ｍ番目の排他的論理回路の第１入
力端子にはＨレベル電圧が供給され、第２入力端子には
Ｌレベル電圧が供給されるので、第ｍ番目の排他的論理
回路の出力論理値はＨになる。このように、切断された
ヒューズに対応する排他的論理回路の出力論理値のみを
他の排他的論理回路の出力論理値とは反転させることが
できる。

【００２１】第１番目から第Ｎ番目の排他的論理回路の
うち、いずれかの排他的論理回路の第１入力端子と第２
入力端子の間に接続されたヒューズを切断し、第１番目
から第Ｎ番目の排他的論理回路の論理信号を読み出すこ
とによって切断されたヒューズの位置を電気的に検出す
ることができるので、切断するヒューズを選択すること
により、チップごとに個別の情報をチップに明確に記録
することができる。

【００２２】ここでは、排他的論理回路として、エクス
クルーシブ・オアゲートについて説明したが、本発明は
これに限定されるものではなく、排他的論理回路はエク
スクルーシブ・ノアゲートであってもよい。エクスクル
ーシブ・ノアゲートは、第１入力端子及び第２入力端子
への入力が同じ論理値のときに出力がＨになり、第１入
力端子及び第２入力端子への入力が異なる論理値のとき
に出力がＬになる論理回路である。

【００２３】また、第ｍ番目の排他的論理回路の第１入
力端子と第２入力端子の間に設けられたヒューズを切断
することについて説明したが、本発明はこれに限定され
るものではなく、第１番目又は第Ｎ番目の排他的論理回
路の第１入力端子と第２入力端子の間に設けられたヒュ
ーズを切断するようにしてもよい。

【００２４】

【発明の実施の形態】上記レジスタ回路は、上記第１論
理値配線、第１番目から第Ｎ番目の排他的論理回路の上
記第１入力端子、上記ヒューズ及び上記第２入力端子、
並びに上記第２論理値配線からなる経路に１個以上の抵
抗が直列に接続されていることが好ましい。その結果、
いずれのヒューズも切断されていない状態において、第
１論理値配線、第２論理値配線間に過剰電流が流れるの
を防止することができる。

【００２５】上記レジスタ回路は、上記第１論理値配線
及び上記第２論理値配線の少なくとも一方に、ヒューズ
を別途備えていることが好ましい。その結果、第１論理
値配線又は第２論理値配線に設けられたヒューズを切断
することにより、第１番目から第Ｎ番目の排他的論理回
路のすべてについて、第１入力端子及び第２入力端子に
同じ電圧（Ｈレベル電圧又はＬレベル電圧）を供給する
ことができ、すべての排他的論理回路の出力論理値をＨ
又はＬにすることができるようになる。

【００２６】上記レジスタ回路は、上記第１論理値配線
に接続され、論理的にＨレベルである電圧を供給する状
態と、論理的にＬレベルである電圧を供給する状態と、
ハイインピーダンス状態とで切換え可能な第１論理回路
と、上記第２論理値配線に接続され、論理的にＨレベル
である電圧を供給する状態と、論理的にＬレベルである
電圧を供給する状態と、ハイインピーダンス状態とで切
換え可能な第２論理回路の少なくとも一方をさらに備え
ていることが好ましい。

【００２７】第１論理回路を備えている場合は第１論理
値配線に、第２論理値配線に供給される電圧とは論理的
に反転しているＨレベル電圧又はＬレベル電圧を供給す
ることができる。第２論理回路を備えている場合は第２
論理値配線に、第１論理値配線に供給される電圧とは論
理的に反転しているＬレベル電圧又はＨレベル電圧を供
給することができる。これにより、第１論理値配線及び
第２論理値配線に供給する電圧の論理値を自由に設定す
ることができる。さらに、いずれのヒューズも切断され
ていない状態において、第１論理回路及び第２論理回路
の少なくとも一方をハイインピーダンス状態に設定する
ことにより、第１論理値配線、第２論理値配線間に過剰
電流が流れるのを防止することができる。

【００２８】上記レジスタ回路は、第１番目から第Ｎ番
目の上記排他的論理回路の出力論理値を論理値として外
部に出力するための外部出力用回路をさらに備えている
ことが好ましい。その結果、外部出力用回路を介して、
排他的論理回路の出力論理値をそのまま論理値として外
部に読み出すことができる。

【００２９】上記レジスタ回路は、第１番目から第Ｎ番
目の上記排他的論理回路の出力論理値を、エンコーダー
を介して加工して外部に出力するための外部出力用回路
をさらに備えていることが好ましい。エンコーターを備
えることにより、外部出力用回路を構成する内部データ
バスなどの配線回路の配線本数を削減することができ
る。

【００３０】上記レジスタ回路を複数個備え、複数個の
上記レジスタ回路の出力論理値を異なるタイミングで読
み出せるようにすることが好ましい。その結果、各レジ
スタ回路にそれぞれ固有の情報を記録することができ、
記録する情報量を増加させることができる。

【００３１】

【実施例】図１は一実施例を示す回路図である。図１で
は、本発明を構成する部分のみを示し、半導体集積回路
装置に搭載される他の回路部分は省略している。第１番
目から第Ｎ番目のＮ個のエクスクルーシブ・オアゲート
（排他的論理回路）１が配列されている。ここでＮは２
以上の任意の整数である。エクスクルーシブ・オアゲー
ト１は第１入力端子Ｉ１、第２入力端子Ｉ２及び出力端
子Ｏ１をそれぞれ備えている。エクスクルーシブ・オア
ゲート１の第１入力端子Ｉ１と第２入力端子Ｉ２の間に
ヒューズ３が接続されている。ヒューズ３は例えばレー
ザー照射により切断可能な寸法及び材料により構成さ
れ、例えば金属膜やポリシリコン膜などにより形成され
る。

【００３２】第ｍ番目のエクスクルーシブ・オアゲート
１の第１入力端子Ｉ１は第ｍ−１番目のエクスクルーシ
ブ・オアゲート１の第２入力端子Ｉ２と接続されてい
る。第ｍ番目のエクスクルーシブ・オアゲート１の第２
入力端子Ｉ２は第ｍ＋１番目のエクスクルーシブ・オア
ゲート１の第１入力端子Ｉ１と接続されている。ここで
ｍは２からＮ−１までの任意の整数である。

【００３３】第１番目のエクスクルーシブ・オアゲート
１の第１入力端子Ｉ１は、論理的にＨレベルである電圧
（Ｈレベル電圧）が供給される第１論理値配線５に接続
されている。第１論理値配線５の第１入力端子Ｉ１とは
反対側の端部は電源７に接続されている。ここで、電源
７により供給される電圧はＨレベル電圧である。

【００３４】第Ｎ番目のエクスクルーシブ・オアゲート
１の第２入力端子Ｉ２は、論理的にＬレベルである電圧
（Ｌレベル電圧）が供給される第２論理値配線９に接続
されている。第２論理値配線９の第２入力端子Ｉ２とは
反対側の端部は接地電圧１１に接続されている。ここ
で、接地電圧１１はＬレベル電圧である。以下、第１番
目から第Ｎ番目のエクスクルーシブ・オアゲート１、ヒ
ューズ３、第１論理値配線５及び第２論理値配線９によ
り構成される回路をレジスタと称す。

【００３５】表１に、エクスクルーシブ・オアゲート１
の第１入力端子Ｉ１及び第２入力端子Ｉ２の入力に対す
る排他的論理和の真理値を示す。表１においてＯ１は出
力端子の出力論理値である。表１中で１はＨレベルを意
味し、０はＬレベルを意味する。

【００３６】

【表１】

【００３７】表１に示すように、第１入力端子Ｉ１及び
第２入力端子Ｉ２の入力に対する排他的論理和Ｏ１は、
第１入力端子Ｉ１及び第２入力端子Ｉ２の入力論理値が
ともにＨ（論理値１）又はともにＬ（論理値０）のとき
はＬ（論理値０）になり、第１入力端子Ｉ１及び第２入
力端子Ｉ２の入力論理値が相異なるときはＨ（論理値
１）になる。

【００３８】図２は第ｍ番目のエクスクルーシブ・オア
ゲート１に対応するヒューズ３を切断した場合の入力と
出力論理値の状態を示す回路図である。第ｍ番目のエク
スクルーシブ・オアゲート１に対応するヒューズ３が例
えばレーザー照射により切断されている。

【００３９】電源７から第１論理値配線にＨレベル電圧
を供給すると、第ｍ番目のエクスクルーシブ・オアゲー
ト１の第１入力端子Ｉ１、並びに第ｍ番目のエクスクル
ーシブ・オアゲート１よりも第１論理値配線５側に設け
られた第１番目から第ｍ−１番目のエクスクルーシブ・
オアゲート１の第１入力端子Ｉ１及び第２入力端子Ｉ２
にＨレベル電圧が供給される。これにより、第１番目か
ら第ｍ−１番目のエクスクルーシブ・オアゲート１の出
力論理値はＬになる。

【００４０】第２論理値配線９を接地電圧１１に接続す
ると、第ｍ番目のエクスクルーシブ・オアゲート１の第
２入力端子Ｉ２、並びに第ｍ番目のエクスクルーシブ・
オアゲート１よりも第２論理値配線９側に設けられた第
ｍ＋１番目から第Ｎ番目のエクスクルーシブ・オアゲー
ト１の第１入力端子Ｉ１及び第２入力端子Ｉ２は接地電
圧（Ｌレベル電圧）になる。これにより、第ｍ＋１番目
から第Ｎ番目のエクスクルーシブ・オアゲート１の出力
論理値はＬになる。

【００４１】このとき、第ｍ番目のエクスクルーシブ・
オアゲート１の第１入力端子Ｉ１にはＨレベル電圧が供
給され、第２入力端子Ｉ２にはＬレベル電圧が供給され
るので、第ｍ番目のエクスクルーシブ・オアゲート１の
出力論理値はＨになる。

【００４２】このように、切断されたヒューズ３に対応
するエクスクルーシブ・オアゲート１の出力論理値のみ
がＨになって、切断されていないヒューズ３に対応する
エクスクルーシブ・オアゲート１の出力論理値はＬにな
るので、切断するヒューズ３を選択することにより、チ
ップごとに個別の情報を記録することができる。ここ
で、エクスクルーシブ・オアゲート１の出力は論理信号
なので、アナログ信号のようには信号の大きさに影響さ
れず、チップごとに個別の情報をチップに明確に記録す
ることができ、記録した情報を論理値として安定して読
み出すことができる。

【００４３】図１に示したエクスクルーシブ・オアゲー
ト１及びヒューズ３は、例えばチップの周辺部の空き領
域に配置される。これにより、チップサイズを大きくす
ることなく、これらの素子をチップに搭載することがで
きる。さらに、第１番目から第Ｎ番目のエクスクルーシ
ブ・オアゲート１に対応するＮ個のヒューズ３のうちの
いずれかが切断されるので、実使用状態では電源７と接
地電圧１１との間に電源電流が流れることはなく、チッ
プ本来の機能や特性に影響を与えることはない。

【００４４】さらに、ウエハプロセス完了後にレーザー
照射によりヒューズを切断することによってウエハ上に
作り込まれたチップのチップ特性を調整して精度を向上
させる高精度のアナログ製品など、製造工程でレーザー
トリミング処理を行なう半導体集積回路装置の場合に
は、レーザートリミング処理と同時に情報記録用のヒュ
ーズも切断するようにすれば、新たにレーザー切断工程
を追加しなくてもよい。

【００４５】本発明によりチップに記録する情報をウエ
ハ上でのチップ位置情報に適用した実施例について述べ
る。図３に、ウエハ上でのチップ位置情報を記録するた
めのレジスタを備えた半導体集積回路装置の一実施例を
示す。図４はチップを作り込んだウエハを示す上面図で
ある。

【００４６】図４に示すように、ウエハ１３には、マト
リクス状にチップ１５が形成されている。各チップ１５
には、Ｘ位置用の第１番目から第Ｎ番目のＮ個のエクス
クルーシブ・オアゲート１と、Ｙ位置用の第１番目から
第Ｎ番目のＮ個のエクスクルーシブ・オアゲート１がそ
れぞれ形成されている。各エクスクルーシブ・オアゲー
ト１の第１入力端子Ｉ１と第２入力端子Ｉ２の間にヒュ
ーズ３が接続されている。

【００４７】Ｘ位置用のエクスクルーシブ・オアゲート
１はウエハ１３上のＸ方向のチップ位置座標（起点から
Ｘ方向に何チップ目かを示す数字）を示すレジスタであ
り、これらをＸ位置レジスタとする。Ｙ位置用のエクス
クルーシブ・オアゲート１はウエハ１３上のＹ方向のチ
ップ位置座標（起点からＹ方向に何チップ目かを示す数
字）を示すレジスタであり、これらをＹ位置レジスタと
する。

【００４８】Ｘ位置レジスタを構成するエクスクルーシ
ブ・オアゲート１の出力端子Ｏ１は出力端子Ｏ１ごとに
設けられたトライステートバッファ１７ｘを介して、Ｎ
本の配線からなる内部データバス１９のそれぞれ対応す
る配線に接続されている。Ｙ位置レジスタを構成するエ
クスクルーシブ・オアゲート１の出力端子Ｏ１は出力端
子Ｏ１ごとに設けられたトライステートバッファ１７ｙ
を介して、Ｘ位置レジスタの出力端子と同様に内部デー
タバス１９に接続されている。

【００４９】図３に示す実施例では、Ｘ位置レジスタで
は第３番目のエクスクルーシブ・オアゲート１に対応す
るヒューズ３がレーザー照射により切断されており、Ｙ
位置レジスタでは第４番目のエクスクルーシブ・オアゲ
ート１に対応するヒューズ３がレーザー照射により切断
されている。このようにヒューズ３が切断されたチップ
１５は、図４に示したウエハ１３上でのＸ＝３、Ｙ＝４
のチップ位置（斜線で示す部分）のものである。ウエハ
１３上の各チップ１５では、ウエハ１３上での位置に対
応してＸ位置レジスタ及びＹ位置レジスタにおいてヒュ
ーズ３が切断されている。読出しは、トライステートバ
ッファ１７ｘと１７ｙを異なるタイミングで選択するこ
とにより行なう。

【００５０】このように、ウエハ１３上でのチップ位置
に対応するＸ位置レジスタ及びＹ位置レジスタの該当箇
所のヒューズ３をレーザー照射により切断することによ
って個別のチップ位置情報をチップ１５ごとに記憶する
ことにより、チップ１５をパッケージに封止した後でも
電気的な論理信号としてウエハ１３上でのチップ位置情
報を読み出すことができる。

【００５１】この実施例によれば、チップ位置情報を論
理信号として安定した状態で記録できるとともに、記録
したチップ位置情報をアナログ値ではなく論理値として
安定して読み出すことができる。さらに、Ｘ位置レジス
タ及びＹ位置レジスタにおいて、いずれかのヒューズ３
をレーザー照射により切断するので、電源７から接地電
圧１１への電流パスがなくなり、実使用上、不具合を起
こすこともない。

【００５２】この実施例では、Ｘ位置レジスタ及びＹ位
置レジスタにおいてエクスクルーシブ・オアゲートの数
を共にＮ個で表現しているが、両レジスタを構成するエ
クスクルーシブ・オアゲートの個数は同一に限定される
ものではなく、Ｘ位置レジスタ及びＹ位置レジスタにお
いて異なる個数のエクスクルーシブ・オアゲートを備え
ているようにしてもよい。

【００５３】また、この実施例では本発明をチップ位置
情報の記録に適用しているが、本発明はこれに限定され
るものではなく、例えばウエハ番号情報など、チップご
とに個別な他の情報の記録にも適用することができる。
特に、従来、製造工程では組み込むことができなかった
情報や、製造工程の完了後にチップに施す加工を記録す
る手段として有用である。

【００５４】また、この実施例では、第１番目から第Ｎ
番目のエクスクルーシブ・オアゲート１、ヒューズ３、
第１論理値配線５及び第２論理値配線９により構成され
るレジスタとしてＸ位置レジスタ及びＹ位置レジスタを
搭載しているが、本発明はこれに限定されるものではな
く、チップ１５に搭載する上記レジスタは１個でもよい
し、３個以上でもよい。上記レジスタを複数設けた場合
には、それらのレジスタの意味づけを変えることによっ
て、その都度必要に応じた用途の使い方ができる。

【００５５】図５はさらに他の実施例を示す回路図であ
る。図１と同じ部分には同じ符号を付し、その部分の詳
細な説明は省略する。第１番目から第Ｎ番目のエクスク
ルーシブ・オアゲート１、ヒューズ３、第１論理値配線
５及び第２論理値配線９により構成されるレジスタにお
いて、第１論理値配線５及び第２論理値配線９にそれぞ
れ抵抗２１が直列に設けられている。第１論理値配線５
は電源７に接続されている。第２論理値配線９は接地電
圧１１に接続されている。

【００５６】この実施例によれば、いずれかのヒューズ
３をレーザー照射により切断する前に電源７をオンする
ような場合であっても、第１論理値配線５と第２論理値
配線９の間に過剰電流が流れることを防止することがで
きる。

【００５７】図５に示した実施例では、第１論理値配線
５及び第２論理値配線９にそれぞれ抵抗２１が直列に設
けられているが、本発明において抵抗が直列に接続され
る位置はこれに限定されるものではなく、第１論理値配
線５、第１番目から第Ｎ番目のエクスクルーシブ・オア
ゲート１の第１入力端子Ｉ１、ヒューズ３及び第２入力
端子Ｉ２、並びに第２論理値配線９からなる経路に１個
以上の抵抗が直列にされていれば、第１論理値配線５と
第２論理値配線９の間に過剰電流が流れることを防止す
ることができる。

【００５８】図６はさらに他の実施例を示す回路図であ
る。図１と同じ部分には同じ符号を付し、その部分の詳
細な説明は省略する。第１番目から第Ｎ番目のエクスク
ルーシブ・オアゲート１、ヒューズ３、第１論理値配線
５及び第２論理値配線９により構成されるレジスタにお
いて、第１論理値配線５及び第２論理値配線９にそれぞ
れヒューズ２３が直列に設けられている。第１論理値配
線５は電源７に接続されている。第２論理値配線９は接
地電圧１１に接続されている。

【００５９】例えば第２論理値配線９に設けられたヒュ
ーズ２３を切断した場合、第１番目から第Ｎ番目のすべ
てのエクスクルーシブ・オアゲート１において、第１入
力端子Ｉ１及び第２入力端子Ｉ２に電源７からＨレベル
電圧が供給される。これにより、第１番目から第Ｎ番目
のすべてのエクスクルーシブ・オアゲート１について出
力論理値はＬになる。

【００６０】一方、第１論理値配線５に設けられたヒュ
ーズ２３を切断した場合は、第１番目から第Ｎ番目のす
べてのエクスクルーシブ・オアゲート１において、第１
入力端子Ｉ１及び第２入力端子Ｉ２がＬレベル電圧にな
る。この場合も第１番目から第Ｎ番目のすべてのエクス
クルーシブ・オアゲート１について出力論理値はＬにな
る。

【００６１】このように、いずれかのヒューズ２３を切
断すると、第１番目から第Ｎ番目のすべてのエクスクル
ーシブ・オアゲート１について出力論理値をＬにするこ
とができる。このような設定は、例えば不良チップの認
識に使用することができる。

【００６２】この実施例では、第１論理値配線５及び第
２論理値配線９にそれぞれヒューズ２３が直列に設けら
れているが、本発明はこれに限定されるものではなく、
第１論理値配線５及び第２論理値配線９の少なくとも一
方にヒューズ３を設けるようにすればよい。

【００６３】図７はさらに他の実施例を示す回路図であ
る。図１と同じ部分には同じ符号を付し、その部分の詳
細な説明は省略する。第１番目から第Ｎ番目のエクスク
ルーシブ・オアゲート１、ヒューズ３、第１論理値配線
５及び第２論理値配線９により構成されるレジスタが設
けられている。２個のトライステートバッファ２５が設
けられており、一方のトライステートバッファ２５の出
力は第１論理値配線５に接続され、他方のトライステー
トバッファ２５の出力は第２論理値配線５に接続されて
いる。トライステートバッファ２５は、Ｈレベル電圧を
供給する状態と、Ｌレベル電圧を供給する状態と、ハイ
インピーダンス状態とで切換え可能な論理回路である。

【００６４】この実施例では、２個のトライステートバ
ッファ２５を制御することにより、第１論理値配線５及
び第２論理値配線９に供給する論理値を自由に設定する
ことができる。第１論理値配線５にＨレベル電圧を供給
する場合は第２論理値配線９にＬレベル電圧を供給し、
第１論理値配線５にＬレベル電圧を供給する場合は第２
論理値配線９にＨレベル電圧を供給する。さらに、いず
れかのヒューズ３をレーザー照射により切断する前に電
源７をオンするような場合であっても、トライステート
バッファ２５をハイインピーダンス状態に設定しておく
ことにより、第１論理値配線５と第２論理値配線９の間
に過剰電流が流れることを防止することができる。

【００６５】図８はさらに他の実施例を示す回路図であ
る。図３と同じ部分には同じ符号を付し、その部分の詳
細な説明は省略する。Ｘ位置レジスタ及びＹ位置レジス
タにおいて、第１番目から第Ｎ番目のＮ個のエクスクル
ーシブ・オアゲート１、ヒューズ回路３、第１論理値配
線５及び第２論理値配線９からなるレジスタがそれぞれ
設けられている。第１論理値配線５は電源７に接続され
ている。第２論理値配線９は接地電圧１１に接続されて
いる。

【００６６】Ｘ位置レジスタを構成するエクスクルーシ
ブ・オアゲート１の出力端子Ｏ１はエンコーダー２７ｘ
に接続されている。エンコーダー２７ｘの出力はトライ
ステートバッファ２９ｘを介して、トライステートバッ
ファ２９ｘの数の配線をもつ内部データバス１９のそれ
ぞれ対応する配線に接続されている。Ｙ位置レジスタを
構成するエクスクルーシブ・オアゲート１の出力端子Ｏ
１はエンコーダー２７ｙに接続されている。エンコーダ
ー２７ｙの出力はトライステートバッファ２９ｙを介し
て、エンコーダー２７ｘと同様に内部データバス１９に
接続されている。

【００６７】この実施例では、第１番目から第Ｎ番目の
エクスクルーシブ・オアゲート１の出力論理値をエンコ
ーダー２７ｘ，２７ｙにより変換し、変換した論理値を
トライステートバッファ２９ｘ，２９ｙ及び内部データ
バス１９を介して、外部へ読み出すようにしている。こ
れにより、内部データバス１９の配線の数を減らすこと
ができる。

【００６８】この実施例では、内部データバス１９を介
してＸ位置レジスタ及びＹ位置レジスタの値を読み出す
ようにしているが、本発明はこれに限定されるものでは
なく、他の構成によりＸ位置レジスタ及びＹ位置レジス
タの論理値を読み出すようにしてもよい。

【００６９】このように、本発明によれば、簡単な構成
で、チップ面積や特性に影響を与えることなく、従来、
製造工程では組み込むことができなかった情報や製造工
程の完了後にチップに施した加工を記録し論理信号とし
て読み出すことができる。これにより、製品や製造プロ
セスの高品質化などの貢献することができる。

【００７０】上記の実施例では、排他的論理回路として
エクスクルーシブ・オアゲートを用いているが、本発明
はこれに限定されるものではなく、エクスクルーシブ・
ノアゲートを用いてもよい。エクスクルーシブ・ノアゲ
ートでは、エクスクルーシブ・オアゲートと比べて出力
が反転する。

【００７１】表２にエクスクルーシブ・ノアゲートの第
１入力端子Ｉ１及び第２入力端子Ｉ２の入力に対する出
力の真理値を示す。表２においてＯ１は出力論理値であ
る。表２中で１はＨレベルを意味し、０はＬレベルを意
味する。

【００７２】

【表２】

【００７３】表２に示すように、第１入力端子Ｉ１及び
第２入力端子Ｉ２の入力に対する出力Ｏ１は、第１入力
端子Ｉ１及び第２入力端子Ｉ２の入力論理値がともにＨ
（論理値１）又はともにＬ（論理値０）のときはＨ（論
理値１）になり、第１入力端子Ｉ１及び第２入力端子Ｉ
２の入力論理値が相異なるときはＬ（論理値０）にな
る。

【００７４】上記の実施例において、エクスクルーシブ
・オアゲート１に替えてエクスクルーシブ・ノアゲート
を用いた場合であっても、切断されたヒューズ３に対応
するエクスクルーシブ・ノアゲートの出力論理値のみ他
のエクスクルーシブ・ノアゲートの出力論理値値とは反
転させることができ、切断するヒューズを選択すること
により、チップごとに個別の情報をチップに明確に記録
することができる。

【００７５】また、上記の実施例ではレジスタ回路は複
数個の排他的論理回路を備えているが、１個の排他的論
理回路のみを備えるようにしてもよい。その場合、レジ
スタ回路は、１個の排他的論理回路と、上記排他的論理
回路の第１入力端子と第２入力端子の間に接続されたヒ
ューズとを備え、上記排他的論理回路の第１入力端子は
論理的にＨレベル又はＬレベルである電圧に設定される
第１論理値配線に接続されており、上記排他的論理回路
の第２入力端子は上記第１論理値配線に供給される電圧
とは論理的に反転している電圧に設定される第２論理値
配線に接続されている。

【００７６】以上、本発明の実施例を説明したが、本発
明はこれに限定されるものではなく、特許請求の範囲に
記載された本発明の範囲内で種々の変更が可能である。

【００７７】

【発明の効果】請求項１に記載の半導体集積回路装置で
は、第１番目から第Ｎ番目の排他的論理回路と、各排他
的論理回路の第１入力端子と第２入力端子の間に接続さ
れたヒューズとを備え、第ｍ（ｍ＝２〜Ｎ）番目の排他
的論理回路の第１入力端子と第ｍ−１番目の排他的論理
回路の第２入力端子は接続されており、第１番目の排他
的論理回路の第１入力端子は論理的にＨレベル又はＬレ
ベルである電圧に設定される第１論理値配線に接続され
ており、第Ｎ番目の排他的論理回路の第２入力端子は上
記第１論理値配線に供給される電圧とは論理的に反転し
ている電圧に設定される第２論理値配線に接続されてい
るレジスタ回路を備えているようにしたので、いずれか
の排他的論理回路の第１入力端子と第２入力端子の間に
接続されたヒューズを切断することにより、その排他的
論理回路の出力論理値のみを他の排他的論理回路の出力
論理値とは反転させることができ、切断するヒューズを
選択することにより、チップごとに個別の情報をチップ
に明確に記録することができる。

【００７８】請求項２に記載の半導体集積回路装置で
は、上記レジスタ回路は、上記第１論理値配線、第１番
目から第Ｎ番目の排他的論理回路の上記第１入力端子、
上記ヒューズ及び上記第２入力端子、並びに上記第２論
理値配線からなる経路に１個以上の抵抗が直列に接続さ
れているようにしたので、いずれのヒューズも切断され
ていない状態において、第１論理値配線、第２論理値配
線間に過剰電流が流れるのを防止することができる。

【００７９】請求項３に記載の半導体集積回路装置で
は、上記レジスタ回路は、上記第１論理値配線及び上記
第２論理値配線の少なくとも一方に、ヒューズを別途備
えているようにしたので、第１論理値配線又は第２論理
値配線に設けられたヒューズを切断することにより、す
べての排他的論理回路の出力論理値を同じにすることが
できるようになる。

【００８０】請求項４に記載の半導体集積回路装置で
は、上記レジスタ回路は、上記第１論理値配線に接続さ
れ、論理的にＨレベルである電圧を供給する状態と、論
理的にＬレベルである電圧を供給する状態と、ハイイン
ピーダンス状態とで切換え可能な第１論理回路と、上記
第２論理値配線に接続され、論理的にＨレベルである電
圧を供給する状態と、論理的にＬレベルである電圧を供
給する状態と、ハイインピーダンス状態とで切換え可能
な第２論理回路の少なくとも一方をさらに備えているよ
うにしたので、第１論理値配線及び第２論理値配線の少
なくとも一方に供給する電圧の論理値を自由に設定する
ことができる。さらに、いずれのヒューズも切断されて
いない状態において、第１論理回路及び第２論理回路の
少なくとも一方をハイインピーダンス状態に設定するこ
とにより、第１論理値配線、第２論理値配線間に過剰電
流が流れることを防止することができる。

【００８１】請求項５に記載の半導体集積回路装置で
は、上記レジスタ回路は、第１番目から第Ｎ番目の上記
排他的論理回路の出力論理値を論理値として外部に出力
するための外部出力用回路をさらに備えているようにし
たので、外部出力用回路を介して、排他的論理回路の出
力論理値をそのまま論理値として外部に読み出すことが
できる。

【００８２】請求項６に記載の半導体集積回路装置で
は、上記レジスタ回路は、第１番目から第Ｎ番目の上記
排他的論理回路の出力論理値を、エンコーダーを介して
加工して外部に出力するための外部出力用回路をさらに
備えているようにしたので、外部出力用回路を構成する
内部データバスなどの配線回路の配線本数を削減するこ
とができる。

【００８３】請求項７に記載の半導体集積回路装置で
は、上記レジスタ回路を複数個備え、複数個の上記レジ
スタ回路の出力論理値を異なるタイミングで読み出せる
ようにしたので、各レジスタ回路にそれぞれ固有の情報
を記録することができ、記録する情報量を増加させるこ
とができる。

【図面の簡単な説明】

【図１】一実施例を示す回路図である。

【図２】同実施例の第ｍ番目のエクスクルーシブ・オア
ゲート１に対応するヒューズを切断した場合の入力と出
力論理値の状態を示す回路図である。

【図３】他の実施例を示す回路図である。

【図４】チップを作り込んだウエハを示す上面図であ
る。

【図５】さらに他の実施例を示す回路図である。

【図６】さらに他の実施例を示す回路図である。

【図７】さらに他の実施例を示す回路図である。

【図８】さらに他の実施例を示す回路図である。

【符号の説明】

１ 排他的論理回路 ３，２３ ヒューズ ５ 第１論理値配線 ７ 電源 ９ 第２論理値配線 １１ 接地電圧 １３ ウエハ １５ チップ １７ｘ，１７ｙ，２５，２９ｘ，２９ｙ トライステ
ートバッファ １９ 内部データバス ２１ 抵抗 ２７ｘ，２７ｙ エンコーダー

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１番目から第Ｎ番目の排他的論理回路
   と、各排他的論理回路の第１入力端子と第２入力端子の
   間に接続されたヒューズとを備え、 第ｍ（ｍ＝２〜Ｎ）番目の排他的論理回路の第１入力端
   子と第ｍ−１番目の排他的論理回路の第２入力端子は接
   続されており、 第１番目の排他的論理回路の第１入力端子は論理的にＨ
   レベル又はＬレベルである電圧に設定される第１論理値
   配線に接続されており、 第Ｎ番目の排他的論理回路の第２入力端子は前記第１論
   理値配線に供給される電圧とは論理的に反転している電
   圧に設定される第２論理値配線に接続されているレジス
   タ回路を備えていることを特徴とする半導体集積回路装
   置。
2. 【請求項２】 前記レジスタ回路は、前記第１論理値配
   線、第１番目から第Ｎ番目の排他的論理回路の前記第１
   入力端子、前記ヒューズ及び前記第２入力端子、並びに
   前記第２論理値配線からなる経路に１個以上の抵抗が直
   列に接続されている請求項１に記載の半導体集積回路装
   置。
3. 【請求項３】 前記レジスタ回路は、前記第１論理値配
   線及び前記第２論理値配線の少なくとも一方に、ヒュー
   ズを別途備えている請求項１又は２に記載の半導体集積
   回路装置。
4. 【請求項４】 前記レジスタ回路は、前記第１論理値配
   線に接続され、論理的にＨレベルである電圧を供給する
   状態と、論理的にＬレベルである電圧を供給する状態
   と、ハイインピーダンス状態とで切換え可能な第１論理
   回路と、 前記第２論理値配線に接続され、論理的にＨレベルであ
   る電圧を供給する状態と、論理的にＬレベルである電圧
   を供給する状態と、ハイインピーダンス状態とで切換え
   可能な第２論理回路の少なくとも一方をさらに備えてい
   る請求項１、２又は３に記載の半導体集積回路装置。
5. 【請求項５】 前記レジスタ回路は、第１番目から第Ｎ
   番目の前記排他的論理回路の出力論理値を論理値として
   外部に出力するための外部出力用回路をさらに備えてい
   る請求項１から４のいずれかに記載の半導体集積回路装
   置。
6. 【請求項６】 前記レジスタ回路は、第１番目から第Ｎ
   番目の前記排他的論理回路の出力論理値を、エンコーダ
   ーを介して加工して外部に出力するための外部出力用回
   路をさらに備えている請求項１から４のいずれかに記載
   の半導体集積回路装置。
7. 【請求項７】 請求項１から６のいずれかに記載のレジ
   スタ回路を複数個備え、複数個の前記レジスタ回路の出
   力論理値を異なるタイミングで読み出せるようにした半
   導体集積回路装置。