JP2003152114A - 半導体記憶装置、その製造方法及びその書き換え方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルの占有面積を増大させることなく
より多くの情報を保持できるようにする。 【解決手段】 半導体基板１１の上には、第１のゲート
絶縁膜１２ａを介して第１の浮遊ゲート電極１４が形成
されており、第１の浮遊ゲート電極１４の上には、第１
の容量絶縁膜１５を介して制御ゲート電極１６が形成さ
れている。半導体基板１１の上部における第１の浮遊ゲ
ート電極１４の側方には凹部１１ａが形成されており、
該凹部１１ａの第１の浮遊ゲート電極１４側の壁面を跨
ぐ半導体基板１１上には、第２のゲート絶縁膜１２ｂ及
び１３ａを介して半導体基板１１と対向し、且つ第２の
容量絶縁膜１８ａを介して第１の浮遊ゲート電極１４及
び制御ゲート電極１６と対向する第２の浮遊ゲート電極
１９Ｂが形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、浮遊ゲート電極を備えたＥＥＰＲＯＭ（El
ectrically Erasable and Programmable Read Only Mem
ory）装置からなる半導体記憶装置、その製造方法及び
その書き換え方法に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭ装置からなる不揮発性半導
体記憶装置として、電荷を蓄積する浮遊ゲート電極を備
えたＥＥＰＲＯＭ装置が利用されており、電源供給を行
わなくても書き込まれた情報が保持されることから各種
コンピュータの内部記憶装置及び外部記憶装置に用いら
れている。

【０００３】近年、浮遊ゲート電極を備えたＥＥＰＲＯ
Ｍ装置の１つとして、例えば、特許第３０３３７４８号
に示されているように、基板上に設けた段差部を跨ぐよ
うに浮遊ゲート電極を配置した半導体記憶装置が提案さ
れている。

【０００４】以下、従来例として特許第３０３３７４８
号に開示された不揮発性半導体記憶装置について図面を
参照しながら説明する。

【０００５】図２０は、従来の不揮発性半導体記憶装置
の断面構成を示している。図２０に示すように、半導体
基板１０１の上面には凹部１０１ａが設けられており、
凹部１０１ａの底面を下段とし、凹部１０１ａの一方の
壁面と接続される半導体基板１０１の上面を上段とする
段差部が形成されている。凹部１０１ａを除く半導体基
板１０１上には第１のゲート絶縁膜１０２が形成されて
おり、凹部１０１ａの底面及び壁面の上には第２のゲー
ト絶縁膜１０３が形成されている。また、半導体基板１
０１上には第１のゲート絶縁膜１０２を介して制御ゲー
ト電極１０４及び保護膜１０５がこの順に形成されてい
る。制御ゲート電極１０４の凹部１０１ａ側の側面上に
は、第１のゲート絶縁膜１０２及び第２のゲート絶縁膜
１０３を介して半導体基板１０１と対向すると共に、容
量絶縁膜１０６を介して制御ゲート電極１０４と対向す
る浮遊ゲート電極１０７が形成されている。なお、制御
ゲート電極１０４の凹部１０１ａと反対側の側面上に
は、容量絶縁膜１０６と同等の絶縁膜を介して浮遊ゲー
ト電極１０７と同等の導電性サイドウォールが形成され
ているが、これはメモリセルとしての動作には影響を与
えない。

【０００６】半導体基板１０１の上部における制御ゲー
ト電極１０４の凹部１０１ａ側の側方部分には低濃度ド
レイン領域１０９ａ及び高濃度ドレイン領域１０９ｂか
らなるドレイン領域１０９が形成されており、凹部１０
１ａと反対側の側方部分には低濃度ソース領域１１０ａ
及び高濃度ソース領域１１０ｂからなるソース領域１１
０が形成されている。

【０００７】以下、従来例に係る半導体記憶装置の書き
換え方法について説明する。

【０００８】従来例に係る半導体記憶装置の書き込み動
作は、ドレイン領域１０９に例えば５Ｖを制御ゲート電
極１０４に例えば１０Ｖを印加し、ソース領域１１０を
０Ｖとすることにより行われる。これにより、ドレイン
領域１０９近傍のチャネル領域にホットエレクトロンが
発生するが、このとき、チャネル領域にはソース領域か
らドレイン領域に向かう電界が生じているため、ホット
エレクトロンはドレイン領域１０９に設けられた凹部１
０１ａに向かって進行する。このため、ホットエレクト
ロンは凹部１０１ａの壁面を跨ぐように形成された浮遊
ゲート電極１０７に効率よく注入される。

【０００９】一方、従来例に係る半導体記憶装置の消去
動作は、ドレイン領域１０９に例えば１０Ｖの高電圧を
印加することにより行われる。これにより、浮遊ゲート
電極１０７とドレイン領域１０９との間にＦＮ(Fowler-
Nordheim)型トンネル電流が生じるため、浮遊ゲート電
極１０７に注入された電子は第１のゲート絶縁膜１０２
及び第２のゲート絶縁膜１０３をトンネリングしてドレ
イン領域１０９に放出される。

【００１０】

【発明が解決しようとする課題】しかしながら、前記従
来の半導体記憶装置は、浮遊ゲート電極１０７を制御ゲ
ート電極１０７の側面上に配置する構成のため、制御ゲ
ート電極を浮遊ゲート電極の上に配置するスタックゲー
ト型のＥＥＰＲＯＭ装置に比べてメモリセルの占有面積
が大きくなり、高密度且つ大容量の半導体記憶装置を実
現することが困難であるという問題を有している。

【００１１】本発明は、前記従来の問題を解決し、メモ
リセルの占有面積を増大させることなくより多くの情報
を保持できるようにすることを目的とする。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体記憶装置に、制御ゲート電極と第
１の容量絶縁膜を介して対向する第１の浮遊ゲート電極
と、該制御ゲート電極と第２の容量絶縁膜を介して対向
する第２の浮遊ゲート電極とを備える構成とする。

【００１３】具体的に、本発明に係る第１の半導体記憶
装置は、半導体基板上に第１のゲート絶縁膜を介して形
成された第１の浮遊ゲート電極と、第１の浮遊ゲート電
極上に第１の容量絶縁膜を介して形成された制御ゲート
電極と、第１の浮遊ゲート電極及び制御ゲート電極の側
面上に第２の容量絶縁膜を介して形成され、半導体基板
と第２のゲート絶縁膜を介して対向する第２の浮遊ゲー
ト電極とを備えている。

【００１４】本発明の第１の半導体記憶装置によると、
半導体基板上に形成された第１の浮遊ゲート電極と、第
１の浮遊ゲート電極及び制御ゲート電極の側面上に第２
の容量絶縁膜を介して形成された第２の浮遊ゲート電極
とを備えているため、第１の浮遊ゲート電極と第２の浮
遊ゲート電極とにそれぞれ独立に電荷を蓄積することが
可能となり、第１の浮遊ゲート電極及び第２の浮遊ゲー
ト電極に電荷が注入されていない第１の状態、第１の浮
遊ゲート電極には電荷が注入され且つ第２の浮遊ゲート
電極には電荷が注入されていない第２の状態、第１の浮
遊ゲート電極には電荷が注入されておらず且つ第２の浮
遊ゲート電極には電荷が注入された第３の状態、並びに
第１の浮遊ゲート電極及び第２の浮遊ゲート電極に電荷
が注入された第４の状態からなる４つの状態を１つのメ
モリセルに書き込むことが可能となる。

【００１５】本発明に係る第２の半導体記憶装置は、上
面に段差部を有する半導体基板と、段差部の上段におけ
る半導体基板上に段差部とは所定の間隔をおいて形成さ
れ、第１のゲート絶縁膜を介して半導体基板と対向する
第１の浮遊ゲート電極と、第１の浮遊ゲート電極の上に
第１の容量絶縁膜を介して形成された制御ゲート電極
と、段差部を跨ぐように形成され、半導体基板とは第２
のゲート絶縁膜を介して対向し、且つ第１の浮遊ゲート
電極及び制御ゲート電極の段差部側の側面と第２の容量
絶縁膜を介して対向する第２の浮遊ゲート電極と、半導
体基板の上部における第１の浮遊ゲート電極の段差部側
の側方の領域に形成されたドレイン領域と、半導体基板
の上部における第１の浮遊ゲート電極の段差部と反対側
の側方の領域に形成されたソース領域とを備えている。

【００１６】本発明の第２の半導体記憶装置によると、
段差部の上段における半導体基板上に段差部とは所定の
間隔をおいて形成された第１の浮遊ゲート電極と、段差
部を跨ぐように形成された第２の浮遊ゲート電極とを備
えているため、第１の浮遊ゲート電極に対する書き込み
動作は制御ゲート電極と半導体基板との間にトンネル電
流を発生させることによって行い、また第２の浮遊ゲー
ト電極に対する書き込み動作は段差部に近い側のチャネ
ル領域にホットキャリアを発生させることによって行う
ことが可能となり、第１の浮遊ゲート電極に対する書き
込み動作と、第２の浮遊ゲート電極に対する書き込み動
作と分けて行うことが確実となる。

【００１７】本発明の第１又は第２の半導体記憶装置に
おいて、第１の容量絶縁膜及び第２の容量絶縁膜のうち
の少なくとも一方は、シリコン窒化膜がシリコン酸化膜
に挟まれてなる積層膜であることが好ましい。このよう
にすると、第１の容量絶縁膜及び第２の容量絶縁膜のう
ちの積層膜とされた絶縁膜の劣化を防止することがで
き、該絶縁膜の信頼性が向上する。

【００１８】本発明に係る半導体記憶装置の製造方法
は、半導体基板上に第１の絶縁膜、第１の導電膜、第２
の絶縁膜及び第２の導電膜を順次形成する第１の工程
と、第１の導電膜から第１の浮遊ゲート電極を、第２の
絶縁膜から第１の容量絶縁膜を、第２の導電膜から制御
ゲート電極をそれぞれ形成する第２の工程と、第１の浮
遊ゲート電極及び制御ゲート電極の側面上に第３の絶縁
膜を形成する第３の工程と、第１の浮遊ゲート電極及び
制御ゲート電極の側面上に絶縁性サイドウォールを形成
し、形成した絶縁性サイドウォールをマスクとして半導
体基板に対してエッチングを行うことにより半導体基板
上に段差部を設け後、前記絶縁性サイドウォールを除去
する第４の工程と、段差部の側面及び底面に第４の絶縁
膜を形成する第５の工程と、制御ゲート電極上を含む半
導体基板上の全面に第３の導電膜を形成し、形成した第
３の導電膜にエッチングを行って第１の浮遊ゲート電極
及び制御ゲート電極の側面上に第３の導電膜から第２の
浮遊ゲート電極を形成する第６の工程とを備えている。

【００１９】本発明の半導体記憶装置の製造方法によれ
ば、半導体基板上に第１の浮遊ゲート電極を形成する工
程と、第１の浮遊ゲート電極及び制御ゲート電極の側面
上に第２の浮遊ゲート電極を形成する工程とを備えてい
るため、本発明の半導体記憶装置を確実に得ることがで
きる。

【００２０】本発明の半導体記憶装置の製造方法におい
て、第１の工程は、第２の導電膜の上に保護膜形成膜を
形成する工程を含み、第２の工程において、保護膜形成
膜から保護膜を形成することが好ましい。このようにす
ると、第４の工程における半導体基板のエッチングによ
るダメージから制御ゲート電極を保護することが可能と
なる。

【００２１】本発明の半導体記憶装置の製造方法におい
て、第３の工程における第３の絶縁膜と、第５の工程に
おける第４の絶縁膜とを同時に形成することが好まし
い。このようにすると、製造工程が単純化され、本発明
の半導体記憶装置の製造コストを削減することができ
る。

【００２２】本発明の半導体記憶装置の製造方法の第３
の工程は第４の工程よりも後に行い、第３の工程におい
て、第３の絶縁膜を形成するのと同時に、制御ゲート電
極の上面に保護膜を形成することが好ましい。このよう
にすると、製造コストを増大させることなく第４の工程
における半導体基板のエッチングによるダメージから制
御ゲート電極を保護することが可能となる。

【００２３】本発明の半導体記憶装置の製造方法の第１
の工程において、第２の絶縁膜をシリコン窒化膜がシリ
コン酸化膜に挟まれてなる積層膜として形成することが
好ましい。このようにすると、第１の浮遊ゲート電極と
制御ゲート電極との間に形成される第１の容量絶縁膜と
してシリコン窒化膜がシリコン酸化膜に挟まれてなる積
層膜が形成されるので、第１の容量絶縁膜の信頼性が向
上すると共に、第１の浮遊ゲート電極への書き込み動作
の信頼性が向上する。

【００２４】本発明の半導体記憶装置の製造方法におい
て、第５の工程と第６の工程との間に、第３の絶縁膜の
上にシリコン窒化膜及びシリコン酸化膜からなる積層膜
を形成する工程をさらに備え、第３の工程において、第
３の絶縁膜をシリコン酸化膜として形成することが好ま
しい。このようにすると、第２の浮遊ゲート電極と制御
ゲート電極との間に形成される第２の容量絶縁膜として
シリコン窒化膜がシリコン酸化膜に挟まれてなる積層膜
が形成されるので、第２の容量絶縁膜の信頼性が向上す
ると共に、第２の浮遊ゲート電極への書き込み動作の信
頼性が向上する。

【００２５】本発明に係る半導体記憶装置の書き換え方
法は、上面に段差部を有する半導体基板と、段差部の上
段における半導体基板上に段差部とは所定の間隔をおい
て形成され、第１のゲート絶縁膜を介して半導体基板と
対向する第１の浮遊ゲート電極と、第１の浮遊ゲート電
極の上に第１の容量絶縁膜を介して形成された制御ゲー
ト電極と、段差部を跨ぐように形成され、半導体基板と
は第２のゲート絶縁膜を介して対向し、且つ第１の浮遊
ゲート電極及び制御ゲート電極の段差部側の側面と第２
の容量絶縁膜を介して対向する第２の浮遊ゲート電極
と、半導体基板の上部における第１の浮遊ゲート電極の
段差部側の側方の領域に形成されたドレイン領域と、半
導体基板の上部における第１の浮遊ゲート電極の段差部
と反対側の側方の領域に形成されたソース領域とを備え
た半導体記憶装置を対象とし、半導体基板と制御ゲート
電極との間に第１の電圧を印加することにより第１の浮
遊ゲート電極に電荷を注入する工程と、制御ゲート電極
と半導体基板との間に第１の電圧と反対の極性を持つ第
２の電圧を印加することにより、第１の浮遊ゲート電極
から電荷を引き抜く工程と、制御ゲート電極に第３の電
圧を印加し、ソース領域とドレイン領域との間に第４の
電圧を印加することにより、第２の浮遊ゲート電極に電
荷を注入する工程と、制御ゲート電極とドレイン領域と
の間に第３の電圧とは反対の極性を持つ第５の電圧を印
加することにより、第２の浮遊ゲート電極から電荷を引
き抜く工程とを備えている。

【００２６】本発明の半導体記憶装置の書き換え方法に
よれば、第１の浮遊ゲート電極及び第２の浮遊ゲート電
極のそれぞれに対して電荷を注入する工程と引き抜く工
程とを備えているため、第１の浮遊ゲート電極と第２の
浮遊ゲート電極とに対してそれぞれ独立して書き込み動
作及び消去動作を行うことが可能となり、第１の浮遊ゲ
ート電極及び第２の浮遊ゲート電極に電荷が注入されて
いない第１の状態、第１の浮遊ゲート電極には電荷が注
入され且つ第２の浮遊ゲート電極には電荷が注入されて
いない第２の状態、第１の浮遊ゲート電極には電荷が注
入されておらず且つ第２の浮遊ゲート電極には電荷が注
入された第３の状態、並びに第１の浮遊ゲート電極及び
第２の浮遊ゲート電極に電荷が注入された第４の状態か
らなる４つの状態を１つのメモリセルに書き込むことが
可能となる。

【００２７】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００２８】図１は本発明の第１の実施形態に係る半導
体記憶装置の断面構成を示している。なお、本実施形態
においてはｎチャネル型メモリセルについて説明する。

【００２９】図１に示すように、例えばｐ型シリコンか
らなる半導体基板１１の上面には、深さが約３０ｎｍ〜
７０ｎｍの凹部１１ａが設けられており、凹部１１ａの
底面を下段とし、凹部１１ａの一方の壁面と接続される
半導体基板１１上面を上段とする段差部が形成されてい
る。半導体基板１１における凹部１１ａを除く上面には
酸化シリコンからなる第１の絶縁膜１２が形成されてお
り、凹部１１ａの底面及び壁面の上には酸化シリコンか
らなる第４の絶縁膜１３が形成されている。

【００３０】第１の絶縁膜１２の上には、凹部１１ａの
一壁面と所定の間隔をおいて、多結晶シリコンからなる
第１の浮遊ゲート電極１４、酸化シリコンからなる第１
の容量絶縁膜１５、多結晶シリコンからなる制御ゲート
電極１６及び酸化シリコンからなる保護膜１７がこの順
に積層して形成されている。ここで、第１の絶縁膜１２
における第１の浮遊ゲート電極１４との対向部分が第１
のゲート絶縁膜１２ａとして機能する。なお、制御ゲー
ト電極１６はワード線に接続されるか、あるいは制御ゲ
ート電極１６自体がワード線として機能する。

【００３１】第１の浮遊ゲート電極１４及び制御ゲート
電極１６の凹部１１ａ側の側面上には酸化シリコンから
なる第２の容量絶縁膜１８Ａを介して多結晶シリコンか
らなる第２の浮遊ゲート電極１９Ｂが形成されている。
ここで、第２の浮遊ゲート電極１９Ｂは、第１の絶縁膜
１２及び第４の絶縁膜１３を介して凹部１１ａの壁面を
跨いで半導体基板１１と対向しており、第１の絶縁膜１
２及び第４の絶縁膜１３における第２の浮遊ゲート電極
１９Ｂとの対向部分が第２のゲート絶縁膜１２ｂ及び１
３ａとして機能する。

【００３２】なお、第１の浮遊ゲート電極１４及び制御
ゲート電極１６の凹部１１ａと反対側の側面上には導電
性サイドウォール１９ａが形成されているが、これはメ
モリセルの動作には特に影響を与えない。

【００３３】凹部１１ａを含む半導体基板１１の上部に
おける第１の浮遊ゲート電極１４の外側の領域には、ｎ
型の不純物が注入されることによって、凹部１１ａ側に
はドレイン領域２０が、凹部１１ａと反対側にはソース
領域２１がそれぞれ形成されている。

【００３４】ここで、ドレイン領域２０は、第２の浮遊
ゲート電極１９Ｂの下側に形成された低濃度ドレイン領
域２０ａと、第２の浮遊ゲート電極１９Ｂの外側に形成
され且つ低濃度ドレイン領域２０ａに接続する高濃度ド
レイン領域２０ｂとによって構成されている。また、ソ
ース領域２１は、凹部１１ａと反対側の導電性サイドウ
ォール１９ａの下側に形成された低濃度ソース領域２１
ａと、該導電性サイドウォール１９ａの外側に形成され
且つ低濃度ソース領域２１ａに接続する高濃度ソース領
域２１ｂとによって構成されている。なお、低濃度ドレ
イン領域２０ａと低濃度ソース領域２１ａとの間の領域
がチャネル領域となる。

【００３５】ここで、高濃度ドレイン領域２０ｂは凹部
１１ａの底面、第２の浮遊ゲート電極１９Ｂと反対側の
壁面及び該壁面と接続される半導体基板１１の上面にま
で達しているように図示されているが、凹部１１ａの底
面にのみ形成されていてもよく、また凹部１１ａの底面
及び凹部１１ａにおける第２の浮遊ゲート電極１９Ｂと
反対側の壁面にのみ形成されていてもよい。

【００３６】第１の実施形態の特徴として、制御ゲート
電極１６と第１の容量絶縁膜１５を介して対向する第１
の浮遊ゲート電極１４と、該制御ゲート電極１６と第２
の容量絶縁膜１８Ａを介して対向する第２の浮遊ゲート
電極１９Ｂとを備えている。

【００３７】次に、前記のように構成された本発明の第
１の実施形態に係る半導体記憶装置の製造方法について
図面を参照しながら説明する。

【００３８】図２〜図４は本発明の第１の実施形態に係
る半導体記憶装置の製造方法の工程順の断面構成を示し
ている。

【００３９】まず、図２（ａ）に示すように、熱酸化法
により、例えばｐ型シリコンからなる半導体基板１１上
の全面に膜厚が約８ｎｍ〜１５ｎｍの酸化シリコンから
なる第１の絶縁膜１２を形成する。次に、化学気相堆積
（ＣＶＤ:Chemical Vapor Deposition）法により、第１
の絶縁膜１２の上に多結晶シリコンからなる第１の導電
膜１４Ａを堆積した後、熱酸化法により、第１の導電膜
１４Ａの表面を酸化して膜厚が約１８ｎｍ〜２４ｎｍの
酸化シリコンからなる第２の絶縁膜１５Ａを形成する。
続いて、ＣＶＤ法により、第２の絶縁膜１５Ａの上に多
結晶シリコンからなる第２の導電膜１６Ａを堆積した
後、高温熱ＣＶＤ法により、いわゆるＨＴＯ（High Tem
perature Oxide）膜である酸化シリコンからなる保護膜
形成膜１７Ａを堆積する。

【００４０】次に、図２（ｂ）に示すように、フォトリ
ソグラフィ法により、制御ゲート電極１６をパターニン
グする第１のレジストパターン２２を形成した後、形成
した第１のレジストパターン２２を用いたドライエッチ
ングを行って、第１の導電膜１４Ａから第１の浮遊ゲー
ト電極１４を、第２の絶縁膜１５Ａから第１の容量絶縁
膜１５を、第２の導電膜１６Ａから制御ゲート電極１６
を、保護膜形成膜１７Ａから保護膜１７をそれぞれ形成
する。

【００４１】次に、図２（ｃ）に示すように、第１のレ
ジストパターン２２を除去した後、熱酸化法により、第
１の浮遊ゲート電極１４及び制御ゲート電極１６の側面
に膜厚が約１８ｎｍ〜２４ｎｍの酸化シリコンからなる
第３の絶縁膜１８を形成する。その後、ＣＶＤ法によ
り、保護膜１７上を含む半導体基板１１上の全面に、膜
厚が約４０ｎｍ〜７０ｎｍのＢＰＳＧ（Boron Phosphor
us Silicate Glass）膜である絶縁性サイドウォール形
成膜２３を堆積する。

【００４２】次に、図２（ｄ）に示すように、異方性ド
ライエッチング法により絶縁性サイドウォール形成膜２
３をエッチングして、第１の浮遊ゲート電極１４及び制
御ゲート電極１６の側方に絶縁性サイドウォール２３ａ
を自己整合的に形成する。この時、絶縁性サイドウォー
ル２３ａの底面における水平方向の膜厚は、絶縁性サイ
ドウォール形成膜２３の膜厚に応じて約３０ｎｍ〜６０
ｎｍに厳密に制御される。

【００４３】次に、図３（ａ）に示すように、フォトリ
ソグラフィ法により、少なくとも一方の絶縁性サイドウ
ォール上とその外側の半導体基板１１上の一部を開口す
る第２のレジストパターン２４を形成し、形成した第２
のレジストパターン２４及び一方の絶縁性サイドウォー
ル２３ａをマスクとして用いた異方性ドライエッチング
法により、半導体基板１１の開口部を約３０ｎｍ〜７０
ｎｍの深さにまでエッチングして凹部１１ａを形成す
る。このとき、保護膜１７はこのエッチングによるダメ
ージから制御ゲート電極１６を保護している。

【００４４】次に、図３（ｂ）に示すように、第２のレ
ジストパターン２４を除去した後、気相フッ酸（Vapor
HF）を用いて絶縁性サイドウォール２３ａを選択的に除
去する。その後、熱酸化法により、形成した凹部１１ａ
の半導体基板１１上に酸化シリコンからなる第４の絶縁
膜１３を形成する。なお、気相フッ酸による絶縁性サイ
ドウォール２３ａの除去において、気相フッ酸によるＢ
ＰＳＧ膜に対するエッチングレートは、シリコン酸化膜
に対するエッチングレートの１００倍以上であるため、
第１の絶縁膜１２及び第３の絶縁膜１８はほとんどエッ
チングされない。

【００４５】次に、図３（ｃ）に示すように、イオン注
入法により、保護膜１７及び第３の絶縁膜１８をマスク
としてｎ型不純物イオンを半導体基板１１に注入するこ
とにより、浮遊ゲート電極１４側方の半導体基板１１上
部において、凹部１１ａ側には低濃度ドレイン領域２０
ａを形成し、凹部１１ａと反対側には低濃度ソース領域
２１ａを形成する。

【００４６】次に、図４（ａ）に示すように、ＣＶＤ法
により、保護膜１７上を含む半導体基板１１上の全面に
膜厚が約１５０ｎｍ〜２００ｎｍの多結晶シリコンから
なる第３の導電膜１９を堆積する。

【００４７】次に、図４（ｂ）に示すように、第３の導
電膜１９に対して異方性ドライエッチングを行い、第３
の絶縁膜１８の側面上に第３の導電膜１９からなる導電
性のサイドウォール１９ａ及び１９ｂを形成する。ここ
で、凹部１１ａ側の導電性サイドウォール１９ｂが第２
の浮遊ゲート電極１９Ｂとして機能し、また第２の浮遊
ゲート電極１９Ｂと対向する第３の絶縁膜１８ａが第２
の容量絶縁膜１８Ａとして機能する。第２の浮遊ゲート
電極１９Ｂの水平方向の膜厚は、第３の導電膜１９の膜
厚に応じて厳密に制御され、ここでは、凹部１１ａの壁
面を跨ぐ程度の厚さに形成されている。

【００４８】次に、図４（ｃ）に示すように、第２の浮
遊ゲート電極１９Ｂ、導電性サイドウォール１９ａ及び
保護膜１７をマスクとして用いたイオン注入法により、
砒素イオンを半導体基板１１に注入する。これにより、
第２の浮遊ゲート電極１９Ｂの外側の半導体基板１１の
上部に高濃度ドレイン領域２０ａを形成すると共に、導
電性サイドウォール１９ａの外側の半導体基板１１の上
部に高濃度ソース領域２１ａを形成する。

【００４９】その後、図示はしないが、層間絶縁膜形成
工程、配線工程及びボンディングパッド形成工程等を経
て第１の実施形態に係る半導体記憶装置が完成する。

【００５０】第１の実施形態に係る半導体記憶装置の製
造方法においては、凹部１１ａを形成する工程におい
て、第１の浮遊ゲート電極１４及び制御ゲート電極１６
に対して自己整合的に形成した絶縁性サイドウォール２
３ａをマスクとして用いる。このため、形成される凹部
１１ａにおける第１の浮遊ゲート電極１４側の壁面の位
置は、第１の浮遊ゲート電極１４の側面の位置よりも第
２の容量絶縁膜１８Ａの膜厚と絶縁性サイドウォール２
３ａの底面における膜厚との和の分だけ離れた位置とな
る。ここで、第２の容量絶縁膜１８Ａの膜厚及び絶縁性
サイドウォール２３ａの膜厚はフォトリソグラフィ法に
よるマスクアライメント精度よりも高い精度で制御でき
るため、高い精度で再現性よく凹部１１ａを形成するこ
とが可能となる。

【００５１】また、第２の浮遊ゲート電極１９Ｂの形成
は自己整合的になされるため、第１の浮遊ゲート電極１
４と対向し、且つ凹部１１ａの壁面を跨いで半導体基板
１１と対向するように第２の浮遊ゲート電極１９Ｂを形
成することが確実となる。これにより、前述のように凹
部１１ａの形成を高い精度で制御することと合わせて、
凹部１１ａと第１の浮遊ゲート電極１４及び第２の浮遊
ゲート電極１９Ｂとの位置関係を再現性よく制御するこ
とが可能となる。特に、凹部１１ａの壁面と第１の浮遊
ゲート電極１４の側面との距離は、半導体記憶装置の書
き込み特性を決める重要なパラメータであり、本実施形
態の製造方法によって、半導体記憶装置の書き込み特性
を再現性よく制御することが可能となる。

【００５２】次に、本発明の第１の実施形態に係る半導
体記憶装置の書き換え方法について図１を参照しながら
説明する。

【００５３】本発明の半導体記憶装置は、第１の浮遊ゲ
ート電極１４と第２の浮遊ゲート電極１９Ｂとをそれぞ
れ独立して書き込み動作及び消去動作を行うことが可能
である。

【００５４】第１の浮遊ゲート電極１４への書き込み動
作は、制御電極１６と半導体基板１１との間に高電圧を
印加することにより行われる。具体的には、制御ゲート
電極１６に例えば１０Ｖを印加し、ソース領域２１及び
半導体基板１１を０Ｖとすることにより、第１の電圧と
して制御ゲート電極１６−半導体基板１１間に１０Ｖの
電圧が印加される。これにより、ＦＮ (Fowler-Nordhei
m)型トンネル電流として、半導体基板１１から第１の浮
遊ゲート電極１４へと第１のゲート絶縁膜１２ａを通過
した電子が第１の浮遊ゲート電極１４に注入される。

【００５５】第１の浮遊ゲート電極１４の消去動作は、
制御ゲート電極１６と半導体基板１１との間に第１の電
圧とは逆向きの高電圧を印加することにより行われる。
具体的には、制御ゲート電極１６に例えば−１０Ｖを印
加し、半導体基板１１を０Ｖとすることにより、第２の
電圧として制御ゲート電極１６−半導体基板１１間に−
１０Ｖの電圧が印加される。これにより、第１の浮遊ゲ
ート電極１４に蓄積された電子がＦＮ型トンネル電流と
して第１のゲート絶縁膜１２ａを通過して半導体基板１
１に引き抜かれる。

【００５６】第２の浮遊ゲート電極１９Ｂへの書き込み
動作は、制御ゲート電極１６に高電圧を印加すると共
に、ソース領域２１とドレイン領域２０との間に電圧を
印加することにより行われる。具体的には、制御ゲート
電極１６に第３の電圧として７Ｖを印加すると共に、ド
レイン領域２０を５Ｖ、ソース領域２１を０Ｖとするこ
とにより、第４の電圧としてドレイン領域２０−ソース
領域２１間に５Ｖを印加する。これより、ドレイン領域
２０近傍のチャネル領域にホットエレクトロンが発生
し、発生したホットエレクトロンが第２の浮遊ゲート電
極１９Ｂに注入される。ここで、チャネル領域にはドレ
イン領域２０からソース領域２１に向かう電界が生じて
いるため、チャネル領域において発生したホットエレク
トロンは、ドレイン領域２１に設けられた凹部１１ａに
向かって進行する。このため、ホットエレクトロンは、
凹部１１ａの壁面を跨ぐように形成された第２の浮遊ゲ
ート電極１９Ｂに効率よく注入される。また、ホットエ
レクトロンの発生領域は第１の浮遊ゲート電極１４とは
離れた位置にあるため、第３の電圧及び第４の電圧の印
加が終了した時点で第１の浮遊ゲート電極１４に電子が
注入されることはほとんどない。

【００５７】第２の浮遊ゲート電極１９Ｂの消去動作
は、制御ゲート電極１６とドレイン領域２０との間に第
３の電圧とは逆向きの電圧を印加することにより行われ
る。具体的には、制御ゲート電極１６に−５Ｖを印加
し、ドレイン領域２０に５Ｖを印加することにより、第
５の電圧として制御ゲート電極１６−ドレイン領域２０
間に−１０Ｖの電圧が印加される。これにより、第２の
浮遊ゲート電極１９Ｂに注入された電子が第２のゲート
絶縁膜１２ｂ及び１３ａをトンネリングしてドレイン領
域２０に引き抜かれる。

【００５８】第１の実施形態に係る半導体記憶装置の書
き換え方法によれば、第１の浮遊ゲート電極１４と第２
の浮遊ゲート電極１９Ｂとに対してそれぞれ独立して書
き込み動作及び消去動作を行うことが可能となり、第１
の浮遊ゲート電極１４及び第２の浮遊ゲート電極１９Ｂ
に電荷が注入されていない第１の状態、第１の浮遊ゲー
ト電極１４には電荷が注入され且つ第２の浮遊ゲート電
極１９Ｂには電荷が注入されていない第２の状態、第１
の浮遊ゲート電極１４には電荷が注入されておらず且つ
第２の浮遊ゲート電極１９Ｂには電荷が注入された第３
の状態、並びに第１の浮遊ゲート電極１４及び第２の浮
遊ゲート電極１９Ｂに電荷が注入された第４の状態の４
つの状態を１つのメモリセルに書き込むことができる。

【００５９】以上説明したように、第１の実施形態によ
れば、制御ゲート電極１６と第１の容量絶縁膜１５を介
して対向する第１の浮遊ゲート電極１４と、該制御ゲー
ト電極１６と第２の容量絶縁膜１８Ａを介して対向する
第２の浮遊ゲート電極１９Ｂとを備えているため、１つ
のメモリセルに４つの状態を書き込むことが可能とな
る。これにより、メモリセルの占有面積を増大させるこ
となく、従来より多くの情報を保持させることが可能と
なり、高密度且つ大容量の半導体記憶装置を実現するこ
とができる。

【００６０】（第１の実施形態の変形例）以下、本発明
の第１の実施形態の変形例に係る半導体記憶装置につい
て図面を参照しながら説明する。

【００６１】第１の実施形態の変形例は、第１の実施形
態に係る半導体記憶装置の製造方法において、第３の絶
縁膜１８の形成工程を凹部１１ａの形成工程の後に行う
点が異なっている。

【００６２】図５（ａ）〜図５（ｄ）は、第１の実施形
態の変形例に係る半導体装置の工程順の断面構成を示し
ており、第１の実施形態と同一の部材については同一の
符号を付すことにより説明を省略する。

【００６３】まず、図２（ａ）及び図２（ｂ）に示す工
程と同様にして、半導体基板１１の上に第１の絶縁膜１
２、第１の浮遊ゲート電極１４、第１の容量絶縁膜１
５、制御ゲート電極１６及び保護膜１７を順次形成す
る。

【００６４】次に、図５（ａ）に示すように、図２
（ｃ）に示す工程と同様にして、第１のレジストパター
ン２２を除去した後、ＣＶＤ法により、保護膜１７上を
含む半導体基板１１上の全面に、膜厚が約４０ｎｍ〜７
０ｎｍのＢＰＳＧ膜である絶縁性サイドウォール形成膜
２３を堆積する。

【００６５】次に、図５（ｂ）に示すように、図２
（ｄ）に示す工程と同様にして、異方性ドライエッチン
グ法により絶縁性サイドウォール形成膜２３をエッチン
グして、第１の浮遊ゲート電極１４及び制御ゲート電極
１６の側面上に絶縁性サイドウォール２３ａを自己整合
的に形成する。

【００６６】次に、図５（ｃ）に示すように、図３
（ａ）に示す工程と同様にして、第２のレジストパター
ン２４を形成し、形成した第２のレジストパターン２４
及び一方の絶縁性サイドウォール２３ａをマスクとして
用いた異方性ドライエッチング法により、半導体基板１
１の開口部を約３０ｎｍ〜７０ｎｍの深さにまでエッチ
ングして凹部１１ａを形成する。

【００６７】次に、図５（ｄ）に示すように、図３
（ｂ）に示す工程と同様にして、第２のレジストパター
ン２４及び絶縁性サイドウォール２３ａを選択的に除去
する。その後、凹部１１ａの半導体基板１１上に酸化シ
リコンからなる第２のゲート絶縁膜１３を形成すると共
に、第１の浮遊ゲート電極１４及び制御ゲート電極１６
の側面に膜厚が約１８ｎｍ〜２４ｎｍの酸化シリコンか
らなる第３の絶縁膜１８を形成する。

【００６８】その後、図３（ｃ）及び図４（ａ）〜図４
（ｃ）に示す工程と同様にして、第１の実施形態と同一
の構成を備えた半導体記憶装置が完成する。

【００６９】以上説明したように、第１の実施形態の変
形例によると、第３の絶縁膜１８の形成工程と第４の絶
縁膜１３の形成工程を同時に行うことが可能となり、第
１の実施形態に比べて製造工程を簡略化できるため、製
造コストを削減することが可能となる。

【００７０】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００７１】第２の実施形態に係る半導体記憶装置は、
第１の実施形態の半導体記憶装置における保護膜１７を
ＨＴＯ膜としては形成しない点が第１の実施形態と異な
っている。以下の説明において、第１の実施形態と同一
の部材については同一の符号を付すことにより説明を省
略する。

【００７２】図６は本発明の第２の実施形態に係る半導
体記憶装置の断面構成を示している。図６に示すよう
に、浮遊ゲート電極１４の側面並びに制御ゲート電極１
６の側面及び上面の上に膜厚が約１８ｎｍ〜２４ｎｍの
酸化シリコンからなる第３の絶縁膜２５が形成されてい
る。第３の絶縁膜２５において、第２の浮遊ゲート電極
１９Ｂと対向する部分が第２の容量絶縁膜２５ａとな
り、制御ゲート電極１６の上部に形成された部分が保護
膜２５ｂとして機能する。

【００７３】次に、前記のように構成された本発明の第
２の実施形態に係る半導体記憶装置の製造方法について
図面を参照しながら説明する。

【００７４】図７（ａ）〜（ｄ）及び図８（ａ）〜
（ｃ）は本発明の第１の実施形態に係る半導体記憶装置
の製造方法の工程順の断面構成を示している。なお、第
１の実施形態と同様に製造可能な工程については図面を
参照することにより説明を省略する。

【００７５】まず、図７（ａ）に示すように、半導体基
板１１の上に第１の絶縁膜１２を形成した後、第１の絶
縁膜１２の上に第１の導電膜１４Ａ、第２の絶縁膜１５
Ａ及び第２の導電膜１６Ａを順次形成する。

【００７６】次に、図７（ｂ）に示すように、フォトグ
ラフィ法により、第１のレジストパターン２２を形成し
た後、ドライエッチング法により、第１の導電膜１４Ａ
から第１の浮遊ゲート電極１４を、第２の絶縁膜１５Ａ
から第１の容量絶縁膜１５を、第２の導電膜１６Ａから
制御ゲート電極１６をそれぞれ形成する。

【００７７】次に、図７（ｃ）に示すように、熱酸化法
により、第１の浮遊ゲート電極１４の側面並びに制御ゲ
ート電極１６の側面及び上面に第３の絶縁膜２５を形成
する。

【００７８】次に、図７（ｄ）に示すように、ＣＶＤ法
により、第３の絶縁膜２５上を含む半導体基板１１上の
全面に、膜厚が約４０ｎｍ〜７０ｎｍのＢＰＳＧ膜であ
る絶縁性サイドウォール形成膜２３を堆積した後、異方
性ドライエッチング法により絶縁性サイドウォール形成
膜２３をエッチングして、第１の浮遊ゲート電極１４及
び制御ゲート電極１６の側方に絶縁性サイドウォール２
３ａを自己整合的に形成する。

【００７９】次に、図８（ａ）に示すように、図３
（ａ）に示す工程と同様にして、第２のレジストパター
ン２４を形成し、形成した第２のレジストパターン２４
及び一方の絶縁性サイドウォール２３ａをマスクとして
用いた異方性ドライエッチング法により、半導体基板１
１の開口部を約３０ｎｍ〜７０ｎｍの深さにまでエッチ
ングして凹部１１ａを形成する。このとき、第３の絶縁
膜２５における制御ゲート電極１６の上面に形成した部
分が保護膜２５ｂとして機能し、エッチングによるダメ
ージから制御ゲート電極１６を保護する。

【００８０】次に、図８（ｂ）に示すように、図３
（ｂ）に示す工程と同様にして、第２のレジストパター
ン２４及び絶縁性サイドウォール２３ａを除去した後、
凹部１１ａの半導体基板１１上に酸化シリコンからなる
第４の絶縁膜１３を形成する。その後、イオン注入法に
より、第３の絶縁膜２５をマスクとしてｎ型不純物イオ
ンを半導体基板１１に注入し、低濃度ドレイン領域２０
ａ及び低濃度ソース領域２１ａを形成する。

【００８１】次に、図８（ｃ）に示すように、図４
（ａ）及び図４（ｂ）に示す工程と同様にして、第３の
絶縁膜２５の側面上に第３の導電膜１９から導電性のサ
イドウォール１９ａ及び１９ｂを形成する。ここで、凹
部１１ａ側の導電性サイドウォール１９ｂが第２の浮遊
ゲート電極１９Ｂとして機能し、また第２の浮遊ゲート
電極１９Ｂと対向する第３の絶縁膜２５が第２の容量絶
縁膜２５ａとして機能する。その後、図４（ｃ）に示す
工程と同様にして、高濃度ソース領域２１ａ及び高濃度
ドレイン領域２０ａを形成する。

【００８２】その後、図示はしないが、層間絶縁膜形成
工程、配線工程及びボンディングパッド形成工程等を経
て第２の実施形態に係る半導体記憶装置が完成する。

【００８３】以上説明したように、第２の実施形態によ
ると、第１の実施形態と同様の効果を得られるのに加え
て、第３の絶縁膜２５を制御ゲート電極１６の側面及び
上面の上に形成するため、ＨＴＯ膜を形成しなくても凹
部１１ａ形成工程におけるエッチングのダメージから制
御ゲート電極１６を保護することができる。このため、
第１の実施形態よりも製造工程が簡略化され、製造コス
トを削減できる。

【００８４】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【００８５】第３の実施形態に係る半導体記憶装置は、
第１の実施形態の半導体記憶装置における第１の容量絶
縁膜１５をＯＮＯ膜（酸化膜、窒化膜及び酸化膜からな
る積層膜）として形成する点が異なっている。以下の説
明において、第１の実施形態と同一の部材については同
一の符号を付すことにより説明を省略する。

【００８６】図９は本発明の第３の実施形態に係る半導
体記憶装置の断面構成を示している。図９に示すよう
に、第１の浮遊ゲート電極１４と制御ゲート電極１６と
の間には第１のシリコン酸化膜２６、シリコン窒化膜２
７及び第２のシリコン酸化膜２８がこの順に積層して形
成されている。ここで、第１のシリコン酸化膜２６、シ
リコン窒化膜２７及び第２のシリコン酸化膜２８からな
る積層膜が第１の容量絶縁膜２９として機能する。

【００８７】次に、前記のように構成された本発明の第
３の実施形態に係る半導体記憶装置の製造方法について
図面を参照しながら説明する。

【００８８】図１０（ａ）及び図１０（ｂ）は本発明の
第３の実施形態に係る半導体記憶装置の製造方法の工程
順の断面構成を示している。なお、第１の実施形態と同
様に製造可能な工程については図面を参照することによ
り説明を省略する。

【００８９】まず、図１０（ａ）に示すように、図２
（ａ）に示す工程と同様にして、半導体基板１１上に、
第１の絶縁膜１２及び第１の導電膜１４Ａを形成する。
続いて、熱酸化法により、第１の導電膜１４Ａの表面を
酸化して膜厚が約５ｎｍ〜１０ｎｍの第３の絶縁膜であ
る第１のシリコン酸化膜２６を形成した後、ＣＶＤ法に
より、第１のシリコン酸化膜２６の上に膜厚が約１０ｎ
ｍ〜３０ｎｍのシリコン窒化膜２７を堆積する。その
後、熱酸化法により、シリコン窒化膜２７の表面を酸化
して膜厚が約５ｎｍ〜１０ｎｍの第２のシリコン酸化膜
２８を形成した後、図２（ａ）に示す工程と同様にし
て、第２の導電膜１６Ａ及び保護膜形成膜１７Ａを順次
堆積する。

【００９０】次に図１０（ｂ）に示すように、図２
（ｂ）に示す工程と同様にして、第１の導電膜１４Ａか
ら第１の浮遊ゲート電極１４を、第１のシリコン酸化膜
２６、シリコン窒化膜２７及び第２のシリコン酸化膜２
８から第１の容量絶縁膜２９を、第２の導電膜１６Ａか
ら制御ゲート電極１６を、保護膜形成膜１７Ａから保護
膜１７をそれぞれ形成する。

【００９１】その後、図２（ｃ）以降に示す工程と同様
にして、第３の実施形態に係る半導体記憶装置が完成す
る。

【００９２】以上説明したように、第３の実施形態によ
ると、第１の実施形態と同様の効果を得られるのに加え
て、第１の容量絶縁膜２９をＯＮＯ膜として形成するた
め、制御ゲート電極１６に高電圧を印加しても第１の容
量絶縁膜２９の劣化を抑制することができる。

【００９３】また、本発明の半導体記憶装置において
は、第１の浮遊ゲート電極１４及び第２の浮遊ゲート電
極１９Ｂに対する書き込み動作において制御ゲート電極
１６に高電圧を印加するため、第１の容量絶縁膜２９に
高い電界が頻繁に生じることになるので、第１の容量絶
縁膜２９を本実施形態のようにすることにより、書き込
み動作の信頼性を向上することが可能となる。

【００９４】（第３の実施形態の第１の変形例）以下、
本発明の第３の実施形態の第１の変形例について図面を
参照しながら説明する。

【００９５】第３の実施形態の第１の変形例は、第１の
実施形態の変形例と同様に、第３の絶縁膜１８の形成工
程を凹部１１ａの形成工程の後に行う点が異なってい
る。

【００９６】図１１（ａ）〜図１１（ｄ）は、第３の実
施形態の第１の変形例に係る半導体装置の工程順の断面
構成を示しており、第１及び第３の実施形態と同一の部
材については同一の符号を付すことにより説明を省略す
る。また、第１及び第３の実施形態と同様に製造可能な
工程については図面を参照することにより説明を省略す
る。

【００９７】まず、図１０（ａ）及び図１０（ｂ）に示
す工程と同様にして、半導体基板１１の上に第１の絶縁
膜１２、第１の浮遊ゲート電極１４、第１の容量絶縁膜
２９、制御ゲート電極１６及び保護膜１７を順次形成す
る。

【００９８】次に、図１１（ａ）に示すように、図２
（ｃ）に示す工程と同様にして、第１のレジストパター
ン２２を除去した後、ＣＶＤ法により、保護膜１７上を
含む半導体基板１１上の全面に、膜厚が約４０ｎｍ〜７
０ｎｍのＢＰＳＧ膜である絶縁性サイドウォール形成膜
２３を堆積する。

【００９９】次に、図１１（ｂ）に示すように、図２
（ｄ）に示す工程と同様にして、異方性ドライエッチン
グ法により絶縁性サイドウォール形成膜２３をエッチン
グして、第１の浮遊ゲート電極１４及び制御ゲート電極
１６の側面上に絶縁性サイドウォール２３ａを自己整合
的に形成する。

【０１００】次に、図１１（ｃ）に示すように、図３
（ａ）に示す工程と同様にして、第２のレジストパター
ン２４を形成し、形成した第２のレジストパターン２４
及び一方の絶縁性サイドウォール２３ａをマスクとして
用いた異方性ドライエッチング法により、半導体基板１
１の開口部を約３０ｎｍ〜７０ｎｍの深さにまでエッチ
ングして凹部１１ａを形成する。

【０１０１】次に、図１１（ｄ）に示すように、図５
（ｄ）に示す工程と同様にして、第２のレジストパター
ン２４及び絶縁性サイドウォール２３ａを選択的に除去
した後、凹部１１ａの半導体基板１１上に第４の絶縁膜
１３を形成すると共に、第１の浮遊ゲート電極１４及び
制御ゲート電極１６の側面に第３の絶縁膜１８を形成す
る。

【０１０２】その後、図３（ｃ）及び図４（ａ）〜図４
（ｃ）に示す工程と同様にして、第３の実施形態と同一
の構成を備えた半導体記憶装置が完成する。

【０１０３】以上説明したように、第３の実施形態の第
１の変形例によれば、第３の実施形態と同様の効果を得
られるのに加えて、第３の絶縁膜１８の形成工程と第４
の絶縁膜１３の形成工程を同時に行うことが可能とな
り、第３の実施形態に比べて製造工程を簡略化できるた
め、製造コストを削減することが可能となる。

【０１０４】（第３の実施形態の第２の変形例）以下、
本発明の第３の実施形態の第２の変形例について図面を
参照しながら説明する。

【０１０５】第３の実施形態の第２の変形例に係る半導
体記憶装置は、第２の実施形態と同様に、第３の実施形
態の半導体記憶装置における保護膜１７をＨＴＯ膜とし
ては形成しない。以下の説明において、第１〜第３の実
施形態と同一の部材については同一の符号を付すことに
より説明を省略する。

【０１０６】図１２は、第３の実施形態の第２の変形例
に係る半導体記憶装置の断面構成を示している。

【０１０７】図１２に示すように、第１の浮遊ゲート電
極１４の側面並びに制御ゲート電極１６の側面及び上面
の上に膜厚が約１８ｎｍ〜２４ｎｍの酸化シリコンから
なる第３の絶縁膜２５が形成されている。第３の絶縁膜
２５において、第２の浮遊ゲート電極１９Ｂと対向する
部分が第２の容量絶縁膜２５ａとなり、制御ゲート電極
１６の上部に形成された部分が保護膜２５ｂとして機能
する。

【０１０８】次に、前記のように構成された第３の実施
形態の第２の変形例に係る半導体記憶装置の製造方法に
ついて説明する。

【０１０９】図１３（ａ）〜図１３（ｃ）は、第３の実
施形態の第２の変形例に係る半導体装置の工程順の断面
構成を示している。なお、第１及び第３の実施形態と同
様に製造可能な工程については図面を参照することによ
り説明を省略する。

【０１１０】まず、図１３（ａ）に示すように、図１０
（ａ）に示す工程と同様にして、半導体基板１１の上に
第１の絶縁膜１２、第１の絶縁膜１２の上に第１の導電
膜１４Ａ、第１のシリコン酸化膜２６、シリコン窒化膜
２７、第２のシリコン酸化膜２８及び第２の導電膜１６
Ａを順次形成する。

【０１１１】次に、図１３（ｂ）に示すように、図１０
（ｂ）に示す工程と同様にして、第１のレジストパター
ン２２を形成した後、ドライエッチング法により、第１
の導電膜１４Ａから第１の浮遊ゲート電極１４を、第１
のシリコン酸化膜２６、シリコン窒化膜２７及び第２の
シリコン酸化膜２８から第１の容量絶縁膜２９を、第２
の導電膜１６Ａから制御ゲート電極１６をそれぞれ形成
する。

【０１１２】次に、図１３（ｃ）に示すように、図７
（ｃ）に示す工程と同様にして、熱酸化法により、第１
の浮遊ゲート電極１４の側面並びに制御ゲート電極１６
の側面及び上面に第３の絶縁膜２５を形成する。

【０１１３】その後、図７（ｄ）及び図８（ａ）〜
（ｃ）に示す工程と同様にして第３の実施形態の第２の
変形例に係る半導体記憶装置が完成する。

【０１１４】本変形例によると、第３の実施形態と同様
の効果を得られるのに加えて、第３の絶縁膜２５を制御
ゲート電極１６の側面及び上面の上に形成するため、Ｈ
ＴＯ膜を形成しなくても凹部１１ａ形成工程におけるエ
ッチングのダメージから制御ゲート電極１６を保護する
ことができる。このため、第３の実施形態よりも製造工
程が簡略化され、製造コストを削減できる。

【０１１５】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。

【０１１６】第４の実施形態に係る半導体記憶装置は、
第１の実施形態の半導体記憶装置における第２の容量絶
縁膜１８ＡをＯＮＯ膜として形成する点が異なってい
る。以下の説明において、第１の実施形態と同一の部材
については同一の符号を付すことにより説明を省略す
る。

【０１１７】図１４は本発明の第４の実施形態に係る半
導体記憶装置の断面構成を示している。図１４に示すよ
うに、第１の浮遊ゲート電極１４及び制御ゲート電極１
６の側面上には第１のシリコン酸化膜３０が形成されて
おり、該第１のシリコン酸化膜３０の上には、シリコン
窒化膜３１が形成されている。

【０１１８】第１の絶縁膜１２は、第１の浮遊ゲート電
極１４、第１のシリコン酸化膜３０及びシリコン窒化膜
３１の下側にのみ形成されており、第１の浮遊ゲート電
極１４の下側部分が第１のゲート絶縁膜１２ａとして機
能する。

【０１１９】保護膜１７、シリコン窒化膜３１及び凹部
１１ａを含む半導体基板１１上の全面には第２のシリコ
ン酸化膜３２が形成されている。

【０１２０】ここで、第１の浮遊ゲート電極１４及び制
御ゲート電極１６の側面と第２の浮遊ゲート電極１９Ｂ
との間に介在するＯＮＯ膜（第１のシリコン酸化膜３
０、シリコン窒化膜３１及び第２のシリコン酸化膜３２
からなる積層膜）が第２の容量絶縁膜３３として機能す
る。また、第２のシリコン酸化膜３２における第２の浮
遊ゲート電極１９Ｂと半導体基板１１との間に介在する
部分は第２のゲート絶縁膜３２ａとして機能する。

【０１２１】次に、前記のように構成された本発明の第
４の実施形態に係る半導体記憶装置の製造方法について
図面を参照しながら説明する。

【０１２２】図１５（ａ）〜図１５（ｃ）は本発明の第
４の実施形態に係る半導体記憶装置の製造方法の工程順
の断面構成を示している。なお、第１の実施形態と同様
に製造可能な工程については図面を参照することにより
説明を省略する。

【０１２３】まず、図１５（ａ）に示すように、図２
（ａ）及び図２（ｂ）に示す工程と同様にして、半導体
基板１１上に第１の絶縁膜１２、第１の浮遊ゲート電極
１４、第１の容量絶縁膜１５、制御ゲート電極１６及び
保護膜１７を順次形成した後、熱酸化法により、第１の
浮遊ゲート電極１４及び制御ゲート電極１６の側面に膜
厚が約１８ｎｍ〜２４ｎｍの第３の絶縁膜である第１の
シリコン酸化膜３０を形成する。

【０１２４】次に、図１５（ｂ）に示すように、図２
（ｃ）及び図３（ａ）〜図３（ｃ）に示す工程と同様に
して、半導体基板１１の上部に凹部１１ａを形成すると
共に凹部１１ａの底面及び壁面の上に第４の絶縁膜１３
を形成した後、半導体基板１１の上部に低濃度ドレイン
領域２０ａ及び低濃度ソース領域２１ａを形成する。そ
の後、ＣＶＤ法により、保護膜１７上を含む半導体基板
１１上の全面に膜厚が約１０ｎｍ〜３０ｎｍのシリコン
窒化膜３１を堆積する。

【０１２５】次に、図１５（ｃ）に示すように、異方性
ドライエッチング法を用いて半導体基板１１上の全面に
対してエッチングを行い、シリコン窒化膜３１における
第１の浮遊ゲート電極１４及び制御ゲート電極１６の側
面上を除く部分をエッチング除去すると共に、第１の絶
縁膜１２における第１の浮遊ゲート電極１４の下部を除
く部分及び凹部１１ａの第４の絶縁膜１３をエッチング
除去する。これにより、シリコン窒化膜３１は第１の浮
遊ゲート電極１４及び制御ゲート電極１６上にのみ形成
されると共に、第１の浮遊ゲート電極１４の側方には半
導体基板１１が露出する。その後、高温熱ＣＶＤ法によ
り、保護膜１７上を含む半導体基板１１上の全面に膜厚
が約５ｎｍ〜１５ｎｍのＨＴＯ膜である第２のシリコン
酸化膜３２を形成する。

【０１２６】なお、第２のシリコン酸化膜３２は、高温
熱ＣＶＤ法によってＨＴＯ膜として形成する代わりに、
熱酸化法によって熱酸化膜として形成してもよい。

【０１２７】また、第１のシリコン酸化膜３０の形成工
程は、ここでは第１の実施形態に従って凹部１１ａ形成
工程の前に行ったが、第１の実施形態の変形例に従って
凹部１１ａ形成工程の後に行ってもよい。

【０１２８】その後、図４（ａ）〜図４（ｃ）に示す工
程と同様にして第４の実施形態に係る半導体記憶装置が
完成する。

【０１２９】以上説明したように、第４の実施形態によ
ると、第１の実施形態と同様の効果を得られるのに加え
て、第２の容量絶縁膜３３をＯＮＯ膜として形成するた
め、制御ゲート電極１６に高電圧を印加しても第２の容
量絶縁膜３３の劣化を抑制することができる。

【０１３０】また、本発明の半導体記憶装置において
は、第１の浮遊ゲート電極１４及び第２の浮遊ゲート電
極１９Ｂに対する書き込み動作において制御ゲート電極
１６に高電圧を印加するため、第２の容量絶縁膜３３に
高い電界が頻繁に生じることになるので、第２の容量絶
縁膜３３を本実施形態のようにすることにより、書き込
み動作の信頼性を向上することが可能となる。

【０１３１】（第４の実施形態の第１の変形例）以下、
本発明の第４の実施形態の第１の変形例について図面を
参照しながら説明する。

【０１３２】第４の実施形態の第１の変形例に係る半導
体記憶装置は、第２の実施形態と同様に、第４の実施形
態の半導体記憶装置における保護膜１７をＨＴＯ膜とし
ては形成しない。以下の説明において、第１、第２及び
第４の実施形態と同一の部材については同一の符号を付
すことにより説明を省略する。

【０１３３】図１６は、第４の実施形態の第１の変形例
に係る半導体記憶装置の断面構成を示している。

【０１３４】図１６に示すように、第１の浮遊ゲート電
極１４の側面並びに制御ゲート電極１６の側面及び上面
の上には第１のシリコン酸化膜３０が形成されており、
該第１のシリコン酸化膜３０の側面上にはシリコン窒化
膜３１が形成されている。また、第１のシリコン酸化膜
３０の上、シリコン窒化膜３１の側面の上及び凹部１１
ａを含む半導体基板１１の上には第２のシリコン酸化膜
３２が形成されている。

【０１３５】ここで、第４の実施形態と同様に、第１の
浮遊ゲート電極１４及び制御ゲート電極１６上と第２の
浮遊ゲート電極１９Ｂとの間に介在するＯＮＯ膜（第１
のシリコン酸化膜３０、シリコン窒化膜３１及び第２の
シリコン酸化膜３２からなる積層膜）が第２の容量絶縁
膜３３として機能し、また、第２のシリコン酸化膜３２
における第２の浮遊ゲート電極１９Ｂと半導体基板１１
との間に介在する部分は第２のゲート絶縁膜３２ａとし
て機能する。また、第１のシリコン酸化膜３０における
制御ゲート電極１６の上部に形成された部分が保護膜３
０ａとして機能する。

【０１３６】次に、前記のように構成された第４の実施
形態の第１の変形例に係る半導体記憶装置の製造方法に
ついて説明する。

【０１３７】図１７（ａ）〜図１７（ｃ）は、第４の実
施形態の第１の変形例に係る半導体装置の工程順の断面
構成を示している。なお、第１、第２及び第４の実施形
態と同様に製造可能な工程については図面を参照するこ
とにより説明を省略する。

【０１３８】まず、図１７（ａ）に示すように、図７
（ａ）及び図７（ｂ）に示す工程と同様にして、半導体
基板１１上に第１の絶縁膜１２、第１の浮遊ゲート電極
１４、第１の容量絶縁膜１５及び制御ゲート電極１６を
順次形成する。その後、熱酸化法により、第１の浮遊ゲ
ート電極１４の側面並びに制御ゲート電極１６の側面及
び上面の上に第３の絶縁膜である第１のシリコン酸化膜
３０を形成する。

【０１３９】次に、図１７（ｂ）に示すように、図７
（ｄ）、図８（ａ）及び図８（ｂ）に示す工程と同様に
して、半導体基１１板の上部に凹部１１ａを形成すると
共に凹部１１ａの底面及び壁面の上に第４の絶縁膜１３
を形成した後、半導体基板１１の上部に低濃度ドレイン
領域２０ａ及び低濃度ソース領域２１ａを形成する。そ
の後、ＣＶＤ法により、第１のシリコン酸化膜３０の上
面を含む半導体基板１１上の全面に膜厚が約１０ｎｍ〜
３０ｎｍのシリコン窒化膜３１を堆積する。

【０１４０】次に、図１７（ｃ）に示すように、異方性
ドライエッチング法を用いて半導体基板１１上の全面に
対してエッチングを行い、シリコン窒化膜３１における
第１の浮遊ゲート電極１４及び制御ゲート電極１６の側
面上を除く部分をエッチング除去すると共に、第１の絶
縁膜１２における第１の浮遊ゲート電極１４の下部を除
く部分及び凹部１１ａの第４の絶縁膜１３をエッチング
除去する。これにより、シリコン窒化膜３１は第１の浮
遊ゲート電極１４及び制御ゲート電極１６上にのみ形成
されると共に、第１の浮遊ゲート電極１４の側方には半
導体基板１１が露出する。その後、高温熱ＣＶＤ法によ
り、第１のシリコン酸化膜３０の上面を含む半導体基板
１１上の全面に膜厚が約５ｎｍ〜１５ｎｍのＨＴＯ膜で
ある第２のシリコン酸化膜３２を形成する。

【０１４１】その後、図８（ｃ）に示す工程と同様にし
て第４の実施形態の第１の変形例に係る半導体記憶装置
が完成する。

【０１４２】本変形例によると、第４の実施形態と同様
の効果を得られるのに加えて、第１のシリコン酸化膜３
０を制御ゲート電極１６の側面及び上面の上に形成する
ため、ＨＴＯ膜を形成しなくても凹部１１ａ形成工程に
おけるエッチングのダメージから制御ゲート電極１６を
保護することができる。このため、第４の実施形態より
も製造工程が簡略化され、製造コストを削減できる。

【０１４３】（第４の実施形態の第２の変形例）以下、
本発明の第４の実施形態の第２の変形例について図面を
参照しながら説明する。

【０１４４】第４の実施形態の第２の変形例に係る半導
体記憶装置は、第３の実施形態と同様に、第４の実施形
態の半導体記憶装置における第１の容量絶縁膜１５をＯ
ＮＯ膜として形成する点が異なっている。以下の説明に
おいて、第１、第３及び第４の実施形態と同一の部材に
ついては同一の符号を付すことにより説明を省略する。

【０１４５】図１８は、第４の実施形態の第２の変形例
に係る半導体記憶装置の断面構成を示している。

【０１４６】図１８に示すように、第１の浮遊ゲート電
極１４と制御ゲート電極１６との間には第１のシリコン
酸化膜３４、第１のシリコン窒化膜３５及び第２のシリ
コン酸化膜３６がこの順に積層して形成されている。

【０１４７】浮遊ゲート電極１４及び制御ゲート電極１
６の側面上には第３のシリコン酸化膜３７が形成されて
おり、該第３のシリコン酸化膜３７の上には、第２のシ
リコン窒化膜３８が形成されている。また、保護膜１７
上、第２のシリコン窒化膜３８の側面上及び凹部１１ａ
を含む半導体基板１１上には第４のシリコン酸化膜３９
が形成されている。

【０１４８】ここで、第３の実施形態同様、第１のシリ
コン酸化膜３４、第１のシリコン窒化膜３５及び第２の
シリコン酸化膜３６からなる積層膜が第１の容量絶縁膜
４０として機能する。

【０１４９】また、第４の実施形態同様、第３のシリコ
ン酸化膜３７、第２のシリコン窒化膜３８及び第４のシ
リコン酸化膜３９からなる積層膜が第２の容量絶縁膜４
１として機能し、第４のシリコン酸化膜３９における第
２の浮遊ゲート電極１９Ｂと半導体基板１１との間に介
在する部分は第２のゲート絶縁膜３９ａとして機能す
る。

【０１５０】次に、前記のように構成された第４の実施
形態の第２の変形例に係る半導体記憶装置の製造方法に
ついて説明する。

【０１５１】第４の実施形態の第２の変形例に係る半導
体記憶装置の製造方法は、まず、第３の実施形態におけ
る図１０（ｂ）に示す工程までと同様にして、半導体基
板１１上に第１の絶縁膜１２、第１の浮遊ゲート電極１
４、第１のシリコン酸化膜３４、第１のシリコン窒化膜
３５、第２のシリコン酸化膜３６、制御ゲート電極１６
及び保護膜１７を順次形成を形成する。その後、熱酸化
法により、第１の浮遊ゲート電極１４及び制御ゲート電
極１６の側面に膜厚が約１８ｎｍ〜２４ｎｍの第３の絶
縁膜である第３のシリコン酸化膜３７を形成し、続い
て、第４の実施形態における図１５（ｂ）及び図１５
（ｃ）に示す工程と同様にして、第２のシリコン窒化膜
３８及び第４のシリコン酸化膜３９を形成する。

【０１５２】その後、図４（ａ）〜図４（ｃ）に示す工
程と同様にして第４の実施形態の第２の変形例に係る半
導体記憶装置が完成する。

【０１５３】以上説明したように、第４の実施形態の第
２の変形例によると、第４の実施形態と同様の効果を得
られるのに加えて、第１の容量絶縁膜４０及び第２の容
量絶縁膜４１をＯＮＯ膜として形成するため、制御ゲー
ト電極１６に高電圧を印加しても第１の容量絶縁膜４０
及び第２の容量絶縁膜４１の劣化を抑制することができ
る。

【０１５４】また、本発明の半導体記憶装置において
は、第１の浮遊ゲート電極１４及び第２の浮遊ゲート電
極１９Ｂに対する書き込み動作において制御ゲート電極
１６に高電圧を印加するため、第１の容量絶縁膜４０及
び第２の容量絶縁膜４１に高い電界が頻繁に生じること
になるので、第１の容量絶縁膜４０及び第２の容量絶縁
膜４１を本実施形態のようにすることにより、書き込み
動作の信頼性を向上することが可能となる。

【０１５５】（第４の実施形態の第３の変形例）以下、
本発明の第４の実施形態の第３の変形例について図面を
参照しながら説明する。

【０１５６】第４の実施形態の第３の変形例に係る半導
体記憶装置は、第４の実施形態の半導体記憶装置におけ
る保護膜１７をＨＴＯ膜としては形成せず、また、第４
の実施形態の半導体記憶装置における第１の容量絶縁膜
１５をＯＮＯ膜として形成する点が異なっている。以下
の説明において、第１〜第４の実施形態及びそれらの変
形例と同一の部材については同一の符号を付すことによ
り説明を省略する。

【０１５７】図１９は、第４の実施形態の第３の変形例
に係る半導体記憶装置の断面構成を示している。

【０１５８】図１９に示すように、第１の浮遊ゲート電
極１４と制御ゲート電極１６との間には第１のシリコン
酸化膜３４、第１のシリコン窒化膜３５及び第２のシリ
コン酸化膜３６がこの順に積層して形成されている。

【０１５９】浮遊ゲート電極１４の側面並びに制御ゲー
ト電極１６の側面及び上面の上には第３のシリコン酸化
膜４２が形成されており、該第３のシリコン酸化膜４２
の側面上には第２のシリコン窒化膜４３が形成されてい
る。また、第３のシリコン酸化膜４２の上、第２のシリ
コン窒化膜４３の側面の上及び凹部１１ａを含む半導体
基板１１の上には第４のシリコン酸化膜４４が形成され
ている。

【０１６０】ここで、第３の実施形態同様、第１のシリ
コン酸化膜３４、第１のシリコン窒化膜３５及び第２の
シリコン酸化膜３６からなる積層膜が第１の容量絶縁膜
４０として機能する。

【０１６１】また、第４の実施形態同様、第３のシリコ
ン酸化膜４２、第２のシリコン窒化膜４３及び第４のシ
リコン酸化膜４４からなる積層膜が第２の容量絶縁膜４
５として機能し、第４のシリコン酸化膜４４における第
２の浮遊ゲート電極１９Ｂと半導体基板１１との間に介
在する部分は第２のゲート絶縁膜４４ａとして機能す
る。加えて、第３のシリコン酸化膜４２における制御ゲ
ート電極１６の上部に形成された部分が保護膜４２ａと
して機能する。

【０１６２】次に、前記のように構成された第４の実施
形態の第３の変形例に係る半導体記憶装置の製造方法に
ついて説明する。

【０１６３】第４の実施形態の第３の変形例に係る半導
体記憶装置の製造方法は、まず、第３の実施形態の第２
の変形例における図１３（ａ）及び図１３（ｂ）に示す
工程までと同様にして、半導体基板１１上に第１の絶縁
膜１２、第１の浮遊ゲート電極１４、第１のシリコン酸
化膜３４、第１のシリコン窒化膜３５、第２のシリコン
酸化膜３６及び制御ゲート電極１６保護膜１７を順次形
成を形成する。その後、第４の実施形態の第１の変形例
における図１７（ａ）〜図１７（ｃ）に示す工程と同様
にして第３の絶縁膜である第３のシリコン酸化膜４２、
第２のシリコン窒化膜４３及び第４のシリコン酸化膜４
４を形成する。

【０１６４】その後、図８（ｃ）に示す工程と同様にし
て第４の実施形態の第３の変形例に係る半導体記憶装置
が完成する。

【０１６５】本変形例によると、第４の実施形態の第２
の変形例と同様の効果を得られるのに加えて、第４の実
施形態の第２の変形例よりも製造工程が簡略化され、製
造コストを削減できる。

【０１６６】

【発明の効果】本発明の不揮発性半導体記憶装置による
と、半導体基板上に形成された第１の浮遊ゲート電極
と、第１の浮遊ゲート電極及び制御ゲート電極の側面上
に第２の容量絶縁膜を介して形成された第２の浮遊ゲー
ト電極を備えているため、第１の浮遊ゲート電極と第２
の浮遊ゲート電極とにそれぞれ独立に電荷を蓄積するこ
とが可能となり、メモリセルの占有面積を増大させるこ
となく１つのメモリセルに４つの状態を書き込むことが
可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体記憶装置
の構成断面図である。

【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図４】（ａ）〜（ｃ）は、本発明の第１の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図５】（ａ）〜（ｄ）は、本発明の第１の実施形態の
変形例に係る半導体記憶装置の製造方法を示す工程順の
構成断面図である。

【図６】本発明の第２の実施形態に係る半導体記憶装置
の構成断面図である。

【図７】（ａ）〜（ｄ）は、本発明の第２の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図８】（ａ）〜（ｃ）は、本発明の第２の実施形態に
係る半導体記憶装置の製造方法を示す工程順の構成断面
図である。

【図９】本発明の第３の実施形態に係る半導体記憶装置
の構成断面図である。

【図１０】（ａ）及び（ｂ）は、本発明の第３の実施形
態に係る半導体記憶装置の製造方法を示す工程順の構成
断面図である。

【図１１】（ａ）〜（ｄ）は、本発明の第３の実施形態
の第１の変形例に係る半導体記憶装置の製造方法を示す
工程順の構成断面図である。

【図１２】本発明の第３の実施形態の第２の変形例に係
る半導体記憶装置の構成断面図である。

【図１３】（ａ）〜（ｃ）は、本発明の第３の実施形態
の第２の変形例に係る半導体記憶装置の製造方法を示す
工程順の構成断面図である。

【図１４】本発明の第４の実施形態に係る半導体記憶装
置の構成断面図である。

【図１５】（ａ）〜（ｃ）は、本発明の第４の実施形態
に係る半導体記憶装置の製造方法を示す工程順の構成断
面図である。

【図１６】本発明の第４の実施形態の第１の変形例に係
る半導体記憶装置の構成断面図である。

【図１７】（ａ）〜（ｃ）は、本発明の第４の実施形態
の第１の変形例に係る半導体記憶装置の製造方法を示す
工程順の構成断面図である。

【図１８】本発明の第４の実施形態の第２の変形例に係
る半導体記憶装置の構成断面図である。

【図１９】本発明の第４の実施形態の第３の変形例に係
る半導体記憶装置の構成断面図である。

【図２０】従来例に係る不揮発性半導体記憶装置の構成
断面図である。

【符号の説明】

１１ 半導体基板 １１ａ 凹部 １２ 第１の絶縁膜 １２ａ 第１のゲート絶縁膜 １２ｂ 第２のゲート絶縁膜 １３ 第４の絶縁膜 １３ａ 第２のゲート絶縁膜 １４ 第１の浮遊ゲート電極 １４Ａ 第１の導電膜 １５ 第１の容量絶縁膜 １５Ａ 第２の絶縁膜 １６ 制御ゲート電極 １６Ａ 第２の導電膜 １７ 保護膜 １７Ａ 保護膜形成膜 １８ 第３の絶縁膜 １８Ａ 第２の容量絶縁膜 １９ 第３の導電膜 １９ａ 導電性サイドウォール １９ｂ 導電性サイドウォール １９Ｂ 第２の浮遊ゲート電極 ２０ ドレイン領域 ２０ａ 低濃度ドレイン領域 ２０ｂ 高濃度ドレイン領域 ２１ ソース領域 ２１ａ 低濃度ソース領域 ２１ｂ 高濃度ソース領域 ２２ 第１のレジストパターン ２３ 絶縁性サイドウォール形成膜 ２３ａ 絶縁性サイドウォール ２４ 第２のレジストパターン ２５ 第３の絶縁膜 ２５ａ 第２の容量絶縁膜 ２５ｂ 保護膜 ２６ 第１のシリコン酸化膜 ２７ シリコン窒化膜 ２８ 第２のシリコン酸化膜 ２９ 第１の容量絶縁膜 ３０ 第１のシリコン酸化膜（第３の絶縁膜） ３０ａ 保護膜 ３１ シリコン窒化膜 ３２ 第２のシリコン酸化膜 ３２ａ 第２のゲート絶縁膜 ３３ 第２の容量絶縁膜 ３４ 第１のシリコン酸化膜 ３５ 第１のシリコン窒化膜 ３６ 第２のシリコン酸化膜 ３７ 第３のシリコン酸化膜（第３の絶縁膜） ３８ 第２のシリコン窒化膜 ３９ 第４のシリコン酸化膜 ３９ａ 第２のゲート絶縁膜 ４０ 第１の容量絶縁膜 ４１ 第２の容量絶縁膜 ４２ 第３のシリコン酸化膜（第３の絶縁膜） ４３ 第２のシリコン窒化膜 ４４ 第４のシリコン酸化膜 ４４ａ 第２のゲート絶縁膜 ４５ 第２の容量絶縁膜

フロントページの続き (72)発明者 上田 健次 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小椋 正気 アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズ フォールス，スイート 230，マイヤーズ コーナーズ ロード 169，ヘイロー エルエスアイ デザイ ン アンド デバイス テクノロジー イ ンコーポレイテッド内 Ｆターム(参考） 5B025 AA01 AB01 AC01 AD04 AD08 AE00 5F083 EP03 EP09 EP13 EP14 EP23 EP24 EP25 EP53 EP55 EP62 EP63 EP68 ER02 ER03 ER05 ER09 ER14 ER15 ER19 ER21 ER30 GA30 JA04 PR03 PR05 PR06 PR09 PR10 PR12 PR21 PR29 PR36 ZA21 5F101 BA02 BA03 BA12 BA13 BA14 BA16 BA29 BA36 BB02 BB04 BB05 BC02 BC11 BC13 BD05 BD07 BD30 BE05 BE07 BF05 BH02 BH03 BH05 BH14 BH15 BH19

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に第１のゲート絶縁膜を介
   して形成された第１の浮遊ゲート電極と、 前記第１の浮遊ゲート電極上に第１の容量絶縁膜を介し
   て形成された制御ゲート電極と、 前記第１の浮遊ゲート電極及び制御ゲート電極の側面上
   に第２の容量絶縁膜を介して形成され、前記半導体基板
   と第２のゲート絶縁膜を介して対向する第２の浮遊ゲー
   ト電極とを備えていることを特徴とする半導体記憶装
   置。
2. 【請求項２】 上面に段差部を有する半導体基板と、 前記段差部の上段における前記半導体基板上に該段差部
   とは所定の間隔をおいて形成され、第１のゲート絶縁膜
   を介して前記半導体基板と対向する第１の浮遊ゲート電
   極と、 前記第１の浮遊ゲート電極の上に第１の容量絶縁膜を介
   して形成された制御ゲート電極と、 前記段差部を跨ぐように形成され、前記半導体基板とは
   第２のゲート絶縁膜を介して対向し、且つ前記第１の浮
   遊ゲート電極及び制御ゲート電極の前記段差部側の側面
   と第２の容量絶縁膜を介して対向する第２の浮遊ゲート
   電極と、 前記半導体基板の上部における前記第１の浮遊ゲート電
   極の前記段差部側の側方の領域に形成されたドレイン領
   域と、 前記半導体基板の上部における前記第１の浮遊ゲート電
   極の前記段差部と反対側の側方の領域に形成されたソー
   ス領域とを備えていることを特徴とする半導体記憶装
   置。
3. 【請求項３】 前記第１の容量絶縁膜及び前記第２の容
   量絶縁膜のうちの少なくとも一方は、シリコン窒化膜が
   シリコン酸化膜に挟まれてなる積層膜であることを特徴
   とする請求項１又は２に記載の半導体記憶装置。
4. 【請求項４】 半導体基板上に第１の絶縁膜、第１の導
   電膜、第２の絶縁膜及び第２の導電膜を順次形成する第
   １の工程と、 前記第１の導電膜から第１の浮遊ゲート電極を、前記第
   ２の絶縁膜から第１の容量絶縁膜を、前記第２の導電膜
   から制御ゲート電極をそれぞれ形成する第２の工程と、 前記第１の浮遊ゲート電極及び制御ゲート電極の側面上
   に第３の絶縁膜を形成する第３の工程と、 前記第１の浮遊ゲート電極及び制御ゲート電極の側面上
   に絶縁性サイドウォールを形成し、形成した絶縁性サイ
   ドウォールをマスクとして前記半導体基板に対してエッ
   チングを行うことにより前記半導体基板の上面に段差部
   を設けた後、前記絶縁性サイドウォールを除去する第４
   の工程と、 前記段差部の側面及び底面に第４の絶縁膜を形成する第
   ５の工程と、 前記制御ゲート電極上を含む前記半導体基板上の全面に
   第３の導電膜を形成し、形成した第３の導電膜にエッチ
   ングを行って前記第１の浮遊ゲート電極及び制御ゲート
   電極の側面上に第３の導電膜から第２の浮遊ゲート電極
   を形成する第６の工程とを備えていることを特徴とする
   半導体記憶装置の製造方法。
5. 【請求項５】 前記第１の工程は、前記第２の導電膜の
   上に保護膜形成膜を形成する工程を含み、 前記第２の工程において、前記保護膜形成膜から保護膜
   を形成することを特徴とする請求項４に記載の半導体記
   憶装置の製造方法。
6. 【請求項６】 前記第３の工程は前記第４の工程よりも
   後に行い、 前記第３の工程における前記第３の絶縁膜と、前記第５
   の工程における前記第４の絶縁膜とを同時に形成するこ
   と特徴とする請求項４又は５に記載の半導体記憶装置の
   製造方法。
7. 【請求項７】 前記第３の工程において、前記第３の絶
   縁膜を形成するのと同時に、前記制御ゲート電極の上面
   に保護膜を形成することを特徴とする請求項４に記載の
   半導体記憶装置の製造方法。
8. 【請求項８】 前記第１の工程において、前記第２の絶
   縁膜をシリコン窒化膜がシリコン酸化膜に挟まれてなる
   積層膜として形成することを特徴とする請求項４〜７の
   うちのいずれか１項に記載の半導体記憶装置の製造方
   法。
9. 【請求項９】 前記第５の工程と前記第６の工程との間
   に、前記第３の絶縁膜の上にシリコン窒化膜及びシリコ
   ン酸化膜からなる積層膜を形成する工程をさらに備え、 前記第３の工程において、前記第３の絶縁膜をシリコン
   酸化膜として形成することを特徴とする請求項４〜８の
   うちのいずれか１項に記載の半導体記憶装置の製造方
   法。
10. 【請求項１０】 上面に段差部を有する半導体基板と、
    前記段差部の上段における前記半導体基板上に該段差部
    とは所定の間隔をおいて形成され、第１のゲート絶縁膜
    を介して前記半導体基板と対向する第１の浮遊ゲート電
    極と、前記第１の浮遊ゲート電極の上に第１の容量絶縁
    膜を介して形成された制御ゲート電極と、前記段差部を
    跨ぐように形成され、前記半導体基板とは第２のゲート
    絶縁膜を介して対向し、且つ前記第１の浮遊ゲート電極
    及び制御ゲート電極の前記段差部側の側面と第２の容量
    絶縁膜を介して対向する第２の浮遊ゲート電極と、前記
    半導体基板の上部における前記第１の浮遊ゲート電極の
    前記段差部側の側方の領域に形成されたドレイン領域
    と、前記半導体基板の上部における前記第１の浮遊ゲー
    ト電極の前記段差部と反対側の側方の領域に形成された
    ソース領域とを備えた半導体記憶装置の書き換え方法で
    あって、 前記半導体基板と前記制御ゲート電極との間に第１の電
    圧を印加することにより前記第１の浮遊ゲート電極に電
    荷を注入する工程と、 前記制御ゲート電極と前記半導体基板との間に前記第１
    の電圧と反対の極性を持つ第２の電圧を印加することに
    より、前記第１の浮遊ゲート電極から電荷を引き抜く工
    程と、 前記制御ゲート電極に第３の電圧を印加し、前記ソース
    領域と前記ドレイン領域との間に第４の電圧を印加する
    ことにより、前記第２の浮遊ゲート電極に電荷を注入す
    る工程と、 前記制御ゲート電極と前記ドレイン領域との間に前記第
    ３の電圧とは反対の極性を持つ第５の電圧を印加するこ
    とにより、前記第２の浮遊ゲート電極から電荷を引き抜
    く工程とを備えていることを特徴とする半導体記憶装置
    の書き換え方法。