JP2003126482A - 遊技機および遊技機を構成する制御基板 - Google Patents

Abstract

(57)【要約】 【課題】 ＲＯＭを制御基板から脱着せずにプログラム
を書き換えること。 【解決手段】 制御基板を、電気的に書き換え可能なＲ
ＯＭと、信号出力をハイ・インピーダンスにするＨｚ入
力端子を備えるＣＰＵと、このＨｚ入力端子に外部から
信号を加えることを可能としる回路手段と、上述のＲＯ
Ｍに接続されるパターン上に設けた外部から信号を受け
ることを可能とするランドとを備える構成とし、このＨ
ｚ入力端子にＣＰＵの信号出力がハイ・インピーダンス
となる信号を制御基板の外部から印加し、そして外部か
ら上述したＲＯＭの端子に接続されたランドに信号を印
加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遊技機に関し、よ
り詳細には、遊技機を構成する制御基板に関し、制御基
板内のＣＰＵ用の実行プログラムを保持するＩＣ内部の
データを書替え可能とした制御基板を備えた遊技機、お
よび遊技機を構成する制御基板に関する。

【０００２】

【従来の技術】従来、一般的な制御装置内に実装される
ＣＰＵを含む制御基板において、ＣＰＵが実行するプロ
グラムは不揮発性メモリに内蔵させることが通常行われ
ていた。プログラムを内蔵する不揮発性メモリとして
は、ＣＰＵのＩＣ内部に含まれる場合、あるいはＲＯＭ
単体とＣＰＵ外部に設けられる場合があり、後者の場合
では、制御基板からＲＯＭのＩＣを取り外し可能にする
ためにソケットを介して制御基板に取り付けたり、その
ＲＯＭ内のプログラムの書替えを想定しない場合には直
接基板にハンダ付けされたりしていた。

【０００３】また、制御装置内の制御基板そのものを容
易に取り外すことができない遠隔地や場所に設定されて
いる装置の制御基板の場合でプログラムの書替えが想定
されている場合、電気的に書き換え可能な不揮発性メモ
リを使用して、通信回線を使用して書替データをその制
御基板内のＣＰＵ宛てに送信し、ＣＰＵによって書き換
え処理を実行させることができるような構成とすること
も行われていた。

【０００４】遊技機においても、遊技機内の各制御基板
にはＣＰＵが使用されており、通常、たとえば第１種と
して区分される遊技機においては、主制御基板とこの主
制御基板からコマンドを受けて動作するサブ制御基板、
すなわち特別図柄表示制御基板、表示制御基板、効果音
発生制御基板等の制御基板はＣＰＵを含んだ基板となっ
ている。そのような制御基板でＣＰＵのプログラムを不
揮発性の状態で保存するＩＣとしては、通常、コスト・
ダウンのためにマスクＲＯＭが使用されていた。また、
遊技機においては、それぞれの機能毎に制御基板が構成
されているので、それぞれの制御基板は、ＣＰＵのプロ
グラムを書替えることにより、制御基板そのものは異な
る機種にも利用可能になっている。このためもあり、ま
た遊技店における遊技機の入れ替えの期間が近年短縮さ
れていることもあり、入れ替えられた遊技機を構成する
各制御基板や部品等のリサイクルも可能となっており、
また社会的に遊技機のリサイクルが重要な問題となって
いる。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
遊技機において、たとえば、プログラムを入れ替えるこ
とで、機能的、性能的あるいは外観的にも再利用可能な
制御基板であっても、再利用するためには、マスクＲＯ
Ｍをソケットを介して制御基板に実装するようにして、
マスクＲＯＭを交換可能な構造としておく必要があっ
た。あるいは、ソケットを使用せずにＲＯＭを基板に直
接ハンダ付けする場合は、電気的に書き込み可能な不揮
発性メモリ、たとえばＥＥＰＲＯＭ、フラッシュメモリ
を使用する必要があった。

【０００６】マスクＲＯＭを使用する場合、既に実装さ
れているマスクＲＯＭをソケットから取り外し、新たな
プログラムが書き込まれたマスクＲＯＭを実装する必要
があった。この際におけるＲＯＭの取り外しは容易では
なく、ＲＯＭが実装されている基板をしっかりと固定
し、ＩＣ引き抜き冶具を使用して引き抜く必要があっ
た。この場合、たとえば４４ピン・パッケージの場合は
約１０ｋｇの引き抜き力を必要とした。また引き抜く場
合、ＲＯＭの再使用しないので端子の曲がり等について
考慮する必要はないが、ＩＣソケットの破壊を防ぐため
に基板に対して垂直に引きぬく必要がある。またはマイ
ナス・ドライバなどをＩＣとソケットとの間に挿入して
徐々にその間を押し広げて外すことが行われるが、この
方法の場合、使用しているソケットを傷付けたり、また
ＩＣソケットの種類にも依るがＲＯＭ下面の基板上のパ
ターンを傷付ける危険があった。

【０００７】また、電気的に書き込み可能な不揮発性メ
モリを使用する場合は、ソケットを介して制御基板に取
り付けるか、あるいは直接ハンダ付けすることが可能で
あるが、後者の場合、再書き込みするために外部からデ
ータを入力するための入力端子、また書き換え時には通
常より高い電圧を必要とするため、周辺に簡単な回路を
組み込んでおくことが行われていた。あるいは再書き込
み用の入力端子からデータを読み出して再書込みするた
めのプログラムを必要とした。この再書き込みするため
のプログラムは制御基板製作時にあらかじめ組み込まれ
たり、あるいはＲＡＭに外部から書き込まれたりする必
要があった。言い換えれば、マスクＲＯＭを使用する場
合には必要でない、書き換え用プログラムの保存や外部
からの信号を入力するためのソケット、コネクタ、そし
て周辺回路を必要とする問題があった。

【０００８】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、プログラムを書き
込んだＩＣを制御基板にソケットを使用せずに、直接固
定取り付けしながらも、容易にそのプログラム等を書き
換え可能とする制御基板、その制御基板を使用した遊技
機を提供することにある。

【０００９】また、遊技機の制御基板をリサイクルする
際に、その制御基板内のＲＯＭの書き換えを容易にする
制御基板を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、主制御
基板と、該主制御基板から制御を受ける複数のサブ制御
基板を備えた遊技機において、前記制御基板の１つは、
電気的に書き換え可能なＲＯＭで前記サブ制御基板に固
定取り付けされているＲＯＭと、少なくとも前記ＲＯＭ
と接続するアドレス・ラインとデータ・ラインを含む信
号出力をハイ・インピーダンスに制御する第１の入力端
子を備えるワンチップＣＰＵと、前記サブ制御基板の面
上に設けた、（イ）前記ＲＯＭの端子と前記ＣＰＵとを
接続するパターン上に構成されて外部から信号を受ける
ことが可能な第１のランドと、（ロ）前記ＲＯＭの書き
込み入力端子に接続されるパターン上に構成されて外部
から信号を受けることが可能な第２のランドと、（ハ）
前記第１の入力端子に接続されたパターン上に構成され
て外部から信号を受けることが可能な第３のランドを含
む回路手段とを備え、前記ＣＰＵと前記ＲＯＭを接続ア
ドレス・ラインとデータ・ラインを含む信号出力をハイ
・インピーダンスに制御する信号を前記第３のランドに
加えている期間に、前記第１と第２のランドに対して、
前記サブ制御基板の外部から信号を加えることにより、
前記ＲＯＭの内容を書き換え可能とすることを特徴とす
るものであるの。

【００１１】また、請求項２に記載の発明は、請求項１
に記載の遊技機であって、前記第３のランドに前記ＣＰ
Ｕから出力され前記ＲＯＭを駆動するアドレス・ライン
とデータ・ラインを含む信号出力をハイ・インピーダン
スに制御する信号を加えることにより、前記ワンチップ
ＣＰＵ以外のＩＣに対しても制御信号を出力して、前記
ＲＯＭに接続されるデータ・ラインがハイ・インピーダ
ンスとなるように制御されることを特徴とするものであ
る。

【００１２】また、請求項３に記載の発明は、請求項１
又は２記載の遊技機であって、前記第１〜３のランド
は、外部から加圧されて接触する接触子との間で、電気
的接触をする構成を備えることを特徴とするものであ
る。

【００１３】また、請求項４に記載の発明は、請求項１
又は２記載の遊技機であって、前記第３のランドを含む
回路手段は、抵抗を含んで構成され、外部から信号を受
けない場合に、前記ワンチップＣＰＵからは、所定のレ
ベルの信号が出力されることを特徴とするものである。

【００１４】また、請求項５に記載の発明は、遊技機を
構成する制御基板であって、電気的に書き換え可能なＲ
ＯＭで制御基板に固定取り付けされているＲＯＭと、前
記制御基板上に配置され、少なくとも前記ＲＯＭと接続
するアドレス・ラインとデータ・ラインを含む信号出力
をハイ・インピーダンスに制御する第１の入力端子を備
えるワンチップＣＰＵと、前記制御基板の面上に設け
た、（イ）前記ＲＯＭの端子と前記ＣＰＵとを接続する
パターン上に構成されて外部から信号を受けることが可
能な第１のランドと、（ロ）前記ＲＯＭの書き込み入力
端子に接続されるパターン上に構成されて外部から信号
を受けることが可能な第２のランドと、（ハ）前記第１
の入力端子に接続されたパターン上に構成されて外部か
ら信号を受けることが可能な第３のランドを含む回路手
段とを備え、前記ＣＰＵの前記ＲＯＭと接続するアドレ
ス・ラインとデータ・ラインを含む信号出力をハイ・イ
ンピーダンスに制御する信号を前記第３のランドに加え
ている期間に、前記第１と第２のランドに対して、前記
制御基板の外部から信号を加えることにより、前記ＲＯ
Ｍの内容を書き換え可能とすることを特徴とするもので
ある。

【００１５】また、請求項６に記載の発明は、請求項５
に記載の遊技機を構成する制御基板であって、前記第３
のランドに前記ＣＰＵから出力され前記ＲＯＭを駆動す
るアドレス・ラインとデータ・ラインを含む信号出力を
ハイ・インピーダンスに制御する信号を加えることによ
り、前記ワンチップＣＰＵ以外のＩＣに対しても制御信
号を出力して、前記ＲＯＭに接続されるデータ・ライン
がハイ・インピーダンスとなるように制御されることを
特徴とするものである。

【００１６】また、請求項７に記載の発明は、請求項５
又は６に記載の遊技機を構成する制御基板であって、前
記第１〜３のランドは、外部からの接触から加圧されて
接触する接触子との間で、電気的接触をする構成を備え
ることを特徴とするものである。

【００１７】また、請求項８に記載の発明は、請求項５
又は６に記載の遊技機を構成する制御基板であって、前
記第３のランドを含む回路手段は、抵抗を含んで構成さ
れ、外部から信号を受けない場合に、前記ワンチップＣ
ＰＵからは、所定のレベルの信号が出力されることを特
徴とするものである。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。

【００１９】図４は、遊技機におけるＣＰＵを含む制御
基板間の関係の１例を示すブロック・ダイヤグラムであ
る。遊技機の制御系としては、遊技機内の各種のスイッ
チ類が主制御基板に入力されている。主制御基板４０２
が遊技機の全体を統括し、各サブ制御基板（４０３〜４
０７）は、主制御基板からの制御を受けて、各機能別の
従属的な制御を実行している。現在、主制御基板のＣＰ
Ｕ等については規制されているが、サブ制御基板につい
ては規制されてはいない。サブ基板のうち、特別図柄制
御基板内のＣＰＵは、求められる機能やスピードの点で
他のサブ制御基板のＣＰＵよりも高性能なものが使用さ
れている。特別図柄制御基板内を除くサブ制御基板のＣ
ＰＵとしては機能の点から見れば、８ビットＣＰＵで十
分である。

【００２０】図１は、本発明を適用した遊技機内の制御
基板の接続を示す図であり、基板にハンダ付け実装され
たＲＯＭに接続される信号線の接続関係、およびこれら
の信号線のインピーダンスを制御する信号端子を主に示
す図である。この図では電源端子、グランド端子は省略
している。図１の符号１０１はＲＡＭを内蔵したＣＰＵ
であり、符号１０２はＣＰＵの実行プログラムを内蔵し
たＲＯＭ、符号１０３はＣＰＵ１０１からの制御出力信
号を出力するデータ・バス・バッファＩＣ１、符号１０
４はＣＰＵへ入力する制御入力信号を入力するデータ・
バス・バッファＩＣ２である。ＣＰＵ１０１からはアド
レス・バスとデータ・バスが出力され、アドレス・バス
にはＲＯＭ１０２が、データ・バスにはＲＯＭ１０２、
バッファＩＣ１、ＩＣ２が接続されている。図１に示す
ＲＯＭとして、電気的に書き換え可能な、たとえばＥＥ
ＰＲＯＭあるいはフラッシュＲＯＭを使用している。

【００２１】図１において、この構成がサブ制御基板の
場合、バッファＩＣ１は制御出力を行うラインであり、
バッファＩＣ２は、たとえば、特別図柄制御基板の場
合、画像処理部とのインターフェース、あるいは主制御
基板からの制御コマンドを受信するラインに相当する。

【００２２】図１に示したＣＰＵ、ＲＯＭ、バッファＩ
Ｃ１、ＩＣ２が制御基板上にハンダ付けされた状態で、
言い換えれば図１に示す相互の接続関係が固定された状
態で、ＲＯＭの端子に接続される信号線について説明す
る。

【００２３】図示した実施形態における制御基板内のＣ
ＰＵは、８ＫｂｙｔｅのＲＡＭを内蔵し、メイン・クロ
ック６０ＭＨｚ、電源電圧３．３Ｖで動作し、通常にお
いてはプル・ダウンする端子名ＩＣＥＭＤの入力端子を
備えている。端子ＩＣＥＭＤをＨｉｇｈに設定すること
により、ＣＰＵのすべての出力端子がハイ・インピーダ
ンスなり、これにより制御基板上のＣＰＵチップを制御
基板上の他のシステムから切り離すことができるように
なっている。

【００２４】ＣＰＵのアドレスは、通常、メモリ・アド
レス（ＭＥＭＯＲＹ）とＩ／Ｏアドレス（Ｉ／Ｏ）で内
部的に２つの種類に区分され、データ・バスは、ＣＰＵ
への読み込む（ＲＤ）／ＣＰＵからの書き込み（ＷＲ）
で、そのデータの方向性が制御される。以下に、この関
係を示す。

【００２５】

【表１】

【００２６】また、通常、ＣＰＵから出力されるアドレ
スの上位ビットを使用（デコード）して、チップ・セレ
クト信号が生成される。このチップ・セレクト信号は、
それぞれのメモリ空間で、対象とするチップ、たとえば
図１のＲＯＭ、バッファＩＣ１、バッファＩＣ２、のベ
ース・アドレスを決定する。たとえば、ＲＯＭのアドレ
ス０がＣＰＵから見た場合、たとえば、０００００ｈと
して特定する。通常においては、このアドレスは、メモ
リ・アドレスかあるいはＩ／Ｏアドレスかが区別され
る。

【００２７】図１において、ＣＰＵの＃ＲＤ（端子名の
＃は信号がＬｏｗアクティブであることを示す。）から
出力されてＲＯＭの＃ＯＥに入力される信号は、アドレ
スがメモリ・アドレスで、ＣＰＵに読み込む際にＬｏｗ
が出力される。ＲＯＭの＃ＯＥにＬｏｗ信号が入力され
ると、ＲＯＭの出力がイネーブルされてデータ・バスに
アドレス・バスで指定されたアドレスのデータが出力さ
れる。

【００２８】ＣＰＵ１０１から出力される信号＃ＣＥ１
は、アドレス・バスの指定がＲＯＭ１０２のアドレスを
指定している場合のみＬｏｗとなる信号である。この信
号は、ＲＯＭ１０２の＃ＣＳ（チップ・セレクト信号入
力）に接続され、ＲＯＭに与えられる他の信号にしたが
ってＲＯＭが動作する。

【００２９】また、ＣＰＵ１０１から出力される信号＃
ＣＥ２は、アドレスがバッファＩＣ１に設定されたＩ／
Ｏアドレスを指している場合にＬｏｗになる信号であ
り、この信号はバッファＩＣ１のゲート入力に接続さ
れ、バッファＩＣ１をアクティブとする。同様に、信号
＃ＣＥ３は、アドレスがバッファＩＣ２に設定されたＩ
／Ｏアドレスを指している場合にＬｏｗになる信号であ
り、の０００２０ｈに割り当てられている場合、アドレ
スがＩ／Ｏアドレスの００００２０ｈを指している場合
で、ＣＰＵへの読み込み時（ＲＤ時）にのみ、Ｌｏｗと
なる。

【００３０】なお、バッファＩＣ１を介して出力する場
合、Ｉ／Ｏ＿ＷＲ信号を使用するが、その信号線はＲＯ
Ｍに接続されていないので、またその信号線の信号レベ
ルがＲＯＭに接続されている信号ラインに影響を及ぼさ
ないので図では省略している。また、バッファＩＣ２を
使用してデータを入力する場合、Ｉ／Ｏ＿ＲＤ信号を使
用する場合もあるが、同様な理由で省略している。

【００３１】図１に示す実施形態においては、ＲＯＭに
は、ＣＰＵからのアドレス・バスとデータ・バス、そし
てＲＯＭのチップ・セレクト入力端子＃ＣＳとＲＯＭの
アウトプット・イネーブル入力端子＃ＯＥへの信号ライ
ンが接続されている。そして、そのデータ・バスは、バ
ッファＩＣ２にも接続されている。

【００３２】ここで、図１に示すＲＯＭに接続されてい
る信号ラインを全てハイ・インピーダンスとすることを
考える。ここで、図のＣＰＵのブロックから出力されて
いる、＃ＲＤ、＃ＣＥ１〜＃ＣＥ３の信号ラインは、Ｃ
ＰＵのＩＣＥＭＤのラインがＨｉｇｈになったときに、
ハイ・インピーダンスになるように構成されているもの
と仮定する。この場合、ＣＰＵのＩＣＥＭＤの端子をＨ
ｉｇｈとすることで、ＣＰＵと外部の間を上述したよう
に切り離すことができる。さらに、データ・バスは、バ
ッファＩＣ２にも接続されているので、バッファＩＣ２
のゲート入力＃ＧもＨｉｇｈとして、バッファＩＣ２か
ら出力されるデータ・バスも確実にハイ・インピーダン
スとする。したがって、図１に示す構成の制御基板で
は、ＣＰＵの入力ＩＣＥＭＤと、Ｉ／Ｏの入力バッファ
のゲート入力をＨｉｇｈに設定することにより、ＲＯＭ
の入力端子を確実にハイ・インピーダンスとすることが
できる。

【００３３】本発明の実施形態では、この状態で、ＲＯ
Ｍに接続されるパターン上に、およびＲＯＭ１０２の書
き込み信号端子＃ＷＥにも、レジストされていないラン
ド（パッド）もしくは周囲がレジストされていないスル
ー・ホールを、基板外部から信号入力する入力ポイント
として、符号１２０の黒丸で示すように設けている。同
様に、ＣＰＵの入力端子ＩＣＥＭＤ、Ｉ／Ｏの入力バッ
ファのゲート入力＃Ｇについても、基板外部から信号入
力する入力ポイントとして、レジストされていないラン
ド（パッド）もしくは周囲がレジストされていないスル
ー・ホールを、符号１２１、符号１２２で示すように設
ける。ＲＯＭを、たとえば、２４ピンのＩＣとすると、
合計で２４＋２＝２６の入力ポイントを設けることで、
供給する電源の＋と−、そしてＲＯＭに再書込みするた
めに必要な信号を外部から基板に供給することができ
る。

【００３４】ここで、従来方法においてはＧＮＤ（信号
グランド）に接続されていたＣＰＵのＩＣＥＭＤは、本
発明を適用するために、Ｌｏｗを維持できる適当な値の
抵抗１１０でグランドに接続しておく。また、入力バッ
ファＩＣ２のゲート入力には、ＣＰＵの出力がハイ・イ
ンピーダンスになった際に、Ｈｉｇｈを維持でき、かつ
ＣＰＵの＃ＣＥ３出力が駆動可能な値の抵抗１１１でプ
ル・アップして置く。このようにすることで、入力バッ
ファＩＣ２のゲート入力は、ＣＰＵの出力を全てハイ・
インピーダンスとすることにより、自動的にＨｉｇｈと
なり、図２に示す冶具によって外部からＨｉｇｈの信号
レベルを加える必要がなくなる。この場合、符号１２２
で示す、外部からの信号を入力するランド（パッド）も
しくは周囲がレジストされていないスルー・ホールは不
用になる。また、ＣＰＵのＩＣＥＭＤには、外部から、
たとえば抵抗１１０に所定の電流を流すようにして、適
当なＨｉｇｈのレベルに設定することができる。なお、
抵抗１１０、１１１を上述したように設けることは、従
来方法による限り、必要ではない。

【００３５】図２は、上述したように構成した制御基板
を、一実施形態のＲＯＭ書き換え用治具にセットした図
であり、一部簡略化した図としている。符号２０１は基
台であり、図示していないが、制御基板２０５の基台へ
の位置合わせのためのボスが突出しており、制御基板２
０５の位置合わせ用の穴明部をそのボスに対して勘合さ
せて、制御基板２０５を基台２０１に固定するように構
成されている。この位置合わせ用の穴明部は、基板を遊
技機に固定取り付けするための穴明部を利用することも
可能である。この基台には、基台の対角線の位置に２本
の支柱２０３が固定されており、上方の台２０２には、
この支柱と同径の円柱状の穴が開いており、上下方向に
摺動可能に組み立てられている。上方の台２０２の内側
には制御基板２０５に対応させて製作された接触子２０
４を有するインターフェース用の基板２０２’が台２０
２に固定取り付けられている。この基板２０２’には、
制御基板２０５上に形成された上述したランド（パッ
ド）、あるいはスルー・ホールに対応させた位置に接触
子２０４が図示するように取り付けられている。基板２
０２’に固定された接触子２０４それぞれの端部（基板
２０２’の上面に突出している部分）から図示したよう
なケーブル２０７が引き出され、図示しないＲＯＭライ
タに接続される。また図示していないが、基板２０２’
の上部にＲＯＭ書き込み様のインターフェース回路基板
を設けることも可能である。また、基板２０２’上にコ
ネクタを設けて、図示しないＲＯＭライタとの間はコネ
クタ接続するように構成することも可能である。この場
合、そのコネクタと接触子との間は、パターン接続され
る。

【００３６】図２に示した冶具を使用して、図１に示し
た対策（抵抗１１０、１１１およびランド１２０、１２
１）をした制御基板上のＲＯＭを書きかえる場合、制御
基板に対して図示していない電源供給用コネクタから制
御基板に電源を供給するも可能であり、また図２に示し
た接触子から供給することも可能である。実施例では、
図２に示した接触子から電源を供給している。また、図
示していないが、接触子が制御基板に完全に接触したこ
とを人間が目視確認した後に、外部から制御基板に出力
する信号ラインをスイッチ操作でアクティブにするよう
に構成している。

【００３７】以上に説明したように構成した制御基板に
対して、図２に示した冶具を使用してＲＯＭを書き換え
る場合と、従来の構成によるＲＯＭを書き換える場合を
比較する。表２は、その比較の１例を示している。

【００３８】

【表２】

【００３９】なお、制御基板上のＲＯＭの周囲は、たと
えば、図３に示す２８ピンのＥＥＰＲＯＭ３０１のよう
に、ＲＯＭの端子に接続されているパターンの途中に、
図２に示すような接触子が互いに配置可能な間隙を有し
て、適当な大きさのランド（パッド）、あるいはスルー
・ホールを設けることが望ましいが、必ずしも必要では
ない。接触子を互いに接触しないように配置可能で、確
実に電気的接触を行うことができれば、幅の広い、レジ
ストされていないパターン部分を設けてもよい。また、
一部をＲＯＭや他のＩＣの端子部、端子部のハンダ付け
部分とすることも可能である。またパターン接続する際
に必然的に設けられるスルー・ホールを利用することも
可能である。

【００４０】上述した方法で、ＲＯＭの書き換えを可能
とする対策を整理すると、（１）電気的に書き換え可能
なＲＯＭを選択する。（２）アドレス・バスとデータ・
バスをハイ・インピーダンスとする機能を有するＣＰＵ
を選択する。（３）制御基板の外部からのデータを入力
するバッファで、そのバッファの出力がＲＯＭのデータ
・バスと接続されているバッファの出力をハイ・インピ
ーダンスとする対策が可能であること。（４）ＲＯＭの
書き込み信号入力端子を含み、ＲＯＭのＮＣ（非接続）
を除く全ての端子に対して外部から、具体的には基板の
１つの面側で冶具の接触子から、信号を負荷することが
できる対策が施された制御基板の基板構成、が必要とな
る。

【００４１】上述した構成を有する制御基板を、図２に
示したような冶具を使用して、所定の形式でＲＯＭに信
号を加えることで、外部から印加信号は規定の信号波形
・レベルを維持し、ＲＯＭの書き換えが実行される。

【００４２】なお、上述した実施形態において、制御基
板上に外部から信号を加えるために、コネクタを使用し
ない方法を取ったが、コネクタを使用することも可能で
ある。コネクタを使用する場合は、追加されるコネクタ
へのパターン設計と追加コネクタの分、コストが上昇す
ることになる。

【００４３】本発明の場合は、従来の制御基板設計と比
べて、外部からの信号を受けるためのランドを別途、必
要に応じて設けることが必要になるが、これは、基板設
計費用すなわち初期費用の上昇を招く、しかし制御基板
そのものを製造する上でのコスト上昇を招くことはな
い。

【００４４】なお、上述した説明で使用したＩＣＥＭＤ
の信号入力を有するＣＰＵは、セイコーエプソン（株）
の型名Ｓ１Ｃ３３Ｓ０１ Ｃ−ＭＯＳシングル・チップ
・マイクロ・コンピュータであり、液晶ディスプレイへ
特別図柄を表示する特別図柄表示装置用の制御基板に使
用している。このＣＰＵは、図１に示した＃ＣＥ１〜＃
ＣＥ３として使用可能な出力端子を備えている。したが
って、このような構成の制御基板は本発明を適用可能な
制御基板といえる。また、この特別図柄表示装置用の制
御基板は、遊技機の各制御基板あるいは各種の装置の中
でリサイクルが検討されている基板でもある。

【００４５】

【発明の効果】以上説明したように本発明によれば、主
制御基板と、該主制御基板から制御を受ける複数のサブ
制御基板を備えた遊技機において、前記制御基板の１つ
は、電気的に書き換え可能なＲＯＭと、信号出力をハイ
・インピーダンスにするＨｚ入力端子を備えるＣＰＵ
と、このＨｚ入力端子に外部から信号を加えることを可
能としる回路手段と、上述のＲＯＭに接続されるパター
ン上に設けた外部から信号を受けることを可能とするラ
ンドとを備える構成としたので、このＨｚ入力端子にＣ
ＰＵの信号出力がハイ・インピーダンスとなる信号を制
御基板の外部から印加し、そして外部から上述したラン
ドに信号を印加することにより、制御基板上からＲＯＭ
を取り外すことをせずに、制御基板上のＲＯＭの書き換
えをすることができる。このことは、たとえば遊技機
を、あるいは遊技機の制御基板をリサイクルする場合に
有効に機能することになる。すなわち、新たにＲＯＭを
用意することなく、また制御基板上のＲＯＭを取り外
し、新たなＲＯＭを取りつけることなく、基板上に固定
取付されたＲＯＭの内容を更新することができる。

【００４６】また、ＲＯＭを、ソケットを使用して取り
つけるのではなく、固定取り付け、すなわちハンダ付け
することができるので、ＲＯＭとソケットとの間の電気
的接触が環境条件によって劣化することを防止すること
もできる。

【００４７】また、書き換える際に専用の冶具が必要に
なるが、この冶具も基板検査用、あるいは動作確認用の
冶具と兼用可能であり、コスト・アップを最小限に押さ
えることが可能となる。

【図面の簡単な説明】

【図１】本発明を適用した遊技機内の制御基板の接続を
示す図であり、基板にハンダ付け実装されたＲＯＭに接
続される信号線の接続関係、およびこれらの信号線のイ
ンピーダンスを制御する信号端子を主に示す図である。

【図２】本発明を適用した制御基板を、ＲＯＭ書き換え
用治具にセットした図である。

【図３】ＲＯＭが２８ピンＥＥＰＲＯＭの場合におけ
る、ランドの実施例を示す図である。

【図４】遊技機におけるＣＰＵを含む制御基板間の関係
の１例を示すブロック・ダイヤグラムである。

【符号の説明】

１０１ ＣＰＵ １０２ ＲＯＭ １０３ バッファＩＣ１（出力用） １０４ バッファＩＣ２（入力用） １１０ プル・ダウン抵抗 １１１ プル・アップ抵抗 １２０ 基板外部から信号入力する入力ポイント １２１ 基板外部から信号入力する入力ポイント １２２ 基板外部から信号入力する入力ポイント ２０１ 冶具の基台 ２０２ 基板取り付け台 ２０２’ 接触子を有するインターフェース用基板 ２０３ 支柱 ２０４ 接触子 ２０５ 制御基板 ２０６ ＲＯＭ ２０７ ＲＯＭライタとの接続ケーブル ３０１ ２８ピンＥＥＰＲＯＭ ３０２ ランド ４０２ 主制御基板 ４０３〜４０７ サブ制御基板

Claims (8)

【特許請求の範囲】
1. 【請求項１】 主制御基板と、該主制御基板から制御を
   受ける複数のサブ制御基板を備えた遊技機において、前
   記制御基板の１つは、 電気的に書き換え可能なＲＯＭで前記サブ制御基板に固
   定取り付けされているＲＯＭと、 少なくとも前記ＲＯＭと接続するアドレス・ラインとデ
   ータ・ラインを含む信号出力をハイ・インピーダンスに
   制御する第１の入力端子を備えるワンチップＣＰＵと、 前記サブ制御基板の面上に設けた、（イ）前記ＲＯＭの
   端子と前記ＣＰＵとを接続するパターン上に構成されて
   外部から信号を受けることが可能な第１のランドと、
   （ロ）前記ＲＯＭの書き込み入力端子に接続されるパタ
   ーン上に構成されて外部から信号を受けることが可能な
   第２のランドと、（ハ）前記第１の入力端子に接続され
   たパターン上に構成されて外部から信号を受けることが
   可能な第３のランドを含む回路手段とを備え、 前記ＣＰＵと前記ＲＯＭを接続アドレス・ラインとデー
   タ・ラインを含む信号出力をハイ・インピーダンスに制
   御する信号を前記第３のランドに加えている期間に、前
   記第１と第２のランドに対して、前記サブ制御基板の外
   部から信号を加えることにより、前記ＲＯＭの内容を書
   き換え可能とすることを特徴とする遊技機。
2. 【請求項２】 前記第３のランドに前記ＣＰＵから出力
   され前記ＲＯＭを駆動するアドレス・ラインとデータ・
   ラインを含む信号出力をハイ・インピーダンスに制御す
   る信号を加えることにより、前記ワンチップＣＰＵ以外
   のＩＣに対しても制御信号を出力して、前記ＲＯＭに接
   続されるデータ・ラインがハイ・インピーダンスとなる
   ように制御されることを特徴とする請求項１に記載の遊
   技機。
3. 【請求項３】 前記第１〜３のランドは、外部から加圧
   されて接触する接触子との間で、電気的接触をする構成
   を備えることを特徴とする請求項１又は２記載の遊技
   機。
4. 【請求項４】 前記第３のランドを含む回路手段は、抵
   抗を含んで構成され、外部から信号を受けない場合に、
   前記ワンチップＣＰＵからは、所定のレベルの信号が出
   力されることを特徴とする請求項１又は２記載の遊技
   機。
5. 【請求項５】 遊技機を構成する制御基板であって、 電気的に書き換え可能なＲＯＭで制御基板に固定取り付
   けされているＲＯＭと、 前記制御基板上に配置され、少なくとも前記ＲＯＭと接
   続するアドレス・ラインとデータ・ラインを含む信号出
   力をハイ・インピーダンスに制御する第１の入力端子を
   備えるワンチップＣＰＵと、 前記制御基板の面上に設けた、（イ）前記ＲＯＭの端子
   と前記ＣＰＵとを接続するパターン上に構成されて外部
   から信号を受けることが可能な第１のランドと、（ロ）
   前記ＲＯＭの書き込み入力端子に接続されるパターン上
   に構成されて外部から信号を受けることが可能な第２の
   ランドと、（ハ）前記第１の入力端子に接続されたパタ
   ーン上に構成されて外部から信号を受けることが可能な
   第３のランドを含む回路手段とを備え、 前記ＣＰＵの前記ＲＯＭと接続するアドレス・ラインと
   データ・ラインを含む信号出力をハイ・インピーダンス
   に制御する信号を前記第３のランドに加えている期間
   に、前記第１と第２のランドに対して、前記制御基板の
   外部から信号を加えることにより、前記ＲＯＭの内容を
   書き換え可能とすることを特徴とする遊技機を構成する
   制御基板。
6. 【請求項６】 前記第３のランドに前記ＣＰＵから出力
   され前記ＲＯＭを駆動するアドレス・ラインとデータ・
   ラインを含む信号出力をハイ・インピーダンスに制御す
   る信号を加えることにより、前記ワンチップＣＰＵ以外
   のＩＣに対しても制御信号を出力して、前記ＲＯＭに接
   続されるデータ・ラインがハイ・インピーダンスとなる
   ように制御されることを特徴とする請求項５に記載の遊
   技機を構成する制御基板。
7. 【請求項７】 前記第１〜３のランドは、外部からの接
   触から加圧されて接触する接触子との間で、電気的接触
   をする構成を備えることを特徴とする請求項５又は６に
   記載の遊技機を構成する制御基板。
8. 【請求項８】 前記第３のランドを含む回路手段は、抵
   抗を含んで構成され、外部から信号を受けない場合に、
   前記ワンチップＣＰＵからは、所定のレベルの信号が出
   力されることを特徴とする請求項５又は６に記載の遊技
   機を構成する制御基板。