JP2003124997A - パケット処理を行う伝送路終端装置 - Google Patents
パケット処理を行う伝送路終端装置Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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Abstract
(57)【要約】
【課題】 配線数少ない伝送路終端装置を提供する。
【解決手段】 ＣＰＵ４１に接続された単一のパケット
処理ＩＣ４２を中心にトランスペアレントな情報と警報
転送情報とＣＰＵからの情報とをパケット化して送受信
するのに十分な伝送容量を持つ高速監視制御ライン２１
を介してスター状にプリント回路盤１１〜１ｎを接続
し、プリント回路盤の間のトランスペアレント情報と警
報転送情報との通信は高速監視制御ライン及びパケット
処理ＩＣを介して行われるようにし、パケット処理ＩＣ
は起点プリント回路盤からのパケット情報から宛て先を
検出して終点プリント回路盤に送信するようにした。ま
た、終点プリント回路盤にパケット化されたセルを時間
的優先度に応じて配信するようにした。
処理ＩＣ４２を中心にトランスペアレントな情報と警報
転送情報とＣＰＵからの情報とをパケット化して送受信
するのに十分な伝送容量を持つ高速監視制御ライン２１
を介してスター状にプリント回路盤１１〜１ｎを接続
し、プリント回路盤の間のトランスペアレント情報と警
報転送情報との通信は高速監視制御ライン及びパケット
処理ＩＣを介して行われるようにし、パケット処理ＩＣ
は起点プリント回路盤からのパケット情報から宛て先を
検出して終点プリント回路盤に送信するようにした。ま
た、終点プリント回路盤にパケット化されたセルを時間
的優先度に応じて配信するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、トランスペアレン
ト情報と警報転送情報とをパケット処理ＩＣを中心とし
てスター状に接続されたプリント回路盤の間で転送する
伝送路終端装置に関する。
ト情報と警報転送情報とをパケット処理ＩＣを中心とし
てスター状に接続されたプリント回路盤の間で転送する
伝送路終端装置に関する。
【０００２】
【従来の技術】図１３は従来の伝送路終端装置における
配線の一例を示す図である。図１３の例では６個のユニ
ット（棚）１４１〜１４６が示されている。各ユニット
には複数のプリント回路盤（ＰＣＢ）が格納されてい
る。その中でトランスペアレント信号１はユニット１４
２内のプリント回路盤（ＰＣＢ）とユニット１４３内の
プリント回路盤（ＰＣＢ）との間で固定的に接続された
線を介して送受されており、トランスペアレント信号２
はユニット１４１内のプリント回路盤（ＰＣＢ）とユニ
ット１４４内のプリント回路盤（ＰＣＢ）との間で固定
的に接続された線を介して送受されており、警報転送信
号はユニット１４５内のプリント回路盤（ＰＣＢ）とユ
ニット１４６内のプリント回路盤（ＰＣＢ）との間で固
定的に接続された線を介して送受されている。このよう
に、この従来例では起点プリント回路盤（ＰＣＢ）から
終点プリント回路盤（ＰＣＢ）に固定的にそれぞれの信
号線が接続されている。なお、ＰＣＢ間の信号線の種類
は図示したもの以外にも多数存在し得る。
配線の一例を示す図である。図１３の例では６個のユニ
ット（棚）１４１〜１４６が示されている。各ユニット
には複数のプリント回路盤（ＰＣＢ）が格納されてい
る。その中でトランスペアレント信号１はユニット１４
２内のプリント回路盤（ＰＣＢ）とユニット１４３内の
プリント回路盤（ＰＣＢ）との間で固定的に接続された
線を介して送受されており、トランスペアレント信号２
はユニット１４１内のプリント回路盤（ＰＣＢ）とユニ
ット１４４内のプリント回路盤（ＰＣＢ）との間で固定
的に接続された線を介して送受されており、警報転送信
号はユニット１４５内のプリント回路盤（ＰＣＢ）とユ
ニット１４６内のプリント回路盤（ＰＣＢ）との間で固
定的に接続された線を介して送受されている。このよう
に、この従来例では起点プリント回路盤（ＰＣＢ）から
終点プリント回路盤（ＰＣＢ）に固定的にそれぞれの信
号線が接続されている。なお、ＰＣＢ間の信号線の種類
は図示したもの以外にも多数存在し得る。
【０００３】図１３の例では特定の２つのＰＣＢ間での
み、トランスペアレント信号又は警報転送信号が送受信
されるだけであり、他のＰＣＢとの間で信号の送受信を
することができないので実際的ではない。
み、トランスペアレント信号又は警報転送信号が送受信
されるだけであり、他のＰＣＢとの間で信号の送受信を
することができないので実際的ではない。
【０００４】図１４は従来の伝送路終端装置における配
線の他の一例を示す図である。図１４の例ではユニット
１４１〜１４６の各々の中の各ＰＣＢと他のすべてのＰ
ＣＢとの間でトランスペアレント信号１および２と警報
転送信号とが送受信されるように、メッシュ上に配線が
施されてマトリックススイッチを構成している。
線の他の一例を示す図である。図１４の例ではユニット
１４１〜１４６の各々の中の各ＰＣＢと他のすべてのＰ
ＣＢとの間でトランスペアレント信号１および２と警報
転送信号とが送受信されるように、メッシュ上に配線が
施されてマトリックススイッチを構成している。
【０００５】図１５は１つのユニット内に多数のＰＣＢ
が装荷されている場合の従来の伝送路終端装置における
信号線の接続の状態を説明する図である。図１５におい
てはＰＣＢとしてインターフェース盤（ＩＦ盤）、マル
チプレクサ盤（ＭＵＸ盤）およびデマルチプレクサ盤
（ＤＭＵＸ盤）が装荷されている。上段のラックには、
ＩＦ盤a〜lが装荷されており、下段のラックにはｍ〜ｘ
のＭＵＸ盤又はＤＭＵＸ盤が装荷されている。
が装荷されている場合の従来の伝送路終端装置における
信号線の接続の状態を説明する図である。図１５におい
てはＰＣＢとしてインターフェース盤（ＩＦ盤）、マル
チプレクサ盤（ＭＵＸ盤）およびデマルチプレクサ盤
（ＤＭＵＸ盤）が装荷されている。上段のラックには、
ＩＦ盤a〜lが装荷されており、下段のラックにはｍ〜ｘ
のＭＵＸ盤又はＤＭＵＸ盤が装荷されている。
【０００６】図示例においては、トランスペアレント信
号１の送信のための配線は、ＤＥＭＵＸ盤ｒからＩＦ盤
a〜dに固定的に接続されている。
号１の送信のための配線は、ＤＥＭＵＸ盤ｒからＩＦ盤
a〜dに固定的に接続されている。
【０００７】またトランスペアレント信号２の送受信の
ための配線は、ＩＦ盤ａとＩＦ盤ｉとの間、ＩＦ盤ｂと
ＩＦ盤ｊとの間、ＩＦ盤ｃとＩＦ盤ｋとの間、およびＩ
Ｆ盤ｄとＩＦ盤ｌとの間に固定的に接続されている。
ための配線は、ＩＦ盤ａとＩＦ盤ｉとの間、ＩＦ盤ｂと
ＩＦ盤ｊとの間、ＩＦ盤ｃとＩＦ盤ｋとの間、およびＩ
Ｆ盤ｄとＩＦ盤ｌとの間に固定的に接続されている。
【０００８】さらに、警報転送のための配線としては、
ＤＭＵＸ盤ｒからＭＵＸ盤ｑへの送信用配線と、ＤＭＵ
Ｘ盤ｔからＭＵＸ盤ｓへの送信用配線とのみが固定的に
接続されている。
ＤＭＵＸ盤ｒからＭＵＸ盤ｑへの送信用配線と、ＤＭＵ
Ｘ盤ｔからＭＵＸ盤ｓへの送信用配線とのみが固定的に
接続されている。
【０００９】これらの配線はユニットの裏側のボード上
に固定的に形成されていて、バック・ワイヤド・ボード
（ＢＷＢ）と称せられる。
に固定的に形成されていて、バック・ワイヤド・ボード
（ＢＷＢ）と称せられる。
【００１０】図１６は図１５に示したユニット内の全て
のＰＣＢの間で全てのトランスペアレント信号および警
報転送信号を送受信しようとする場合の、配線の状態を
示す図である。同図において、ＩＦａとこのユニット内
の他の全てのＰＣＢとの間で、全てのトランスペアレン
ト信号および警報信号を送受信されるべく配線が施され
ている。図示は省略してあるが、他のＰＣＢについても
同様にユニット内の自身以外のＰＣＢとの間で信号種別
毎に配線が施される。
のＰＣＢの間で全てのトランスペアレント信号および警
報転送信号を送受信しようとする場合の、配線の状態を
示す図である。同図において、ＩＦａとこのユニット内
の他の全てのＰＣＢとの間で、全てのトランスペアレン
ト信号および警報信号を送受信されるべく配線が施され
ている。図示は省略してあるが、他のＰＣＢについても
同様にユニット内の自身以外のＰＣＢとの間で信号種別
毎に配線が施される。
【００１１】
【発明が解決しようとする課題】図１３に示した従来の
構成では、ＰＣＢ間のトランスペアレント情報および警
報転送情報のための各専用線の接続が固定であるので、
ユーザによるカスタマイザーションの要求にこたえる柔
軟なネットワーク構成ができないという問題がある。
構成では、ＰＣＢ間のトランスペアレント情報および警
報転送情報のための各専用線の接続が固定であるので、
ユーザによるカスタマイザーションの要求にこたえる柔
軟なネットワーク構成ができないという問題がある。
【００１２】図１４に示した従来の構成では、すべての
ユニット間の全てのＰＣＢとの間で全てのトランスペア
レント情報および警報転送情報の送受信のための配線を
施す必要があるので、配線数が膨大となり装置全体の複
雑化とコスト増になるという問題がある。
ユニット間の全てのＰＣＢとの間で全てのトランスペア
レント情報および警報転送情報の送受信のための配線を
施す必要があるので、配線数が膨大となり装置全体の複
雑化とコスト増になるという問題がある。
【００１３】図１５および図１６に示した従来例では、
ＰＣＢ間の配線が固定であるので、ユニット内の各ＰＣ
Ｂの挿入スロット位置が固定的に決まっており、任意の
スロット位置にＰＣＢを挿入できないので操作者に不便
であるという問題がある。また、カスタマニーズにこた
えるＰＣＢを作成しても、上記のようにＢＷＢ上で配線
が固定的に成されているので任意のスロットにそのＰＣ
Ｂを挿入することはできない。したがって、カスタマニ
ーズに応える柔軟なユニット構成ができないという問題
もある。さらに、膨大な信号線を必要とするのでＰＣＢ
コネクタの端子が膨大になると共にＢＷＢ配線量も増大
して装置の複雑化とコスト増になるという問題もある。
ＰＣＢ間の配線が固定であるので、ユニット内の各ＰＣ
Ｂの挿入スロット位置が固定的に決まっており、任意の
スロット位置にＰＣＢを挿入できないので操作者に不便
であるという問題がある。また、カスタマニーズにこた
えるＰＣＢを作成しても、上記のようにＢＷＢ上で配線
が固定的に成されているので任意のスロットにそのＰＣ
Ｂを挿入することはできない。したがって、カスタマニ
ーズに応える柔軟なユニット構成ができないという問題
もある。さらに、膨大な信号線を必要とするのでＰＣＢ
コネクタの端子が膨大になると共にＢＷＢ配線量も増大
して装置の複雑化とコスト増になるという問題もある。
【００１４】本発明の目的は、上記の従来技術における
問題に鑑み、一つのパケット処理ＩＣを中心として全て
のＰＣＢをスター状に接続するという構想に基づき、少
ない配線数により装置全体の構成を簡単化してコストの
低減を図り、且つ、パケット処理ＩＣがパケット内の宛
先情報にしたがってすべての信号を送信宛て先に送信す
るようにすることにより、カスタマニーズに応えること
が可能な柔軟な構成の伝送路終端装置を提供することに
ある。
問題に鑑み、一つのパケット処理ＩＣを中心として全て
のＰＣＢをスター状に接続するという構想に基づき、少
ない配線数により装置全体の構成を簡単化してコストの
低減を図り、且つ、パケット処理ＩＣがパケット内の宛
先情報にしたがってすべての信号を送信宛て先に送信す
るようにすることにより、カスタマニーズに応えること
が可能な柔軟な構成の伝送路終端装置を提供することに
ある。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明により提供されるものは、パケット処理Ｉ
Ｃを中心としてスター状に接続された複数のプリント回
路盤を備えた伝送路終端装置である。複数のプリント回
路盤とパケット処理ＩＣとは、トランスペアレントな情
報と警報転送情報と中央処理装置からの情報とをパケッ
ト化して送受信するのに十分な伝送容量を持つ高速監視
制御ラインで接続されている。プリント回路盤の間のト
ランスペアレント情報と警報転送情報との通信は高速監
視制御ライン及びパケット処理ＩＣを介して行われるよ
うにし、この場合パケット処理ＩＣは起点のプリント回
路盤からのパケット情報から検出された宛て先に対応す
る終点のプリント回路盤にそのパケット情報を送信す
る。
めに、本発明により提供されるものは、パケット処理Ｉ
Ｃを中心としてスター状に接続された複数のプリント回
路盤を備えた伝送路終端装置である。複数のプリント回
路盤とパケット処理ＩＣとは、トランスペアレントな情
報と警報転送情報と中央処理装置からの情報とをパケッ
ト化して送受信するのに十分な伝送容量を持つ高速監視
制御ラインで接続されている。プリント回路盤の間のト
ランスペアレント情報と警報転送情報との通信は高速監
視制御ライン及びパケット処理ＩＣを介して行われるよ
うにし、この場合パケット処理ＩＣは起点のプリント回
路盤からのパケット情報から検出された宛て先に対応す
る終点のプリント回路盤にそのパケット情報を送信す
る。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
によって説明する。全図を通じて同一参照番号は同一物
を示す。
によって説明する。全図を通じて同一参照番号は同一物
を示す。
【００１７】図１は本発明の一実施の形態による伝送路
終端装置の構成を示すブロック図である。図１におい
て、伝送路終端装置１は監視制御部２と伝送情報終端部
３からなっている。監視制御部２と伝送情報終端部３と
の間に、複数のプリント回路盤（ＰＣＢ）１１、１２、
・・・１ｍ、１ｎが挿入されている。ＰＣＢ１１および
１２はそれぞれは低速インターフェース盤であり、ＰＣ
Ｂ１ｍはスイッチ盤であり、１ｎは高速インターフェー
ス盤である。各ＰＣＢ内には監視制御処理回路と主信号
処理回路とが含まれている。
終端装置の構成を示すブロック図である。図１におい
て、伝送路終端装置１は監視制御部２と伝送情報終端部
３からなっている。監視制御部２と伝送情報終端部３と
の間に、複数のプリント回路盤（ＰＣＢ）１１、１２、
・・・１ｍ、１ｎが挿入されている。ＰＣＢ１１および
１２はそれぞれは低速インターフェース盤であり、ＰＣ
Ｂ１ｍはスイッチ盤であり、１ｎは高速インターフェー
ス盤である。各ＰＣＢ内には監視制御処理回路と主信号
処理回路とが含まれている。
【００１８】監視制御部２にはＣＰＵ盤４が設けられて
いる。
いる。
【００１９】ＣＰＵ盤４は、装置全体の監視制御及び通
信制御を行う中央処理装置（ＣＰＵ）４１と、そのＣＰ
Ｕ４１に接続された単一のパケット処理ＩＣ４２とを備
えている。
信制御を行う中央処理装置（ＣＰＵ）４１と、そのＣＰ
Ｕ４１に接続された単一のパケット処理ＩＣ４２とを備
えている。
【００２０】パケット処理ＩＣ４２を中心として、すべ
てのＰＣＢ１１、１２、・・・１ｍ、１ｎがパケット処
理ＩＣ４２にスター状に接続されている。各ＰＣＢとパ
ケット処理ＩＣ４２との間を接続する線は、トランスペ
アレントな情報と警報転送情報と中央処理装置４１から
の情報とをパケット化して送受信するのに十分な伝送容
量を持つ高速監視制御ライン２１のインターフェースで
ある。
てのＰＣＢ１１、１２、・・・１ｍ、１ｎがパケット処
理ＩＣ４２にスター状に接続されている。各ＰＣＢとパ
ケット処理ＩＣ４２との間を接続する線は、トランスペ
アレントな情報と警報転送情報と中央処理装置４１から
の情報とをパケット化して送受信するのに十分な伝送容
量を持つ高速監視制御ライン２１のインターフェースで
ある。
【００２１】図２は図１における２つＰＣＢとその間の
パケット処理ＩＣ４２の詳細の一例を示すブロック図で
ある。同図において、ＰＣＢ１１はパケット情報を送信
する起点ＰＣＢであり、ＰＣＢ１２はパケット情報を受
信する終点ＰＣＢである。
パケット処理ＩＣ４２の詳細の一例を示すブロック図で
ある。同図において、ＰＣＢ１１はパケット情報を送信
する起点ＰＣＢであり、ＰＣＢ１２はパケット情報を受
信する終点ＰＣＢである。
【００２２】起点ＰＣＢ１１は、主信号処理回路２０１
と、主信号処理回路２０１から出力される各種トランス
ペアレント情報および警報転送情報をパケット化するパ
ケット化回路２０２と、監視制御処理回路２０３と、監
視制御処理回路２０３から出力される監視および制御の
各種情報をパケット化するパケット化回路２０４と、パ
ケット化回路２０２および２０４の出力を多重化するマ
ルチプレクサ（ＭＵＸ）２０５とを備えている。
と、主信号処理回路２０１から出力される各種トランス
ペアレント情報および警報転送情報をパケット化するパ
ケット化回路２０２と、監視制御処理回路２０３と、監
視制御処理回路２０３から出力される監視および制御の
各種情報をパケット化するパケット化回路２０４と、パ
ケット化回路２０２および２０４の出力を多重化するマ
ルチプレクサ（ＭＵＸ）２０５とを備えている。
【００２３】起点ＰＣＢ１１は高速監視制御ライン２０
６によりパケット処理ＩＣ４２に接続されている。
６によりパケット処理ＩＣ４２に接続されている。
【００２４】パケット処理ＩＣ４２は、高速監視制御ラ
イン２０６からの多重化されたパケット信号を分解する
デマルチプレクサ（ＤＭＵＸ）２０７と、分解されたパ
ケット信号から配信先を決定する配信部２０８と、ＤＭ
ＵＸ２０７の出力および配信部２０８の出力の一部を多
重化するマルチプレクサ（ＭＵＸ）２０９と、ＣＰＵ４
１とのインターフェース部２１０と、インターフェース
部２１０の出力を分解するデマルチプレクサ（ＤＭＵ
Ｘ）２１１と、配信部２０８の出力およびＤＭＵＸ２１
１の出力を多重化するマルチプレクサ（ＭＵＸ）２１２
とを備えている。ＤＭＵＸ２０７の出力のうちトランス
ペアレント情報および警報情報は配信部２０８に入力さ
れ、監視・制御情報は配信部２０８を介さないでマルチ
プレクサ２０９に入力される。同様に、ＤＭＵＸ２１１
の出力のうちトランスペアレント情報および警報情報は
配信部２０８に入力され、監視・制御情報はは配信部２
０８を介さないでマルチプレクサ２１２に入力される。
配信部２０８は、他のＰＣＢとの間でも信号の送受信を
行う。ＭＵＸ２０９には他のＰＣＢに対応するＤＭＵＸ
（図示せず）からの監視・制御情報も入力される。ＤＭ
ＵＸ２１１からは他のＰＣＢに対応するＭＵＸ（図示せ
ず）にも情報が出力される。
イン２０６からの多重化されたパケット信号を分解する
デマルチプレクサ（ＤＭＵＸ）２０７と、分解されたパ
ケット信号から配信先を決定する配信部２０８と、ＤＭ
ＵＸ２０７の出力および配信部２０８の出力の一部を多
重化するマルチプレクサ（ＭＵＸ）２０９と、ＣＰＵ４
１とのインターフェース部２１０と、インターフェース
部２１０の出力を分解するデマルチプレクサ（ＤＭＵ
Ｘ）２１１と、配信部２０８の出力およびＤＭＵＸ２１
１の出力を多重化するマルチプレクサ（ＭＵＸ）２１２
とを備えている。ＤＭＵＸ２０７の出力のうちトランス
ペアレント情報および警報情報は配信部２０８に入力さ
れ、監視・制御情報は配信部２０８を介さないでマルチ
プレクサ２０９に入力される。同様に、ＤＭＵＸ２１１
の出力のうちトランスペアレント情報および警報情報は
配信部２０８に入力され、監視・制御情報はは配信部２
０８を介さないでマルチプレクサ２１２に入力される。
配信部２０８は、他のＰＣＢとの間でも信号の送受信を
行う。ＭＵＸ２０９には他のＰＣＢに対応するＤＭＵＸ
（図示せず）からの監視・制御情報も入力される。ＤＭ
ＵＸ２１１からは他のＰＣＢに対応するＭＵＸ（図示せ
ず）にも情報が出力される。
【００２５】終点ＰＣＢ１２は、パケット処理ＩＣ４２
内のＭＵＸ２１２と高速監視・制御ライン２１３により
接続されており、多重化されているパケットを主信号と
監視・制御情報とに分解するＤＭＵＸ２１４と、主信号
パケットのパケット終端部２１５と、主信号処理回路２
１６と、監視・制御信号パケットのパケット終端部２１
７と、監視制御処理回路２１８とを備えている。
内のＭＵＸ２１２と高速監視・制御ライン２１３により
接続されており、多重化されているパケットを主信号と
監視・制御情報とに分解するＤＭＵＸ２１４と、主信号
パケットのパケット終端部２１５と、主信号処理回路２
１６と、監視・制御信号パケットのパケット終端部２１
７と、監視制御処理回路２１８とを備えている。
【００２６】図示のように、パケット処理ＩＣ４２内で
は監視・制御の各情報はＣＰＵ４１に入力されて処理さ
れるが、主信号と監視・制御信号といったトランスペア
レント情報は配信部２０８で宛て先である終点ＰＣＢが
決定されて配信される。
は監視・制御の各情報はＣＰＵ４１に入力されて処理さ
れるが、主信号と監視・制御信号といったトランスペア
レント情報は配信部２０８で宛て先である終点ＰＣＢが
決定されて配信される。
【００２７】図３の（ａ）から（ｅ）は図２における起
点ＰＣＢ１１内の主信号処理回路２０１から出力される
情報が終点ＰＣＢ１２内の主信号処理回路２１６に入力
されるまでの情報の流れとデータフォーマットを示す図
である。図３の（ａ）に示すように、主信号処理回路２
０１の出力インターフェースフォーマットはフレームパ
ルスとデータからなり、データはトランスペアレント情
報と警報転送情報を含んでいる。なお、警報転送情報も
トランスペアレントな情報である。
点ＰＣＢ１１内の主信号処理回路２０１から出力される
情報が終点ＰＣＢ１２内の主信号処理回路２１６に入力
されるまでの情報の流れとデータフォーマットを示す図
である。図３の（ａ）に示すように、主信号処理回路２
０１の出力インターフェースフォーマットはフレームパ
ルスとデータからなり、データはトランスペアレント情
報と警報転送情報を含んでいる。なお、警報転送情報も
トランスペアレントな情報である。
【００２８】このデータはパケット化部２０２により図
３の（ｂ）に示すようにパケット化される。本実施の形
態においてはパケットの一例としてＡＴＭセルパケット
を採用している。ＡＴＭセルは図示のようにセルヘッダ
と、トランスペアレント情報または警報転送情報等が挿
入される情報フィールドとからなる。
３の（ｂ）に示すようにパケット化される。本実施の形
態においてはパケットの一例としてＡＴＭセルパケット
を採用している。ＡＴＭセルは図示のようにセルヘッダ
と、トランスペアレント情報または警報転送情報等が挿
入される情報フィールドとからなる。
【００２９】図３の（ｃ）はＡＴＭセルフォーマットの
例を示す図である。周知のように、ＡＴＭセルは、５バ
イトのＡＴＭセルヘッダと４８バイトの情報フィールド
からなる５３バイトの固定長セルである。
例を示す図である。周知のように、ＡＴＭセルは、５バ
イトのＡＴＭセルヘッダと４８バイトの情報フィールド
からなる５３バイトの固定長セルである。
【００３０】ＡＴＭセルのフォーマットはＩＴＵ−Ｔで
規定されているのでここではその中味については、以下
の簡単な説明に止める。
規定されているのでここではその中味については、以下
の簡単な説明に止める。
【００３１】ＡＴＭセルヘッダにはトランスペアレント
種別、don't use、宛先（終点ＰＣＢ）コード、監視制
御コード、情報分類コード、Reserve、ＨＥＣ(Header E
rrorControl)バイトがある。トランスペアレント種別の
欄にはトランスペアレントにしたいオーバヘッド信号の
種類やオーバヘッドの場所や保護の種類等が書き込まれ
る。監視制御コードにはＣＰＵからの命令の種別やプロ
グラミングのエラー監視の設定等が書き込まれる。ＨＥ
ＣバイトはＣＲＣ演算を行うための情報である。don't
useおよびReserveは使用していない空きエリアである。
本実施の形態においては、この中の宛先（終点ＰＣＢコ
ード）と優先度コードを用いて終点ＰＣＢに配信する。
種別、don't use、宛先（終点ＰＣＢ）コード、監視制
御コード、情報分類コード、Reserve、ＨＥＣ(Header E
rrorControl)バイトがある。トランスペアレント種別の
欄にはトランスペアレントにしたいオーバヘッド信号の
種類やオーバヘッドの場所や保護の種類等が書き込まれ
る。監視制御コードにはＣＰＵからの命令の種別やプロ
グラミングのエラー監視の設定等が書き込まれる。ＨＥ
ＣバイトはＣＲＣ演算を行うための情報である。don't
useおよびReserveは使用していない空きエリアである。
本実施の形態においては、この中の宛先（終点ＰＣＢコ
ード）と優先度コードを用いて終点ＰＣＢに配信する。
【００３２】情報フィールドには情報本体を格納する部
分と、ＣＰＵ−ＰＣＢ間の情報を監視するためのCell S
tatusとCRC-10とがある。
分と、ＣＰＵ−ＰＣＢ間の情報を監視するためのCell S
tatusとCRC-10とがある。
【００３３】パケット処理ＩＣ４２はこのＡＴＭセルを
受け取ると、その配信部２０８がＡＴＭセル内の宛先情
報を検出して終点ＰＣＢに向けてこのＡＴＭセルを配信
する。
受け取ると、その配信部２０８がＡＴＭセル内の宛先情
報を検出して終点ＰＣＢに向けてこのＡＴＭセルを配信
する。
【００３４】図３の（ｄ）は配信されたＡＴＭセルパケ
ットを示す図である。
ットを示す図である。
【００３５】終点ＰＣＢ１２では、ＤＭＵＸ２１４が受
信パケットを監視・制御情報パケットと主信号パケット
に分離し、主信号パケットはパケット終端部２１５にて
ＡＴＭセルの情報フィールドから情報本体を抽出し主信
号処理回路２１６に送る。監視・制御の各情報はパケッ
ト終端部２１７にてＡＴＭセルの情報フィールドから抽
出されて監視制御回路に入力される。
信パケットを監視・制御情報パケットと主信号パケット
に分離し、主信号パケットはパケット終端部２１５にて
ＡＴＭセルの情報フィールドから情報本体を抽出し主信
号処理回路２１６に送る。監視・制御の各情報はパケッ
ト終端部２１７にてＡＴＭセルの情報フィールドから抽
出されて監視制御回路に入力される。
【００３６】図３の（ｅ）はパケット終端部２１５にて
抽出されたフレームパルスと情報本体であるデータとを
示す図である。この情報本体が主信号処理回路２１６に
入力されて処理される。
抽出されたフレームパルスと情報本体であるデータとを
示す図である。この情報本体が主信号処理回路２１６に
入力されて処理される。
【００３７】以上説明したように、パケット処理ＩＣ４
２を中心にしてＰＣＢをスター状に接続することによ
り、パケット処理ＩＣ４２は起点ＰＣＢからのパケット
に含まれる宛先を検出して終点ＰＣＢにそのパケットを
転送することができるので、伝送路終端装置内の任意の
スロットに任意のＰＣＢを挿入してもよくなるととも
に、各ＰＣＢとパケット処理ＩＣとの間の線を十分な容
量の高速監視制御ラインにすることにより、従来必要と
したようなトランスペアレント信号の種別毎の配線や警
報転送のための別の配線を別々に設ける必要がなくな
り、各ＰＣＢとパケット処理ＩＣとの接続は一本の線で
済むので装置全体の構成が簡単になり、且つコストの低
減を実現できる。
２を中心にしてＰＣＢをスター状に接続することによ
り、パケット処理ＩＣ４２は起点ＰＣＢからのパケット
に含まれる宛先を検出して終点ＰＣＢにそのパケットを
転送することができるので、伝送路終端装置内の任意の
スロットに任意のＰＣＢを挿入してもよくなるととも
に、各ＰＣＢとパケット処理ＩＣとの間の線を十分な容
量の高速監視制御ラインにすることにより、従来必要と
したようなトランスペアレント信号の種別毎の配線や警
報転送のための別の配線を別々に設ける必要がなくな
り、各ＰＣＢとパケット処理ＩＣとの接続は一本の線で
済むので装置全体の構成が簡単になり、且つコストの低
減を実現できる。
【００３８】図４は本発明の第２の実施の形態による伝
送路終端装置の構成を示すブロック図である。同図にお
いて、複数の起点ＰＣＢ１１−１、１１−２、１１−
３、・・・の各々から出力されるパケット信号は高速制
御ライン２０６−１、２０６−２、２０６−３・・・を
介してパケット処理ＩＣ４２ａに入力される。パケット
処理ＩＣ４２ａから出力されるパケット信号は高速制御
ライン２１３−１、２１３−２、・・・を介して複数の
終点ＰＣＢ１２−１、１２−２、・・・にそれぞれ入力
される。
送路終端装置の構成を示すブロック図である。同図にお
いて、複数の起点ＰＣＢ１１−１、１１−２、１１−
３、・・・の各々から出力されるパケット信号は高速制
御ライン２０６−１、２０６−２、２０６−３・・・を
介してパケット処理ＩＣ４２ａに入力される。パケット
処理ＩＣ４２ａから出力されるパケット信号は高速制御
ライン２１３−１、２１３−２、・・・を介して複数の
終点ＰＣＢ１２−１、１２−２、・・・にそれぞれ入力
される。
【００３９】この実施の形態においては、各起点ＰＣＢ
内に、パケット化回路２０２および２０４に対して送出
の優先度に関する情報を与える優先度情報設定部４１０
と、パケット化回路２０２および２０４の出力を優先度
情報に応じて優先的に多重化する優先多重化回路４１１
とが設けられている。また、パケット処理ＩＣ４２ａ内
には、起点ＰＣＢ１１−１、１１−２、１１−３、・・
・のそれぞれからの多重化されたパケット信号をトラン
スペアレント情報および警報転送情報と、監視・制御情
報とに分解するデマルチプレクサ（ＤＭＵＸ）４２１、
４２２、４２３、・・・と、ＣＰＵ４１からＣＰＵイン
ターフェース４２４を介して送られる優先度情報を設定
する優先度情報設定部４２５と、それらのＤＭＵＸから
の分解されたトランスペアレント情報および警報転送情
報を、それらの中に設定されている優先度情報またはＣ
ＰＵ４１から与えられた優先度情報に応じて配信する優
先多重配信部４２６と、その優先多重配信部４２６から
送られてきた情報を優先度情報に応じた時間的な順序で
多重化する優先多重部４２９、４３０、・・・と、図２
に示したものと同じ機能を有するＭＵＸ２０９、および
ＤＭＵＸ２１１とを備えている。
内に、パケット化回路２０２および２０４に対して送出
の優先度に関する情報を与える優先度情報設定部４１０
と、パケット化回路２０２および２０４の出力を優先度
情報に応じて優先的に多重化する優先多重化回路４１１
とが設けられている。また、パケット処理ＩＣ４２ａ内
には、起点ＰＣＢ１１−１、１１−２、１１−３、・・
・のそれぞれからの多重化されたパケット信号をトラン
スペアレント情報および警報転送情報と、監視・制御情
報とに分解するデマルチプレクサ（ＤＭＵＸ）４２１、
４２２、４２３、・・・と、ＣＰＵ４１からＣＰＵイン
ターフェース４２４を介して送られる優先度情報を設定
する優先度情報設定部４２５と、それらのＤＭＵＸから
の分解されたトランスペアレント情報および警報転送情
報を、それらの中に設定されている優先度情報またはＣ
ＰＵ４１から与えられた優先度情報に応じて配信する優
先多重配信部４２６と、その優先多重配信部４２６から
送られてきた情報を優先度情報に応じた時間的な順序で
多重化する優先多重部４２９、４３０、・・・と、図２
に示したものと同じ機能を有するＭＵＸ２０９、および
ＤＭＵＸ２１１とを備えている。
【００４０】優先度情報設定部は起点ＰＣＢとパケット
処理ＩＣの両方に設けてもよいし、いずれか一方に設け
てもよい。両方に設ける場合は、ＣＰＵ４１からの指令
により、いずれの優先度情報を用いて配信するかを決定
すればよい。
処理ＩＣの両方に設けてもよいし、いずれか一方に設け
てもよい。両方に設ける場合は、ＣＰＵ４１からの指令
により、いずれの優先度情報を用いて配信するかを決定
すればよい。
【００４１】優先度情報は図３の（ｃ）に示したＡＴＭ
セルのフォーマットにおけるＡＴＭセルヘッダ内の優先
度コードとしてパケット内に設定される。
セルのフォーマットにおけるＡＴＭセルヘッダ内の優先
度コードとしてパケット内に設定される。
【００４２】図５は図４の装置に示した伝送路終端装置
における優先度情報に従って優先配信される様子を示す
タイムチャートである。図において、横軸は時間軸であ
る。図示のように、時刻ｔの以前にはパケット処理ＩＣ
４２ａはどのＰＣＢからもＡＴＭセルを受信していない
という前提で、起点ＰＣＢ１１−１からは優先度（小）
のＡＴＭセルＡ−１、優先度（大）の信号ＡＴＭセルＡ
−２、優先度（中）のＡＴＭセルＡ−３が図示の時間帯
で出力され、起点ＰＣＢ１１−２からは優先度（大）の
ＡＴＭセルＢ−１、優先度（小）のＡＴＭセルＢ−２が
図示の時間帯で出力され、起点ＰＣＢ１１−３からは優
先度（中）のＡＴＭセルＣ−１、優先度（大）のＡＴＭ
セルＣ−２が図示の時間帯で出力されたとする。
における優先度情報に従って優先配信される様子を示す
タイムチャートである。図において、横軸は時間軸であ
る。図示のように、時刻ｔの以前にはパケット処理ＩＣ
４２ａはどのＰＣＢからもＡＴＭセルを受信していない
という前提で、起点ＰＣＢ１１−１からは優先度（小）
のＡＴＭセルＡ−１、優先度（大）の信号ＡＴＭセルＡ
−２、優先度（中）のＡＴＭセルＡ−３が図示の時間帯
で出力され、起点ＰＣＢ１１−２からは優先度（大）の
ＡＴＭセルＢ−１、優先度（小）のＡＴＭセルＢ−２が
図示の時間帯で出力され、起点ＰＣＢ１１−３からは優
先度（中）のＡＴＭセルＣ−１、優先度（大）のＡＴＭ
セルＣ−２が図示の時間帯で出力されたとする。
【００４３】すると、パケット処理ＩＣ４２ａでは、受
信したＡＴＭセルの受信時刻と優先度とを加味して、最
初に受信したＡＴＭセルＡ−１を最初に終点ＰＣＢに向
けて送信する。次に、受信したＡＴＭセルは図示例では
Ｂ−１とＣ−１であるが、Ｂ−１の方が優先度が大なの
で、ＡＴＭセルＢ−１を出力する。ＡＴＭセルＢ−１を
出力し終わった時点で、パケット処理ＩＣ４２ａに受信
されているＡＴＭセルは優先度（中）のＡＴＭセルＣ−
１と優先度(大）のＡＴＭセルＡ−２であり、ＡＴＭセ
ルＡ−２の方が優先度大なので、ＡＴＭセルＡ−２を出
力する。ＡＴＭセルＡ−２を出力し終わった時点で、パ
ケット処理ＩＣ４２ａに受信されているＡＴＭセルは、
優先度（中）のＡＴＭセルＣ−１と、優先度（小）のＡ
ＴＭセルＢ−２と、優先度（大）のＡＴＭセルＣ−２と
である。したがって、優先度大のＡＴＭセルＣ−２を出
力する。以下、同様にして優先度に応じた順番でＡＴＭ
セルを出力する。
信したＡＴＭセルの受信時刻と優先度とを加味して、最
初に受信したＡＴＭセルＡ−１を最初に終点ＰＣＢに向
けて送信する。次に、受信したＡＴＭセルは図示例では
Ｂ−１とＣ−１であるが、Ｂ−１の方が優先度が大なの
で、ＡＴＭセルＢ−１を出力する。ＡＴＭセルＢ−１を
出力し終わった時点で、パケット処理ＩＣ４２ａに受信
されているＡＴＭセルは優先度（中）のＡＴＭセルＣ−
１と優先度(大）のＡＴＭセルＡ−２であり、ＡＴＭセ
ルＡ−２の方が優先度大なので、ＡＴＭセルＡ−２を出
力する。ＡＴＭセルＡ−２を出力し終わった時点で、パ
ケット処理ＩＣ４２ａに受信されているＡＴＭセルは、
優先度（中）のＡＴＭセルＣ−１と、優先度（小）のＡ
ＴＭセルＢ−２と、優先度（大）のＡＴＭセルＣ−２と
である。したがって、優先度大のＡＴＭセルＣ−２を出
力する。以下、同様にして優先度に応じた順番でＡＴＭ
セルを出力する。
【００４４】このように、図４に示した構成によれば、
各情報の転送時間制限を識別する情報（優先度コード）
を起点ＰＣＢにて送信ＡＴＭセルのヘッダに挿入し、パ
ケット処理ＩＣ４２ａにてＡＴＭセルヘッダ内の優先度
コードを解析し、転送時間制限のより大きい、すなわ
ち、優先度の高いパケットから優先的に配信することが
可能になる。これにより、カスタマニーズに合わせた性
能を実現できる。
各情報の転送時間制限を識別する情報（優先度コード）
を起点ＰＣＢにて送信ＡＴＭセルのヘッダに挿入し、パ
ケット処理ＩＣ４２ａにてＡＴＭセルヘッダ内の優先度
コードを解析し、転送時間制限のより大きい、すなわ
ち、優先度の高いパケットから優先的に配信することが
可能になる。これにより、カスタマニーズに合わせた性
能を実現できる。
【００４５】図６は本発明の第３の実施の形態による伝
送路終端装置の構成を示すブロック図である。本実施の
形態においては、起点ＰＣＢ１１ｂ内に、パケット化回
路２０２に終点ＰＣＢ情報を設定するための終点ＰＣＢ
情報設定部６１が設けられている。終点ＰＣＢ情報はＭ
ＵＸ２０５から出力されるＡＴＭセルのヘッダ内の宛先
（終点ＰＣＢコード）の欄に挿入される。パケット処理
ＩＣ４２ｂは複数の受信回路６２と、スイッチ回路６３
と複数野送信回路６４とを備えている。
送路終端装置の構成を示すブロック図である。本実施の
形態においては、起点ＰＣＢ１１ｂ内に、パケット化回
路２０２に終点ＰＣＢ情報を設定するための終点ＰＣＢ
情報設定部６１が設けられている。終点ＰＣＢ情報はＭ
ＵＸ２０５から出力されるＡＴＭセルのヘッダ内の宛先
（終点ＰＣＢコード）の欄に挿入される。パケット処理
ＩＣ４２ｂは複数の受信回路６２と、スイッチ回路６３
と複数野送信回路６４とを備えている。
【００４６】起点ＰＣＢ１１ｂから送られてきたＡＴＭ
セルを受信した受信回路６２はそのＡＴＭセルをスイッ
チ回路６３に送る。スイッチ回路６３では、受信したＡ
ＴＭセルのヘッダに記録されている宛先を認識してその
宛先に対応する送信回路６４にＡＴＭセルを配信する。
送信回路６４は受け取ったＡＴＭセルを終点ＰＣＢに送
る。
セルを受信した受信回路６２はそのＡＴＭセルをスイッ
チ回路６３に送る。スイッチ回路６３では、受信したＡ
ＴＭセルのヘッダに記録されている宛先を認識してその
宛先に対応する送信回路６４にＡＴＭセルを配信する。
送信回路６４は受け取ったＡＴＭセルを終点ＰＣＢに送
る。
【００４７】図７は本発明の第４の実施の形態による伝
送路終端装置の構成を示すブロック図である。同図にお
いて、図６と同様に起点ＰＣＢ１１ｂ内に終点ＰＣＢ情
報設定部６１が設けられていることに加えて、パケット
処理ＩＣ４２ｃ内にもリンク情報設定部７１が設けられ
ている。このリンク情報設定部７１はどの起点ＰＣＢを
どの終点ＰＣＢに接続させるかに関する情報を配信部２
０８に提供する。配信部２０８はこのリンク情報に基づ
いて、またはＡＴＭセルに含まれるリンク情報に基づい
て配信先の終点ＰＣＢにＡＴＭセルを配信する。
送路終端装置の構成を示すブロック図である。同図にお
いて、図６と同様に起点ＰＣＢ１１ｂ内に終点ＰＣＢ情
報設定部６１が設けられていることに加えて、パケット
処理ＩＣ４２ｃ内にもリンク情報設定部７１が設けられ
ている。このリンク情報設定部７１はどの起点ＰＣＢを
どの終点ＰＣＢに接続させるかに関する情報を配信部２
０８に提供する。配信部２０８はこのリンク情報に基づ
いて、またはＡＴＭセルに含まれるリンク情報に基づい
て配信先の終点ＰＣＢにＡＴＭセルを配信する。
【００４８】パケット処理ＩＣ４２ｃにおいては、リン
ク情報設定部７１からの設定情報と起点ＰＣＢ１１ｂ内
で設定される終点ＰＣＢ情報とパケット処理ＩＣ４２ｃ
内のリンク情報のいずれを優先して使用するかをＣＰＵ
４１からの指令により設定できるようにしておく。
ク情報設定部７１からの設定情報と起点ＰＣＢ１１ｂ内
で設定される終点ＰＣＢ情報とパケット処理ＩＣ４２ｃ
内のリンク情報のいずれを優先して使用するかをＣＰＵ
４１からの指令により設定できるようにしておく。
【００４９】起点ＰＣＢ１１ｂ内の終点ＰＣＢ情報設定
部６１を省略して、パケット処理ＩＣ４２ｃ内にのみリ
ンク情報設定部７１を設けてもよい。
部６１を省略して、パケット処理ＩＣ４２ｃ内にのみリ
ンク情報設定部７１を設けてもよい。
【００５０】図８は図７に示した伝送路終端装置におい
て、スイッチ回路６３ａが起点ＰＣＢから受信回路６２
を経由して入力されたＡＴＭセルを、パケット処理ＩＣ
４２ａ内に設けたリンク情報設定部７１からの情報に応
じて固定的に送信回路６４を経由して終点ＰＣＢに配信
する様子を示す図である。
て、スイッチ回路６３ａが起点ＰＣＢから受信回路６２
を経由して入力されたＡＴＭセルを、パケット処理ＩＣ
４２ａ内に設けたリンク情報設定部７１からの情報に応
じて固定的に送信回路６４を経由して終点ＰＣＢに配信
する様子を示す図である。
【００５１】上記第３および第４の実施の形態によれ
ば、起点ＰＣＢ内で終点ＰＣＢ情報を設定するだけで、
ＰＣＢを接続するための配線をなんら変更することなく
所望の終点ＰＣＢへの配信が可能になる。更に、１つの
ユニット内に複数のＰＣＢが挿入される形式の伝送路終
端装置においては、ＢＷＢ配線を変更することなく任意
のスロットにＰＣＢを挿入しても、所望の終点ＰＣＢへ
の配信が可能になる。
ば、起点ＰＣＢ内で終点ＰＣＢ情報を設定するだけで、
ＰＣＢを接続するための配線をなんら変更することなく
所望の終点ＰＣＢへの配信が可能になる。更に、１つの
ユニット内に複数のＰＣＢが挿入される形式の伝送路終
端装置においては、ＢＷＢ配線を変更することなく任意
のスロットにＰＣＢを挿入しても、所望の終点ＰＣＢへ
の配信が可能になる。
【００５２】図９は図７又は図８に示した伝送路終端装
置が一つのユニットとして形成されている場合の、ユニ
ットの外観を示す図である。同図において、９１は全Ｐ
ＣＢを格納するユニットである。Ａ〜Ｚ及びＡ’，Ｂ’
はそれぞれＰＣＢを格納するスロットであり、本例では
２８個のＰＣＢが格納可能である。
置が一つのユニットとして形成されている場合の、ユニ
ットの外観を示す図である。同図において、９１は全Ｐ
ＣＢを格納するユニットである。Ａ〜Ｚ及びＡ’，Ｂ’
はそれぞれＰＣＢを格納するスロットであり、本例では
２８個のＰＣＢが格納可能である。
【００５３】９２はユニット９１全体のマスタークロッ
クを生成するクロック盤である。本実施の形態ではクロ
ック盤９２は二枚のＰＣＢで冗長構成をとっており、ス
ロットＭ，Ｎの位置に実装されている。
クを生成するクロック盤である。本実施の形態ではクロ
ック盤９２は二枚のＰＣＢで冗長構成をとっており、ス
ロットＭ，Ｎの位置に実装されている。
【００５４】９３はＣＰＵ盤であり、装置全体の監視制
御情報や局間コミュニケーション（例えば、保守者が使
用するOrder Wire, Data Communication Channel等）を
処理するプロセッサーが実装されている。本実施の形態
では二枚のＰＣＢにより構成されており、スロットＡ’
及びＢ’の位置に実装されている。
御情報や局間コミュニケーション（例えば、保守者が使
用するOrder Wire, Data Communication Channel等）を
処理するプロセッサーが実装されている。本実施の形態
では二枚のＰＣＢにより構成されており、スロットＡ’
及びＢ’の位置に実装されている。
【００５５】９４は高速な監視・制御用配線であり、Ｃ
ＰＵ盤ｅに実装されているパケット処理ＩＣ４２（図
１、図２）、４２ａ（図４〉，４２ｂ（図６），又は４
２ｃ（図７）を中心として全スロット内のＰＣＢにスタ
ー状に接続されている。
ＰＵ盤ｅに実装されているパケット処理ＩＣ４２（図
１、図２）、４２ａ（図４〉，４２ｂ（図６），又は４
２ｃ（図７）を中心として全スロット内のＰＣＢにスタ
ー状に接続されている。
【００５６】９５は主信号処理用のＰＣＢであり、低速
インターフェース（ＩＮＦ）盤、スイッチ盤、高速イン
ターフェース（ＩＮＦ）盤などがある。これらの主信号
処理用ＰＣＢは、ユニット９１のスロットＡ〜Ｌ及びＯ
〜Ｚの中の任意のスロットに実装可能である。
インターフェース（ＩＮＦ）盤、スイッチ盤、高速イン
ターフェース（ＩＮＦ）盤などがある。これらの主信号
処理用ＰＣＢは、ユニット９１のスロットＡ〜Ｌ及びＯ
〜Ｚの中の任意のスロットに実装可能である。
【００５７】図１０は図９に示したユニット内の構成を
示すブロック図である。図示のように、スロットＡ’に
実装されているＣＰＵ盤ｅは、ＣＰＵ４１と、パケット
処理ＩＣ４２と、ＲＡＭ１０１とを備えている。パケッ
ト処理ＩＣ４２は高速な監視制御ライン９４を介してス
ター状に主信号用ＰＣＢ９５に接続されている。この配
線はＢＷＢ配線である。主信号用ＰＣＢには、高速イン
ターフェース盤１０２、スイッチ盤１０３、低速インタ
ーフェース盤１０４、１０５等がある。高速インターフ
ェース盤１０２は、高速インターフェースＩＣ１０６
と、監視制御ＩＣ１０７と、シリアライザ・デシリアラ
イザ（ＳＥＲＤＥＳ）ＩＣ１０８とを備えている。スイ
ッチ盤１０３は、スイッチＩＣ１０９と、監視制御ＩＣ
１１０と、シリアライザ・デシリアライザ１１１とを備
えている。低速インターフェース盤１０４は低速インタ
ーフェースＩＣ１１２と、監視制御ＩＣ１１３と、シリ
アライザ・デシリアライザ１１４とを備えている。同様
に、もう一方の低速インターフェース盤１０５も低速イ
ンターフェースＩＣ１１５と、監視制御ＩＣ１１６と、
シリアライザ・デシリアライザ１１７とを備えている。
示すブロック図である。図示のように、スロットＡ’に
実装されているＣＰＵ盤ｅは、ＣＰＵ４１と、パケット
処理ＩＣ４２と、ＲＡＭ１０１とを備えている。パケッ
ト処理ＩＣ４２は高速な監視制御ライン９４を介してス
ター状に主信号用ＰＣＢ９５に接続されている。この配
線はＢＷＢ配線である。主信号用ＰＣＢには、高速イン
ターフェース盤１０２、スイッチ盤１０３、低速インタ
ーフェース盤１０４、１０５等がある。高速インターフ
ェース盤１０２は、高速インターフェースＩＣ１０６
と、監視制御ＩＣ１０７と、シリアライザ・デシリアラ
イザ（ＳＥＲＤＥＳ）ＩＣ１０８とを備えている。スイ
ッチ盤１０３は、スイッチＩＣ１０９と、監視制御ＩＣ
１１０と、シリアライザ・デシリアライザ１１１とを備
えている。低速インターフェース盤１０４は低速インタ
ーフェースＩＣ１１２と、監視制御ＩＣ１１３と、シリ
アライザ・デシリアライザ１１４とを備えている。同様
に、もう一方の低速インターフェース盤１０５も低速イ
ンターフェースＩＣ１１５と、監視制御ＩＣ１１６と、
シリアライザ・デシリアライザ１１７とを備えている。
【００５８】図１１は図１０に示したＣＰＵ盤ｅに実装
されるパケット処理ＩＣ４２の内部構成を示すブロック
図である。以下にパケット処理ＩＣの構成と動作を説明
する。パケット処理ＩＣ４２は受信部４２１と送信部４
３２とを備えている。受信部４２１および送信部４３２
は、２６個の全スロットに対応してそれぞれ存在してい
る。
されるパケット処理ＩＣ４２の内部構成を示すブロック
図である。以下にパケット処理ＩＣの構成と動作を説明
する。パケット処理ＩＣ４２は受信部４２１と送信部４
３２とを備えている。受信部４２１および送信部４３２
は、２６個の全スロットに対応してそれぞれ存在してい
る。
【００５９】受信部４２１の各々は、高速監視制御ライ
ン９４に接続されており主信号用ＰＣＢ（図１０）から
送られて来た６００Ｍｂｐｓの高速ＡＴＭセルをパケッ
ト処理ＩＣ４２内部で処理可能な低速ＡＴＭセルに変換
するシリアライザ・デシリアライザ４２２と、その出力
を受信してＡＴＭプロトコルによるＨＥＣ(Header Erro
r Control)演算によるセル同期、セルヘッダ誤り訂正と
セル廃棄、デスクランブル、ＣＲＣ−１０チェックとセ
ル廃棄などの受信処理を行う受信パケット処理部４２３
と、受信したＡＴＭセルのヘッダ情報から、そのパケッ
トが監視制御の応答パケットであるのか、トランスペア
レント情報であるのか、警報転送情報であるのかを識別
し、仕分けを行うパケット種別認識部４２４と、トラン
スペアレント情報２を配信先に配信するマトリクススイ
ッチ４２６と、警報転送情報１を配信するマトリクスス
イッチ４２７と、警報転送情報２を配信するマトリクス
スイッチ４２８と、これらのマトリックススイッチから
の出力の配信先を決定するリンク情報設定部７１とを備
えている。
ン９４に接続されており主信号用ＰＣＢ（図１０）から
送られて来た６００Ｍｂｐｓの高速ＡＴＭセルをパケッ
ト処理ＩＣ４２内部で処理可能な低速ＡＴＭセルに変換
するシリアライザ・デシリアライザ４２２と、その出力
を受信してＡＴＭプロトコルによるＨＥＣ(Header Erro
r Control)演算によるセル同期、セルヘッダ誤り訂正と
セル廃棄、デスクランブル、ＣＲＣ−１０チェックとセ
ル廃棄などの受信処理を行う受信パケット処理部４２３
と、受信したＡＴＭセルのヘッダ情報から、そのパケッ
トが監視制御の応答パケットであるのか、トランスペア
レント情報であるのか、警報転送情報であるのかを識別
し、仕分けを行うパケット種別認識部４２４と、トラン
スペアレント情報２を配信先に配信するマトリクススイ
ッチ４２６と、警報転送情報１を配信するマトリクスス
イッチ４２７と、警報転送情報２を配信するマトリクス
スイッチ４２８と、これらのマトリックススイッチから
の出力の配信先を決定するリンク情報設定部７１とを備
えている。
【００６０】監視・制御信号等の応答信号は、ＲＡＭ１
０１（図１０）に接続されたＲＡＭインターフェース４
２９およびＣＰＵ４１（図１）に接続されたＣＰＵイン
ターフェース４３１を介して送信部４３２内の優先多重
部４３３に入力される。
０１（図１０）に接続されたＲＡＭインターフェース４
２９およびＣＰＵ４１（図１）に接続されたＣＰＵイン
ターフェース４３１を介して送信部４３２内の優先多重
部４３３に入力される。
【００６１】また、全スロットからのトランスペアレン
ト信号１は全スロット多重部４２５を各スロット分離部
４３４を介して送信部４３２内の優先多重部４３３に入
力される。
ト信号１は全スロット多重部４２５を各スロット分離部
４３４を介して送信部４３２内の優先多重部４３３に入
力される。
【００６２】送信部４３２の各々は、各受信部４２１か
らのトランスペアレント信号２の論理和を優先多重部４
３３に出力する論理和回路４３４と、各受信部４２１か
らの警報転送情報１の論理和を優先多重部４３３に出力
する論理輪回路４３５と、各受信部４２１からの警報転
送情報１の論理和を優先多重部４３３に出力する論理輪
回路４３５と、各受信部４２１からの警報転送情報２の
論理和を優先多重部４３３に出力する論理輪回路４３６
と、図５により説明した予め設定した優先度に従って、
配信するＡＴＭセルを優先度の高い順に並べ替えて多重
を行う優先多重部４３３と、優先多重部４３３から送ら
れて来るＡＴＭセルに、ＨＥＣ挿入、ＣＲＣ−１０挿
入、スクランブルなどの送信処理を行う送信パケット処
理部４３７、及びＢＷＢ配線９４に送る高速信号に変換
するシリアライザ・デシリアライザ（ＳＥＲＤＥＳ）４
３８を備えている。
らのトランスペアレント信号２の論理和を優先多重部４
３３に出力する論理和回路４３４と、各受信部４２１か
らの警報転送情報１の論理和を優先多重部４３３に出力
する論理輪回路４３５と、各受信部４２１からの警報転
送情報１の論理和を優先多重部４３３に出力する論理輪
回路４３５と、各受信部４２１からの警報転送情報２の
論理和を優先多重部４３３に出力する論理輪回路４３６
と、図５により説明した予め設定した優先度に従って、
配信するＡＴＭセルを優先度の高い順に並べ替えて多重
を行う優先多重部４３３と、優先多重部４３３から送ら
れて来るＡＴＭセルに、ＨＥＣ挿入、ＣＲＣ−１０挿
入、スクランブルなどの送信処理を行う送信パケット処
理部４３７、及びＢＷＢ配線９４に送る高速信号に変換
するシリアライザ・デシリアライザ（ＳＥＲＤＥＳ）４
３８を備えている。
【００６３】図１２は図１０における主信号処理用ＰＣ
Ｂ９５（低速インターフェース盤、スイッチ盤、高速イ
ンターフェース盤等）のいずれにも実装される監視制御
ＩＣの内部構成を示すブロック図である。本例では高速
インターフェース盤１０２内の監視制御ＩＣ１０７の構
成を示しているが、他のＰＣＢ内の監視制御ＩＣも同様
の構成を持つ。
Ｂ９５（低速インターフェース盤、スイッチ盤、高速イ
ンターフェース盤等）のいずれにも実装される監視制御
ＩＣの内部構成を示すブロック図である。本例では高速
インターフェース盤１０２内の監視制御ＩＣ１０７の構
成を示しているが、他のＰＣＢ内の監視制御ＩＣも同様
の構成を持つ。
【００６４】図１２において、高速監視制御ライン９４
からＳＥＲＤＥＳ ＩＣ１０８を介して低速に変換され
たＡＴＭセルは受信パケト処理部１２１にて、ＡＴＭプ
ロトコルによるＨＥＣ演算によるセル同期、セルヘッダ
誤り訂正とセル廃棄、デスクランブル、ＣＲＣ−１０チ
ェックとセル廃棄などの、図１１における受信パケット
処理部４２３と同様の受信処理を行う。
からＳＥＲＤＥＳ ＩＣ１０８を介して低速に変換され
たＡＴＭセルは受信パケト処理部１２１にて、ＡＴＭプ
ロトコルによるＨＥＣ演算によるセル同期、セルヘッダ
誤り訂正とセル廃棄、デスクランブル、ＣＲＣ−１０チ
ェックとセル廃棄などの、図１１における受信パケット
処理部４２３と同様の受信処理を行う。
【００６５】受信処理が終わったセルはパケット種別認
識部１２１にて図１１のパケット種別認識部４２４と同
じようにして、受信パケットを仕分けする。仕分けられ
たパケットのうち、トランスペアレント信号１及び２は
パケット分解部１２３に入力され、警報転送信号１及び
２はパケット分解部１２４に入力され、命令等の信号は
パケット分解部１２５に入力される。
識部１２１にて図１１のパケット種別認識部４２４と同
じようにして、受信パケットを仕分けする。仕分けられ
たパケットのうち、トランスペアレント信号１及び２は
パケット分解部１２３に入力され、警報転送信号１及び
２はパケット分解部１２４に入力され、命令等の信号は
パケット分解部１２５に入力される。
【００６６】パケット分解部１２３〜１２５では、ＡＴ
Ｍセルの情報フィールドに格納されているトランスペア
レント情報、警報転送情報、監視・制御情報等を抽出す
る。
Ｍセルの情報フィールドに格納されているトランスペア
レント情報、警報転送情報、監視・制御情報等を抽出す
る。
【００６７】抽出されたトランスペアレント情報はトラ
ンスペアレント送信部１２６により高速インターフェー
スＩＣ１０６に送信される。また、抽出された警報転送
情報は警報転送送信部１２７により高速インターフェー
スＩＣ１０６に送信される。１２９は、トランスペアレ
ント情報及び警報転送情報を図３の（ｅ）に示した主信
号回路のインターフェースフォーマットに変換して、監
視制御ＩＣから高速インターフェースＩＣ１０６に向け
て送信するインターフェースである。
ンスペアレント送信部１２６により高速インターフェー
スＩＣ１０６に送信される。また、抽出された警報転送
情報は警報転送送信部１２７により高速インターフェー
スＩＣ１０６に送信される。１２９は、トランスペアレ
ント情報及び警報転送情報を図３の（ｅ）に示した主信
号回路のインターフェースフォーマットに変換して、監
視制御ＩＣから高速インターフェースＩＣ１０６に向け
て送信するインターフェースである。
【００６８】高速インターフェースＩＣ１０７と光ファ
イバ１３０との間には光電変換気１３１が接続されてい
る。
イバ１３０との間には光電変換気１３１が接続されてい
る。
【００６９】一方、高速インターフェースＩＣ１０６か
らの警報転送情報は警報転送受信部１３２に受信され、
トランスペアレント情報はトランスペアレント受信部１
３３に受信される。１３１は高速インターフェースＩＣ
１０６からのトランスペアレント情報及び警報転送情報
を図３の(e)に示す主信号インターフェースフォーマッ
トからＡＴＭセルフォーマットに変換するインターフェ
ースである。
らの警報転送情報は警報転送受信部１３２に受信され、
トランスペアレント情報はトランスペアレント受信部１
３３に受信される。１３１は高速インターフェースＩＣ
１０６からのトランスペアレント情報及び警報転送情報
を図３の(e)に示す主信号インターフェースフォーマッ
トからＡＴＭセルフォーマットに変換するインターフェ
ースである。
【００７０】パケット組み立て部１３４では監視・制御
レジスタ１２８内の応答信号をＡＴＭセルの情報フィー
ルドに格納する。パケット組み立て部１３５では警報転
送受信部１３２内の警報転送情報をＡＴＭセルの情報フ
ィールドに格納する。パケット組み立て部１３６ではト
ランスペアレント受信部１３３内のトランスペアレント
情報をＡＴＭセルの情報フィールドに格納する。
レジスタ１２８内の応答信号をＡＴＭセルの情報フィー
ルドに格納する。パケット組み立て部１３５では警報転
送受信部１３２内の警報転送情報をＡＴＭセルの情報フ
ィールドに格納する。パケット組み立て部１３６ではト
ランスペアレント受信部１３３内のトランスペアレント
情報をＡＴＭセルの情報フィールドに格納する。
【００７１】優先多重処理部１３７は、図１１の優先多
重処理部４３３と同様の原理でＡＴＭセルを多重化す
る。
重処理部４３３と同様の原理でＡＴＭセルを多重化す
る。
【００７２】送信パケット処理部１３８は図１１の送信
パケット処理部４３７と同様にして、ＨＥＣ挿入、ＣＲ
Ｃ−１０挿入、スクランブルなどの送信処理を行う。
パケット処理部４３７と同様にして、ＨＥＣ挿入、ＣＲ
Ｃ−１０挿入、スクランブルなどの送信処理を行う。
【００７３】送信パケット処理部１３８から出力された
ＡＴＭセルはＳＥＲＤＥＳ ＩＣ１０８を介して高速の
監視制御ライン９４に送出される。
ＡＴＭセルはＳＥＲＤＥＳ ＩＣ１０８を介して高速の
監視制御ライン９４に送出される。
【００７４】高速インターフェースＩＣ１０６に替え
て、図１０に示したスイッチＩＣ１０９，低速インター
フェースＩＣ１１２又は１１５等、他の高速インターフ
ェースＩＣであっても、監視制御ＩＣの構成は上記のも
のと同様である。
て、図１０に示したスイッチＩＣ１０９，低速インター
フェースＩＣ１１２又は１１５等、他の高速インターフ
ェースＩＣであっても、監視制御ＩＣの構成は上記のも
のと同様である。
【００７５】（付記１） 装置全体の監視制御及び通信
制御を行う中央処理装置と、前記中央処理装置に接続さ
れた単一のパケット処理ＩＣと、前記パケット処理ＩＣ
を中心としてスター状に接続された複数のプリント回路
盤とを備え、前記複数のプリント回路盤と前記パケット
処理ＩＣとは、トランスペアレントな情報と警報転送情
報と前記中央処理装置からの情報とをパケット化して送
受信するのに十分な伝送容量を持つ高速監視制御ライン
で接続されており、前記プリント回路盤の間のトランス
ペアレント情報と警報転送情報との通信は前記高速監視
制御ライン及び前記パケット処理ＩＣを介して行われる
ようにし、この場合前記パケット処理ＩＣは起点のプリ
ント回路盤からのパケット情報から検出された宛て先に
対応する終点のプリント回路盤に該パケット情報を送信
するようにしたことを特徴とする伝送路終端装置。
制御を行う中央処理装置と、前記中央処理装置に接続さ
れた単一のパケット処理ＩＣと、前記パケット処理ＩＣ
を中心としてスター状に接続された複数のプリント回路
盤とを備え、前記複数のプリント回路盤と前記パケット
処理ＩＣとは、トランスペアレントな情報と警報転送情
報と前記中央処理装置からの情報とをパケット化して送
受信するのに十分な伝送容量を持つ高速監視制御ライン
で接続されており、前記プリント回路盤の間のトランス
ペアレント情報と警報転送情報との通信は前記高速監視
制御ライン及び前記パケット処理ＩＣを介して行われる
ようにし、この場合前記パケット処理ＩＣは起点のプリ
ント回路盤からのパケット情報から検出された宛て先に
対応する終点のプリント回路盤に該パケット情報を送信
するようにしたことを特徴とする伝送路終端装置。
【００７６】（付記２） 前記パケット処理ＩＣは起点
のプリント回路盤から送信された情報を時間的優先度が
付与されたパケットにして、終点のプリント回路盤に前
記時間的優先度に応じて回送するようにしたことを特徴
とする付記１記載の伝送路終端装置。
のプリント回路盤から送信された情報を時間的優先度が
付与されたパケットにして、終点のプリント回路盤に前
記時間的優先度に応じて回送するようにしたことを特徴
とする付記１記載の伝送路終端装置。
【００７７】（付記３） 前記プリント回路盤の各々は
終点プリント回路盤のアドレスをパケット情報中に挿入
する終点プリント回路盤情報挿入部を備え、前記パケッ
ト処理ＩＣは起点プリント回路盤から送信されたパケッ
トデータ中の終点プリント回路盤のアドレスを検出して
該アドレスを有する終点プリント回路盤に前記起点プリ
ント回路盤からのパケット情報を配信するようにしたこ
とを特徴とする付記１記載の伝送路終端装置。
終点プリント回路盤のアドレスをパケット情報中に挿入
する終点プリント回路盤情報挿入部を備え、前記パケッ
ト処理ＩＣは起点プリント回路盤から送信されたパケッ
トデータ中の終点プリント回路盤のアドレスを検出して
該アドレスを有する終点プリント回路盤に前記起点プリ
ント回路盤からのパケット情報を配信するようにしたこ
とを特徴とする付記１記載の伝送路終端装置。
【００７８】（付記４） 前記パケット処理ＩＣは起点
プリント回路盤と終点プリント回路盤とのリンクを確立
させるためのリンク情報設定部を備えており、前記情報
設定部は起点プリント回路盤から送信されたパケットデ
ータ中のリンク先を終点プリント回路盤として検出して
前記終点プリント回路盤に前記起点プリント回路盤から
のパケット情報を配信するようにしたことを特徴とする
付記１記載の伝送路終端装置。
プリント回路盤と終点プリント回路盤とのリンクを確立
させるためのリンク情報設定部を備えており、前記情報
設定部は起点プリント回路盤から送信されたパケットデ
ータ中のリンク先を終点プリント回路盤として検出して
前記終点プリント回路盤に前記起点プリント回路盤から
のパケット情報を配信するようにしたことを特徴とする
付記１記載の伝送路終端装置。
【００７９】（付記５） 前記プリント回路盤から送信
されるデータはパケット化されたセルの形態で送信され
ることを特徴とする付記１記載の伝送路終端装置。
されるデータはパケット化されたセルの形態で送信され
ることを特徴とする付記１記載の伝送路終端装置。
【００８０】（付記６） 前記パケット化されたセルは
ＡＴＭセルとＩＰセルを含む任意のパケットセルのいず
れか一つである、付記５記載の伝送路終端装置。
ＡＴＭセルとＩＰセルを含む任意のパケットセルのいず
れか一つである、付記５記載の伝送路終端装置。
【００８１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、トランスペアレント情報、警報転送情報の各
情報のすべてが、監視・制御用のラインと共用して伝送
されるので、それぞれの専用配線が不要になり、ＰＣＢ
間の配線量が大幅に縮小され、装置の簡素化とコスト減
に貢献できるという効果が得られる。
によれば、トランスペアレント情報、警報転送情報の各
情報のすべてが、監視・制御用のラインと共用して伝送
されるので、それぞれの専用配線が不要になり、ＰＣＢ
間の配線量が大幅に縮小され、装置の簡素化とコスト減
に貢献できるという効果が得られる。
【００８２】また、トランスペアレント情報、警報転送
情報の各情報及び監視制御の命令応答の各パケットに適
切な転送時間制限に応じた優先度のある配信が可能にな
るので、カスタマニーズに合わせた性能を柔軟に発揮す
ることが可能になるという効果も得られる。
情報の各情報及び監視制御の命令応答の各パケットに適
切な転送時間制限に応じた優先度のある配信が可能にな
るので、カスタマニーズに合わせた性能を柔軟に発揮す
ることが可能になるという効果も得られる。
【００８３】さらに、トランスペアレント情報、警報転
送情報の各情報は、全ＰＣＢとスター状に接続されてい
る一つのパケット処理ＩＣにすべて集められ、パケット
のオーバヘッドに宛て先を設定することにより、パケッ
ト内のどのＰＣＢにも配信可能となるので、各ＰＣＢを
ユニット内のどのスロットに挿入してもよいことにな
り、ＰＣＢの挿入作業が簡単になるという効果も得られ
る。
送情報の各情報は、全ＰＣＢとスター状に接続されてい
る一つのパケット処理ＩＣにすべて集められ、パケット
のオーバヘッドに宛て先を設定することにより、パケッ
ト内のどのＰＣＢにも配信可能となるので、各ＰＣＢを
ユニット内のどのスロットに挿入してもよいことにな
り、ＰＣＢの挿入作業が簡単になるという効果も得られ
る。
【００８４】以上の説明ではパケットの例としてＡＴＭ
セルを用いて説明したが、本発明はこれに限定されるも
のではなく、他の任意のパケット、例えば、ＩＰパケッ
トを用いるシステムにおいても同様の効果が得られる。
セルを用いて説明したが、本発明はこれに限定されるも
のではなく、他の任意のパケット、例えば、ＩＰパケッ
トを用いるシステムにおいても同様の効果が得られる。
【図１】本発明の一実施の形態による伝送路終端装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１における２つＰＣＢとその間のパケット処
理ＩＣ４２の詳細の一例を示すブロック図である。
理ＩＣ４２の詳細の一例を示すブロック図である。
【図３】（ａ）から（ｅ）は図２における起点ＰＣＢ１
１内の主信号処理回路２０１から出力される情報が終点
ＰＣＢ１２内の主信号処理回路２１６に入力されるまで
の情報の流れとデータフォーマットを示す図である。
１内の主信号処理回路２０１から出力される情報が終点
ＰＣＢ１２内の主信号処理回路２１６に入力されるまで
の情報の流れとデータフォーマットを示す図である。
【図４】本発明の第２の実施の形態による伝送路終端装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図５】図４の装置に示した伝送路終端装置における優
先度情報に従って優先配信される様子を示すタイムチャ
ートである。
先度情報に従って優先配信される様子を示すタイムチャ
ートである。
【図６】本発明の第３の実施の形態による伝送路終端装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図７】本発明の第４の実施の形態による伝送路終端装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図８】図７に示した伝送路終端装置において、スイッ
チ回路にリンク情報を設定する場合を示す図である。
チ回路にリンク情報を設定する場合を示す図である。
【図９】図７又は図８に示した伝送路終端装置が一つの
ユニットとして形成されている場合の、ユニットの外観
を示す図である。
ユニットとして形成されている場合の、ユニットの外観
を示す図である。
【図１０】図９に示したユニット内の構成を示すブロッ
ク図である。
ク図である。
【図１１】図１０に示したＣＰＵ盤ｅに実装されるパケ
ット処理ＩＣ４２の内部構成を示すブロック図である。
ット処理ＩＣ４２の内部構成を示すブロック図である。
【図１２】図１０における主信号処理用ＰＣＢ９５（低
速インターフェース盤、スイッチ盤、高速インターフェ
ース盤等）のいずれにも実装される監視制御ＩＣの内部
構成を示すブロック図である。
速インターフェース盤、スイッチ盤、高速インターフェ
ース盤等）のいずれにも実装される監視制御ＩＣの内部
構成を示すブロック図である。
【図１３】従来の伝送路終端装置における配線の一例を
示す図である。
示す図である。
【図１４】従来の伝送路終端装置における配線の他の一
例を示す図である。
例を示す図である。
【図１５】１つのユニット内に多数のＰＣＢが装荷され
ている場合の従来の伝送路終端装置における信号線の接
続の状態を説明する図である。
ている場合の従来の伝送路終端装置における信号線の接
続の状態を説明する図である。
【図１６】図１５に示したユニット内の全てのＰＣＢの
間で全てのトランスペアレント信号および警報転送信号
を送受信しようとする場合の、配線の状態を示す図であ
る。
間で全てのトランスペアレント信号および警報転送信号
を送受信しようとする場合の、配線の状態を示す図であ
る。
１…伝送路終端装置
２…監視制御部
３…伝送情報終端部
４…中央処理装置
１１〜１ｎ…プリント回路盤
２１…高速監視制御ライン
４２…パケット処理ＩＣ
６１…終点ＰＣＢ情報設定部
７１…リンク情報設定部
２０６…高速監視制御ライン
２０７…高速監視制御ライン
４１０…優先度情報設定部
４２５…優先度情報設定部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 奥 達也
神奈川県横浜市港北区新横浜２丁目３番９
号 富士通ディジタル・テクノロジ株式会
社内
(72)発明者 福永 健二
神奈川県横浜市港北区新横浜２丁目３番９
号 富士通ディジタル・テクノロジ株式会
社内
Ｆターム(参考） 5K030 HB29 KA01 LA03
Claims (5)
- 【請求項１】 装置全体の監視制御及び通信制御を行う
中央処理装置と、前記中央処理装置に接続された単一の
パケット処理ＩＣと、前記パケット処理ＩＣを中心とし
てスター状に接続された複数のプリント回路盤とを備
え、前記複数のプリント回路盤と前記パケット処理ＩＣ
とは、トランスペアレントな情報と警報転送情報と前記
中央処理装置からの情報とをパケット化して送受信する
のに十分な伝送容量を持つ高速監視制御ラインで接続さ
れており、前記プリント回路盤の間のトランスペアレン
ト情報と警報転送情報との通信は前記高速監視制御ライ
ン及び前記パケット処理ＩＣを介して行われるように
し、この場合前記パケット処理ＩＣは起点のプリント回
路盤からのパケット情報から検出された宛て先に対応す
る終点のプリント回路盤に該パケット情報を送信するよ
うにしたことを特徴とする伝送路終端装置。 - 【請求項２】 前記パケット処理ＩＣは起点のプリント
回路盤から送信された情報を時間的優先度が付与された
パケットにして、終点のプリント回路盤に前記時間的優
先度に応じて回送するようにしたことを特徴とする請求
項１記載の伝送路終端装置。 - 【請求項３】 前記プリント回路盤の各々は終点プリン
ト回路盤のアドレスをパケット情報中に挿入する終点プ
リント回路盤情報挿入部を備え、前記パケット処理ＩＣ
は起点プリント回路盤から送信されたパケットデータ中
の終点プリント回路盤のアドレスを検出して該アドレス
を有する終点プリント回路盤に前記起点プリント回路盤
からのパケット情報を配信するようにしたことを特徴と
する請求項１記載の伝送路終端装置。 - 【請求項４】 前記パケット処理ＩＣは起点プリント回
路盤と終点プリント回路盤とのリンクを確立させるため
のリンク情報設定部を備えており、前記情報設定部は起
点プリント回路盤から送信されたパケットデータ中のリ
ンク先を終点プリント回路盤として検出して前記終点プ
リント回路盤に前記起点プリント回路盤からのパケット
情報を配信するようにしたことを特徴とする請求項１記
載の伝送路終端装置。 - 【請求項５】 前記プリント回路盤から送信されるデー
タはパケット化されたセルの形態で送信されることを特
徴とする請求項１記載の伝送路終端装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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