JP2003124468A - Insulated gate type semiconductor element - Google Patents

Insulated gate type semiconductor element

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JP2003124468A JP2002245860A JP2002245860A JP2003124468A JP 2003124468 A JP2003124468 A JP 2003124468A JP 2002245860 A JP2002245860 A JP 2002245860A JP 2002245860 A JP2002245860 A JP 2002245860A JP 2003124468 A JP2003124468 A JP 2003124468A
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紀夫 安原
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Abstract

PROBLEM TO BE SOLVED: To provide an insulated gate type semiconductor element enabling improvement of the turn-off characteristics thereof without impairing turn-on characteristics. SOLUTION: This insulated gate type semiconductor element has a P type emitter layer 1, an N<-> type high-resistance base layer 3 formed above the P type emitter layer 1, a P type base layer 4 formed in contact with the base layer 3, a gate electrode 7 formed by burying in a trench groove formed at such a depth as bringing it into contact with the base layer 3 in the P type base layer 4, with a gate insulating film 6 interlaid, an N type source layer 5 formed on the surface of the P type base layer 4, in contact with the lateral side of the trench groove, and a second MOS transistor 10 provided for discharging holes outside the element, not through a channel induced by a first MOS transistor which is constituted by the N type source layer 5, the P type base layer 4, the N<-> type high-resistance base layer 3, the gate insulating film 6 and the gate electrode 7.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、絶縁ゲート構造を
有する大電力用の絶縁ゲート型半導体素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high power insulated gate semiconductor device having an insulated gate structure.

【０００２】[0002]

【従来の技術】ＧＴＯ等の各種サイリスタは、良く知ら
れているようにオン状態でＰＮＰＮサイリスタがラッチ
アップするために低いオン抵抗（したがって小さいオン
電圧）が実現できる反面、最大遮断電流密度は小さい。
特に、絶縁ゲート構造を利用してターンオフを行なう絶
縁ゲート付きサイリスタでは、通常のＧＴＯサイリスタ
に比べて電流遮断能力が低くなる。2. Description of the Related Art In various thyristors such as GTO, as is well known, the PNPN thyristor latches up in the ON state, so that a low ON resistance (and therefore a small ON voltage) can be realized, but the maximum breaking current density is small. .
In particular, a thyristor with an insulated gate that uses an insulated gate structure to turn off has a lower current interruption capability than a normal GTO thyristor.

【０００３】[０００３]これと逆にＩＧＢＴ等は、サイ
リスタ構造を内蔵するがこれがラッチアップしない条件
で使用するように設計されているため、最大遮断電流密
度は比較的大きいが、ラッチアップしないためにオン抵
抗が高い。On the contrary, IGBTs and the like have a built-in thyristor structure, but are designed to be used under conditions where they do not latch up, so the maximum breaking current density is relatively large, but they do not latch up. ON resistance is high.

【０００４】[0004]

【発明が解決しようとする課題】上述の如く、従来の電
力用半導体素子にあっては、低いオン抵抗を得るために
はＰＮＰＮサイリスタをラッチアップすることが必要で
あったが、ＰＮＰＮサイリスタがラッチアップすると電
流遮断能力が低くなるという問題があった。As described above, in the conventional power semiconductor device, it is necessary to latch up the PNPN thyristor in order to obtain a low on-resistance, but the PNPN thyristor latches. There was a problem that the current cut-off ability would be lowered if it was increased.

【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、（ターン）オン特性を
損なわずに、最大遮断電流密度を大きくできる絶縁ゲー
ト型半導体素子を提供することにある。The present invention has been made in view of the above circumstances, and an object thereof is to provide an insulated gate semiconductor element capable of increasing the maximum breaking current density without impairing (turn) -on characteristics. Especially.

【０００６】[0006]

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の絶縁ゲート型半導体素子（請求項１）
は、第２導電型ベース層に接して形成された第１導電型
ベース層と、この第１導電型ベース層内に前記第２導電
型ベース層に達する深さに形成された複数の溝のそれぞ
れにゲート絶縁膜を介して埋め込み形成された複数のゲ
ート電極と、前記複数の溝中の隣接する二つ溝で挟まら
れた前記第１導電型ベース層の表面に形成された第２導
電型ソース層および第１導電型半導体層と、前記第２導
電型ソース層および前記第１導電型半導体層にコンタク
トする第２の主電極とを具備してなり、前記ゲート絶縁
膜は前記ゲート電極上にも形成されており、且つ前記第
２導電型ソース層の高さが前記ゲート電極上の前記ゲー
ト絶縁膜のそれよりも高いことを特徴とする。In order to achieve the above object, an insulated gate semiconductor device according to the present invention (claim 1).
Is a first conductivity type base layer formed in contact with the second conductivity type base layer, and a plurality of grooves formed in the first conductivity type base layer to a depth reaching the second conductivity type base layer. A plurality of gate electrodes embedded in each other with a gate insulating film interposed therebetween, and a second conductivity type formed on the surface of the first conductivity type base layer sandwiched between two adjacent grooves of the plurality of grooves. A source layer and a first conductivity type semiconductor layer; and a second main electrode in contact with the second conductivity type source layer and the first conductivity type semiconductor layer, wherein the gate insulating film is on the gate electrode. And the height of the second-conductivity-type source layer is higher than that of the gate insulating film on the gate electrode.

【０００７】[0007]

【発明の実施の形態】以下、図面を参照しながら実施例
を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments will be described below with reference to the drawings.

【０００８】図１は、本発明の第１の実施例に係る絶縁
ゲート型半導体素子（特願平４−２３１５１３号に示し
たＩＥＧＴ：Injection Enhanced Gate Bipolar Transi
storの改良）の構成（１／２セル分）を示す模式図であ
る。FIG. 1 shows an insulated gate semiconductor device according to a first embodiment of the present invention (IEGT: Injection Enhanced Gate Bipolar Transi shown in Japanese Patent Application No. 4-231513).
It is a schematic diagram which shows the structure (for 1/2 cell) of (improvement of stor).

【０００９】図中、１はＰ型エミッタ層を示しており、
このＰ型エミッタ層１上には、Ｎ型バッファ層２を介し
て、Ｎ- 型高抵抗ベース層３が設けられている。このＮ
- 型高抵抗ベース層３上にはＰ型ベース層４が形成さ
れ、このＰ型ベース層４内には、Ｎ- 型高抵抗ベース層
３に達する深さの複数のトレンチ溝が設けられている。
これらトレンチ溝内には、ゲート絶縁膜６を介してゲー
ト電極７が埋込み形成されている。In the figure, 1 indicates a P-type emitter layer,
An N − type high resistance base layer 3 is provided on the P type emitter layer 1 via an N type buffer layer 2. This N
A P type base layer 4 is formed on the − type high resistance base layer 3, and a plurality of trench grooves having a depth reaching the N − type high resistance base layer 3 are provided in the P type base layer 4. There is.
A gate electrode 7 is embedded in the trench groove with a gate insulating film 6 interposed therebetween.

【００１０】Ｐ型ベース層４の表面には、上記トレンチ
溝の側壁に接するＮ型ソース層５が形成されている。こ
のＮ型ソース層５と、Ｎ- 型高抵抗ベース層３と、Ｐ型
ベース層４と、ゲート絶縁膜６と、ゲート電極７とで第
１のＮ型ＭＯＳトランジスタが構成されている。On the surface of the P-type base layer 4, an N-type source layer 5 is formed which is in contact with the side wall of the trench groove. The N-type source layer 5, the N − -type high resistance base layer 3, the P-type base layer 4, the gate insulating film 6 and the gate electrode 7 form a first N-type MOS transistor.

【００１１】Ｎ型ソース層５が形成されている領域のＰ
型高抵抗ベース層４は、Ｎ型ソース層５と伴にカソード
電極８にコンタクトしている。また、アノード電極９が
Ｐ型エミッタ層１に設けられている。P in the region where the N-type source layer 5 is formed
The high-resistance type base layer 4 is in contact with the cathode electrode 8 together with the N-type source layer 5. Further, the anode electrode 9 is provided on the P-type emitter layer 1.

【００１２】カソード電極８と、Ｎ型ソース層５が形成
されていない側のＮ- 型高抵抗ベース層３との間には、
第２のＰ型ＭＯＳトランジスタ１０が設けられている。Between the cathode electrode 8 and the N − type high resistance base layer 3 on the side where the N type source layer 5 is not formed,
A second P-type MOS transistor 10 is provided.

【００１３】このように構成された絶縁ゲート型半導体
素子の動作は以下の通りである。The operation of the insulated gate semiconductor device having the above structure is as follows.

【００１４】すなわち、ゲート電極７にカソード電極８
に対して正の電圧を与えると、Ｐ型ベース層４にＮ型チ
ャネルが形成され、Ｎ型ソース層５から電子がＮ- 型高
抵抗ベース層３に注入され、ターンオンする。このと
き、第２のＰ型ＭＯＳトランジスタ１０のゲートには正
または０Ｖの電圧を与えてオフ状態にし、素子内の正孔
が排出されないようにする。このようにすることによ
り、素子内に正孔が蓄積され、オン抵抗が低くなる。That is, the cathode electrode 8 is provided on the gate electrode 7.
When a positive voltage is applied to the P type base layer 4, an N type channel is formed, and electrons are injected from the N type source layer 5 into the N − type high resistance base layer 3 to turn on. At this time, a positive or 0V voltage is applied to the gate of the second P-type MOS transistor 10 to turn it off so that holes in the element are not discharged. By doing so, holes are accumulated in the element and the on-resistance is lowered.

【００１５】また、ターンオフするには、ゲート電極７
に負または０Ｖの電圧を与え、上記チャネルを消滅させ
ると同時に、Ｐ型ＭＯＳトランジスタ１０のゲートに負
電圧を与えてオン状態にする。この結果、Ｎ- 型高抵抗
ベース層３への電子の供給が途絶えるとともに、素子内
の正孔がＰ型ＭＯＳトランジスタ１０を介して素子外に
排出され、素子はターンオフする。To turn off, the gate electrode 7
A negative voltage or 0 V is applied to the channel to extinguish the channel, and at the same time, a negative voltage is applied to the gate of the P-type MOS transistor 10 to turn it on. As a result, the supply of electrons to the N − type high resistance base layer 3 is interrupted, and the holes in the element are discharged to the outside of the element via the P type MOS transistor 10, and the element is turned off.

【００１６】このとき、Ｎ- 型高抵抗ベース層３、Ｐ型
ベース層４、カソード電極８の経路での正孔の排出がＰ
型ＭＯＳトランジスタ１０に分割されるために減少し、
Ｐ型エミッタ層１、Ｎ- 型高抵抗ベース層３、Ｐ型ベー
ス層４およびＮ型ソース層５で構成されたサイリスタの
ラッチアップを防止できる。At this time, holes are discharged through the path of the N − type high resistance base layer 3, the P type base layer 4 and the cathode electrode 8 by P.
Type MOS transistor 10 is reduced because it is divided into
It is possible to prevent the thyristor composed of the P type emitter layer 1, the N − type high resistance base layer 3, the P type base layer 4 and the N type source layer 5 from latching up.

【００１７】更に、第１のＮ型ＭＯＳトランジスタと第
２のＰ型ＭＯＳトランジスタのゲートに与える電圧の大
きさおよびタイミングを変えることによって、例えば、
第２のＭＯＳトランジスタを第１のＭＯＳトランジスタ
より数μｓ〜数１０μｓから前にターンオフしておくこ
とで、オン状態のＮ- 型高抵抗ベース層３中のキャリ
ア、特にカソード側キャリアを少なくすることができ
る。また、オン状態のＮ-型高抵抗ベース層３内のキャ
リアの濃度プロファイルを最適化することにより、より
いっそうターンオフ損失を小さくでき、また、最大可制
御電流を大きくすることができる。Further, by changing the magnitude and timing of the voltage applied to the gates of the first N-type MOS transistor and the second P-type MOS transistor, for example,
By turning off the second MOS transistor from several μs to several tens of μs before the first MOS transistor, it is possible to reduce the carriers in the N − -type high resistance base layer 3 in the ON state, particularly the carriers on the cathode side. You can Further, by optimizing the carrier concentration profile in the N − type high resistance base layer 3 in the ON state, the turn-off loss can be further reduced and the maximum controllable current can be increased.

【００１８】また、広義のエミッタ層の注入効率（広義
のエミッタ層とは、Ｎ型ソース層５、Ｐ型ベース層４、
Ｎ- 型高抵抗ベース層３、ゲート絶縁膜６およびゲート
電極７で構成されたＭＯＳ構造部分である）と、トレン
チ溝の深さＤと、エミッタ幅Ｗとを以下のように最適設
計することによって、サイリスタ並みの低いオン抵抗が
得られる。The injection efficiency of the emitter layer in a broad sense (the emitter layer in a broad sense means an N-type source layer 5, a P-type base layer 4,
The N - type high resistance base layer 3, the gate insulating film 6 and the gate electrode 7 are the MOS structure portion), the trench groove depth D, and the emitter width W are optimally designed as follows. As a result, low on-resistance comparable to that of thyristors can be obtained.

【００１９】広義のエミッタ層の不純物濃度が比較的低
い場合、例えば、広義のエミッタ層の中でｎ〜ｐの伝導
変調を生じる部分がある場合など、正孔の拡散電流Ｉp
、特に縦方向（素子のアノード−カソード方向に平行
に流れる拡散電流）と電子電流Ｉn （＝Ｉ−Ｉp ，Ｉ：
全電流）の比を大きくするような構造を広義のエミッタ
層中に設けることで、広義のエミッタ層の注入効率を増
加し、素子のオン抵抗を減少させることができる。When the impurity concentration of the emitter layer in the broad sense is relatively low, for example, when there is a portion in the broad sense of the emitter layer where conduction modulation of n to p occurs, the hole diffusion current Ip is obtained.
, Especially in the vertical direction (diffusion current flowing parallel to the anode-cathode direction of the device) and electron current In (= I-Ip, I:
By providing a structure that increases the ratio of (total current) in the emitter layer in a broad sense, the injection efficiency of the emitter layer in a broad sense can be increased and the on-resistance of the device can be reduced.

【００２０】広義のエミッタ領域に流れる正孔電流Ｊp
（Ａ／ｃｍ2 ）、広義のエミッタ層側のＮ- 型高抵抗ベ
ース層３のキャリア濃度ｎとし、広義のエミッタ層に流
れる正孔電流Ｊp が縦方向のキャリアの拡散電流のみと
すると、Ｊp ＝２・μp ・ｋ・Ｔ・Ｗ・ｎ／（Ｃ・Ｄ）
と表すことができる。ここで、μp はホール移動度、ｋ
はボルツマン定数、Ｔは温度、Ｃは１／２サイズであ
る。Hole current J p flowing in the emitter region in a broad sense
(A / cm 2 ), assuming that the carrier concentration n of the N − type high resistance base layer 3 on the side of the emitter layer in the broad sense is n and the hole current J p flowing in the emitter layer in the broad sense is only the diffusion current of carriers in the vertical direction, J p = 2 · μ p · k · T · W · n / (C · D)
It can be expressed as. Where μ p is the Hall mobility, k
Is Boltzmann's constant, T is temperature, and C is 1/2 size.

【００２１】カソード側領域の正孔の注入効率γp は、
γp ＝Ｊp ／Ｊ＝Ｊp ／（Ｊn ＋Ｊ p ）＝２・μp ・ｋ
・Ｔ・Ｗ・ｎ／（Ｃ・Ｄ・Ｊ）となる。Hole injection efficiency γ in the cathode side regionpIs
γp= Jp/ J = Jp/ (Jn+ J p) = 2μp・ K
・ T ・ W ・ n / (C ・ D ・ J).

【００２２】ここで、Ｙ＝Ｗ／（Ｃ・Ｄ）とすると、γ
p ＝２（μp ・ｋ・Ｔ・ｎ／Ｊ）・Ｙとなる。Here, if Y = W / (C · D), γ
a p = 2 (μ p · k · T · n / J) · Y.

【００２３】μp ＝５００，ｋ・Ｔ＝４．１４×１０
-21 ，Ｊ＝１００Ａ／ｃｍ2 とすると、γp の値は、γ
p ＝２×（５００×４．１４×１０-21 ／１００）×１
×１０ 16×Ｙ＝４．１４×１０-4・Ｙとなる。Μp= 500, k · T = 4.14 × 10
-twenty one , J = 100A / cm2Then, γpThe value of is γ
p= 2 × (500 × 4.14 × 10-twenty one/ 100) x 1
× 10 16× Y = 4.14 × 10-Four・ It becomes Y.

【００２４】注入効率が十分低いときは、γp ＝Ｊp ／
（Ｊn ＋Ｊp ）＝μp ／（μn ＋μp ）〜０．３とな
る。When the injection efficiency is sufficiently low, γ p = J p /
(J n + J p ) = μ p / (μ n + μ p ) ˜0.3.

【００２５】ここで、μn は電子移動度、〜は近似記号
である。Here, μ n is the electron mobility, and ˜ is an approximate symbol.

【００２６】すなわち、カソード側の注入効率が大きい
ときは、γp ＜０．３ということであり、この条件を満
たすＹは、４．１４×１０-4・Ｙ＜０．３Ｙ＜０．３／
４．１４×１０-4Ｙ＜７．２５×１０2 （ｃｍ-1）とな
る。That is, when the injection efficiency on the cathode side is high, γ p <0.3, and Y satisfying this condition is 4.14 × 10 −4 Y <0.3 Y <0.3. /
4.14 × 10 −4 Y <7.25 × 10 2 (cm −1 ).

【００２７】また、比較的オン電圧が高い場合で、ｎ＝
７×１０15のときは、Ｙ＝１．０×１０3 （ｃｍ-1）と
なる。When the ON voltage is relatively high, n =
When 7 × 10 15 , Y = 1.0 × 10 3 (cm −1 ).

【００２８】すなわち、パラメータＹを上記の範囲に設
計することによって、カソード電極８にコンタクトして
いる不純物拡散層の注入効率が低くても、カソード側領
域の注入効率を増加できる。したがって、Ｎ- 型高抵抗
ベース層３のオン状態におけるキャリアの蓄積を増加さ
せることができ、素子のオン抵抗を小さくすることがで
きる。つまり、本発明による素子は、アノード側から注
入された正孔がカソード側のＮ型エミッタ層以外の構造
（ここではトレンチ溝構造）によってカソード電極への
排出が妨げられ、これにより、カソード電極からの電子
の注入量が増加して、Ｎ- 型高抵抗ベース層３のカソー
ド側で高注入状態になる結果、素子のオン抵抗が小さく
なる。That is, by designing the parameter Y in the above range, the implantation efficiency of the cathode side region can be increased even if the implantation efficiency of the impurity diffusion layer in contact with the cathode electrode 8 is low. Therefore, the accumulation of carriers in the ON state of the N − type high resistance base layer 3 can be increased, and the ON resistance of the element can be reduced. That is, in the device according to the present invention, the holes injected from the anode side are prevented from being discharged to the cathode electrode by the structure (here, the trench groove structure) other than the N-type emitter layer on the cathode side. As a result, the amount of injected electrons increases and the cathode side of the N − type high resistance base layer 3 becomes a high injection state, resulting in a smaller on-resistance of the device.

【００２９】図１には、オン状態でのキャリア濃度分布
が示されており、本発明の場合、ＩＧＢＴ構造の場合と
比べて、Ｎ- 型ベース層のカソード側にキャリア濃度分
布のピークを持つことが分かる。FIG. 1 shows the carrier concentration distribution in the ON state. In the present invention, the carrier concentration distribution has a peak on the cathode side of the N − type base layer as compared with the case of the IGBT structure. I understand.

【００３０】図２は、本発明の第２の実施例に係る絶縁
ゲート型半導体素子の構成を示す模式図である。FIG. 2 is a schematic diagram showing the structure of an insulated gate semiconductor device according to the second embodiment of the present invention.

【００３１】本実施例の絶縁ゲート型半導体素子が先の
実施例のそれと異なる点は、第１のＭＯＳトランジスタ
と第２のＭＯＳトランジスタのゲート端子が共通になっ
ていることにある。この場合、第１のＭＯＳトランジス
タと第２のＭＯＳトランジスタとを独立に制御できない
ので、Ｎ- 型高抵抗ベース層３内のキャリアの濃度プロ
ファイルの最適化によるターンオフ損失の改善は期待で
きないが、その他の効果は同じである。The insulated gate semiconductor device of this embodiment is different from that of the previous embodiment in that the gate terminals of the first MOS transistor and the second MOS transistor are common. In this case, since the first MOS transistor and the second MOS transistor cannot be controlled independently, the turn-off loss cannot be expected to be improved by optimizing the carrier concentration profile in the N − type high resistance base layer 3, but other Have the same effect.

【００３２】図３は、本発明の第２の実施例の変形例に
係る絶縁ゲート型半導体素子の具体的な構成を示す図
で、図３（ａ）は平面図、図３（ｂ）は断面図である。3A and 3B are views showing a concrete structure of an insulated gate semiconductor device according to a modification of the second embodiment of the present invention. FIG. 3A is a plan view and FIG. FIG.

【００３３】本実施例では、第２のＭＯＳトランジスタ
を、Ｐ型ベース層４上に設けられ、層間絶縁膜１４によ
りカソード電極８と絶縁されたＰ+ 型ドレイン１１と、
Ｎ-型ウェル層１２と、Ｐ+ 型ソース層１３とで構成し
ている。In this embodiment, the second MOS transistor is provided on the P-type base layer 4, and the P + -type drain 11 is insulated from the cathode electrode 8 by the interlayer insulating film 14, and
It is composed of an N − type well layer 12 and a P + type source layer 13.

【００３４】ここでは、カソード電極８にコンタクトす
る２つのＮ型ソース層５間に３つの第２のＰ型ＭＯＳト
ランジスタが形成されている。このようにカソード電極
８と絶縁されたＰ+ 型ドレイン１１からなる第２のＰ型
ＭＯＳトランジスタを複数個形成することにより、幅の
広いトレンチ溝（２Ｃ−２Ｗ）を形成するという技術的
な困難を回避し、幅の広いトレンチ溝と同等の効果を上
げることが可能である。カソード電極８のＰ+ 型ソース
層１３への“間引かれた”コンタクトは、正孔のバイパ
ス電流の減少、つまり、減少されたオン抵抗の実現に貢
献している。Here, three second P-type MOS transistors are formed between the two N-type source layers 5 contacting the cathode electrode 8. As described above, by forming a plurality of second P-type MOS transistors composed of the P + -type drain 11 insulated from the cathode electrode 8, it is technically difficult to form a wide trench groove (2C-2W). It is possible to avoid the above, and to obtain an effect equivalent to that of a wide trench groove. The “thinned” contact of the cathode electrode 8 to the P + type source layer 13 contributes to the reduction of the hole bypass current, that is, the realization of the reduced on-resistance.

【００３５】図４は、本発明の第２の実施例の他の変形
例に係る絶縁ゲート型半導体素子の具体的な構成を示す
断面斜視図である。第２のＭＯＳトランジスタは先の実
施例のそれと同様な構成になっており、トレンチ溝には
２重構造のゲート部が形成されている。FIG. 4 is a sectional perspective view showing a specific structure of an insulated gate semiconductor device according to another modification of the second embodiment of the present invention. The second MOS transistor has the same structure as that of the previous embodiment, and a gate portion having a double structure is formed in the trench groove.

【００３６】図５は、本発明の第３の実施例に係る絶縁
ゲート型半導体素子の具体的な構成を示す平面図、図６
はその断面図である。FIG. 5 is a plan view showing a specific structure of the insulated gate semiconductor device according to the third embodiment of the present invention, and FIG.
Is a sectional view thereof.

【００３７】本実施例は横型絶縁ゲート型半導体素子の
例で、シリコン基板２１上にＳｉＯ 2 膜２２を介して、
先の実施例と同様な絶縁ゲート型半導体素子本体が形成
されている。In this embodiment, a horizontal insulated gate semiconductor device is used.
As an example, SiO on the silicon substrate 21 2Through the membrane 22,
Insulated gate type semiconductor device body similar to the previous embodiment is formed.
Has been done.

【００３８】図７は、第４の実施例に係る横型絶縁ゲー
ト型半導体素子の平面図である。FIG. 7 is a plan view of a lateral insulated gate semiconductor device according to the fourth embodiment.

【００３９】これはＳＯＩ基板上に形成した横型絶縁ゲ
ート型半導体素子において、埋込み酸化膜に到達するト
レンチ溝３０によりＰ型ベース層４を短冊状に分割した
構造になっている。This has a structure in which the P-type base layer 4 is divided into strips by the trench groove 30 reaching the buried oxide film in the lateral insulated gate semiconductor element formed on the SOI substrate.

【００４０】トレンチ溝３０の形状は、長方体状ではな
く、長方体の側面を覆うような形状のものである。この
ようなトレンチ溝３０を用いることにより、ソース電極
３２に流れ込む正孔電流が減少する。一方、電子電流
は、表面のポリシリコンゲート電極３１によるチャネル
およびトレンチ溝３０の側面に形成されるチャネル中に
流れ、電子電流の減少は小さくなる。The shape of the trench groove 30 is not a rectangular parallelepiped shape, but a shape covering the side surface of the rectangular parallelepiped. By using such a trench groove 30, the hole current flowing into the source electrode 32 is reduced. On the other hand, the electron current flows into the channel formed by the polysilicon gate electrode 31 on the surface and the channel formed on the side surface of the trench groove 30, and the decrease in the electron current is small.

【００４１】したがって、全電流に占める電子電流の割
合が増加し、ソース側のキャリアの蓄積が増加するの
で、オン電圧が低くなる。Therefore, the ratio of the electron current to the total current increases, and the accumulation of carriers on the source side increases, so that the on-voltage decreases.

【００４２】なお、図中、２０１，２０２は酸化膜を示
している。In the figure, 201 and 202 represent oxide films.

【００４３】図８は、第５の実施例に係る横型絶縁ゲー
ト型半導体素子の構成を示す図で、図８（ａ）は平面
図、図８（ｂ）はその断面図である。なお、図中、ゲー
ト電極３１とソース電極３２とを絶縁するための絶縁膜
は省略してある。FIG. 8 is a diagram showing the structure of a lateral insulated gate type semiconductor device according to the fifth embodiment. FIG. 8 (a) is a plan view and FIG. 8 (b) is its sectional view. In the figure, an insulating film for insulating the gate electrode 31 and the source electrode 32 is omitted.

【００４４】本実施例の横型絶縁ゲート型半導体素子が
第４の実施例のそれと異なる点は、ソース電極３２の一
部がＰ型ベース層４内に埋め込まれていることにある。
この結果、正孔がソース電極３２に至までの抵抗が減少
し、ラッチアップ電流が大きくなる。The horizontal insulated gate semiconductor device of this embodiment is different from that of the fourth embodiment in that part of the source electrode 32 is embedded in the P-type base layer 4.
As a result, the resistance of the holes to reach the source electrode 32 decreases, and the latch-up current increases.

【００４５】図９は、第６の実施例に係る横型絶縁ゲー
ト型半導体素子の構成を示す図で、図９（ａ）は平面
図、図９（ｂ）はその断面図である。なお、図中、ゲー
ト電極３１とソース電極３２とを絶縁するための絶縁膜
は省略してある。9A and 9B are views showing the structure of a lateral insulated gate semiconductor device according to the sixth embodiment. FIG. 9A is a plan view and FIG. 9B is a sectional view thereof. In the figure, an insulating film for insulating the gate electrode 31 and the source electrode 32 is omitted.

【００４６】本実施例の横型絶縁ゲート型半導体素子が
第４の実施例のそれと異なる点は、Ｐ型ベース層４の表
面にＰ+ 型拡散層３３が形成され、且つソース電極３２
がＰ + 型拡散層３３上まで延在していることにある。こ
のような構成であれば、正孔がＮ型ソース層５の下部を
通らずに直接ソース電極３２に至り、Ｎ型ソース層５か
らＮ- 型高抵抗ベース層３への電子注入を防止できる結
果、Ｎ型ソース層５、Ｐ型ベース層４およびＮ- 型高抵
抗ベース層３で構成されたトランジスタのラッチアップ
を抑制できる。The horizontal insulated gate semiconductor device of this embodiment is
The difference from the fourth embodiment is that the surface of the P-type base layer 4 is different.
P on the surface+The type diffusion layer 33 is formed, and the source electrode 32 is formed.
Is P +It extends to above the mold diffusion layer 33. This
With such a structure, the holes are formed in the lower portion of the N-type source layer 5.
It reaches the source electrode 32 directly without passing through, and the N-type source layer 5
Et N-A type which can prevent electron injection into the high resistance base layer 3
As a result, N-type source layer 5, P-type base layer 4 and N-Type
Latch-up of transistor composed of anti-base layer 3
Can be suppressed.

【００４７】図１０は、第７の実施例に係る横型絶縁ゲ
ート型半導体素子の構成を示す図で、図１０（ａ）は平
面図、図１０（ｂ）はその断面図である。FIG. 10 is a diagram showing the structure of a lateral insulated gate semiconductor device according to the seventh embodiment. FIG. 10 (a) is a plan view and FIG. 10 (b) is its sectional view.

【００４８】これは第６の実施例の手法を横型絶縁ゲー
ト型半導体素子に適用した例である。ＳＯＩ構造を構成
する酸化膜２２に達する複数のトレンチゲート電極７を
平行に設け、Ｐ型ベース層４およびＮ型ソース層５を短
冊状に分けている。そのうちのいくつかにソース電極３
２に設けるとともに、ソース電極３２とコンタクトする
Ｐ型ベース層４の表面にＰ+ 型拡散層３３が形成されて
いる。This is an example in which the method of the sixth embodiment is applied to a lateral insulated gate semiconductor device. A plurality of trench gate electrodes 7 reaching the oxide film 22 forming the SOI structure are provided in parallel, and the P-type base layer 4 and the N-type source layer 5 are divided into strips. Source electrode 3 on some of them
2, and a P + -type diffusion layer 33 is formed on the surface of the P-type base layer 4 that contacts the source electrode 32.

【００４９】図１１は、本発明の第８の実施例に係る絶
縁ゲート型半導体素子の平面図、図１２、図１３、図１
４、図１５、図１６は、それぞれ、図１１の絶縁ゲート
型半導体素子のＡ−Ａ´断面図、Ｂ−Ｂ´断面図、Ｃ−
Ｃ´断面図、Ｄ−Ｄ´断面図、Ｅ−Ｅ´断面図である。FIG. 11 is a plan view of an insulated gate semiconductor device according to the eighth embodiment of the present invention, FIG. 12, FIG. 13, and FIG.
4, FIG. 15, and FIG. 16 are cross-sectional views taken along line AA ′, BB ′, and C− of the insulated gate semiconductor device of FIG. 11, respectively.
It is C'cross section, DD 'cross section, and EE' cross section.

【００５０】図中、４１はＰ型エミッタ層を示してお
り、このＰ型エミッタ層４１上には、Ｎ型バッファ層４
２を介して、Ｎ- 型ベース層４３が設けられており、こ
のＮ-型ベース層４３の表面には、Ｐ型ベース層４４が
形成されている。このＰ型ベース層４４内には、Ｎ- 型
ベース層４３に達する深さの複数のトレンチ溝が形成さ
れ、これらトレンチ溝には第１のゲート絶縁膜４６を介
してゲート電極４７が埋込み形成されている。In the figure, 41 indicates a P-type emitter layer, and on this P-type emitter layer 41, the N-type buffer layer 4 is formed.
The N − -type base layer 43 is provided via the layer 2, and the P − -type base layer 44 is formed on the surface of the N − -type base layer 43. A plurality of trench grooves having a depth reaching the N − type base layer 43 are formed in the P type base layer 44, and a gate electrode 47 is buried in the trench grooves via a first gate insulating film 46. Has been done.

【００５１】Ｐ型ベース層４４の表面には、トレンチ溝
の側壁に接するようにＮ+ 型ソース層４５が選択的に形
成され、このＮ+ 型ソース層４５、Ｐ型ベース層４４、
Ｎ-型ベース層４３、第１のゲート絶縁膜４６およびゲ
ート電極４７により、第１のＭＯＳトランジスタが構成
されている。An N + type source layer 45 is selectively formed on the surface of the P type base layer 44 so as to be in contact with the side wall of the trench groove. The N + type source layer 45, the P type base layer 44,
The N − type base layer 43, the first gate insulating film 46 and the gate electrode 47 form a first MOS transistor.

【００５２】ゲート電極４７上には、第２のゲート絶縁
膜５１を介して、Ｐ型ポリシリコン層４８が設けられて
おり、このＰ型ポリシリコン層４８は、第１のコンタク
トホール５２を介して、Ｐ型ベース層４４に選択的にコ
ンタクトしている。A P-type polysilicon layer 48 is provided on the gate electrode 47 via a second gate insulating film 51, and the P-type polysilicon layer 48 is provided via a first contact hole 52. And selectively contacts the P-type base layer 44.

【００５３】Ｐ型ポリシリコン層４８にはその表面から
第２のゲート絶縁膜５１に達するＮ型ポリシリコン層４
０が選択的に形成されている。このＮ型ポリシリコン層
４０により、Ｐ型ポリシリコン層４８は、第２のコンタ
クトホール５３を介してカソード電極４９にコンタクト
するＰ型ポリシリコン層４８ａと、カソード電極４９に
コンタクトせず、Ｐ型ベース層４４とコンタクトするも
のとに区分される。そして、これらＰ型ポリシリコン
膜、Ｎ型ポリシリコン層４０、ゲート電極４７、第２の
ゲート絶縁膜５１により、ターンオフの際に正孔を素子
外に排出するための第２のＭＯＳＦＥＴが構成されてい
る。In the P-type polysilicon layer 48, the N-type polysilicon layer 4 reaching the second gate insulating film 51 from the surface thereof is formed.
0 is selectively formed. Due to the N-type polysilicon layer 40, the P-type polysilicon layer 48 does not contact the P-type polysilicon layer 48a that contacts the cathode electrode 49 through the second contact hole 53 and the P-type polysilicon layer 48a that does not contact the cathode electrode 49. It is divided into those that make contact with the base layer 44. Then, the P-type polysilicon film, the N-type polysilicon layer 40, the gate electrode 47, and the second gate insulating film 51 constitute a second MOSFET for discharging holes outside the device at the time of turn-off. ing.

【００５４】カソード電極４９はＰ型ポリシリコン層４
８ａの他にＮ+ 型ソース層４５にもコンタクトしてい
る。Ｐ型エミッタ層４１にはアノード電極５０が設けら
れている。また、図中、５６はＰ型ポリシリコン層４８
とＰ型ベース層４４とのコンタクト部を示し、その材料
としては例えばＡｌ、Ｗ、Ｔｉ等の金属を用いることが
低抵抗化のためには望ましい。The cathode electrode 49 is a P-type polysilicon layer 4
In addition to 8a, it is also in contact with the N + type source layer 45. An anode electrode 50 is provided on the P-type emitter layer 41. Further, in the figure, 56 is a P-type polysilicon layer 48.
It is preferable to use a metal such as Al, W, or Ti as a material of the contact portion for the purpose of lowering the resistance.

【００５５】本実施例の絶縁ゲート型半導体素子によれ
ば、第１のＭＯＳトランジスタと第２のＭＯＳトランジ
スタとの間でゲート電極４７が共通になっているので、
構成の簡略化が図れる。According to the insulated gate semiconductor device of the present embodiment, the gate electrode 47 is common between the first MOS transistor and the second MOS transistor,
The configuration can be simplified.

【００５６】図１７は、本発明の第９の実施例に係る絶
縁ゲート型半導体素子の平面図、図１８、図１９、図２
０、それぞれ、図１７の絶縁ゲート型半導体素子のＡ−
Ａ´断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図である。FIG. 17 is a plan view of an insulated gate semiconductor device according to the ninth embodiment of the present invention, FIG. 18, FIG. 19 and FIG.
0, A- of the insulated gate semiconductor device of FIG.
It is an A'sectional view, a BB 'sectional view, and a CC' sectional view.

【００５７】本実施例が第８の実施例のそれと異なる点
は、ゲート電極４７の側部に第２のＭＯＳトランジスタ
を形成したことにある。The difference of this embodiment from that of the eighth embodiment is that a second MOS transistor is formed on the side portion of the gate electrode 47.

【００５８】すなわち、Ｐ型ベース層４４上にＮ+ 型拡
散層５５、Ｐ+ 型拡散層５４を設け、これらとゲート絶
縁膜４６、ゲート電極４７とにより、第２のＭＯＳトラ
ンジスタを構成している。第２のＭＯＳトランジスタ
は、トレンチ溝間に複数個形成されることになる。各第
２のＭＯＳトランジスタのゲート電極は共通接続されて
いる。That is, the N + type diffusion layer 55 and the P + type diffusion layer 54 are provided on the P type base layer 44, and the gate insulating film 46 and the gate electrode 47 form a second MOS transistor. There is. A plurality of second MOS transistors will be formed between the trench grooves. The gate electrodes of the second MOS transistors are commonly connected.

【００５９】第２のＭＯＳトランジスタはターンオン時
にはオフ状態で、Ｐ型ベース層４４とカソード電極４９
とは電気的に接続しないので、幅の広いトレンチ溝と同
等の効果が得られる。The second MOS transistor is in the off state when turned on, and the P-type base layer 44 and the cathode electrode 49 are included.
Since they are not electrically connected to each other, an effect equivalent to that of a wide trench groove can be obtained.

【００６０】第８、第９の実施例において、ポリシリコ
ン膜の代わりに、単結晶シリコン膜を用いても良いし、
シリコン以外の半導体を用いても良い。In the eighth and ninth embodiments, a single crystal silicon film may be used instead of the polysilicon film,
A semiconductor other than silicon may be used.

【００６１】図２１は、本発明の第１０の実施例に係る
絶縁ゲート型半導体素子を示す図で、図２１（ａ）は平
面図、図２１（ｂ）、図２１（ｃ）はそれぞれ図２１
（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、Ｂ
−Ｂ´断面図である。FIG. 21 is a diagram showing an insulated gate semiconductor device according to the tenth embodiment of the present invention. FIG. 21 (a) is a plan view, FIG. 21 (b) and FIG. 21 (c) are views, respectively. 21
AA 'sectional drawing of the insulated gate semiconductor element of (a), B
It is a -B 'sectional view.

【００６２】これはＳＯＩ基板を用いた例であり、図
中、６９はシリコン基板を示し、このシリコン基板６９
上には、絶縁膜７０を介して、以下のような絶縁ゲート
型半導体素子が形成されている。This is an example using an SOI substrate. In the figure, 69 indicates a silicon substrate.
The following insulated gate type semiconductor element is formed on the insulating film 70.

【００６３】Ｎ- 型ベース層６２にはその表面から絶縁
膜７０に達するＰ+ 型エミッタ層６１およびＰ型ベース
層６３とが選択的に形成されている。このＰ型ベース層
６３内には絶縁膜７０に達する深さの溝が形成され、こ
の溝には第１のゲート絶縁膜６０を介して第１のゲート
電極６７が埋込み形成されている。On the N − type base layer 62, a P + type emitter layer 61 and a P type base layer 63 reaching the insulating film 70 from the surface thereof are selectively formed. A groove having a depth reaching the insulating film 70 is formed in the P-type base layer 63, and a first gate electrode 67 is buried and formed in the groove via the first gate insulating film 60.

【００６４】Ｐ型ベース層６３の表面には溝の側面に接
するようにＮ型ソース層６４が選択的に形成されてい
る。このＮ型ソース層６４は、Ｐ型ベース層６３、Ｎ-
型ベース層６２、第１のゲート絶縁膜６０および第１の
ゲート電極６７とともに、第１のＭＯＳトランジスタを
構成している。An N-type source layer 64 is selectively formed on the surface of the P-type base layer 63 so as to contact the side surface of the groove. The N-type source layer 64 is a P-type base layer 63, N −.
The mold base layer 62, the first gate insulating film 60, and the first gate electrode 67 form a first MOS transistor.

【００６５】Ｐ型ベース層６３の表面からＮ型ソース層
６４の表面にかけてはＰ+ 型ドレイン層６５が選択的に
形成され、このＰ+ 型ドレイン層６５、Ｎ型ソース層６
４およびＰ型ベース層６３にはカソード電極７２が設け
られ、また、Ｐ+ 型エミッタ層６１にはアノード電極７
１が設けられている。A P + type drain layer 65 is selectively formed from the surface of the P type base layer 63 to the surface of the N type source layer 64, and the P + type drain layer 65 and the N type source layer 6 are formed.
4 and the P-type base layer 63 are provided with a cathode electrode 72, and the P + -type emitter layer 61 is provided with an anode electrode 7.
1 is provided.

【００６６】Ｐ型ベース層６３およびＮ- 型ベース層６
２上には、第２のゲート絶縁膜６６を介して、第２のゲ
ート電極６８が配設されている。この第２のゲート電極
６８は、アノード電極７１、カソード電極７２および第
１のゲート電極６７と電気的に分離され、また、Ｐ型ベ
ース層６３、Ｎ- 型ベース層６２および第２のゲート絶
縁膜６６とともに、正孔を素子外に排出するためのＭＯ
Ｓゲートを構成している。P-type base layer 63 and N -- type base layer 6
A second gate electrode 68 is disposed on the second gate electrode 2 via a second gate insulating film 66. The second gate electrode 68 is electrically separated from the anode electrode 71, the cathode electrode 72 and the first gate electrode 67, and also has the P-type base layer 63, the N − -type base layer 62 and the second gate insulating layer. MO for discharging holes together with the film 66 to the outside of the device
It constitutes an S gate.

【００６７】本実施例によれば、ターンオフの際に、第
２のゲート電極６８の下部のＮ- 型ベース層６２の表面
にＰチャネルを形成でき、このＰチャネル、Ｐ型ベース
層６３、Ｐ+ 型ドレイン層６５、カソード電極７２とい
う経路で、つまり、Ｎ型ソース層６４を介さずに、素子
外に正孔を排出できるので、Ｎ型ソース層６４からなる
寄生素子のラッチアップを防止でき、耐圧の向上を図れ
るようになる。According to this embodiment, at the time of turn-off, a P channel can be formed on the surface of the N − type base layer 62 below the second gate electrode 68, and the P channel, the P type base layer 63, and the P type base layer 63 can be formed. Since holes can be discharged to the outside of the element through the path of the + type drain layer 65 and the cathode electrode 72, that is, without passing through the N type source layer 64, latch up of the parasitic element formed of the N type source layer 64 can be prevented. Therefore, the breakdown voltage can be improved.

【００６８】図２２は、本発明の第１１の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２２（ａ）
は平面図、図２２（ｂ）、図２２（ｃ）はそれぞれ図２
２（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 22 is a view showing an insulated gate semiconductor device according to the eleventh embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 22 (b) and FIG. 22 (c) are respectively FIG.
2A is a cross-sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【００６９】本実施例の絶縁ゲート型半導体素子は先の
実施例の変形例であり、Ｎ型ソース層６４の領域が広く
なっていることが異なっている。The insulated gate semiconductor device of this embodiment is a modification of the previous embodiment, except that the region of the N-type source layer 64 is wide.

【００７０】図２３は、本発明の第１２の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２３（ａ）
は平面図、図２３（ｂ）、図２３（ｃ）はそれぞれ図２
３（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 23 is a view showing an insulated gate semiconductor device according to the twelfth embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 23 (b) and FIG. 23 (c) are respectively FIG.
3A is a sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【００７１】本実施例の絶縁ゲート型半導体素子が第１
０の実施例のそれと異なる点は、Ｎ - 型ベース層６２内
にＮ型拡散層７３を設けたことにある。The insulated gate semiconductor device of this embodiment is the first
0 differs from that of the 0 embodiment in that -In the mold base layer 62
Is provided with the N-type diffusion layer 73.

【００７２】本実施例によれば、素子内により多くの正
孔を蓄積できるので、ターンオン特性を改善できるよう
になる。According to this embodiment, more holes can be stored in the device, so that the turn-on characteristic can be improved.

【００７３】図２４は、本発明の第１３の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２４（ａ）
は平面図、図２４（ｂ）、図２４（ｃ）はそれぞれ図２
４（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 24 is a view showing an insulated gate semiconductor device according to the thirteenth embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 24 (b) and FIG. 24 (c) are respectively FIG.
4A is a cross-sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【００７４】本実施例の絶縁ゲート型半導体素子が第１
０の実施例のそれと異なる点は、アノード電極側にもカ
ソード側と同様なＭＯＳトランジスタを設けたことにあ
る。図中、７４はＮ型拡散層を示している。なお、Ｐ型
ベース層６３は絶縁膜７０に達していなくても良い。The insulated gate semiconductor device of this embodiment is the first
The difference from the No. 0 embodiment is that a MOS transistor similar to that on the cathode side is provided also on the anode electrode side. In the figure, 74 indicates an N-type diffusion layer. The P-type base layer 63 may not reach the insulating film 70.

【００７５】図２５は、本発明の第１４の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２５（ａ）
は平面図、図２５（ｂ）、図２５（ｃ）はそれぞれ図２
５（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 25 is a view showing an insulated gate semiconductor device according to the fourteenth embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 25 (b) and FIG. 25 (c) are respectively FIG.
5A is a cross-sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【００７６】本実施例の絶縁ゲート型半導体素子は第１
３の実施例のそれの変形例であり、Ｐ型エミッタ層６１
が絶縁膜７０に達していることにある。すなわち、Ｎ-
型ベース層６２が薄い場合（０．１〜２０μｍ）の例で
ある。なお、Ｐ型ベース層６３は絶縁膜７０に達してい
なくても良い。The insulated gate semiconductor device of this embodiment is the first
It is a modification of that of the third embodiment, that is, a P-type emitter layer 61.
Has reached the insulating film 70. That is, N −
This is an example when the mold base layer 62 is thin (0.1 to 20 μm). The P-type base layer 63 may not reach the insulating film 70.

【００７７】図２６は、本発明の第１５の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２６（ａ）
は平面図、図２６（ｂ）、図２６（ｃ）はそれぞれ図２
６（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 26 is a view showing an insulated gate semiconductor device according to the 15th embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 26 (b) and FIG. 26 (c) are respectively FIG.
6A is a cross-sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【００７８】本実施例の絶縁ゲート型半導体素子が第１
３の実施例のそれと異なる点は、Ｎ型拡散層７４内にＮ
+ 型拡散層７５、Ｐ型ドレイン層７６を設けていること
にある。すなわち、アノード側にもカソード側の正孔排
出機構と同様な機構を設けてある。The insulated gate semiconductor device of this embodiment is the first
The difference from the third embodiment is that the N-type diffusion layer 74 has an N
The + type diffusion layer 75 and the P type drain layer 76 are provided. That is, a mechanism similar to the hole discharging mechanism on the cathode side is also provided on the anode side.

【００７９】図２７は、本発明の第１６の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２７（ａ）
は平面図、図２７（ｂ）、図２７（ｃ）はそれぞれ図２
７（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 27 is a view showing an insulated gate semiconductor device according to the 16th embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 27 (b) and FIG. 27 (c) are respectively FIG.
7A is a sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【００８０】本実施例の絶縁ゲート型半導体素子は第１
５の実施例のそれの変形例であり、Ｎ+ 型拡散層７５を
省いた構造になっていることが相違点である。The insulated gate semiconductor device of this embodiment is the first
This is a modification of the fifth embodiment, and is different in that the N + type diffusion layer 75 is omitted.

【００８１】図２８は、本発明の第１７の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２８（ａ）
は平面図、図２８（ｂ）、図２８（ｃ）はそれぞれ図２
８（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 28 is a diagram showing an insulated gate semiconductor device according to the seventeenth embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 28 (b) and FIG. 28 (c) are respectively FIG.
8A is a cross-sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【００８２】本実施例の絶縁ゲート型半導体素子が第１
５の実施例のそれと異なる点は、アノード側のＮ- 型ベ
ース層６２内にはＰ型拡散層７７を設け、カソード側の
Ｎ-型ベース層６２内にはＮ型拡散層７８を設けたこと
にある。The insulated gate semiconductor device of this embodiment is the first
The difference from the fifth embodiment is that a P-type diffusion layer 77 is provided in the N − -type base layer 62 on the anode side, and an N-type diffusion layer 78 is provided in the N − -type base layer 62 on the cathode side. Especially.

【００８３】本実施例によれば、ターンオン時のキャリ
ア（正孔、電子）の蓄積量を増加できるので、ターンオ
ン特性を更に改善できるようになる。なお、Ｐ型拡散層
７７およびＮ型拡散層７８のどちらか一方だけでも良
い。According to this embodiment, since the amount of carriers (holes, electrons) accumulated at the time of turn-on can be increased, the turn-on characteristic can be further improved. Note that only one of the P-type diffusion layer 77 and the N-type diffusion layer 78 may be used.

【００８４】図２９は、本発明の第１８の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図２９（ａ）
は平面図、図２９（ｂ）、図２９（ｃ）はそれぞれ図２
９（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 29 shows an insulated gate semiconductor device according to the eighteenth embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 29 (b) and FIG. 29 (c) are respectively FIG.
9 (a) is an A-A 'cross-sectional view of the insulated gate semiconductor device,
It is a BB 'sectional view.

【００８５】これはＳＯＩ基板を用いた例であり、図
中、８９はシリコン基板を示し、このシリコン基板８９
上には、絶縁膜８８を介して、以下のような絶縁ゲート
型半導体素子が形成されている。This is an example using an SOI substrate. In the figure, 89 indicates a silicon substrate, and this silicon substrate 89
The following insulated gate type semiconductor element is formed on the insulating film 88.

【００８６】絶縁膜８８上には、Ｎ- 型ベース層８１が
形成されており、このＮ- 型ベース層８１の表面には、
Ｐ型ベース層８２、Ｐ+ 型エミッタ層８５が選択的に形
成されている。Ｐ型ベース層８２の表面には、Ｎ型ソー
ス層８３が選択的に形成されており、このＮ型ソース層
８３、Ｐ型ベース層８２およびＮ- 型ベース層８１内に
は、絶縁膜８８に達し、幅ｘの複数のトレンチ溝９０が
間隔ｙを持って形成されている。[0086] On the insulating film 88, N - type base layer 81 is formed, the the N - surface of the mold base layer 81,
A P-type base layer 82 and a P + -type emitter layer 85 are selectively formed. An N-type source layer 83 is selectively formed on the surface of the P-type base layer 82, and an insulating film 88 is formed in the N-type source layer 83, the P-type base layer 82 and the N − -type base layer 81. And a plurality of trench grooves 90 having a width x are formed at intervals y.

【００８７】このトレンチ溝９０内にはゲート絶縁膜９
１を介してゲート電極９２が形成されている。また、ト
レンチ溝９０の外にはゲート電極９２と接続した電極９
３が設けられている。この電極９３は絶縁膜８４により
カソード電極８６、アノード電極８７と絶縁されてい
る。The gate insulating film 9 is formed in the trench groove 90.
The gate electrode 92 is formed through the line 1. The electrode 9 connected to the gate electrode 92 is provided outside the trench groove 90.
3 is provided. The electrode 93 is insulated from the cathode electrode 86 and the anode electrode 87 by the insulating film 84.

【００８８】この電極９３は、例えば、不純物添加によ
り低抵抗化された多結晶シリコンを用いてゲート電極９
２と一体的に形成する。あるいはゲート電極９２と電極
９３とを別個に形成し、これらを金属（例えばＡｌ）や
シリサイドにより接続しても良い。また、トレンチ溝９
０の空き領域９４は絶縁体などにより埋め込まれてい
る。The electrode 93 is made of, for example, polycrystalline silicon whose resistance is lowered by adding impurities.
It is formed integrally with 2. Alternatively, the gate electrode 92 and the electrode 93 may be formed separately, and these may be connected by metal (for example, Al) or silicide. Also, the trench groove 9
The 0 empty area 94 is filled with an insulator or the like.

【００８９】このように構成された絶縁ゲート型半導体
素子でも、ターンオンのためにゲート電極９２に正の電
圧を印加すると、他の絶縁ゲート型半導体素子と同様に
Ｎ-型ベース層８１のトレンチ溝９０で挟まれた部分９
５では正孔は拡散により流れるので、正孔の排出速度が
遅くなる。また、トレンチ溝９０によって正孔電流の経
路が狭くなっていることも、正孔の排出速度の低下の原
因になっている。このようにして素子内の正孔の蓄積量
が増加する。Even in the insulated gate semiconductor device having the above structure, when a positive voltage is applied to the gate electrode 92 for turn-on, the trench groove of the N -- type base layer 81 is formed like other insulated gate semiconductor devices. Part 9 sandwiched between 90
In 5, the holes flow due to diffusion, so the discharge speed of the holes becomes slow. The narrow hole current path due to the trench groove 90 also causes a decrease in the hole discharge rate. In this way, the amount of holes accumulated in the device is increased.

【００９０】また、本実施例の場合、Ｎ型ソース層８３
を含むようにトレンチ溝９０を形成しているため、Ｎ型
ソース層８３はトレンチ溝間で挟まれた領域まで長さｚ
に渡って入り込んでいる。その結果、トレンチ溝９０の
長辺側にもｎ型チャネルが形成され、チャネル幅が大き
くなる。換言すれば、従来構造であれば２ｘであったが
チャネル幅が、２ｘ＋２ｚに増加する。また、ｘ，ｙ，
ｚの取り方によっては単位面積当たりのチャネル幅を従
来のＩＧＢＴのそれよりも大きくできる。したがって、
Ｎ型ソース層８３からＮ- 型ベース層８１への電子の注
入効率をより高くでき、これにより更にオン抵抗を下げ
ることができる。In the case of this embodiment, the N-type source layer 83
Since the trench groove 90 is formed so as to include, the N-type source layer 83 has a length z up to a region sandwiched between the trench grooves.
It has entered into. As a result, an n-type channel is formed on the long side of the trench groove 90, and the channel width becomes large. In other words, the channel width is increased to 2x + 2z, which was 2x in the conventional structure. Also, x, y,
Depending on how z is taken, the channel width per unit area can be made larger than that of the conventional IGBT. Therefore,
The efficiency of injecting electrons from the N-type source layer 83 to the N − -type base layer 81 can be further increased, which can further reduce the on-resistance.

【００９１】かくして本実施例によれば、素子のＰＮＰ
Ｎサイリスタをラッチアップしなくても、オン状態にお
ける素子内のキャリア蓄積量をサイリスタ並にでき、ま
た、オン状態において素子のＰＮＰＮサイリスタはラッ
チアップしていないことにより、最大遮断電流密度は大
きくなる。Thus, according to this embodiment, the PNP of the device is
Even if the N thyristor is not latched up, the carrier accumulation amount in the element in the ON state can be made equal to that of the thyristor, and the PNPN thyristor of the element in the ON state is not latched up, so that the maximum breaking current density becomes large. .

【００９２】なお、本実施例では、Ｎ- 型ベース層８１
は高抵抗のものであったが、その厚さが薄い場合には、
必ずしも高抵抗である必要はない。また、本実施例で
は、トレンチ溝９０の形状を長方体としたが、それ以外
の形状でも良い。In this embodiment, the N -- type base layer 81 is used.
Had high resistance, but when its thickness was thin,
It does not necessarily have to be a high resistance. Further, in the present embodiment, the trench groove 90 has a rectangular parallelepiped shape, but other shapes may be used.

【００９３】図３０は、本発明の第１９の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３０（ａ）
は平面図、図３０（ｂ）、図３０（ｃ）はそれぞれ図３
０（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。電極９３の下部の絶縁膜９４が
薄くなっていることにある。このため、電極９３のう
ち、Ｐ型ベース層８２の表面のゲート絶縁膜９１に接し
た部分がゲート電極として機能するようになり、ゲート
幅が更に大きくなる。したがって、電子の注入効率、キ
ャリア蓄積量が更に高くなり、よりオン抵抗が低くな
る。FIG. 30 is a diagram showing an insulated gate semiconductor device according to the nineteenth embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 30 (b) and FIG. 30 (c) are respectively FIG.
0 (a) insulated gate semiconductor device taken along the line AA ′,
It is a BB 'sectional view. This is because the insulating film 94 below the electrode 93 is thin. Therefore, a portion of the electrode 93, which is in contact with the gate insulating film 91 on the surface of the P-type base layer 82, functions as a gate electrode, and the gate width is further increased. Therefore, the injection efficiency of electrons and the amount of carriers accumulated are further increased, and the on-resistance is further reduced.

【００９４】図３１は、本発明の第２０の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３１（ａ）
は平面図、図３１（ｂ）、図３１（ｃ）はそれぞれ図３
１（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 31 shows an insulated gate semiconductor device according to the twentieth embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 31 (b) and FIG. 31 (c) are respectively FIG.
1A is a cross-sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【００９５】本実施例の絶縁ゲート型半導体素子が第１
９の実施例のそれと異なる点は、トレンチ溝９０の幅ｘ
を狭くし、そして、トレンチ溝９０の空き領域９４を絶
縁体で埋めず、そのまま残してある。すなわち、ゲート
絶縁膜９１の内側にはゲート電極９２だけが埋め込まれ
ている。The insulated gate semiconductor device of this embodiment is the first
The difference from the ninth embodiment is that the width x of the trench groove 90 is
Is made narrower, and the empty area 94 of the trench groove 90 is not filled with an insulator and is left as it is. That is, only the gate electrode 92 is embedded inside the gate insulating film 91.

【００９６】本実施例によれば、単位面積当たりのトレ
ンチ溝数を増やすことができ、これにより単位面積当た
りの全チャネル幅はより大きいものとなる。したがっ
て、電子の注入効率、キャリア蓄積量が更に高くなり、
よりオン抵抗を下げることができる。According to this embodiment, the number of trench grooves per unit area can be increased, and the total channel width per unit area becomes larger. Therefore, the injection efficiency of electrons and the amount of accumulated carriers are further increased,
The on resistance can be further reduced.

【００９７】図３２は、本発明の第２１の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３２（ａ）
は平面図、図３２（ｂ）、図３２（ｃ）はそれぞれ図３
２（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 32 is a view showing an insulated gate semiconductor device according to the 21st embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 32 (b) and FIG. 32 (c) are respectively FIG.
2A is a cross-sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【００９８】本実施例の絶縁ゲート型半導体素子の特徴
は、トレンチ溝９０を図中の横方向に長くし、トレンチ
ゲート側壁からのチャネルの注入量を多くしたことにあ
る。これにより電子の注入効率をより低くできる。ま
た、Ｎ型ソース層８３中にＰ+型拡散層１０１を設けて
ＰＮ構造を形成することにより、Ｎ型ソース層８３のラ
ッチアップ耐圧の改善を図っている。The feature of the insulated gate type semiconductor device of the present embodiment is that the trench groove 90 is elongated in the lateral direction in the figure, and the channel injection amount from the trench gate side wall is increased. This makes it possible to lower the electron injection efficiency. Further, by providing the P + type diffusion layer 101 in the N type source layer 83 to form a PN structure, the latch-up breakdown voltage of the N type source layer 83 is improved.

【００９９】図３３は、本発明の第２２の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３３（ａ）
は平面図、図３３（ｂ）、図３３（ｃ）はそれぞれ図３
３（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 33 is a view showing an insulated gate semiconductor device according to the 22nd embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 33 (b) and FIG. 33 (c) are respectively FIG.
3A is a sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【０１００】本実施例の絶縁ゲート型半導体素子が第２
１の実施例のそれと異なる点は、絶縁膜８８とＮ- 型ベ
ース層８１との間にＮ+ 型バッファ層１０２を設けたこ
とにある。このＮ+ 型バッファ層１０２によって、特に
Ｎ型ソース層８３から注入された電子のＮ- 型ベース層
８１への拡散が容易になり、素子のオン抵抗を更に改善
できるようになる。The insulated gate semiconductor device of this embodiment is the second
The difference from the first embodiment is that the N + type buffer layer 102 is provided between the insulating film 88 and the N − type base layer 81. The N + type buffer layer 102 facilitates diffusion of electrons injected from the N type source layer 83 to the N − type base layer 81, and further improves the ON resistance of the device.

【０１０１】図３４は、本発明の第２３の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３４（ａ）
は平面図、図３４（ｂ）、図３４（ｃ）はそれぞれ図３
４（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 34 is a view showing an insulated gate semiconductor device according to the 23rd embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 34 (b) and FIG. 34 (c) are respectively FIG.
4A is a cross-sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【０１０２】本実施例の特徴は、Ｎ- 型ベース層８１か
らカソード電極８６へ排出される正孔の抵抗となり、且
つ注入効率を上げるトレンチ溝とは別の場所に、電子注
入用のＭＯＳチャネルを設けたことにある。このＭＯＳ
チャネルはゲート電極１０３からなる縦型ＭＯＳＦＥＴ
により形成されている。The feature of this embodiment is that the resistance of the holes discharged from the N − type base layer 81 to the cathode electrode 86 becomes a resistance and the MOS channel for electron injection is provided in a place different from the trench groove for improving the injection efficiency. Has been established. This MOS
The channel is a vertical MOSFET having a gate electrode 103.
It is formed by.

【０１０３】図３５は、本発明の第２４の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３５（ａ）
は平面図、図３５（ｂ）、図３５（ｃ）はそれぞれ図３
５（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 35 is a view showing an insulated gate semiconductor device according to the 24th embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 35 (b) and FIG. 35 (c) are respectively FIG.
5A is a cross-sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【０１０４】本実施例の絶縁ゲート型半導体素子が第２
３の実施例のそれと異なる点は、絶縁膜８８とＮ- 型ベ
ース層８１との間にＮ+ 型バッファ層１０２を設けたこ
とにある。このＮ+ 型バッファ層１０２によって、特に
Ｎ型ソース層８３から注入された電子のＮ- 型ベース層
８１への拡散が容易になり、素子のオン抵抗を更に改善
できるようになる。The insulated gate semiconductor device of the present embodiment is the second
The difference from the third embodiment is that the N + type buffer layer 102 is provided between the insulating film 88 and the N − type base layer 81. The N + type buffer layer 102 facilitates diffusion of electrons injected from the N type source layer 83 to the N − type base layer 81, and further improves the ON resistance of the device.

【０１０５】図３６は、本発明の第２５の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３６（ａ）
は平面図、図３６（ｂ）、図３６（ｃ）はそれぞれ図３
６（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 36 is a view showing an insulated gate semiconductor device according to the 25th embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 36 (b) and FIG. 36 (c) are respectively FIG.
6A is a cross-sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG.
It is a BB 'sectional view.

【０１０６】本実施例の絶縁ゲート型半導体素子が第２
４の実施例のそれと異なる点は、トレンチ溝がＳＯＩ基
板の絶縁膜８８にまで達していないことにある。このよ
うな構成であれば、トレンチ溝によるキャリアの拡散の
妨げが少なくなる。したがって、Ｎ型ソース層８３から
注入された電子のＮ- 型ベース層８１への拡散が容易に
なり、素子のオン抵抗を更に改善できる。The insulated gate semiconductor device of the present embodiment is the second
The difference from the fourth embodiment is that the trench groove does not reach the insulating film 88 of the SOI substrate. With such a configuration, there is less obstruction of carrier diffusion by the trench groove. Therefore, the electrons injected from the N-type source layer 83 are easily diffused into the N − -type base layer 81, and the on-resistance of the device can be further improved.

【０１０７】図３７は、本発明の第２６の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３７（ａ）
は平面図、図３７（ｂ）は図３７（ａ）の絶縁ゲート型
半導体素子のＡ−Ａ´断面図である。FIG. 37 is a view showing an insulated gate semiconductor device according to the 26th embodiment of the present invention, which is shown in FIG.
37A is a plan view, and FIG. 37B is a sectional view taken along the line AA ′ of the insulated gate semiconductor device of FIG. 37A.

【０１０８】本実施例の絶縁ゲート型半導体素子が第２
５の実施例のそれと異なる点は、トレンチ溝のパターン
を図中の上下方向に走るストライプ状にしたことにあ
る。このようなストライプ状のトレンチ溝を用いると、
素子のオン状態ではＮ- 型ベース層８１からの正孔がカ
ソード電極８６へ排出されなくなる。この場合、Ｎ+ 型
バッファ層１０２のｎ型不純物濃度は、ターンオフ時に
ゲート電極９３に電圧を印加すると、正孔バイパス用の
ＭＯＳチャネルが形成されるような値にすることが望ま
しい。このようにｎ型不純物濃度を設定することにより
更に素子のオン抵抗を改善できる。The insulated gate semiconductor device of the present embodiment is the second
The difference from the fifth embodiment is that the trench groove pattern is formed in a stripe shape running in the vertical direction in the drawing. With such a stripe-shaped trench groove,
In the ON state of the device, holes from the N − type base layer 81 are not discharged to the cathode electrode 86. In this case, the n-type impurity concentration of the N + -type buffer layer 102 is preferably set to a value such that a MOS channel for hole bypass is formed when a voltage is applied to the gate electrode 93 at turn-off. By setting the n-type impurity concentration in this way, the on-resistance of the device can be further improved.

【０１０９】図３８は、本発明の第２７の実施例に係る
絶縁ゲート型半導体素子を示す断面斜視図である。FIG. 38 is a sectional perspective view showing an insulated gate semiconductor device according to the 27th embodiment of the present invention.

【０１１０】本実施例の特徴は設計パラメータであるエ
ミッタ幅Ｗをできる限り小さくし、且つＮ型ソース層８
３とカソード電極８６とのコンタクトを確実にするため
に、Ｎ型ソース層８３の高さをゲート電極９３とカソー
ド電極８６との間のゲート絶縁膜８４のそれよりも高く
していることにある。The feature of this embodiment is that the emitter width W which is a design parameter is made as small as possible and the N-type source layer 8 is used.
The height of the N-type source layer 83 is made higher than that of the gate insulating film 84 between the gate electrode 93 and the cathode electrode 86 in order to ensure the contact between the cathode electrode 86 and the cathode electrode 86. .

【０１１１】図３９は、本発明の第２８の実施例に係る
絶縁ゲート型半導体素子を示す図であり、図３９（ａ）
は平面図、図３９（ｂ）、図３９（ｃ）はそれぞれ図３
９（ａ）の絶縁ゲート型半導体素子のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。FIG. 39 is a view showing an insulated gate semiconductor device according to the 28th embodiment of the present invention, which is shown in FIG.
Is a plan view, FIG. 39 (b) and FIG. 39 (c) are respectively FIG.
9 (a) is an A-A 'cross-sectional view of the insulated gate semiconductor device,
It is a BB 'sectional view.

【０１１２】これは先に説明した実施例を組み合わせて
例である。すなわち、第２７の実施例の縦型の絶縁ゲー
ト型半導体素子を横型にし、これに第２１の実施例を適
用した例である。This is an example in which the above-described embodiments are combined. That is, this is an example in which the vertical insulated gate semiconductor device of the twenty-seventh embodiment is made horizontal and the twenty-first embodiment is applied thereto.

【０１１３】図４０は、本発明の元になる絶縁ゲート型
半導体素子（ＩＥＧＴ）および従来のＢｉ−ＭＯＳトラ
ンジスタの（順方向）電圧−電流特性を比較して示す特
性図である。FIG. 40 is a characteristic diagram showing a comparison between (forward) voltage-current characteristics of the insulated gate semiconductor device (IEGT) which is the source of the present invention and the conventional Bi-MOS transistor.

【０１１４】ＩＥＧＴは設計パラメータＣ，Ｗ，Ｄによ
って電流飽和特性（電流飽和領域）を自由に設計するこ
とができる。例えば、Ｗ，Ｄを同じにしてＣを大きくす
ると、図４０に示すように、飽和電流値を小さくするこ
とができる。The IEGT can freely design the current saturation characteristic (current saturation region) with the design parameters C, W, and D. For example, if W and D are the same and C is increased, the saturation current value can be decreased as shown in FIG.

【０１１５】図４１は、本発明の第２９の実施例に係る
絶縁ゲート型半導体素子のカソード側の概略構成を示す
模式図である。本実施例の絶縁ゲート型半導体素子の特
徴は過電流保護機能を備えていることである。FIG. 41 is a schematic diagram showing the schematic structure of the cathode side of an insulated gate semiconductor device according to the 29th embodiment of the present invention. The feature of the insulated gate semiconductor device of the present embodiment is that it has an overcurrent protection function.

【０１１６】前述したように本発明の素子は、設計パラ
メータＣ，Ｗ，Ｄによって電流飽和領域を自由に設計す
ることができ、更に、トレンチ溝を用いたことにより、
素子耐圧も設計パラメータＣ，Ｗ，Ｄによって自由に設
計できる。As described above, in the device of the present invention, the current saturation region can be freely designed by the design parameters C, W, D, and further, by using the trench groove,
The element breakdown voltage can be freely designed by design parameters C, W, and D.

【０１１７】ところで、パワー素子を実際に使用する場
合、過電圧、過電流に強い素子を設計することが非常に
重要である。ここで、本発明の素子の場合、電流飽和領
域における順方向電圧降下は主として、トレンチ溝部分
（電子を注入するＭＯＳチャネル部分）で起こるという
特徴がある。By the way, when the power element is actually used, it is very important to design an element that is resistant to overvoltage and overcurrent. Here, the device of the present invention is characterized in that the forward voltage drop in the current saturation region mainly occurs in the trench groove portion (MOS channel portion for injecting electrons).

【０１１８】本実施例はこの特徴を利用して過電流保護
機能を実現している。すなわち、図４１に示すように、
過電流（電流飽和領域のトレンチＭＯＳゲート部分で起
こる電圧降下）を電極１０４により検出し、この検出し
た過電流によりＭＯＳトランジスタMOSTr をオンにす
る。この結果、主素子のゲート電極７の電位がカソード
電位と同じになり、主素子がターンオフすることによ
り、主素子が過電流から保護される。なお、図中、Ｒは
抵抗体を示している。The present embodiment utilizes this feature to realize the overcurrent protection function. That is, as shown in FIG.
An overcurrent (a voltage drop that occurs in the trench MOS gate portion in the current saturation region) is detected by the electrode 104, and the MOS transistor MOSTr is turned on by the detected overcurrent. As a result, the potential of the gate electrode 7 of the main element becomes the same as the cathode potential, and the main element is turned off, so that the main element is protected from overcurrent. In the figure, R indicates a resistor.

【０１１９】図４２は、本発明の第３０の実施例に係る
絶縁ゲート型半導体素子のカソード側の概略構成を示す
模式図である。FIG. 42 is a schematic diagram showing the schematic structure of the cathode side of the insulated gate semiconductor device according to the thirtieth embodiment of the present invention.

【０１２０】本実施例では過電流保護機能を以下のよう
にして実現している。すなわち、トレンチ溝間の幅がＷ
X の領域に、主素子の耐圧よりも低い順方向電圧でブレ
ークダウンする場所を形成し、このブレークダウンの際
に生じる電流を電極１０４により検出し、この検出電流
によりツェナーダイオードＺＤをオンにする。これによ
り、ゲート電極７の電位がカソード電位と同じになり、
主素子がターンオフすして、主素子が過電流から保護さ
れる。In this embodiment, the overcurrent protection function is realized as follows. That is, the width between the trench grooves is W
In the X region, a place where breakdown occurs at a forward voltage lower than the withstand voltage of the main element is formed, the current generated at this breakdown is detected by the electrode 104, and the Zener diode ZD is turned on by this detected current. . As a result, the potential of the gate electrode 7 becomes the same as the cathode potential,
The main element is turned off and the main element is protected from overcurrent.

【０１２１】[0121]

【発明の効果】以上詳述したように本発明によれば、タ
ーンオンの際に素子内にキャリアが従来より蓄積され、
一方、ターンオフの際には寄生トランジスタがラッチア
ップしない経路でキャリアを素子外に排出できるので、
ターンオン特性およびターンオフ特性の両方を改善でき
るようになる。As described above in detail, according to the present invention, carriers are accumulated in the device at the time of turn-on.
On the other hand, at the time of turn-off, the carrier can be discharged to the outside of the device through a path that does not cause the parasitic transistor to latch up.
Both turn-on characteristics and turn-off characteristics can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例に係る絶縁ゲート型半導
体素子の構成を示す模式図FIG. 1 is a schematic diagram showing the configuration of an insulated gate semiconductor device according to a first embodiment of the present invention.

【図２】本発明の第２の実施例に係る絶縁ゲート型半導
体素子の構成を示す模式図FIG. 2 is a schematic diagram showing a configuration of an insulated gate semiconductor device according to a second embodiment of the present invention.

【図３】本発明の第２の実施例の変形例に係る絶縁ゲー
ト型半導体素子の具体的な構成を示す図FIG. 3 is a diagram showing a specific configuration of an insulated gate semiconductor device according to a modification of the second embodiment of the present invention.

【図４】本発明の第２の実施例の他の変形例に係る絶縁
ゲート型半導体素子の具体的な構成を示す断面斜視図FIG. 4 is a sectional perspective view showing a specific structure of an insulated gate semiconductor device according to another modification of the second embodiment of the present invention.

【図５】本発明の第３の実施例に係る絶縁ゲート型半導
体素子の具体的な構成を示す平面図FIG. 5 is a plan view showing a specific configuration of an insulated gate semiconductor device according to a third embodiment of the present invention.

【図６】図５の絶縁ゲート型半導体素子の断面図6 is a cross-sectional view of the insulated gate semiconductor device of FIG.

【図７】第４の実施例に係る横型絶縁ゲート型半導体素
子の平面図FIG. 7 is a plan view of a lateral insulated gate semiconductor device according to a fourth embodiment.

【図８】第５の実施例に係る横型絶縁ゲート型半導体素
子の構成を示す図FIG. 8 is a diagram showing a configuration of a lateral insulated gate semiconductor device according to a fifth embodiment.

【図９】第６の実施例に係る横型絶縁ゲート型半導体素
子の構成を示す図FIG. 9 is a diagram showing a configuration of a lateral insulated gate semiconductor device according to a sixth embodiment.

【図１０】第７の実施例に係る横型絶縁ゲート型半導体
素子の構成を示す図FIG. 10 is a diagram showing a configuration of a lateral insulated gate semiconductor device according to a seventh embodiment.

【図１１】本発明の第８の実施例に係る絶縁ゲート型半
導体素子の平面図FIG. 11 is a plan view of an insulated gate semiconductor device according to an eighth embodiment of the present invention.

【図１２】図１１の絶縁ゲート型半導体素子のＡ−Ａ´
断面図12 is a sectional view taken along line AA ′ of the insulated gate semiconductor device of FIG.
Cross section

【図１３】図１１の絶縁ゲート型半導体素子のＢ−Ｂ´
断面図13 is a sectional view taken along line BB ′ of the insulated gate semiconductor device of FIG.
Cross section

【図１４】図１１の絶縁ゲート型半導体素子のＣ−Ｃ´
断面図14 is a sectional view taken along line CC ′ of the insulated gate semiconductor device of FIG.
Cross section

【図１５】図１１の絶縁ゲート型半導体素子のＤ−Ｄ´
断面図15 is a sectional view taken along line DD ′ of the insulated gate semiconductor device of FIG.
Cross section

【図１６】図１１の絶縁ゲート型半導体素子のＥ−Ｅ´
断面図16 is a sectional view taken along line EE ′ of the insulated gate semiconductor device of FIG.
Cross section

【図１７】本発明の第９の実施例に係る絶縁ゲート型半
導体素子の平面図FIG. 17 is a plan view of an insulated gate semiconductor device according to a ninth embodiment of the present invention.

【図１８】図１７の絶縁ゲート型半導体素子のＡ−Ａ´
断面図18 is an AA ′ of the insulated gate semiconductor device of FIG.
Cross section

【図１９】図１７の絶縁ゲート型半導体素子のＢ−Ｂ´
断面図19 is a sectional view taken along line BB ′ of the insulated gate semiconductor device of FIG.
Cross section

【図２０】図１７の絶縁ゲート型半導体素子のＣ−Ｃ´
断面図20 is a sectional view taken along line CC of the insulated gate semiconductor device of FIG.
Cross section

【図２１】本発明の第１０の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 21 is a plan view and a sectional view showing an insulated gate semiconductor device according to a tenth embodiment of the present invention.

【図２２】本発明の第１１の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図22 is a plan view and a sectional view showing an insulated gate semiconductor device according to an eleventh embodiment of the present invention. FIG.

【図２３】本発明の第１２の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 23 is a plan view and a sectional view showing an insulated gate semiconductor device according to a twelfth embodiment of the present invention.

【図２４】本発明の第１３の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 24 is a plan view and a sectional view showing an insulated gate semiconductor device according to a thirteenth embodiment of the present invention.

【図２５】本発明の第１４の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 25 is a plan view and a sectional view showing an insulated gate semiconductor device according to a fourteenth embodiment of the present invention.

【図２６】本発明の第１５の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 26 is a plan view and a sectional view showing an insulated gate semiconductor device according to a fifteenth embodiment of the present invention.

【図２７】本発明の第１６の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 27 is a plan view and a sectional view showing an insulated gate semiconductor device according to a sixteenth embodiment of the present invention.

【図２８】本発明の第１７の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 28 is a plan view and a sectional view showing an insulated gate semiconductor device according to a seventeenth embodiment of the present invention.

【図２９】本発明の第１８の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 29 is a plan view and a sectional view showing an insulated gate semiconductor device according to an eighteenth embodiment of the present invention.

【図３０】本発明の第１９の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 30 is a plan view and a sectional view showing an insulated gate semiconductor device according to a nineteenth embodiment of the present invention.

【図３１】本発明の第２０の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 31 is a plan view and a sectional view showing an insulated gate semiconductor device according to a twentieth embodiment of the present invention.

【図３２】本発明の第２１の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 32 is a plan view and a sectional view showing an insulated gate semiconductor device according to a twenty-first embodiment of the present invention.

【図３３】本発明の第２２の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 33 is a plan view and a sectional view showing an insulated gate semiconductor device according to a 22nd embodiment of the present invention.

【図３４】本発明の第２３の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 34 is a plan view and a sectional view showing an insulated gate semiconductor device according to a 23rd embodiment of the present invention.

【図３５】本発明の第２４の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 35 is a plan view and a sectional view showing an insulated gate semiconductor device according to a twenty-fourth embodiment of the present invention.

【図３６】本発明の第２５の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 36 is a plan view and a sectional view showing an insulated gate semiconductor device according to a twenty-fifth embodiment of the present invention.

【図３７】本発明の第２６の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 37 is a plan view and a sectional view showing an insulated gate semiconductor device according to a twenty sixth embodiment of the present invention.

【図３８】本発明の第２７の実施例に係る絶縁ゲート型
半導体素子を示す断面斜視図FIG. 38 is a sectional perspective view showing an insulated gate semiconductor device according to a 27th embodiment of the present invention.

【図３９】本発明の第２８の実施例に係る絶縁ゲート型
半導体素子を示す平面図および断面図FIG. 39 is a plan view and a sectional view showing an insulated gate semiconductor device according to a 28th embodiment of the present invention.

【図４０】本発明のＩＥＧＴおよび従来のＢｉ−ＭＯＳ
トランジスタの電圧−電流特性を比較して示す特性図FIG. 40: IEGT of the present invention and conventional Bi-MOS
Characteristic diagram showing the voltage-current characteristics of transistors in comparison

【図４１】本発明の第２９の実施例に係る絶縁ゲート型
半導体素子のカソード側の概略構成を示す模式図FIG. 41 is a schematic view showing the schematic constitution of the cathode side of the insulated gate semiconductor element according to the 29th embodiment of the present invention.

【図４２】本発明の第３０の実施例に係る絶縁ゲート型
半導体素子のカソード側の概略構成を示す模式図FIG. 42 is a schematic view showing the schematic constitution of the cathode side of the insulated gate semiconductor device according to the thirtieth embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１…Ｐ型エミッタ層（第１導電型エミッタ層） ２…Ｎ型バッファ層 ３…Ｎ- 型高抵抗ベース層（第２導電型ベース層） ４…Ｐ型ベース層（第１導電型ベース層） ５…Ｎ型ソース層（第２導電型ソース層） ６…ゲート絶縁膜 ７…ゲート電極 ８…カソード電極 ９…アノード電極 １０…第２のＰ型ＭＯＳトランジスタ １１…Ｐ+ 型ドレイン層 １２…Ｎ- 型ウェル層 １３…Ｐ+ 型ソース層 ４０…Ｎ型ポリシリコン層（第２導電型半導体層） ４１…Ｐ型エミッタ層（第１導電型エミッタ層） ４２…Ｎ型バッファ層（第２導電型ベース層） ４３…Ｎ- 型ベース層（第２導電型ベース層） ４４…Ｐ型ベース層（第２導電型ベース層） ４５…Ｎ+ 型ソース層（第１導電型ソース層） ４６…第１のゲート絶縁膜 ４７…ゲート電極 ４８，４８ａ…Ｐ型ポリシリコン層 ４９…カソード電極（第２の主電極） ５０…アノード電極（第１の主電極） ５１…第２のゲート絶縁膜 ５２…第１のコンタクトホール ５３…第２のコンタクトホール ６０…第１のゲート絶縁膜 ６１…Ｐ+ 型エミッタ層（第１導電型エミッタ層） ６２…Ｎ- 型ベース層（第２導電型ベース層） ６３…Ｐ型ベース層（第１導電型ベース層） ６４…Ｎ型ソース層（第２導電型ソース層） ６５…Ｐ+ 型ドレイン層（第１導電型ドレイン層） ６６…第２のゲート絶縁膜 ６７…第１のゲート電極 ６８…第２のゲート電極 ６９…シリコン基板 ７０…絶縁膜 ７１…アノード電極（第１の主電極） ７２…カソード電極（第２の主電極） ８１…Ｎ- 型ベース層（第２導電型ベース層） ８２…Ｐ型ベース層（第１導電型ベース層） ８３…Ｎ型ソース層（第２導電型ソース層） ８４…絶縁膜 ８５…Ｐ+ 型エミッタ層（第１導電型エミッタ層） ８６…カソード電極（第２の主電極） ８７…アノード電極（第１の主電極） ８８…絶縁膜 ８９…シリコン基板 ９０…トレンチ溝 ９１…ゲート絶縁膜 ９２…ゲート電極 ９３…電極 ９４…トレンチ溝の空き領域DESCRIPTION OF SYMBOLS 1 ... P-type emitter layer (first conductivity type emitter layer) 2 ... N-type buffer layer 3 ... N - type high resistance base layer (second conductivity type base layer) 4 ... P-type base layer (first conductivity type base layer) ) 5 ... N-type source layer (second conductivity type source layer) 6 ... Gate insulating film 7 ... Gate electrode 8 ... Cathode electrode 9 ... Anode electrode 10 ... Second P-type MOS transistor 11 ... P + type drain layer 12 ... N -- type well layer 13 ... P + type source layer 40 ... N type polysilicon layer (second conductivity type semiconductor layer) 41 ... P type emitter layer (first conductivity type emitter layer) 42 ... N type buffer layer (second Conductive type base layer 43 ... N - type base layer (second conductive type base layer) 44 ... P type base layer (second conductive type base layer) 45 ... N + type source layer (first conductive type source layer) 46 ... First gate insulating film 47 ... Gate electrodes 48, 48a ... P-type polysilicon Cathode layer (second main electrode) 50 ... anode electrode (first main electrode) 51 ... second gate insulating film 52 ... first contact hole 53 ... second contact hole 60 ... first Gate insulating film 61 ... P + type emitter layer (first conductivity type emitter layer) 62 ... N -- type base layer (second conductivity type base layer) 63 ... P type base layer (first conductivity type base layer) 64 ... N type source layer (second conductivity type source layer) 65 ... P + type drain layer (first conductivity type drain layer) 66 ... Second gate insulating film 67 ... First gate electrode 68 ... Second gate electrode 69 Silicon substrate 70 Insulating film 71 Anode electrode (first main electrode) 72 Cathode electrode (second main electrode) 81 N - type base layer (second conductivity type base layer) 82 P type base layer (First conductivity type base layer) 83 ... N type source layer (second Conductive type source layer) 84 ... Insulating film 85 ... P + type emitter layer (first conductive type emitter layer) 86 ... Cathode electrode (second main electrode) 87 ... Anode electrode (first main electrode) 88 ... Insulating film 89 ... Silicon substrate 90 ... Trench groove 91 ... Gate insulating film 92 ... Gate electrode 93 ... Electrode 94 ... Trench groove empty region

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｊ (72)発明者 安原 紀夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 井上 智樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F110 AA07 BB04 BB12 CC02 DD05 DD13 EE09 EE22 EE24 GG02 GG12 GG22 GG23 HM02 HM04 HM12 NN78 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/78 617J (72) Inventor Norio Yasuhara No. 1 Komukai Toshiba-cho, Kawasaki-shi, Kanagawa Pref. Toshiba Research & Development Center (72) Inventor Tomoki Inoue Komukai-shi, Kawasaki-shi, Kanagawa No. 1 Toshiba-cho, F-Term (Reference) 5F110 AA07 BB04 BB12 CC02 DD05 DD13 EE09 EE22 EE24 GG02 GG12 GG22 GG23 HM02 HM04 HM12 NN78

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】第２導電型ベース層に接して形成された第
１導電型ベース層と、 この第１導電型ベース層内に前記第２導電型ベース層に
達する深さに形成された複数の溝のそれぞれにゲート絶
縁膜を介して埋め込み形成された複数のゲート電極と、 前記複数の溝中の隣接する二つ溝で挟まられた前記第１
導電型ベース層の表面に形成された第２導電型ソース層
および第１導電型半導体層と、 前記第２導電型ソース層および前記第１導電型半導体層
にコンタクトする第２の主電極とを具備してなり、 前記ゲート絶縁膜は前記ゲート電極上にも形成されてお
り、且つ前記第２導電型ソース層の高さが前記ゲート電
極上の前記ゲート絶縁膜のそれよりも高いことを特徴と
する絶縁ゲート型半導体素子。1. A first conductivity type base layer formed in contact with a second conductivity type base layer, and a plurality of layers formed in the first conductivity type base layer to a depth reaching the second conductivity type base layer. A plurality of gate electrodes embedded in each of the trenches via a gate insulating film, and the first gate electrode sandwiched between two adjacent trenches of the plurality of trenches.
A second conductive type source layer and a first conductive type semiconductor layer formed on the surface of the conductive type base layer; and a second main electrode contacting the second conductive type source layer and the first conductive type semiconductor layer. The gate insulating film is also formed on the gate electrode, and the height of the second conductivity type source layer is higher than that of the gate insulating film on the gate electrode. Insulated gate type semiconductor device. 【請求項２】前記第２導電型ベース層は第１導電型エミ
ッタ層に接して形成されていることを特徴とする請求項
１に記載の絶縁ゲート型半導体素子。2. The insulated gate semiconductor device according to claim 1, wherein the second conductive type base layer is formed in contact with the first conductive type emitter layer. 【請求項３】前記第１導電型エミッタ層には第１の主電
極が設けられていることを特徴とする請求項２に記載の
絶縁ゲート型半導体素子。3. The insulated gate semiconductor device according to claim 2, wherein the first conductivity type emitter layer is provided with a first main electrode. 【請求項４】前記複数の溝中の隣接する第１の二つ溝で
挟まられた前記第１導電型ベース層の表面に形成された
第１の第２導電型ソース層および第１の第１導電型半導
体層と、 前記隣接する第１の二つ溝とは別の前記複数の溝中の隣
接する第２の二つの溝で挟まれた前記第１導電型ベース
層の表面に形成された第２の第２導電型ソース層および
第２の第１導電型半導体層と、 前記第１および第２の第２導電型ソース層、ならびに前
記第１および第２の第１導電型半導体層にコンタクトす
る第２の主電極とをさらに具備してなり、 前記隣接する第１の二つ溝で挟まれた前記第１導電型ベ
ース層と前記隣接する第２の二つ溝で挟まれた前記第１
導電型ベース層との間には、二つの溝で挟まれた前記第
１導電型ベース層が存在し、且つこの第１導電型ベース
層と前記第２の主電極との間には絶縁膜が設けられてい
ることを特徴とする請求項２または３に記載の絶縁ゲー
ト型半導体素子。4. A first second-conductivity-type source layer and a first first-conductivity-type source layer formed on the surface of the first-conductivity-type base layer sandwiched between two adjacent first trenches in the plurality of trenches. A first conductivity type semiconductor layer and a first conductivity type base layer sandwiched between two adjacent second grooves of the plurality of grooves different from the adjacent first two grooves. A second second conductivity type source layer and a second first conductivity type semiconductor layer, the first and second second conductivity type source layers, and the first and second first conductivity type semiconductor layers A second main electrode that contacts the first conductive type base layer sandwiched between the first two adjacent grooves and the second main electrode sandwiched between the second adjacent second grooves. The first
The first conductivity type base layer sandwiched by two grooves is present between the first conductivity type base layer and the conductivity type base layer, and an insulating film is provided between the first conductivity type base layer and the second main electrode. The insulated gate semiconductor element according to claim 2, wherein the insulated gate semiconductor element is provided. 【請求項５】前記複数のゲート電極は所定の間隔でもっ
て形成され、 前記ゲート電極で挟まれた領域の幅をＷ、 前記溝のうち前記第２導電型ベース層内に形成された部
分の深さをＤ、 前記第２の主電極にコンタクトする前記第１導電型半導
体層の距離をＣとしたときに、 Ｙ＝Ｗ／（Ｃ・Ｄ）なる式で定義されるパラメータＹが
Ｙ＜１×１０3 （ｃｍ -1）を満足することを特徴とする
請求項１ないし４のいずれか１項に記載の絶縁ゲート型
半導体素子。5. The plurality of gate electrodes are arranged at predetermined intervals.
Formed, The width of the region sandwiched by the gate electrodes is W, Part of the groove formed in the second conductive type base layer
The depth of the minute is D, The first conductivity type semiconductor that contacts the second main electrode
When the distance of the body layer is C, The parameter Y defined by the formula Y = W / (CD) is
Y <1 × 103(Cm -1) Is satisfied
Insulated gate type according to any one of claims 1 to 4.
Semiconductor device. 【請求項６】素子内の過電流を検出する手段をさらに備
えていることを特徴とする請求項１ないし５のいずれか
１項に記載の絶縁ゲート型半導体素子。6. The insulated gate semiconductor device according to claim 1, further comprising means for detecting an overcurrent in the device. 【請求項７】前記過電流を検出する手段は、前記ゲート
絶縁膜と前記溝内の前記ゲート電極とからなるトレンチ
ＭＯＳゲートで起こる電圧降下に基づいて過電流を検出
するものであることを特徴とする請求項６項に記載の絶
縁ゲート型半導体素子。7. The means for detecting the overcurrent detects the overcurrent based on a voltage drop occurring in a trench MOS gate formed of the gate insulating film and the gate electrode in the groove. The insulated gate semiconductor device according to claim 6. 【請求項８】前記過電流を検出する手段にて検出された
過電流に基づいて前記第１の主電極に対する前記ゲート
電極の電位を制御する手段をさらに備えていることを特
徴とする請求項６または７に記載の絶縁ゲート型半導体
素子。8. A means for controlling the potential of the gate electrode with respect to the first main electrode based on the overcurrent detected by the means for detecting the overcurrent. 6. The insulated gate semiconductor device according to 6 or 7. 【請求項９】第１導電型エミッタ層と前記第２導電型ベ
ース層と前記第１導電型ベース層と前記ゲート絶縁膜と
前記ゲート電極と前記第２導電型ソース層とからなる主
素子の耐圧よりも低い順方向方向電圧でブレークダウン
する領域と、該ブレークダウンの際に生じる過電圧を検
出する手段と、該手段にて検出された過電圧に基づいて
前記第１の主電極に対する前記ゲート電極の電位を制御
する手段とをさらに備えていることを特徴とする請求項
１ないし８のいずれか１項に記載の絶縁ゲート型半導体
素子。9. A main element comprising a first conductivity type emitter layer, the second conductivity type base layer, the first conductivity type base layer, the gate insulating film, the gate electrode, and the second conductivity type source layer. A region that breaks down at a forward voltage lower than the breakdown voltage, a means for detecting an overvoltage generated at the time of the breakdown, and the gate electrode for the first main electrode based on the overvoltage detected by the means. 9. The insulated gate semiconductor device according to claim 1, further comprising means for controlling the electric potential of.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253121A (en) * 2008-04-09 2009-10-29 Toyota Central R&D Labs Inc Horizontal semiconductor device having trench gate and method of manufacturing the same
CN103348482A (en) * 2011-02-08 2013-10-09 丰田自动车株式会社 Lateral-type semiconductor device and method for manufacturing same
JP2017054968A (en) * 2015-09-10 2017-03-16 株式会社東芝 Semiconductor device and method of driving the same
CN113140636A (en) * 2021-04-20 2021-07-20 重庆邮电大学 Groove gate type stacked gate SiC MOSFET device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009253121A (en) * 2008-04-09 2009-10-29 Toyota Central R&D Labs Inc Horizontal semiconductor device having trench gate and method of manufacturing the same
CN103348482A (en) * 2011-02-08 2013-10-09 丰田自动车株式会社 Lateral-type semiconductor device and method for manufacturing same
CN103348482B (en) * 2011-02-08 2015-06-17 丰田自动车株式会社 Manufacturing method for lateral-type semiconductor device
JP2017054968A (en) * 2015-09-10 2017-03-16 株式会社東芝 Semiconductor device and method of driving the same
CN106531800A (en) * 2015-09-10 2017-03-22 株式会社东芝 Semiconductor device and method for driving same
CN113140636A (en) * 2021-04-20 2021-07-20 重庆邮电大学 Groove gate type stacked gate SiC MOSFET device
CN113140636B (en) * 2021-04-20 2023-02-28 重庆邮电大学 Trench gate type stacked gate SiC MOSFET device

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