KR100533687B1 - Dual Gate Transistor - Google Patents
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Abstract
본 발명은 반도체 스위칭 소자에 관한 것으로, 특히 트렌치 IGBT(Insulated Gate Bipolar Transistor) 구조에 플로팅 PN 접합영역을 구비하여 사이리스트 래치-업 특성을 지닌 이중 게이트 트랜지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor switching devices, and more particularly, to a double gate transistor having a thyristor latch-up characteristic by providing a floating PN junction region in a trench insulated gate bipolar transistor (IGBT) structure.
본 발명의 이중 게이트 트랜지스터는 제1 도전형의 캐소드 영역과 제1 도전형의 플로팅 베이스 영역을 구비하며, 이들 사이의 병목 현상으로 인해 발생하는 JFET 저항(RJFET)에 의해 빠른 사이리스터 래치-업 동작을 수행하도록 한다. 또한, 상기 제1 도전형의 캐소드 영역과 상기 제1 도전형의 플로팅 베이스 영역 사이의 길이에 의해 조절되는 JFET 저항(RJFET)의 크기를 조절하여 상기 이중 게이트 트랜지스터의 특성을 제어한다. 본 발명에 의하면, 낮은 순방향 전압 강하 특성과 높은 전류 포화 특성을 갖는 이중 게이트 트랜지스터의 구현이 가능하다.The double gate transistor of the present invention has a cathode region of the first conductivity type and a floating base region of the first conductivity type, and is fast thyristor latch-up operation due to a JFET resistance (R JFET ) caused by a bottleneck therebetween. To do this. In addition, the characteristics of the double gate transistor are controlled by adjusting the size of the JFET resistor (R JFET ) controlled by the length between the cathode region of the first conductivity type and the floating base region of the first conductivity type. According to the present invention, it is possible to implement a double gate transistor having low forward voltage drop and high current saturation.
Description
본 발명은 사이리스트 래치-업 특성을 가지는 이중게이트 트랜지스터에 관한 것이다. The present invention relates to a double gate transistor having a thyristor latch-up characteristic.
일반적으로, IGBT(Insulated Gate Bipolar Transistor), MCT(MOS Controlled Thyristor) 등의 전력 소자는 전력 BJT(Bipolar Junction Transistor)에 비해 전압 제어 특성과 높은 입력 임피던스 때문에 많은 관심을 받고 있다. In general, power devices such as Insulated Gate Bipolar Transistors (IGBTs) and MOS Controlled Thyristors (MCTs) have attracted much attention due to their voltage control characteristics and high input impedances compared to power Bipolar Junction Transistors (BJTs).
낮은 순방향 전압 강하 특성을 가지는 IGBT는 모터 제어와 같은 고전압 응용 분야의 소자에 널리 쓰여 왔다. 사이리스터 래치-업을 이용하여 IGBT보다 순방향 전압 강하 특성을 개선시킨 MCT는 낮은 전류 포화 특성을 가지는 단점을 가지고 있다. MCT 소자 중 하나인 EST(Emitter Switched Thyristor)는 애노드 전위가 상승함에 따라 플로팅 N+ 이미터의 전위가 상승하여 series LMOS(Lateral MOS) 채널에 애벌런치 항복이 발생하여 낮은 애노드 전압에서 전류 포화 특성을 잃어버린다. 또한 EST는 순방향 동작 시 트랜지스터가 구동 된 뒤 사이리스터가 래치-업(thyristor latch-up)되므로 스냅백 (snapback) 현상이 발생한다. 높은 전류 포화 특성을 가지는 트렌치 게이트 EST나 SIMOX (Separation by IMplanted OXygen)를 이용한 EST는 구현이 어려운 삼중 확산 공정이나 특별한 SIMOX 공정 등이 요구된다. IGBTs with low forward voltage drop have been widely used in devices in high voltage applications such as motor control. MCT, which uses thyristor latch-up to improve forward voltage drop over IGBT, has the disadvantage of low current saturation. EST (Emitter Switched Thyristor), one of the MCT devices, causes the floating N + emitter's potential to rise as the anode potential rises, resulting in avalanche breakdown in the series LMOS (Lateral MOS) channel, losing current saturation at low anode voltages. . The EST also snaps back because the thyristor latches up after the transistor is driven in forward operation. EST using trench gate EST with high current saturation or Separation by IMplanted OXygen (SIMOX) requires a difficult-to-implement triple diffusion process or a special SIMOX process.
따라서 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 제작공정상의 어려움 없이 스냅-백 현상을 제거하며 낮은 순방향 전압 강하 특성과 높은 전류 포화 특성을 가지는 이중 게이트 트랜지스터 (Dual Gate Transistor)를 제공함에 있다. Therefore, the present invention has been made to solve the above problems of the prior art, an object of the present invention is to eliminate the snap-back phenomenon without difficulty in the manufacturing process, the double gate having a low forward voltage drop characteristics and high current saturation characteristics Provided is a transistor (Dual Gate Transistor).
상기 목적을 달성하기 위하여 본 발명의 이중 게이트 트랜지스터는 평탄한 제1 주면 및 단차를 갖는 제2 주면을 구비하는 반도체 기판과; 상기 반도체 기판의 제1 주면 측에 배치된 애노드 전극과; 상기 제2 주면 측의 높은 단에 배치된 캐소드 전극, 낮은 단에 배치된 제1 게이트 전극 및 상기 높은 단과 낮은 단의 사이에 트렌치 구조로 배치된 제2 게이트 전극을 포함하며, 상기 반도체 기판은In order to achieve the above object, the dual gate transistor of the present invention includes a semiconductor substrate having a first main surface that is flat and a second main surface having a step; An anode electrode disposed on the first main surface side of the semiconductor substrate; The semiconductor substrate includes a cathode electrode disposed at a high end on the side of the second main surface, a first gate electrode disposed at a low end, and a second gate electrode disposed in a trench structure between the high and low ends.
상기 제1 주면에 노출되어 상기 애노드 전극에 접속된 제1 도전형의 애노드층과, 상기 애노드층 위에 형성되며 상기 제1 주면에 노출되지 않는 제2 도전형의 드리프트층과, 상기 제1 게이트 전극과 제2 게이트 전극 사이의 상기 드리프트층에 웰 구조로 형성된 제1 도전형의 플로팅 베이스 영역과, 상기 플로팅 베이스 영역 내에 선택적으로 형성되며 그 표면이 상기 반도체 기판의 제2 주면에 노출되도록 형성된 제2 도전형의 플로팅 이미터 영역과, 상기 제1 도전형의 베이스 영역과 이격되도록 상기 제2 게이트 전극과 상기 캐소드 전극 사이의 상기 드리프트층에 웰 구조로 형성된 제1 도전형의 캐소드 영역과, 상기 제2 게이트 전극과 상기 캐소드 전극 사이의 상기 제1 도전형의 캐소드 영역 내에 선택적으로 형성된 제1 도전형의 베이스 영역과, 상기 제2 게이트 전극과 상기 캐소드 전극 사이의 상기 베이스 영역 내에 선택적으로 형성되며 그 표면이 상기 반도체 기판의 제2 주면에 노출되도록 형성된 제2 도전형의 캐소드 영역을 포함함을 특징으로 한다. An anode layer of a first conductivity type exposed to the first main surface and connected to the anode electrode, a drift layer of a second conductivity type formed on the anode layer and not exposed to the first main surface, and the first gate electrode A floating base region of a first conductivity type formed in a well structure in the drift layer between the second gate electrode and a second gate electrode, and a second selectively formed in the floating base region, the surface of which is exposed to a second main surface of the semiconductor substrate A floating conductive emitter region of a conductivity type, a cathode region of a first conductivity type formed in a well structure in the drift layer between the second gate electrode and the cathode electrode so as to be spaced apart from the base region of the first conductive type, and the first A base region of a first conductivity type selectively formed in the cathode region of the first conductivity type between a second gate electrode and the cathode electrode, and the second Selectively forming in the byte electrode and the base region between the cathode electrode and characterized in that the surface of the claim includes a cathode region of a second conductivity type formed so as to be exposed to the second main surface of the semiconductor substrate.
상기 제1 도전형의 캐소드 영역과 상기 제1 도전형의 플로팅 베이스 영역 사이의 병목 현상으로 인해 발생하는 JFET 저항(RJFET)에 의해 빠른 사이리스터 래치-업 동작을 수행하도록 함을 특징으로 한다.The thyristor latch-up operation may be performed by a JFET resistor (R JFET ) generated due to a bottleneck between the cathode region of the first conductivity type and the floating base region of the first conductivity type.
상기 JFET 저항(RJFET)의 크기를 조절하여 상기 이중게이트 트랜지스터의 특성을 제어하며, 상기 JFET 저항(RJFET)의 크기는 상기 제1 도전형의 캐소드 영역과 상기 제1 도전형의 플로팅 베이스 영역 사이의 길이에 의해 조절함을 특징으로 한다.The size of the JFET resistor R JFET is adjusted to control the characteristics of the double gate transistor, and the size of the JFET resistor R JFET is the cathode region of the first conductivity type and the floating base region of the first conductivity type. It is characterized by adjusting the length between.
상기 제2 도전형의 플로팅 이미터 영역의 길이를 조절하여 상기 이중게이트 트랜지스터의 특성을 제어함을 특징으로 한다. The characteristic of the double gate transistor is controlled by adjusting the length of the floating emitter region of the second conductivity type.
상기 제1 도전형의 애노드층과 상기 제2 도전형의 드리프트층 사이에 배치된 제2 도전형의 버퍼층을 더 포함함을 특징으로 한다. And a second conductive buffer layer disposed between the anode layer of the first conductivity type and the drift layer of the second conductivity type.
상기 제1 도전형의 캐소드 영역은 상기 이중 게이트 트랜지스터의 기생 사이리스터 래치-업을 억제하기 위해 1x1019cm-3 정도의 고농도로 불순물이 도핑됨을 특징으로 한다.The cathode region of the first conductivity type is doped with impurities at a high concentration of about 1 × 10 19 cm −3 to suppress parasitic thyristor latch-up of the double gate transistor.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Note that the same components in the drawings are represented by the same reference numerals and symbols as much as possible even though they are shown in different drawings. In addition, in describing the present invention, when it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.
본 발명의 이중 게이트 트랜지스터는 트렌치 IGBT 구조에 플로팅 PN 접합(플로팅 P- 베이스 및 플로팅 N+ 이미터)을 설계함으로써 사이리스터 래치-업이 일어나도록 한다. 또한, 플로팅 N+ 이미터 접합을 캐소드로부터 분리시켜 높은 전류 포화 특성을 얻을 수 있도록 한다.The dual gate transistor of the present invention designs thyristor latch-up by designing a floating PN junction (floating P-base and floating N + emitter) in the trench IGBT structure. In addition, the floating N + emitter junction can be separated from the cathode to achieve high current saturation.
도 1은 본 발명의 일실시예에 따른 이중 게이트 트랜지스터의 구조를 나타낸 단면도이다. 1 is a cross-sectional view illustrating a structure of a double gate transistor according to an exemplary embodiment of the present invention.
도 1을 참조하면, 본 발명의 이중 게이트 트랜지스터(100)는 제1 및 제2 주면을 포함하는 반도체 기판(1)을 구비한다. 상기 반도체 기판(1)은 실리콘 기판으로서, 그 제1 주면에 노출되는 P+ 애노드층(11)과, 상기 P+ 애노드층(11) 위에 형성된 N 버퍼층(12)과, 상기 N 버퍼층(12) 위에 형성되며 N 버퍼층(12)보다 불순물 농도가 낮은 N- 드리프트층(13)과, 상기 N- 드리프트층(13)이 노출되는 제2 주면에 P형 불순물을 확산함으로써 형성된 플로팅 P- 베이스 영역(14)과, 상기 플로팅 P- 베이스 영역(14) 내에 N형 불순물을 고농도로 선택적으로 확산함으로써 플로팅 P- 베이스 영역(14)보다 얕게 형성된 플로팅 N+ 이미터 영역(15)을 구비한다. 또한, 상기 반도체 기판(1)의 제2 주면에 P형 불순물을 선택적으로 확산함으로써 형성된 P+ 캐소드 영역(16)과, 상기 P+ 캐소드 영역(16) 내에 형성되며 P+ 캐소드 영역(16)보다 불순물 농도가 낮은 P- 베이스 영역(17)과, 상기 P- 베이스 영역(17) 내에 N형 불순물을 고농도로 선택적으로 확산함으로써 P- 베이스 영역(17)보다 얕게 형성된 N+ 캐소드 영역(18)을 구비한다. 이때, 반도체 기판(1)의 제2 주면은 단차를 갖도록 형성되며, P+ 캐소드 영역(16)이 형성된 제2 주면 부분이 플로팅 P- 베이스 영역(14)이 형성된 제2 주면 부분에 비해 높게 형성된다. 또한, 플로팅 N+ 이미터 영역(15)과 N+ 캐소드 영역(18)은 서로 이격되어 분리되도록 한다.Referring to FIG. 1, the double gate transistor 100 of the present invention includes a semiconductor substrate 1 including first and second main surfaces. The semiconductor substrate 1 is a silicon substrate and includes a P + anode layer 11 exposed on the first main surface thereof, an N buffer layer 12 formed on the P + anode layer 11, and the N buffer layer 12. An N - drift layer 13 formed above and having an impurity concentration lower than that of the N buffer layer 12 and a floating P - base region formed by diffusing a P-type impurity on a second main surface to which the N - drift layer 13 is exposed. 14), the floating P-provided with a floating N + emitter region 15 is formed shallower than the base region 14-the base region 14 by selectively diffusing P-floating in the N-type impurity at a high concentration in the. Also, more second it formed by selectively diffusing the P type impurity in the second major surface P + cathode region 16 and the P + is formed in the cathode region 16, P + cathode region 16 of the semiconductor substrate (1) a low impurity concentration P-base region 17 and the P - the N + cathode region 18 is formed shallower than the base region 17-the base region 17 by selectively diffusing the N type impurity at a high concentration P in the Equipped. In this case, the second main surface of the semiconductor substrate 1 is formed to have a step, and the second main surface portion where the P + cathode region 16 is formed is higher than the second main surface portion where the floating P − base region 14 is formed. do. In addition, the floating N + emitter region 15 and the N + cathode region 18 are spaced apart from each other.
상기 반도체 기판(1)의 제2 주면 위에는, 플로팅 P- 베이스 영역(14)과 P- 베이스 영역(17)의 일부 표면과 N- 드리프트층(13)의 표면을 덮도록, 실리콘 산화물을 재료로 하는 제1 및 제2 게이트 절연막(19-1, 19-2)이 형성된다. 이때, 제2 게이트 절연막(19-2)은 P- 베이스 영역(17) 및 N+ 캐소드 영역(18)의 일부 표면을 덮도록 형성되며, 반도체 기판(1)의 제2 주면의 구조에 따라 마찬가지로 단차를 갖는다. 제1 및 제2 게이트 절연막(19-1, 19-2) 위에는 제1 및 제2 게이트 전극(20-1, 20-2)이 형성된다. 또한, 반도체 기판(1)의 제2 주면 위에는 N+ 캐소드 영역(18)의 일부와 P- 베이스 영역(17) 및 P+ 캐소드 영역(16) 표면에 형성된 캐소드 전극(21)을 더 구비한다. 상기 제2 게이트 전극(19-2)과 캐소드 전극(21)은 서로 이격되도록 한다.On the second main surface of the semiconductor substrate 1, silicon oxide is used as a material to cover a part of the floating P-base region 14 and the P - base region 17 and the surface of the N - drift layer 13. First and second gate insulating films 19-1 and 19-2 are formed. In this case, the second gate insulating layer 19-2 is formed to cover a part of the surface of the P − base region 17 and the N + cathode region 18, and similarly depending on the structure of the second main surface of the semiconductor substrate 1. Have a step. First and second gate electrodes 20-1 and 20-2 are formed on the first and second gate insulating layers 19-1 and 19-2. Further, on the second main surface of the semiconductor substrate 1, a portion of the N + cathode region 18 and a cathode electrode 21 formed on the surface of the P − base region 17 and the P + cathode region 16 are further provided. The second gate electrode 19-2 and the cathode electrode 21 are spaced apart from each other.
따라서, 반도체 기판(1)의 제2 주면 측에 형성된 N- 드리프트층(13)과 플로팅 P- 베이스 영역(14)과 플로팅 N+ 이미터 영역(15)은 MOS 트랜지스터의 반도체 부분에 상당한다. P- 베이스 영역(14)과 플로팅 N+ 이미터 영역(15)은 이중 확산영역으로 되어 있기 때문에 DMOS(double-diffused MOS: 이하 DMOS라 약칭함)라 하며, 도면에서 CH는 채널을 나타낸다. 반도체 기판(1)의 제1 주면 위에는 P+ 애노드층(11)에 접속되는 애노드 전극(22)이 형성된다.Therefore, the N − drift layer 13, the floating P − base region 14, and the floating N + emitter region 15 formed on the second main surface side of the semiconductor substrate 1 correspond to the semiconductor portion of the MOS transistor. Since P − base region 14 and floating N + emitter region 15 are double diffusion regions, they are referred to as DMOS (double-diffused MOS) hereinafter, and CH represents a channel. An anode electrode 22 connected to the P + anode layer 11 is formed on the first main surface of the semiconductor substrate 1.
상기 구성을 갖는 본 발명의 이중 게이트 트랜지스터(100)의 동작은 다음과 같다.The operation of the double gate transistor 100 of the present invention having the above configuration is as follows.
도 1을 참조하면, 본 발명의 이중 게이트 트랜지스터(100)의 순방향 동작은 트렌치 IGBT 동작과 사이리스터 래치-업으로 이루어진다. 순방향 동작 시 JFET 저항(RJFET)에 의한 빠른 사이리스터 래치-업으로 낮은 순방향 전압 강하 특성을 가지며 스냅백 현상도 제거된다. 또한, 트렌치 게이트로 N+ 캐소드(18)와 플로팅 N+ 이미터(15)를 분리시켜 높은 애노드 전압에서도 전류 포화 특성이 유지된다. 본 발명의 이중 게이트 트랜지스터의 전류 포화 특성은 P- 베이스 영역(17)의 애벌런치 항복에 의한 기생 사이리스터(P+ 애노드(11), N- 드리프트(13), P- 베이스(17), N+ 캐소드(18)) 래치-업에 의해 결정된다.Referring to FIG. 1, the forward operation of the dual gate transistor 100 of the present invention is comprised of a trench IGBT operation and a thyristor latch-up. Fast thyristor latch-up by JFET resistor (R JFET ) in forward operation results in low forward voltage drop and eliminates snapback. In addition, the trench gate separates the N + cathode 18 and the floating N + emitter 15 to maintain current saturation even at high anode voltages. Current saturation characteristics of a double gate transistor of the present invention P - parasitic thyristor by the avalanche breakdown of the base region (17) (P + anode (11), N - drift (13), P - a base (17), N + Cathode 18) is determined by latch-up.
도 2는 본 발명의 이중 게이트 트랜지스터의 순방향 동작시의 전자 전류의 흐름과 설계 변수 즉, JFET 저항(RJFET)과 플로팅 N+ 이미터 길이(LN+emitter )를 나타낸 도면이다. JFET 저항(RJFET)은 트렌치에서 플로팅 P- 베이스(14) 수평 확산층까지의 거리(LJFET)로 설계될 수 있으며, 플로팅 N+ 이미터 길이(LN+emitter)는 플로팅 N+ 이미터의 이온주입 시 의 윈도우 폭으로 설계될 수 있다. 상기 JFET 저항은 P+ 캐소드와 플로팅 P- 베이스 접합 사이의 병목 현상에 의해 형성된다.FIG. 2 is a diagram showing the flow of electron current and design variables, i.e., JFET resistance (R JFET ) and floating N + emitter length (L N + emitter ) during forward operation of the dual gate transistor of the present invention. JFET resistance (R JFET) is in the trench floating P - can be designed as a base (14) distance to the horizontal diffusion layer (L JFET), the floating N + two meters length (L N + emitter) is of the floating N + two m It can be designed as the window width during ion implantation. The JFET resistance is formed by a bottleneck between the P + cathode and the floating P - base junction.
상기 이중 게이트 트랜지스터의 애노드(22)에 양의 전압이 걸린 상태에서, DMOS의 제1 게이트 전극(20-1)과 제2 게이트 전극(20-2)에 문턱전압 이상으로 양의 전압이 걸리면 전자는 N+ 캐소드(18)에서 N- 드리프트(13)로 2가지 경로로 주입된다. 2가지 전자 주입 경로는 수직형 N 채널을 통하여 JFET 저항의 N- 드리프트로 주입되는 경로(경로 1)와 수직형 N 채널을 통하여 플로팅 N+ 이미터, 수평형 N 채널을 거쳐 N- 드리프트로 주입되는 경로(경로 2)이다. 상기 두 경로를 따라 N- 드리프트(13)로 주입된 전자들은 P+ 애노드(11)로 빠져 나가며, 이는 상기 이중 게이트 트랜지스터 내의 PNP 바이폴라 트랜지스터의 베이스 전류가 된다. 상기 P+ 캐소드(16)와 플로팅 P- 베이스(14) 사이의 JFET 저항(RJFET)으로 인하여 경로 1보다 경로 2를 통하여 N- 드리프트(13)로 주입되는 전자의 양이 많다. P+ 애노드(11)에서 주입된 정공은 N- 드리프트(13)를 거쳐 플로팅 P- 베이스(14)나 P- 베이스(17)에 쌓이면서 P+ 캐소드(16)로 빠져나간다. 정공은 JFET 저항(RJFET)으로 인하여 P- 베이스(17)보다 플로팅 P- 베이스(14)에 더 많이 쌓이게 된다. 플로팅 P- 베이스 영역(14)의 저항에 흐르는 정공 전류에 의하여 플로팅 P- 베이스(14)와 플로팅 N+ 이미터(15)가 순방향 바이어스 되어 사이리스터가 래치-업된다.When a positive voltage is applied to the anode 22 of the double gate transistor, when a positive voltage is applied to the first gate electrode 20-1 and the second gate electrode 20-2 of the DMOS by a threshold voltage or more, electrons Is injected in two paths from N + cathode 18 to N − drift 13. Two electron injection paths are injected through the vertical N channel into the N- drift of the JFET resistor (path 1) and through the floating N + emitter and horizontal N channels through the vertical N channel as N - drift Path (path 2). Electrons injected into the N − drift 13 along the two paths exit to the P + anode 11, which becomes the base current of the PNP bipolar transistor in the double gate transistor. Due to the JFET resistance (R JFET ) between the P + cathode 16 and the floating P − base 14, the amount of electrons injected into the N − drift 13 through path 2 is greater than path 1. Holes injected from the P + anode 11 are accumulated in the floating P - base 14 or P - base 17 via the N - drift 13 and exit to the P + cathode 16. Holes accumulate more in the floating P - base 14 than in the P - base 17 due to the JFET resistance (R JFET ). The hole current flowing through the resistance of the floating P - base region 14 causes the floating P - base 14 and the floating N + emitter 15 to be forward biased to latch-up the thyristor.
본 발명에 따른 이중 게이트 트랜지스터의 전기적 특성은 수치해석 시뮬레이터 ISE-TCAD를 이용하여 검증하였다. 표 I은 본 발명의 설계 변수를 예로써 나타낸 것이다. The electrical characteristics of the double gate transistor according to the present invention were verified using a numerical simulation simulator ISE-TCAD. Table I shows by way of example the design parameters of the invention.
표 1.Table 1.
표 1. 에서 알 수 있는 바와 같이 본 발명은 700 V 이상의 순방향 저지 능력을 얻기 위하여 N- 드리프트 영역의 농도와 두께는 각각 1.4ㅧ1014 cm-3, 50 ㎛로 설계된다. 또한, 기생 사이리스터 래치-업을 억제하기 위하여 P+ 캐소드 접합을 포함한다.As can be seen from Table 1. In order to obtain the forward blocking ability of 700 V or more, the concentration and thickness of the N - drift region are designed to be 1.4 ㅧ 10 14 cm -3 , 50 μm, respectively. It also includes a P + cathode junction to suppress parasitic thyristor latch-up.
본 발명의 제안된 소자의 제작 공정은 통상의 트렌치 IGBT 공정과 호환이 되며 복잡한 공정이 요구되지 않는다. 본 발명의 플로팅 N+ 이미터와 N+ 캐소드는 동시에 제작되며, 플로팅 P- 베이스와 P- 베이스는 전면 P- 이온 주입 공정(P - blank ion implantation)에 의해 제작된다. 또한, 본 발명은 빠른 스위칭 특성을 얻기 위하여 시뮬레이션의 캐리어 수명시간 (carrier lifetime)을 250 ㎱로 설정하며, 이는 소자 제작 후 간단한 전자 조사 (electron irradiation)로 구현할 수 있다.The fabrication process of the proposed device of the present invention is compatible with conventional trench IGBT processes and does not require complicated processes. N + floating emitter and the N + cathode of the present invention are made at the same time, the floating P - the base and the P - base front P - are produced by a - (blank ion implantation P) ion implantation process. In addition, the present invention sets the carrier lifetime of the simulation to 250 kHz to obtain fast switching characteristics, which can be implemented by simple electron irradiation after the device fabrication.
P+ 캐소드 접합과 플로팅 P- 베이스 접합 사이의 병목 현상(bottleneck effect)에 의해 생기는 JFET 저항(RJFET)은 본 발명에 따른 이중 게이트 트랜지스터의 순방향 전압 강하 특성 및 전류 포화 특성에 영향을 미친다.The JFET resistance (R JFET ) caused by the bottleneck effect between the P + cathode junction and the floating P-base junction affects the forward voltage drop and current saturation characteristics of the dual gate transistor according to the present invention.
도 3a, 도 3b는 각각 도 2의 구조에서 DMOS에 15 V로 바이어스 전압이 인가되어 있을 경우 LJFET에 따른 순방향 전압 강하 및 전류 포화 특성을 나타낸 도면이다.3A and 3B are diagrams illustrating forward voltage drop and current saturation characteristics according to L JFET when a bias voltage is applied to the DMOS at 15 V in the structure of FIG. 2.
도 3a에서, 본 발명의 이중 게이트 트랜지스터의 전류-전압 특성은 LJFET에 따라 애노드 전류 밀도 100 A/cm2에 교차되는 것을 알 수 있다. 애노드 전류 밀도 100 A/cm2 아래의 동작 영역에서는 LJFET가 큰 것이 병목 현상을 완화시켜 LJFET 가 작게 설계된 것보다 개선된 순방향 전압 강하 특성을 가진다. 반대로 애노드 전류 밀도 100 A/cm2 이상의 동작 영역에서는 LJFET를 작게 설계한 경우의 순방향 전압 강하 특성이 LJFET를 크게 설계한 경우보다 개선된다. 그 이유는 LJFET가 크게 설계될수록 채널 밀도가 감소되기 때문이다.In FIG. 3A, it can be seen that the current-voltage characteristic of the double gate transistor of the present invention crosses the anode current density of 100 A / cm 2 depending on the L JFET . In the operation region under an anode current density of 100 A / cm 2 to be a large L JFET alleviate bottlenecks have a forward voltage drop characteristic improvement than the L JFET designed smaller. In contrast, the anode current density of 100 A / cm 2 or more operating region is the forward voltage drop characteristics when designing a smaller L JFET is improved more greatly when a designing L JFET. This is because the larger the L JFET is designed, the lower the channel density.
도 3b에서, LJFET이 작을수록 병목 현상이 심화되어 P- 베이스 영역에 애벌런치 항복이 발생하여 낮은 애노드 전압에서 기생 사이리스터가 래치-업 되어 전류 포화 특성을 잃게 된다. LJFET이 1 ㎛인 경우의 전류 포화 특성이 유지되는 애노드 전압은 71 V로써 LJFET이 3 ㎛인 경우의 563 V에 비해 열화 된다. LJFET 설계는 순방향 전압 강하 특성 및 전류 포화 특성 사이에서 트레이드-오프(trade-off) 관계에 있다. 본 실시예에서는 LJFET를 3 ㎛로 설계하여 100 A/cm2에서 1.43 V의 순방향 전압 강하를 얻었으며 애노드 전압, 563 V까지 전류 포화 특성이 유지된다.In FIG. 3B, the smaller the L JFET , the more bottleneck occurs, resulting in avalanche breakdown in the P-base region, resulting in parasitic thyristor latch-up at low anode voltages, resulting in loss of current saturation. The anode voltage at which the current saturation characteristic is maintained when the L JFET is 1 mu m is 71 V, which is degraded compared to 563 V when the L JFET is 3 mu m. The L JFET design is in a trade-off relationship between forward voltage drop and current saturation. In this example, the L JFET is designed to 3 µm to obtain a forward voltage drop of 1.43 V at 100 A / cm 2 and maintain the current saturation characteristics up to 563 V as the anode voltage.
또한, 플로팅 N+ 이미터의 길이(LN+ emitter)는 사이리스터 전류와 채널 밀도에 영향을 미쳐 순방향 전압 강하와 전류 포화 특성을 결정한다.In addition, the length of the floating N + emitter (L N + emitter ) affects the thyristor current and channel density to determine the forward voltage drop and current saturation characteristics.
도 4a, 도 4b는 각각 본 발명에 따른 이중 게이트 트랜지스터의 플로팅 N+ 이미터 길이에 따른 순방향 전압 강하 및 전류 포화 특성을 나타낸 도면이다. 4A and 4B are diagrams illustrating forward voltage drop and current saturation characteristics according to the floating N + emitter length of the double gate transistor according to the present invention, respectively.
도 4a에서, LN+emitter에 따른 소자의 전류-전압 특성은 애노드 전류 밀도 100 A/cm2에서 교차한다. 애노드 전류 밀도 100 A/cm2 아래의 동작 영역에서는 LN+emitter가 크게 설계되면 사이리스터가 동작하는 면적이 커져 사이리스터 전류가 증가되어 순방향 전압 강하 특성이 개선된다. 그러나 애노드 전류 밀도 100 A/cm2 이상의 동작 영역에서는 LN+emitter가 적게 설계된 제안된 소자가 LN+emitter가 크게 설계된 것보다 개선된 순방향 전압 강하 특성을 보인다. 그 이유는 LN+emitter가 크게 설계될수록 채널 밀도가 감소하기 때문이다.In FIG. 4A, the current-voltage characteristic of the device according to L N + emitter intersects at the anode current density 100 A / cm 2 . In the operating area below the anode current density of 100 A / cm 2 , the large design of L N + emitter increases the operating area of the thyristors, increasing the thyristors current and improving the forward voltage drop. However, the anode current density of 100 A / cm 2 or more operating region is the proposed device is designed is less L N + emitter forward voltage drop characteristics exhibit improved than the L N + emitter largely designed. This is because the larger the L N + emitter is designed, the lower the channel density.
한편, 기생 사이리스터가 래치-업 되는 전류 레벨은 트렌치 및 캐소드 (P- 베이스, N+ 캐소드, P+ 캐소드)구조에 의해 결정된다. 즉, 플로팅 N+ 이미터의 길이가 변해도 트렌치 구조 및 캐소드 구조는 같으므로 기생 사이리스터가 래치-업 되는 전류 값은 동일하다. LN+emitter가 크게 설계되면 P- 베이스에 흐르는 전류가 커져 기생 사이리스터 래치-업이 더 낮은 애노드 전압에서 일어나게 된다. 도 4b에서, LN+emitter가 3 ㎛, 5 ㎛, 7 ㎛일 때 전류 포화가 유지되는 애노드 전압은 각각 587 V, 563 V, 543 V이지만, LN+emitter가 9 ㎛로 커지면 전류 포화가 유지되는 애노드 전압이 108 V로 급격히 열화된다.On the other hand, the current level at which the parasitic thyristor is latched up is determined by the structure of the trench and the cathode (P-base, N + cathode, P + cathode). That is, even if the length of the floating N + emitter changes, the trench structure and the cathode structure are the same, so that the current values at which the parasitic thyristors are latched up are the same. Larger designs of L N + emitters increase the current flowing through the P-base, causing parasitic thyristor latch-up to occur at lower anode voltages. In Figure 4b, L N + emitter is 3 ㎛, 5 ㎛, the anode voltage, the current saturation maintained as 7 ㎛ days, but 587 V, 563 V, 543 V, respectively, L N + emitter is greater current saturated with 9 ㎛ the The sustained anode voltage degrades rapidly to 108V.
따라서, 플로팅 N+ 이미터 길이 설계도 JFET 저항과 마찬가지로 순방향 전압 강하 특성 및 전류 포화 특성 사이에서 트레이드-오프(trade-off) 관계에 있다. LN+ emitter를 5 ㎛로 설계하여 100 A/cm2에서의 1.43 V의 순방향 전압 강하를 얻었으며 애노드 전압, 563 V까지 전류 포화 특성이 유지되었다.Thus, the floating N + emitter length design, like JFET resistors, is in a trade-off relationship between the forward voltage drop and current saturation characteristics. The L N + emitter was designed to 5 μm, yielding a forward voltage drop of 1.43 V at 100 A / cm 2 , and maintaining current saturation up to the anode voltage, 563 V.
도 5는 본 발명에 따른 이중 게이트 트랜지스터의 P+ 접합 깊이에 따른 100 A/cm2에서의 순방향 전압 강하 및 전류 포화가 유지되는 애노드 전압을 나타낸 것이다. P+ 접합 깊이가 6 ㎛이면 100 A/cm2에서의 순방향 전압 강하가 1.85 V로 급격히 열화되며, P+ 접합 깊이가 4 ㎛이면 전류 포화가 유지되는 애노드 전압이 361 V로 급격히 열화된다. P+ 접합 깊이에 따라 순방향 전압 강하 특성과 전류 포화 특성이 trade-off 관계에 있다. 본 실시예에서는 최적값인 5 ㎛로 P+ 접합 깊이를 갖는다.5 shows the anode voltage at which the forward voltage drop and current saturation at 100 A / cm 2 according to the P + junction depth of the double gate transistor according to the present invention is maintained. If the P + junction depth is 6 μm, the forward voltage drop at 100 A / cm 2 is rapidly degraded to 1.85 V. If the P + junction depth is 4 μm, the anode voltage at which current saturation is maintained is rapidly degraded to 361 V. Depending on the depth of the P + junction, forward voltage drop and current saturation are trade-off. In this embodiment, the P + junction depth is 5 µm, which is an optimum value.
도 6a, 도 6b는 각각 본 발명에 따른 이중 게이트 트랜지스터가 전류 포화 동작을 할 때의 전자 전류 분포 및 정공 전류 분포를 나타낸 것으로, 애노드 전압 100V, 게이트 전압 15V 일 때, 2차원 수치해석 시뮬레이터 ISE-TCAD 8.0을 이용하여 시뮬레이션한 결과를 나타낸 것이다. 오른 쪽 바는 농도에 따른 전자전류밀도 및 정공전류밀도 값을 나타낸다. 도면에서 플로팅 N+ 이미터에서 플로팅 P- 베이스로 전자가 주입되며 플로팅 P- 베이스에서 플로팅 N+ 이미터로 정공이 주입되므로 본 발명의 사이리스터는 정상적으로 래치-업 되는 것을 확인할 수 있다. 6A and 6B show electron current distributions and hole current distributions when the double gate transistor according to the present invention performs current saturation operation, respectively. When the anode voltage is 100V and the gate voltage is 15V, the two-dimensional numerical simulation simulator ISE- is shown. The simulation results using TCAD 8.0 are shown. The right bar shows the electron current density and hole current density values according to the concentration. In the drawing, since electrons are injected from the floating N + emitter to the floating P-base and holes are injected from the floating P-base to the floating N + emitter, it can be seen that the thyristor of the present invention is normally latched up.
도 7a, 도 7b는 각각 본 발명에 따른 이중 게이트 트랜지스터의 순방향 전압 강하 특성 및 전류 포화 특성을 종래 일반적인 트렌치 IGBT 및 EST와 비교하여 나타낸 도면이다. 7A and 7B are diagrams illustrating the forward voltage drop characteristic and the current saturation characteristic of the double gate transistor according to the present invention in comparison with the conventional general trenches IGBT and EST, respectively.
게이트 전압이 15 V일 때, 종래의 EST는 사이리스터 래치-업에 의해 100 A/cm2에서 1.47 V에서 순방향 전압강하가 일어나며, 이는 종래의 트렌치 IGBT의 순방향 전압 강하 1.52V 보다 낮은 값이다. 그러나 종래의 EST는 순방향 동작 시 트랜지스터가 구동된 뒤 사이리스터가 래치-업되므로 스냅백 (snapback) 현상이 발생하며, 스냅백으로 인한 부성 저항 (negative resistance) 영역을 가지고 있다. 부성 저항 영역은 회로적으로 불안한 동작을 일으킬 수 있으므로 억제되어야 한다. 반면, 본 발명에 따른 이중 게이트 트랜지스터는 JFET 저항과 플로팅 N+ 이미터 길이 설계에 의한 빠른 사이리스터 래치-업으로 100 A/cm2에서의 순방향 전압 강하는 1.43 V로 종래의 트렌치 IGBT 및 EST에 비해 개선되며, 스냅백 현상도 제거된다.When the gate voltage is 15 V, the conventional EST has a forward voltage drop at 1.47 V at 100 A / cm 2 by thyristor latch-up, which is lower than the forward voltage drop 1.52 V of the conventional trench IGBT. However, the conventional EST has a snapback phenomenon because the thyristor is latched up after the transistor is driven in the forward operation, and has a negative resistance region due to the snapback. Negative resistance areas should be suppressed because they can cause circuitry unstable operation. On the other hand, the dual gate transistor according to the present invention has a fast thyristor latch-up by JFET resistance and floating N + emitter length design, so that the forward voltage drop at 100 A / cm 2 is 1.43 V, which is an improvement over the conventional trench IGBT and EST. The snapback phenomenon is also eliminated.
또한, 종래의 EST는 애노드 전압이 상승함에 따라 플로팅 N+ 이미터의 전위가 상승하여 series LMOS 채널에 애벌런치 항복이 발생하여 낮은 애노드 전압에서 전류 포화 특성을 잃는다. 반면, 본 발명에 따른 이중 게이트 트랜지스터는 트렌치 게이트로 플로팅 N+ 이미터를 N+ 캐소드로부터 분리시켜 높은 전류 포화 특성을 얻을 수 있다. 본 발명에 따른 이중 게이트 트랜지스터의 전류 포화가 유지되는 애노드 전압은 563 V로 종래의 EST의 13 V보다 개선됨을 알 수 있다. 또한 본 발명에 따른 소자의 전류 포화 전류 밀도는 1800 A/cm2로써 종래의 트렌치 IGBT의 전류 포화 전류 밀도 2800 A/cm2에 비해 낮아 short-circuit ruggedness가 개선된다.In addition, the conventional EST loses current saturation at low anode voltage due to avalanche breakdown in the series LMOS channel due to an increase in the potential of the floating N + emitter as the anode voltage rises. On the other hand, the dual gate transistor according to the present invention can obtain high current saturation by separating the floating N + emitter from the N + cathode by the trench gate. It can be seen that the anode voltage at which current saturation of the double gate transistor according to the present invention is maintained is 563 V, which is improved from 13 V of the conventional EST. In addition, current saturation current density of the device according to the invention is an improved low short-circuit current than the ruggedness saturation current density of 2800 A / cm 2 of a prior art trench IGBT as 1800 A / cm 2.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.Meanwhile, in the detailed description of the present invention, specific embodiments have been described, but various modifications are possible without departing from the scope of the present invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the scope of the following claims, but also by the equivalents of the claims.
상술한 바와 같이 본 발명은 트렌치 IGBT 동작과 사이리스터 래치-업이 일어나도록 함으로써 종래의 트렌치 IGBT 및 EST 보다 순방향 전압강하 특성이 개선된다. 또한 빠른 사이리스터 래치-업에 의해 EST의 문제점인 동작 초기의 스냅백 현상을 제거할 수 있다. As described above, the present invention improves the forward voltage drop characteristic of the conventional trench IGBT and EST by causing the trench IGBT operation and the thyristor latch-up to occur. The fast thyristor latch-up also eliminates the early snapback behavior of EST.
또한, 본 발명에 의하면 트렌치 게이트에 의해 N+ 캐소드와 N+ 이미터가 분리됨에 따라 높은 전류포화특성을 얻을 수 있다. In addition, according to the present invention, as the N + cathode and the N + emitter are separated by the trench gate, high current saturation characteristics can be obtained.
더욱이, 본 발명에 따른 이중 게이트 트랜지스터의 제작공정은 종래 일반적인 트렌치 IGBT 공정과 호환이 되며 복잡한 공정이 요구되지 않는다.Moreover, the manufacturing process of the double gate transistor according to the present invention is compatible with the conventional general trench IGBT process and does not require a complicated process.
따라서, 본 발명은 고전압 응용 분야의 스위칭 소자에 응용될 수 있을 것이다.Thus, the present invention may be applied to switching devices in high voltage applications.
도 1은 본 발명의 일실시예에 따른 이중 게이트 트랜지스터의 구조를 나타낸 단면도,1 is a cross-sectional view showing the structure of a double gate transistor according to an embodiment of the present invention;
도 2는 본 발명의 이중 게이트 트랜지스터의 순방향 동작시의 전자 전류의 흐름과 설계 변수를 나타낸 도면,2 is a view showing the flow of electron current and design parameters in the forward operation of the dual gate transistor of the present invention,
도 3a, 도 3b는 각각 도 2의 구조에서 LJFET에 따른 순방향 전압 강하 및 전류 포화 특성을 나타낸 도면,3A and 3B are diagrams illustrating forward voltage drop and current saturation characteristics according to L JFET in the structure of FIG. 2, respectively.
도 4a, 도 4b는 각각 본 발명에 따른 이중 게이트 트랜지스터의 플로팅 N+ 이미터 길이에 따른 순방향 전압 강하 및 전류 포화 특성을 나타낸 도면,4A and 4B show forward voltage drop and current saturation characteristics according to the floating N + emitter length of the double gate transistor according to the present invention, respectively.
도 5는 본 발명에 따른 이중 게이트 트랜지스터의 P+ 접합 깊이에 따른 순방향 전압 강하 및 전류 포화가 유지되는 애노드 전압을 나타낸 도면, FIG. 5 is a view showing an anode voltage having a forward voltage drop and a current saturation according to a P + junction depth of a double gate transistor according to the present invention; FIG.
도 6a, 도 6b는 각각 본 발명에 따른 이중 게이트 트랜지스터가 전류 포화 동작을 할 때의 전자 전류 분포 및 정공 전류 분포를 나타낸 도면, 6A and 6B are diagrams illustrating electron current distribution and hole current distribution when the double gate transistor according to the present invention performs current saturation operation.
도 7a, 도 7b는 각각 본 발명에 따른 이중 게이트 트랜지스터의 순방향 전압 강하 특성 및 전류 포화 특성을 종래 일반적인 트렌치 IGBT 및 EST와 비교하여 나타낸 도면.7A and 7B are diagrams illustrating forward voltage drop and current saturation characteristics of a double gate transistor according to the present invention, respectively, compared with conventional general trenches IGBT and EST.
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| US7956419B2 (en) * | 2005-11-02 | 2011-06-07 | International Rectifier Corporation | Trench IGBT with depletion stop layer |
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| KR101220506B1 (en) * | 2010-10-13 | 2013-01-21 | 주식회사 실리콘핸즈 | High withstand voltage base resistance thyristor |
| CN111129130B (en) * | 2018-10-30 | 2023-09-05 | 株洲中车时代半导体有限公司 | Trench gate IGBT device |
| CN111129131B (en) * | 2018-10-30 | 2023-09-05 | 株洲中车时代半导体有限公司 | Planar gate IGBT device |
| CN111129132B (en) * | 2018-10-30 | 2023-09-08 | 株洲中车时代半导体有限公司 | IGBT device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335863A (en) * | 1994-06-14 | 1995-12-22 | Hitachi Ltd | Mos-controlled semiconductor device |
| KR19980058377A (en) * | 1996-12-30 | 1998-09-25 | 김영환 | Emitter-switched thyristor having a trench cathode structure and a method of manufacturing the same |
| KR20030025028A (en) * | 2001-09-19 | 2003-03-28 | 학교법인고려중앙학원 | Lateral dual channel emitter-switched thyristor |
| KR20030077186A (en) * | 2002-03-25 | 2003-10-01 | 한민구 | Mos controlled thyristor |
-
2004
- 2004-02-23 KR KR10-2004-0011835A patent/KR100533687B1/en not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07335863A (en) * | 1994-06-14 | 1995-12-22 | Hitachi Ltd | Mos-controlled semiconductor device |
| KR19980058377A (en) * | 1996-12-30 | 1998-09-25 | 김영환 | Emitter-switched thyristor having a trench cathode structure and a method of manufacturing the same |
| KR20030025028A (en) * | 2001-09-19 | 2003-03-28 | 학교법인고려중앙학원 | Lateral dual channel emitter-switched thyristor |
| KR20030077186A (en) * | 2002-03-25 | 2003-10-01 | 한민구 | Mos controlled thyristor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050083340A (en) | 2005-08-26 |
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