JP2003124294A - 半導体ウエハおよび半導体装置の製造方法 - Google Patents
半導体ウエハおよび半導体装置の製造方法Info
- Publication number
- JP2003124294A JP2003124294A JP2001313676A JP2001313676A JP2003124294A JP 2003124294 A JP2003124294 A JP 2003124294A JP 2001313676 A JP2001313676 A JP 2001313676A JP 2001313676 A JP2001313676 A JP 2001313676A JP 2003124294 A JP2003124294 A JP 2003124294A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- semiconductor
- wafer
- present
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】
【課題】 ウエハ・レベルＣＳＰの加工精度の向上およ
び生産性の向上を実現することのできる技術を提供す
る。 【解決手段】 回路パターンが作り込まれた複数の半導
体チップ２を有する半導体ウエハ１を、半導体チップ２
以外の領域に２ヶ所設けられた貫通孔４をガイドするこ
とによって、パッケージ・プロセスの製造装置に搬送
し、設置するものである。また、上記貫通孔４を位置補
正ターゲットとして、パッケージ・プロセスの製造装置
において半導体ウエハ１の位置補正を行うものである。
び生産性の向上を実現することのできる技術を提供す
る。 【解決手段】 回路パターンが作り込まれた複数の半導
体チップ２を有する半導体ウエハ１を、半導体チップ２
以外の領域に２ヶ所設けられた貫通孔４をガイドするこ
とによって、パッケージ・プロセスの製造装置に搬送
し、設置するものである。また、上記貫通孔４を位置補
正ターゲットとして、パッケージ・プロセスの製造装置
において半導体ウエハ１の位置補正を行うものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、ウエハ・レベルＣＳＰ（chipsize p
ackage）技術によって作られる半導体装置に適用して有
効な技術に関する。
技術に関し、特に、ウエハ・レベルＣＳＰ（chipsize p
ackage）技術によって作られる半導体装置に適用して有
効な技術に関する。
【０００２】
【従来の技術】半導体製品の高速化、高密度実装の要求
から、１９９０年代半ばにはボール格子端子（ball gri
d array：ＢＧＡ）型パッケージによる表面実装技術が
開発され、現在では、ウエハ状態のまま作られる半導体
チップと同じサイズのパッケージ、すなわちウエハ・レ
ベルＣＳＰの開発が各社各様の構造で始められている。
から、１９９０年代半ばにはボール格子端子（ball gri
d array：ＢＧＡ）型パッケージによる表面実装技術が
開発され、現在では、ウエハ状態のまま作られる半導体
チップと同じサイズのパッケージ、すなわちウエハ・レ
ベルＣＳＰの開発が各社各様の構造で始められている。
【０００３】ウエハ・レベルＣＳＰは、ウエハ・プロセ
ス（前工程）とパッケージ・プロセス（後工程）とを一
体化した技術であり、半導体チップのサイズが縮小する
に従いパッケージのサイズも縮小することから、半導体
ウエハから取得できる半導体チップの個数が増えて、半
導体製品の低コスト化を図ることができる。
ス（前工程）とパッケージ・プロセス（後工程）とを一
体化した技術であり、半導体チップのサイズが縮小する
に従いパッケージのサイズも縮小することから、半導体
ウエハから取得できる半導体チップの個数が増えて、半
導体製品の低コスト化を図ることができる。
【０００４】なお、ウエハ・レベルＣＳＰに関しては、
たとえば日経ＢＰ社発行「日経マイクロデバイス」１９
９８年８月号、Ｐ４４〜Ｐ７１などに記載されている。
たとえば日経ＢＰ社発行「日経マイクロデバイス」１９
９８年８月号、Ｐ４４〜Ｐ７１などに記載されている。
【０００５】
【発明が解決しようとする課題】ところが、前記ウエハ
・レベルＣＳＰ技術においては、以下の課題があること
を本発明者は見いだした。
・レベルＣＳＰ技術においては、以下の課題があること
を本発明者は見いだした。
【０００６】パッケージ・プロセスにおいてバンプ加工
等を行う製造装置での半導体ウエハの位置決めは、ノッ
チ（notch）またはオリエンテーション・フラット（ori
entation flat：以下、オリフラと称す）を基準にして
外周をガイドすることによって行われる。しかし、半導
体ウエハの厚さが薄くなるに従い半導体ウエハの反りが
大きくなり、厚さが相対的に薄い半導体ウエハでは、半
導体ウエハが外形ガイドからずれる、または搬送時に半
導体ウエハが外形ガイドから外れるという問題が生ず
る。
等を行う製造装置での半導体ウエハの位置決めは、ノッ
チ（notch）またはオリエンテーション・フラット（ori
entation flat：以下、オリフラと称す）を基準にして
外周をガイドすることによって行われる。しかし、半導
体ウエハの厚さが薄くなるに従い半導体ウエハの反りが
大きくなり、厚さが相対的に薄い半導体ウエハでは、半
導体ウエハが外形ガイドからずれる、または搬送時に半
導体ウエハが外形ガイドから外れるという問題が生ず
る。
【０００７】この問題は、半導体ウエハの径が大きくな
るに従って、より顕著となる。この対策としてウエハ搬
送ロボットによる半導体ウエハの搬送またはたウエハ認
識カメラの精度向上などが考えられたが、高額であるこ
とから、これら設備の導入は設備費の増加による半導体
製品の製造コストの上昇を招いてしまう。
るに従って、より顕著となる。この対策としてウエハ搬
送ロボットによる半導体ウエハの搬送またはたウエハ認
識カメラの精度向上などが考えられたが、高額であるこ
とから、これら設備の導入は設備費の増加による半導体
製品の製造コストの上昇を招いてしまう。
【０００８】また、製造装置での半導体ウエハの位置補
正ターゲットとして、製品毎に半導体チップ内に作成さ
れたインデックスマークが用いられている。このインデ
ックスマークには、たとえばバンプが接続される下地パ
ターンが用いられる。しかし、半導体チップが小さくな
るに従ってバンプが形成される領域が小さくなり、製品
によってはインデックスマークの設置が難しくなってい
る。さらに製品毎に座標およびインデックスマークの形
状が異なり、それぞれの製品で認識プログラムを作成す
る必要があり、このため製品が替わるたびに位置補正の
段取りに時間を要し、また製造装置間で位置補正精度に
ばらつきが生ずるなどの問題もある。
正ターゲットとして、製品毎に半導体チップ内に作成さ
れたインデックスマークが用いられている。このインデ
ックスマークには、たとえばバンプが接続される下地パ
ターンが用いられる。しかし、半導体チップが小さくな
るに従ってバンプが形成される領域が小さくなり、製品
によってはインデックスマークの設置が難しくなってい
る。さらに製品毎に座標およびインデックスマークの形
状が異なり、それぞれの製品で認識プログラムを作成す
る必要があり、このため製品が替わるたびに位置補正の
段取りに時間を要し、また製造装置間で位置補正精度に
ばらつきが生ずるなどの問題もある。
【０００９】本発明の目的は、ウエハ・レベルＣＳＰの
加工精度の向上および生産性の向上を実現することので
きる技術を提供することにある。
加工精度の向上および生産性の向上を実現することので
きる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明は、回路パターンが作り込まれた複
数の半導体チップを有する半導体ウエハを、半導体チッ
プ以外の領域に１ヶ所以上設けられた貫通孔をガイドす
ることによって、パッケージ・プロセスの製造装置に搬
送し、設置するものである。また、上記貫通孔を位置補
正ターゲットとして、パッケージ・プロセスの製造装置
において半導体ウエハの位置補正を行うものである。
数の半導体チップを有する半導体ウエハを、半導体チッ
プ以外の領域に１ヶ所以上設けられた貫通孔をガイドす
ることによって、パッケージ・プロセスの製造装置に搬
送し、設置するものである。また、上記貫通孔を位置補
正ターゲットとして、パッケージ・プロセスの製造装置
において半導体ウエハの位置補正を行うものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１４】図１は、本実施の形態であるノッチを有す
る半導体ウエハの概略図であり、（ａ）は半導体ウエハ
の要部上面図、（ｂ）は同図（ａ）のＡ―Ａ′線におけ
る半導体ウエハの要部断面図である。図２は、本実施の
形態であるオリフラを有する半導体ウエハの概略図であ
り、（ａ）は半導体ウエハの要部上面図、（ｂ）は同図
（ａ）のＢ−Ｂ′線における半導体ウエハの要部断面図
である。ノッチとは、結晶方位の判別および整列を容易
にするため半導体ウエハの外周に設けられた切りかきで
あり、オリフラとは、結晶方向の判別および位置合わせ
を容易にするため半導体ウエハの外周に設けられたフラ
ットな面である。
る半導体ウエハの概略図であり、（ａ）は半導体ウエハ
の要部上面図、（ｂ）は同図（ａ）のＡ―Ａ′線におけ
る半導体ウエハの要部断面図である。図２は、本実施の
形態であるオリフラを有する半導体ウエハの概略図であ
り、（ａ）は半導体ウエハの要部上面図、（ｂ）は同図
（ａ）のＢ−Ｂ′線における半導体ウエハの要部断面図
である。ノッチとは、結晶方位の判別および整列を容易
にするため半導体ウエハの外周に設けられた切りかきで
あり、オリフラとは、結晶方向の判別および位置合わせ
を容易にするため半導体ウエハの外周に設けられたフラ
ットな面である。
【００１５】図１および図２に示すように、たとえばシ
リコン単結晶からなる半導体ウエハ１上に、回路パター
ンが作り込まれた複数の半導体チップ２が形成されてい
る。さらに、半導体ウエハ１のあらかじめ決められた位
置には、たとえばノッチ３ａまたはオリフラ３ｂを基準
とした貫通孔４が形成されている。貫通孔４は、半導体
チップ２が形成された領域以外の半導体ウエハ１に２ヶ
所設けられており、その形状は、たとえば０.１ｍｍ以
上の直径を有する真円形である。また、貫通孔４は、半
導体ウエハ１を厚さ方向に完全に貫通しており、たとえ
ば異方性エッチングにより形成することができる。な
お、上記貫通孔４には、半導体ウエハ１を厚さ方向に途
中までエッチングした半導体ウエハ１の厚さ内に孔終端
部が存在する孔も含むことができる。
リコン単結晶からなる半導体ウエハ１上に、回路パター
ンが作り込まれた複数の半導体チップ２が形成されてい
る。さらに、半導体ウエハ１のあらかじめ決められた位
置には、たとえばノッチ３ａまたはオリフラ３ｂを基準
とした貫通孔４が形成されている。貫通孔４は、半導体
チップ２が形成された領域以外の半導体ウエハ１に２ヶ
所設けられており、その形状は、たとえば０.１ｍｍ以
上の直径を有する真円形である。また、貫通孔４は、半
導体ウエハ１を厚さ方向に完全に貫通しており、たとえ
ば異方性エッチングにより形成することができる。な
お、上記貫通孔４には、半導体ウエハ１を厚さ方向に途
中までエッチングした半導体ウエハ１の厚さ内に孔終端
部が存在する孔も含むことができる。
【００１６】次に、本実施の形態である半導体ウエハに
形成された貫通孔をガイドする搬送方法を図３に示した
搬送トレイの要部上面図、および図４に示した半導体ウ
エハを載せた搬送トレイの要部上面図を用いて説明す
る。ここでは、ノッチを有する半導体ウエハを例示して
いる。
形成された貫通孔をガイドする搬送方法を図３に示した
搬送トレイの要部上面図、および図４に示した半導体ウ
エハを載せた搬送トレイの要部上面図を用いて説明す
る。ここでは、ノッチを有する半導体ウエハを例示して
いる。
【００１７】図３に示すように、搬送トレイ５には、半
導体ウエハの外周の位置決めを行う外周位置決め部６に
加えて、位置決め爪加工部７が２ヶ所形成されている。
位置決め爪加工部７は、半導体ウエハに形成された貫通
孔の形状と合致した形状が望ましいが、必ずしも同一形
状である必要はない。
導体ウエハの外周の位置決めを行う外周位置決め部６に
加えて、位置決め爪加工部７が２ヶ所形成されている。
位置決め爪加工部７は、半導体ウエハに形成された貫通
孔の形状と合致した形状が望ましいが、必ずしも同一形
状である必要はない。
【００１８】図４に示すように、搬送トレイ５に設けら
れた外周位置決め部６および位置決め爪加工部７を用い
て、搬送トレイ５上での半導体ウエハ１の位置が決めら
れる。外周位置決め部６には、半導体ウエハ１のノッチ
３ａがガイドされ、位置決め爪加工部７には、半導体ウ
エハ１の貫通孔４がガイドされる。
れた外周位置決め部６および位置決め爪加工部７を用い
て、搬送トレイ５上での半導体ウエハ１の位置が決めら
れる。外周位置決め部６には、半導体ウエハ１のノッチ
３ａがガイドされ、位置決め爪加工部７には、半導体ウ
エハ１の貫通孔４がガイドされる。
【００１９】位置決め爪加工部７を搬送トレイ５に設け
ることにより、半導体ウエハ１の外形ガイドからの外れ
を防止することができる。さらに、半導体ウエハ１の搬
送時に起きやすいガイドずれの多くはθずれであるが、
貫通孔４でガイドすることによってθずれの発生率を低
減することができる。また、半導体ウエハ１の加工時の
θずれ補正にはＸ−Ｙ、θの３軸調整が必要であるが、
貫通孔４のガイドによってθずれの低減が図れるのでＸ
−Ｙの２軸調整のみでθずれ補正が可能となる。このよ
うな効果は、厚さが相対的に薄い半導体ウエハにおいて
得られるが、たとえば６〜８インチの半導体ウエハで
は、その厚さが０.５５ｍｍ程度以下、１２インチの半
導体ウエハでは、その厚さが０.７〜０.８５ｍｍ程度以
下の場合に高い効果を得ることができる。
ることにより、半導体ウエハ１の外形ガイドからの外れ
を防止することができる。さらに、半導体ウエハ１の搬
送時に起きやすいガイドずれの多くはθずれであるが、
貫通孔４でガイドすることによってθずれの発生率を低
減することができる。また、半導体ウエハ１の加工時の
θずれ補正にはＸ−Ｙ、θの３軸調整が必要であるが、
貫通孔４のガイドによってθずれの低減が図れるのでＸ
−Ｙの２軸調整のみでθずれ補正が可能となる。このよ
うな効果は、厚さが相対的に薄い半導体ウエハにおいて
得られるが、たとえば６〜８インチの半導体ウエハで
は、その厚さが０.５５ｍｍ程度以下、１２インチの半
導体ウエハでは、その厚さが０.７〜０.８５ｍｍ程度以
下の場合に高い効果を得ることができる。
【００２０】次に、本実施の形態である半導体ウエハに
形成された貫通孔を半導体ウエハの位置補正ターゲット
として用いる場合について図５を用いて説明する。
形成された貫通孔を半導体ウエハの位置補正ターゲット
として用いる場合について図５を用いて説明する。
【００２１】あらかじめ決められた位置に設けられた貫
通孔４を位置補正ターゲットに用いて、製造装置におけ
る半導体ウエハ１の位置補正を行う。貫通孔４は、半導
体チップ２が形成された領域以外の半導体ウエハ１に設
けられることから、位置補正ターゲットが半導体チップ
２内に作成される従来方法に比べて、位置補正ターゲッ
トは半導体ウエハ１に容易に設置することができる。
通孔４を位置補正ターゲットに用いて、製造装置におけ
る半導体ウエハ１の位置補正を行う。貫通孔４は、半導
体チップ２が形成された領域以外の半導体ウエハ１に設
けられることから、位置補正ターゲットが半導体チップ
２内に作成される従来方法に比べて、位置補正ターゲッ
トは半導体ウエハ１に容易に設置することができる。
【００２２】また、貫通孔４を半導体装置での半導体ウ
エハの位置補正ターゲットとして用いることにより、１
つの製造プログラムで品種の異なる全製品への対応が可
能となるので、位置補正の段取りに要する時間が短縮で
き、また製造装置間における位置補正精度のばらつきを
抑えることなどができる。さらに、半導体チップ２内の
ターゲットマークが不要となるので、ターゲットマーク
の加工工程数を削減することができる。
エハの位置補正ターゲットとして用いることにより、１
つの製造プログラムで品種の異なる全製品への対応が可
能となるので、位置補正の段取りに要する時間が短縮で
き、また製造装置間における位置補正精度のばらつきを
抑えることなどができる。さらに、半導体チップ２内の
ターゲットマークが不要となるので、ターゲットマーク
の加工工程数を削減することができる。
【００２３】次に、本実施の形態であるウエハ・レベル
ＣＳＰのバンプ形成方法を図６〜図１１に示す半導体装
置の要部断面図を用いて説明する。
ＣＳＰのバンプ形成方法を図６〜図１１に示す半導体装
置の要部断面図を用いて説明する。
【００２４】まず、ウエハ・プロセスにおいて回路パタ
ーンが作り込まれた半導体チップを有する半導体ウエハ
１を用意する。この半導体ウエハ１には、前記図１また
は図２に示すように、ノッチ３ａまたはオリフラ３ｂに
加えて貫通孔４が２ヶ所設けられている。貫通孔４は、
ウエハ・プロセスが終わった後に、たとえば異方性エッ
チングにより形成されているが、貫通孔４を形成する工
程は、特に限定されるものではない。
ーンが作り込まれた半導体チップを有する半導体ウエハ
１を用意する。この半導体ウエハ１には、前記図１また
は図２に示すように、ノッチ３ａまたはオリフラ３ｂに
加えて貫通孔４が２ヶ所設けられている。貫通孔４は、
ウエハ・プロセスが終わった後に、たとえば異方性エッ
チングにより形成されているが、貫通孔４を形成する工
程は、特に限定されるものではない。
【００２５】次に、図６に示すように、引き出し電極８
の上層に絶縁膜９を堆積した後、リソグラフィ技術で形
成されたレジストパターンをマスクとして絶縁膜９を加
工し、スルーホール１０を形成する。引き出し電極８
は、図示はしないが、半導体ウエハ１の主面に形成され
た回路パターンと電気的に接続されており、たとえばア
ルミニウムで構成される。絶縁膜９は、たとえばシリコ
ン酸化膜、シリコン窒化膜、無機ＳＯＧ（spin on glas
s）膜、またはこれらの積層膜からなる。
の上層に絶縁膜９を堆積した後、リソグラフィ技術で形
成されたレジストパターンをマスクとして絶縁膜９を加
工し、スルーホール１０を形成する。引き出し電極８
は、図示はしないが、半導体ウエハ１の主面に形成され
た回路パターンと電気的に接続されており、たとえばア
ルミニウムで構成される。絶縁膜９は、たとえばシリコ
ン酸化膜、シリコン窒化膜、無機ＳＯＧ（spin on glas
s）膜、またはこれらの積層膜からなる。
【００２６】次に、絶縁膜９の上層に感光性のポリイミ
ド樹脂膜１１を塗布した後、リソグラフィ技術によって
感光、現像処理を行い、次いで硬化ベークを施す。これ
により、上記スルーホール１０上のポリイミド樹脂１１
を開孔する。
ド樹脂膜１１を塗布した後、リソグラフィ技術によって
感光、現像処理を行い、次いで硬化ベークを施す。これ
により、上記スルーホール１０上のポリイミド樹脂１１
を開孔する。
【００２７】次に、図７に示すように、ポリイミド樹脂
１１の上層に、たとえばスパッタリング法によって３層
構造の金属膜１２ａ〜１２ｃを形成する。最下層の金属
膜１２ａは、たとえばクロム−銅合金、中間層の金属膜
１２ｂは、たとえば銅−ニッケル合金、最上層の金属膜
１２ｃは、たとえばクロム−銅合金で構成される。次い
で、レジストパターンをマスクとして金属膜１２ａ〜１
２ｃを加工することにより、再配置配線１２を形成す
る。
１１の上層に、たとえばスパッタリング法によって３層
構造の金属膜１２ａ〜１２ｃを形成する。最下層の金属
膜１２ａは、たとえばクロム−銅合金、中間層の金属膜
１２ｂは、たとえば銅−ニッケル合金、最上層の金属膜
１２ｃは、たとえばクロム−銅合金で構成される。次い
で、レジストパターンをマスクとして金属膜１２ａ〜１
２ｃを加工することにより、再配置配線１２を形成す
る。
【００２８】次に、図８に示すように、再配置配線１２
の上層にポリイミド樹脂膜１３を塗布した後、リソグラ
フィ技術によって感光、現像処理を行い、次いで硬化ベ
ークを施す。これにより、ポリイミド樹脂１３に開孔部
１４を設けて、後の工程で半田バンプが搭載される領域
の再配置配線１２を露出させる。ポリイミド樹脂１３を
感光する露光装置では、前記図３および図４を用いて説
明した半導体ウエハの搬送方法および前記図５を用いて
説明した半導体ウエハの位置補正が適用されて、精度よ
く開孔部１４を形成することができる。
の上層にポリイミド樹脂膜１３を塗布した後、リソグラ
フィ技術によって感光、現像処理を行い、次いで硬化ベ
ークを施す。これにより、ポリイミド樹脂１３に開孔部
１４を設けて、後の工程で半田バンプが搭載される領域
の再配置配線１２を露出させる。ポリイミド樹脂１３を
感光する露光装置では、前記図３および図４を用いて説
明した半導体ウエハの搬送方法および前記図５を用いて
説明した半導体ウエハの位置補正が適用されて、精度よ
く開孔部１４を形成することができる。
【００２９】この後、図９に示すように、上記開孔部１
４にバリアメタル膜１５、たとえば金膜を形成する。こ
のバリアメタル膜１５は、金属間の相互拡散を抑制す
る、酸化防止により半田バンプとの接着強度を高めるな
どの機能を有する。
４にバリアメタル膜１５、たとえば金膜を形成する。こ
のバリアメタル膜１５は、金属間の相互拡散を抑制す
る、酸化防止により半田バンプとの接着強度を高めるな
どの機能を有する。
【００３０】次に、バリアメタル膜１５に半田バンプを
接合する。半田バンプは、たとえば以下のように形成す
ることができる。
接合する。半田バンプは、たとえば以下のように形成す
ることができる。
【００３１】まず、図１０に示すように、半田のぬれ性
をよくするために半導体ウエハ１上にフラックス（図示
せず）を塗った後、スクリーン印刷によってバリアメタ
ル膜１５上に半田ペースト１６を印刷する。この半田ペ
ースト１６を印刷するスクリーン印刷機では、前記図３
および図４を用いて説明した半導体ウエハの搬送方法お
よび前記図５を用いて説明した半導体ウエハの位置補正
が適用されて、精度よく半田ペースト１６を印刷する。
これにより、再配置配線１２上に設けられた開孔部１４
と半田ペースト１６との位置ずれが抑えられて再配置配
線１２と半田ペースト１６との接続面積が確保できるの
で、半田バンプの脱落や接触抵抗の増加などを防ぐこと
ができる。
をよくするために半導体ウエハ１上にフラックス（図示
せず）を塗った後、スクリーン印刷によってバリアメタ
ル膜１５上に半田ペースト１６を印刷する。この半田ペ
ースト１６を印刷するスクリーン印刷機では、前記図３
および図４を用いて説明した半導体ウエハの搬送方法お
よび前記図５を用いて説明した半導体ウエハの位置補正
が適用されて、精度よく半田ペースト１６を印刷する。
これにより、再配置配線１２上に設けられた開孔部１４
と半田ペースト１６との位置ずれが抑えられて再配置配
線１２と半田ペースト１６との接続面積が確保できるの
で、半田バンプの脱落や接触抵抗の増加などを防ぐこと
ができる。
【００３２】次に、図１１に示すように、窒素雰囲気で
半導体ウエハ１に熱処理を施すことによって半田ペース
ト１６を球冠化して、たとえば直径が５０〜３００μｍ
程度の球冠状の半田バンプ１７を形成する。続いて半田
バンプ１７の周囲に残っているフラックスを除去するた
め、半導体ウエハ１を洗浄し、乾燥させる。
半導体ウエハ１に熱処理を施すことによって半田ペース
ト１６を球冠化して、たとえば直径が５０〜３００μｍ
程度の球冠状の半田バンプ１７を形成する。続いて半田
バンプ１７の周囲に残っているフラックスを除去するた
め、半導体ウエハ１を洗浄し、乾燥させる。
【００３３】この後、半導体ウエハ１を切断することに
よって、半導体チップ２に切り分けられて半導体装置が
形成される。
よって、半導体チップ２に切り分けられて半導体装置が
形成される。
【００３４】なお、本実施の形態では、貫通孔４の形状
を真円形としたが、これに限定されるものではなく、た
とえば光学的機械で容易に判断することが可能ないかな
る形状も採用することができる。たとえば、図１２に示
すように、四角形状（正方形、長方形）、丸形状（楕円
形）、十字形状、三角形状などとすることができる。さ
らに、半導体ウエハ１上の２ヶ所に設けられる貫通孔４
の形状を異ならせてもよく、これにより逆投入の判別が
可能となって逆差しを防止することができる。
を真円形としたが、これに限定されるものではなく、た
とえば光学的機械で容易に判断することが可能ないかな
る形状も採用することができる。たとえば、図１２に示
すように、四角形状（正方形、長方形）、丸形状（楕円
形）、十字形状、三角形状などとすることができる。さ
らに、半導体ウエハ１上の２ヶ所に設けられる貫通孔４
の形状を異ならせてもよく、これにより逆投入の判別が
可能となって逆差しを防止することができる。
【００３５】また、本実施の形態では、貫通孔４を半導
体ウエハ１に２ヶ所形成したが、これに限定されるもの
ではなく、１ヶ所または３ヶ所以上形成してもよく、同
様の効果が得られる。
体ウエハ１に２ヶ所形成したが、これに限定されるもの
ではなく、１ヶ所または３ヶ所以上形成してもよく、同
様の効果が得られる。
【００３６】また、本実施の形態では、本発明をウエハ
・レベルＣＳＰのバンプ形成におけるポリイミド樹脂１
３の露光工程および半田ペースト１６のスクリーン印刷
工程に適用したが、パッケージ・プロセスのその他の工
程にも適用することが可能である。
・レベルＣＳＰのバンプ形成におけるポリイミド樹脂１
３の露光工程および半田ペースト１６のスクリーン印刷
工程に適用したが、パッケージ・プロセスのその他の工
程にも適用することが可能である。
【００３７】このように、本実施の形態によれば、半導
体ウエハ１の任意の場所に設けられた貫通孔４を用いる
ことにより、搬送トレイ５の外形ガイドから半導体ウエ
ハ１が外れるのを防止することができ、また搬送時の半
導体ウエハ１のガイドずれを低減することができる。従
って、ウエハ搬送ロボットを導入することなく、またウ
エハ認識カメラの精度を向上させることなく、精度よく
半導体ウエハ１を搬送することができる。
体ウエハ１の任意の場所に設けられた貫通孔４を用いる
ことにより、搬送トレイ５の外形ガイドから半導体ウエ
ハ１が外れるのを防止することができ、また搬送時の半
導体ウエハ１のガイドずれを低減することができる。従
って、ウエハ搬送ロボットを導入することなく、またウ
エハ認識カメラの精度を向上させることなく、精度よく
半導体ウエハ１を搬送することができる。
【００３８】さらに、貫通孔４は半導体ウエハ１の位置
補正ターゲットとして用いることができる。従って、貫
通孔４は、半導体チップ２が形成された領域以外の半導
体ウエハ１に設けることができるので、位置補正ターゲ
ットの設置が容易となる。また、１つの製造プログラム
で品種の異なる全製品への対応が可能となるので、位置
補正の段取りに要する時間の短縮、および製造装置間に
おける位置補正精度のばらつきの低減などを実現するこ
とができる。
補正ターゲットとして用いることができる。従って、貫
通孔４は、半導体チップ２が形成された領域以外の半導
体ウエハ１に設けることができるので、位置補正ターゲ
ットの設置が容易となる。また、１つの製造プログラム
で品種の異なる全製品への対応が可能となるので、位置
補正の段取りに要する時間の短縮、および製造装置間に
おける位置補正精度のばらつきの低減などを実現するこ
とができる。
【００３９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４０】たとえば、前記実施の形態では、本発明を
半導体ウエハに配線を再配置した再配線型のウエハ・レ
ベルＣＳＰの半田バンプ付けに適用した場合について説
明したが、その他の構造のウエハ・レベルＣＳＰ、たと
えば封止樹脂を用いた封止樹脂型ウエハ・レベルＣＳＰ
または内部の配線基板を使う配線基板型のウエハ・レベ
ルＣＳＰなどのパッケージ・プロセスにも適用すること
が可能であり、同様の効果が得られる。また、ウエハ・
レベルＣＳＰに限らず、半導体ウエハをパッケージ・プ
ロセスに通すいかなる製品にも適用することが可能であ
る。
半導体ウエハに配線を再配置した再配線型のウエハ・レ
ベルＣＳＰの半田バンプ付けに適用した場合について説
明したが、その他の構造のウエハ・レベルＣＳＰ、たと
えば封止樹脂を用いた封止樹脂型ウエハ・レベルＣＳＰ
または内部の配線基板を使う配線基板型のウエハ・レベ
ルＣＳＰなどのパッケージ・プロセスにも適用すること
が可能であり、同様の効果が得られる。また、ウエハ・
レベルＣＳＰに限らず、半導体ウエハをパッケージ・プ
ロセスに通すいかなる製品にも適用することが可能であ
る。
【００４１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００４２】半導体ウエハに設けられた貫通孔を搬送時
のガイドおよび半導体ウエハの位置補正ターゲットとし
て用いることにより、精度よく半導体ウエハの搬送がで
き、さらに製造装置間の位置補正精度のばらつきを低減
することができるのでウエハ・レベルＣＳＰの加工精度
を向上することができる。
のガイドおよび半導体ウエハの位置補正ターゲットとし
て用いることにより、精度よく半導体ウエハの搬送がで
き、さらに製造装置間の位置補正精度のばらつきを低減
することができるのでウエハ・レベルＣＳＰの加工精度
を向上することができる。
【００４３】また、貫通孔を位置補正ターゲットとして
用いることにより、位置補正ターゲットの設置が容易と
なり、さらに位置補正に要する時間が短縮できるのでウ
エハ・レベルＣＳＰの生産性を向上することができる。
用いることにより、位置補正ターゲットの設置が容易と
なり、さらに位置補正に要する時間が短縮できるのでウ
エハ・レベルＣＳＰの生産性を向上することができる。
【図１】（ａ）は本発明の一実施の形態である半導体ウ
エハを示す要部上面図、（ｂ）は同図（ａ）のＡ―Ａ′
線における半導体ウエハの要部断面図である。
エハを示す要部上面図、（ｂ）は同図（ａ）のＡ―Ａ′
線における半導体ウエハの要部断面図である。
【図２】（ａ）は本発明の一実施に形態である半導体ウ
エハを示す要部上面図、（ｂ）は同図（ａ）のＢ−Ｂ′
線における半導体ウエハの要部断面図である。
エハを示す要部上面図、（ｂ）は同図（ａ）のＢ−Ｂ′
線における半導体ウエハの要部断面図である。
【図３】本発明の一実施の形態である搬送トレイを示す
要部上面図である。
要部上面図である。
【図４】本発明の一実施の形態である半導体ウエハを載
せた搬送トレイを示す要部上面図である。
せた搬送トレイを示す要部上面図である。
【図５】本発明の一実施の形態である半導体ウエハを示
す要部上面図である。
す要部上面図である。
【図６】本発明の一実施の形態であるウエハ・レベルＣ
ＳＰのバンプ形成方法を示す半導体装置の要部断面図で
ある。
ＳＰのバンプ形成方法を示す半導体装置の要部断面図で
ある。
【図７】本発明の一実施の形態であるウエハ・レベルＣ
ＳＰのバンプ形成方法を示す半導体装置の要部断面図で
ある。
ＳＰのバンプ形成方法を示す半導体装置の要部断面図で
ある。
【図８】本発明の一実施の形態であるウエハ・レベルＣ
ＳＰのバンプ形成方法を示す半導体装置の要部断面図で
ある。
ＳＰのバンプ形成方法を示す半導体装置の要部断面図で
ある。
【図９】本発明の一実施の形態であるウエハ・レベルＣ
ＳＰのバンプ形成方法を示す半導体装置の要部断面図で
ある。
ＳＰのバンプ形成方法を示す半導体装置の要部断面図で
ある。
【図１０】本発明の一実施の形態であるウエハ・レベル
ＣＳＰのバンプ形成方法を示す半導体装置の要部断面図
である。
ＣＳＰのバンプ形成方法を示す半導体装置の要部断面図
である。
【図１１】本発明の一実施の形態であるウエハ・レベル
ＣＳＰのバンプ形成方法を示す半導体装置の要部断面図
である。
ＣＳＰのバンプ形成方法を示す半導体装置の要部断面図
である。
【図１２】本発明の一実施の形態である貫通孔の形状示
す上面図である。
す上面図である。
１ 半導体ウエハ
２ 半導体チップ
３ａ ノッチ
３ｂ オリフラ
４ 貫通孔
５ 搬送トレイ
６ 外周位置決め部
７ 位置決め爪加工部
８ 引き出し電極
９ 絶縁膜
１０ スルーホール
１１ ポリイミド樹脂膜
１２ 再配置配線
１２ａ 金属膜
１２ｂ 金属膜
１２ｃ 金属膜
１３ ポリイミド樹脂膜
１４ 開孔部
１５ バリアメタル膜
１６ 半田ペースト
１７ 半田バンプ
フロントページの続き
(72)発明者 川窪 浩
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 下石 智明
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 中村 寿雄
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 佐々木 雅子
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5F031 CA02 CA13 DA01 DA11 EA19
FA01 FA03 FA07 JA01 JA28
JA38 KA03 PA08 PA13 PA18
Claims (4)
- 【請求項１】 回路パターンが作り込まれた複数の半導
体チップを有する半導体ウエハであって、 前記複数の半導体チップが形成された領域以外の前記半
導体ウエハに貫通孔が１ヶ所以上設けられており、前記
貫通孔をガイドしてパッケージ・プロセスにおける位置
決めを行うことを特徴とする半導体ウエハ。 - 【請求項２】 回路パターンが作り込まれた複数の半導
体チップを有する半導体ウエハであって、 前記複数の半導体チップが形成された領域以外の前記半
導体ウエハに貫通孔が１ヶ所以上設けられており、前記
貫通孔をパッケージ・プロセスにおける位置補正ターゲ
ットに用いることを特徴とする半導体ウエハ。 - 【請求項３】 回路パターンが作り込まれた複数の半導
体チップを有する半導体ウエハを、前記半導体チップ以
外の領域に１ヶ所以上設けられた貫通孔をガイドするこ
とによって、パッケージ・プロセスの製造装置に搬送す
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 回路パターンが作り込まれた複数の半導
体チップを有する半導体ウエハを、前記半導体チップ以
外の領域に１ヶ所以上設けられた貫通孔を位置補正ター
ゲットに用いて、パッケージ・プロセスの製造装置にお
いて位置補正することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001313676A JP2003124294A (ja) | 2001-10-11 | 2001-10-11 | 半導体ウエハおよび半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001313676A JP2003124294A (ja) | 2001-10-11 | 2001-10-11 | 半導体ウエハおよび半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003124294A true JP2003124294A (ja) | 2003-04-25 |
Family
ID=19132109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001313676A Withdrawn JP2003124294A (ja) | 2001-10-11 | 2001-10-11 | 半導体ウエハおよび半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003124294A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005039094A (ja) * | 2003-07-16 | 2005-02-10 | Dt Circuit Technology Co Ltd | 半導体チップ内蔵配線板、半導体チップ内蔵配線板の製造方法 |
| WO2007023746A1 (ja) * | 2005-08-22 | 2007-03-01 | Tokyo Electron Limited | 半導体ウェハ用搬送トレイ |
-
2001
- 2001-10-11 JP JP2001313676A patent/JP2003124294A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005039094A (ja) * | 2003-07-16 | 2005-02-10 | Dt Circuit Technology Co Ltd | 半導体チップ内蔵配線板、半導体チップ内蔵配線板の製造方法 |
| WO2007023746A1 (ja) * | 2005-08-22 | 2007-03-01 | Tokyo Electron Limited | 半導体ウェハ用搬送トレイ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7157796B2 (en) | Semiconductor device and the method of producing the same | |
| JP3285796B2 (ja) | 導電性接触パツド接続方法 | |
| JP5151053B2 (ja) | 半導体装置の製造方法 | |
| US20040094841A1 (en) | Wiring structure on semiconductor substrate and method of fabricating the same | |
| US20110212615A1 (en) | Manufacturing method of a bump structure having a reinforcement member | |
| US10832999B2 (en) | Packaging methods for semiconductor devices comprising forming trenches in separation regions between adjacent packaging substrates | |
| KR100649036B1 (ko) | 반도체 장치의 제조 방법 | |
| EP1589570A1 (en) | Semiconductor device and process for producing the same | |
| US9543185B2 (en) | Packaging process tools and systems, and packaging methods for semiconductor devices | |
| US6312974B1 (en) | Simultaneous bumping/bonding process utilizing edge-type conductive pads and device fabricated | |
| TWI353028B (en) | Substrate for forming semiconductor components and | |
| US7250329B2 (en) | Method of fabricating a built-in chip type substrate | |
| TWI742485B (zh) | 半導體裝置製造中的移位控制方法 | |
| JP3904496B2 (ja) | 半導体装置の製造方法 | |
| US7030508B2 (en) | Substrate for semiconductor package and wire bonding method using thereof | |
| JP2003124294A (ja) | 半導体ウエハおよび半導体装置の製造方法 | |
| US20040106235A1 (en) | Method for manufacturing circuit devices | |
| JP3988679B2 (ja) | 半導体基板 | |
| JPH08111578A (ja) | ボールグリッドアレイパッケージ実装用基板の製造方法 | |
| Alavi et al. | Micro-hybrid system in polymer foil based on adaptive layout | |
| KR100691000B1 (ko) | 웨이퍼 레벨 패키지의 제조방법 | |
| KR100514418B1 (ko) | 필름캐리어용도체패턴전사방법과이방법에사용되는마스크및필름캐리어 | |
| US20240162128A1 (en) | Methods of fabricating semiconductor package | |
| JP4987910B2 (ja) | 半導体素子の半田層の製造方法、半導体素子のマークの製造方法及び半導体素子のダイシング方法 | |
| US7193330B2 (en) | Semiconductor device with improved design freedom of external terminal |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050104 |