JP2003108083A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2003108083A JP2003108083A JP2001298242A JP2001298242A JP2003108083A JP 2003108083 A JP2003108083 A JP 2003108083A JP 2001298242 A JP2001298242 A JP 2001298242A JP 2001298242 A JP2001298242 A JP 2001298242A JP 2003108083 A JP2003108083 A JP 2003108083A
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Abstract
(57)【要約】
【課題】フィールドシーケンシャル方式の液晶表示装置
で、リセット動作用のトランジスタを不要とし、画素開
口率を向上させると共に配線容量を低減させる。 【解決手段】画素部21のゲートライン数より１多いゲー
トライン信号G1〜Gnを出力し、ゲートライン信号G1はそ
の選択状態を所定時間維持するゲートドライバ23と、ゲ
ートドライバ23と画素部21に介在し、ゲートライン信号
G1に対応して画素部21の全ゲートラインを一括選択駆動
させるゲート出力制御回路22と、ドレインラインD1〜Dm
に表示データに応じたデータ信号を供給するドレインド
ライバ25と、ドレインドライバ25と画素部21に介在し、
ゲートライン信号G1に対応して画素部21の全ドレインラ
インへの書込みを遮断するドレイン出力制御部24と、ゲ
ートライン信号G1に対応して画素部21の全ドレインライ
ンにリセット電圧を印加し、全画素の書込み状態を一括
してリセットするリセット制御部26とを備える。
で、リセット動作用のトランジスタを不要とし、画素開
口率を向上させると共に配線容量を低減させる。 【解決手段】画素部21のゲートライン数より１多いゲー
トライン信号G1〜Gnを出力し、ゲートライン信号G1はそ
の選択状態を所定時間維持するゲートドライバ23と、ゲ
ートドライバ23と画素部21に介在し、ゲートライン信号
G1に対応して画素部21の全ゲートラインを一括選択駆動
させるゲート出力制御回路22と、ドレインラインD1〜Dm
に表示データに応じたデータ信号を供給するドレインド
ライバ25と、ドレインドライバ25と画素部21に介在し、
ゲートライン信号G1に対応して画素部21の全ドレインラ
インへの書込みを遮断するドレイン出力制御部24と、ゲ
ートライン信号G1に対応して画素部21の全ドレインライ
ンにリセット電圧を印加し、全画素の書込み状態を一括
してリセットするリセット制御部26とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、フィールドシーケ
ンシャル方式の液晶表示装置に関する。
ンシャル方式の液晶表示装置に関する。
【０００２】
【従来の技術】近時、カラー画像を表示する液晶表示装
置として、対向する内面それぞれに電極が形成された一
対の基板間に液晶を挟持した液晶素子を有し、光の透過
を制御して画像を表示する液晶表示素子と、上記液晶表
示素子の背後に配置され、複数の色の光を所定の周期で
順次上記液晶表示素子に向けて出射するバックライト
と、１つのカラー画像を表示するための１フレームを上
記バックライトが出射する光の色の数で分割した複数の
サブフレーム毎に、上記液晶表示素子への上記複数の色
のうちの１つの色に対応する表示データの書込みと、上
記バックライトからの上記表示データに対応する色の光
の出射とを行なわせる制御手段とを備え、上記複数のサ
ブフレーム毎の複数の色の表示の合成により１つのカラ
ー画像を表示する方式のものが研究されている。
置として、対向する内面それぞれに電極が形成された一
対の基板間に液晶を挟持した液晶素子を有し、光の透過
を制御して画像を表示する液晶表示素子と、上記液晶表
示素子の背後に配置され、複数の色の光を所定の周期で
順次上記液晶表示素子に向けて出射するバックライト
と、１つのカラー画像を表示するための１フレームを上
記バックライトが出射する光の色の数で分割した複数の
サブフレーム毎に、上記液晶表示素子への上記複数の色
のうちの１つの色に対応する表示データの書込みと、上
記バックライトからの上記表示データに対応する色の光
の出射とを行なわせる制御手段とを備え、上記複数のサ
ブフレーム毎の複数の色の表示の合成により１つのカラ
ー画像を表示する方式のものが研究されている。
【０００３】この方式は、一般にフィールドシーケンシ
ャル方式と呼ばれており、従来のフィールドシーケンシ
ャル方式の液晶表示装置では、上記複数のサブフレーム
毎に、上記バックライトから１つの色の光をサブフレー
ム期間中出射させ、その状態で上記液晶表示素子に上記
１つの色に対応する表示データを書込むようにした構成
となっている。
ャル方式と呼ばれており、従来のフィールドシーケンシ
ャル方式の液晶表示装置では、上記複数のサブフレーム
毎に、上記バックライトから１つの色の光をサブフレー
ム期間中出射させ、その状態で上記液晶表示素子に上記
１つの色に対応する表示データを書込むようにした構成
となっている。
【０００４】このフィールドシーケンシャル方式の液晶
表示装置は、液晶表示素子がカラーフィルタを備えてい
ないため、カラーフィルタによる光の吸収がなく、ま
た、１フレームをバックライトが出射する光の色の数で
分割した複数のサブフレーム毎の複数の色の明るい光の
合成により１つのカラー画像を表示するため、複数の画
素にそれぞれ対応する複数の色のカラーフィルタを備え
た液晶表示素子を用いる液晶表示装置に比べて、明る
く、しかも高精細なカラー画像を表示することができ
る。
表示装置は、液晶表示素子がカラーフィルタを備えてい
ないため、カラーフィルタによる光の吸収がなく、ま
た、１フレームをバックライトが出射する光の色の数で
分割した複数のサブフレーム毎の複数の色の明るい光の
合成により１つのカラー画像を表示するため、複数の画
素にそれぞれ対応する複数の色のカラーフィルタを備え
た液晶表示素子を用いる液晶表示装置に比べて、明る
く、しかも高精細なカラー画像を表示することができ
る。
【０００５】図４は、従来のフィールドシーケンシャル
方式の液晶表示装置の一般的な回路構成を示すものであ
る。同図で、液晶表示素子としては、薄膜トランジスタ
（以下「ＴＦＴ」と称する）１１ａ，１１ａ，‥‥を能
動素子（画素ドライバ）とするアクティブマトリックス
型のものが用いられた画素部１１に対し、該ＴＦＴ１１
ａ，１１ａ，‥‥のゲート端子に接続された複数のゲー
トラインＧ１〜Ｇｎにそれぞれ上記ＴＦＴ１１ａ，１１
ａ，‥‥をオンさせるゲート信号を供給するゲートドラ
イバ１２と、上記ゲート信号と同期させて複数のドレイ
ンラインＤ１〜Ｄｍにそれぞれ表示データに応じた書込
みデータ信号を供給するドレインドライバ１３とを備え
ている。
方式の液晶表示装置の一般的な回路構成を示すものであ
る。同図で、液晶表示素子としては、薄膜トランジスタ
（以下「ＴＦＴ」と称する）１１ａ，１１ａ，‥‥を能
動素子（画素ドライバ）とするアクティブマトリックス
型のものが用いられた画素部１１に対し、該ＴＦＴ１１
ａ，１１ａ，‥‥のゲート端子に接続された複数のゲー
トラインＧ１〜Ｇｎにそれぞれ上記ＴＦＴ１１ａ，１１
ａ，‥‥をオンさせるゲート信号を供給するゲートドラ
イバ１２と、上記ゲート信号と同期させて複数のドレイ
ンラインＤ１〜Ｄｍにそれぞれ表示データに応じた書込
みデータ信号を供給するドレインドライバ１３とを備え
ている。
【０００６】画素部１１の各画素位置においては、上記
ゲートライン、ドレインラインに接続されたＴＦＴのソ
ースが液晶の画素電極間で構成される静電容量からなる
画素容量ＣＬＣの一端に接続され、該画素容量ＣＬＣの
他端が他の画素との共通電極ＣＯＭに接続されることと
なる。
ゲートライン、ドレインラインに接続されたＴＦＴのソ
ースが液晶の画素電極間で構成される静電容量からなる
画素容量ＣＬＣの一端に接続され、該画素容量ＣＬＣの
他端が他の画素との共通電極ＣＯＭに接続されることと
なる。
【０００７】加えて、該画素容量ＣＬＣの一端には、リ
セット用のＴＦＴ１１ｂ，１１ｂ，‥‥のソース端子が
併せて接続構成される。このリセット用のＴＦＴ１１
ｂ，１１ｂ，‥‥は、全ての画素共通でドレイン電極に
リセット電圧ＶＲＥＳが印加され、ゲート電極にリセッ
ト信号が与えられるものとなっている。
セット用のＴＦＴ１１ｂ，１１ｂ，‥‥のソース端子が
併せて接続構成される。このリセット用のＴＦＴ１１
ｂ，１１ｂ，‥‥は、全ての画素共通でドレイン電極に
リセット電圧ＶＲＥＳが印加され、ゲート電極にリセッ
ト信号が与えられるものとなっている。
【０００８】すなわち画素部１１で１サブフレーム中に
おいては、各ゲートライン毎に順次ドレインドライバ１
３よりＴＦＴ１１ａ，１１ａ，‥‥の各ドレインに表示
データに応じた書込み信号を供給し、１画面を構成する
全ＴＦＴ１１ａ，１１ａ，‥‥への書込みを終えた状態
でここでは図示しないバックライトを所定の短時間だけ
点灯して画像表示を完了し、その後に全ＴＦＴ１１ｂ，
１１ｂ，‥‥のゲート電極にリセット信号を一括送信し
て一斉にオンさせ、全画素電極の電位をリセット動作に
必要とされる電位に設定する、という処理をサブフレー
ム毎に繰返し実行する。
おいては、各ゲートライン毎に順次ドレインドライバ１
３よりＴＦＴ１１ａ，１１ａ，‥‥の各ドレインに表示
データに応じた書込み信号を供給し、１画面を構成する
全ＴＦＴ１１ａ，１１ａ，‥‥への書込みを終えた状態
でここでは図示しないバックライトを所定の短時間だけ
点灯して画像表示を完了し、その後に全ＴＦＴ１１ｂ，
１１ｂ，‥‥のゲート電極にリセット信号を一括送信し
て一斉にオンさせ、全画素電極の電位をリセット動作に
必要とされる電位に設定する、という処理をサブフレー
ム毎に繰返し実行する。
【０００９】
【発明が解決しようとする課題】上述した如く従来の一
般的なフィールドシーケンシャル方式の液晶表示装置で
は、画素部１１を構成する各１画素当たりで、表示デー
タを書込むためのＴＦＴ１１ａとリセット用のＴＦＴ１
１ｂの２つのＴＦＴが必要となるもので、この点によ
り、開口率の低下や配線容量の増大を招くと共に、配線
間の短絡などで素子製造の歩留まりを低下させる要因と
もなるなどの不具合を有している。
般的なフィールドシーケンシャル方式の液晶表示装置で
は、画素部１１を構成する各１画素当たりで、表示デー
タを書込むためのＴＦＴ１１ａとリセット用のＴＦＴ１
１ｂの２つのＴＦＴが必要となるもので、この点によ
り、開口率の低下や配線容量の増大を招くと共に、配線
間の短絡などで素子製造の歩留まりを低下させる要因と
もなるなどの不具合を有している。
【００１０】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、リセット動作用の
トランジスタを不要として、各画素の開口率を向上させ
ると共に配線容量を低減させることが可能なフィールド
シーケンシャル方式の液晶表示装置を提供することにあ
る。
たもので、その目的とするところは、リセット動作用の
トランジスタを不要として、各画素の開口率を向上させ
ると共に配線容量を低減させることが可能なフィールド
シーケンシャル方式の液晶表示装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】請求項１記載の発明は、
対向する内面それぞれに電極が形成された一対の基板間
に液晶を挟持した液晶素子、上記一対の基板のうちの一
方の基板の内面に行方向および列方向にマトリックス状
に配列させて設けられた複数の画素電極、上記複数の画
素電極にそれぞれ対応させて一つずつ配置され、それぞ
れのソース電極が対応する上記画素電極に接続された複
数の薄膜トランジスタ、各画素電極行にそれぞれ対応さ
せて配線され、上記薄膜トランジスタのゲート電極に接
続された複数のゲートライン、各画素電極列にそれぞれ
対応させて配線され、上記薄膜トランジスタのドレイン
電極に接続された複数のドレインライン、及び上記一対
の基板のうちの他方の基板の内面に設けられ、上記複数
の画素電極に対向する対向電極を有し、光の透過を制御
して画像を表示する液晶表示素子と、上記液晶表示素子
の背後に配置され、複数の色の光を所定の周期で順次上
記液晶表示素子に向けて出射するバックライトとを備
え、１つのカラー画像を表示するための１フレームを上
記バックライトが出射する光の色の数で分割した複数の
サブフレーム毎に、上記液晶表示素子への上記複数の色
のうちの１つの色に対応する表示データの書込みと、上
記バックライトからの上記表示データに対応する色の光
の出射とを行なわせて、上記複数のサブフレーム毎の複
数の色の表示の合成により１つのカラー画像を表示する
液晶表示装置において、上記液晶表示素子のゲートライ
ンの数より少なくとも１多いゲートライン信号を順次選
択的に出力し、且つこのうち上記液晶表示素子のゲート
ラインに対応していない剰余部分のゲートライン信号に
関してはその選択状態を所定時間維持するゲート駆動手
段と、このゲート駆動手段と上記液晶駆動素子のゲート
ラインとの間に設けられ、上記ゲート駆動手段の剰余部
分のゲートライン信号に対応して上記液晶表示素子の全
ゲートラインを一括して選択駆動させるゲート出力制御
手段と、上記ドレインラインにそれぞれ上記複数の色の
うちの１つの色に対応する表示データに応じた書込みデ
ータ信号を供給駆動するドレイン駆動手段と、このドレ
イン駆動手段と上記液晶駆動素子のドレインとの間に設
けられ、上記ゲート駆動手段の剰余部分のゲートライン
信号に対応して液晶表示素子のドレインラインへの書込
み信号の供給を遮断するドレイン出力制御手段と、上記
ゲート駆動手段の剰余部分のゲートライン信号に対応し
て液晶表示素子の全ドレインラインにリセット用の任意
電圧を印加し、上記全画素の書込み状態を一括してリセ
ットするリセット制御手段とを具備したことを特徴とす
る。
対向する内面それぞれに電極が形成された一対の基板間
に液晶を挟持した液晶素子、上記一対の基板のうちの一
方の基板の内面に行方向および列方向にマトリックス状
に配列させて設けられた複数の画素電極、上記複数の画
素電極にそれぞれ対応させて一つずつ配置され、それぞ
れのソース電極が対応する上記画素電極に接続された複
数の薄膜トランジスタ、各画素電極行にそれぞれ対応さ
せて配線され、上記薄膜トランジスタのゲート電極に接
続された複数のゲートライン、各画素電極列にそれぞれ
対応させて配線され、上記薄膜トランジスタのドレイン
電極に接続された複数のドレインライン、及び上記一対
の基板のうちの他方の基板の内面に設けられ、上記複数
の画素電極に対向する対向電極を有し、光の透過を制御
して画像を表示する液晶表示素子と、上記液晶表示素子
の背後に配置され、複数の色の光を所定の周期で順次上
記液晶表示素子に向けて出射するバックライトとを備
え、１つのカラー画像を表示するための１フレームを上
記バックライトが出射する光の色の数で分割した複数の
サブフレーム毎に、上記液晶表示素子への上記複数の色
のうちの１つの色に対応する表示データの書込みと、上
記バックライトからの上記表示データに対応する色の光
の出射とを行なわせて、上記複数のサブフレーム毎の複
数の色の表示の合成により１つのカラー画像を表示する
液晶表示装置において、上記液晶表示素子のゲートライ
ンの数より少なくとも１多いゲートライン信号を順次選
択的に出力し、且つこのうち上記液晶表示素子のゲート
ラインに対応していない剰余部分のゲートライン信号に
関してはその選択状態を所定時間維持するゲート駆動手
段と、このゲート駆動手段と上記液晶駆動素子のゲート
ラインとの間に設けられ、上記ゲート駆動手段の剰余部
分のゲートライン信号に対応して上記液晶表示素子の全
ゲートラインを一括して選択駆動させるゲート出力制御
手段と、上記ドレインラインにそれぞれ上記複数の色の
うちの１つの色に対応する表示データに応じた書込みデ
ータ信号を供給駆動するドレイン駆動手段と、このドレ
イン駆動手段と上記液晶駆動素子のドレインとの間に設
けられ、上記ゲート駆動手段の剰余部分のゲートライン
信号に対応して液晶表示素子のドレインラインへの書込
み信号の供給を遮断するドレイン出力制御手段と、上記
ゲート駆動手段の剰余部分のゲートライン信号に対応し
て液晶表示素子の全ドレインラインにリセット用の任意
電圧を印加し、上記全画素の書込み状態を一括してリセ
ットするリセット制御手段とを具備したことを特徴とす
る。
【００１２】このような構成とすれば、液晶表示素子の
各１画素当たりに表示用の薄膜トランジスタのみでリセ
ット動作用のトランジスタが不要となるため、各画素の
開口率を向上させると共に配線容量を低減させることが
可能となることに加え、ゲート駆動手段及びドレイン駆
動手段の各ドライバ回路に関しては従来の一般的な構成
のものをそのまま流用することができる。
各１画素当たりに表示用の薄膜トランジスタのみでリセ
ット動作用のトランジスタが不要となるため、各画素の
開口率を向上させると共に配線容量を低減させることが
可能となることに加え、ゲート駆動手段及びドレイン駆
動手段の各ドライバ回路に関しては従来の一般的な構成
のものをそのまま流用することができる。
【００１３】請求項２記載の発明は、上記請求項１記載
の発明において、上記ゲート駆動手段は、上記液晶表示
素子のゲートラインの数より少なくとも２多いゲートラ
イン信号を順次選択的に出力し、且つこのうち上記液晶
表示素子のゲートラインに対応していない２以上の剰余
部分のゲートライン信号に関してはそれぞれその選択状
態を所定時間維持し、上記ゲート出力制御手段は、上記
ゲート駆動手段の出力する２以上の剰余部分のゲートラ
イン信号に対応して上記液晶表示素子の全ゲートライン
をエリア分割してそれぞれ分割されたエリア内のゲート
ラインを順次一括して選択駆動させることを特徴とす
る。
の発明において、上記ゲート駆動手段は、上記液晶表示
素子のゲートラインの数より少なくとも２多いゲートラ
イン信号を順次選択的に出力し、且つこのうち上記液晶
表示素子のゲートラインに対応していない２以上の剰余
部分のゲートライン信号に関してはそれぞれその選択状
態を所定時間維持し、上記ゲート出力制御手段は、上記
ゲート駆動手段の出力する２以上の剰余部分のゲートラ
イン信号に対応して上記液晶表示素子の全ゲートライン
をエリア分割してそれぞれ分割されたエリア内のゲート
ラインを順次一括して選択駆動させることを特徴とす
る。
【００１４】このような構成とすれば、上記請求項１記
載の発明の作用に加えて、液晶表示素子のゲートライン
数によっては一括リセット動作により動作が不安定とな
ってしまうような場合でも、ゲートラインを複数のエリ
アに分割して順次選択的にリセット動作させることで、
安定した状態でのリセット動作を実現することができ
る。
載の発明の作用に加えて、液晶表示素子のゲートライン
数によっては一括リセット動作により動作が不安定とな
ってしまうような場合でも、ゲートラインを複数のエリ
アに分割して順次選択的にリセット動作させることで、
安定した状態でのリセット動作を実現することができ
る。
【００１５】
【発明の実施の形態】以下本発明を、全てのトランジス
タがＮＭＯＳのアモルファスシリコンＴＦＴで構成され
るアクティブマトリックス型の液晶表示素子を用いたフ
ィールドシーケンシャル方式の液晶表示装置に適用した
場合の実施の一形態について図面を参照して説明する。
タがＮＭＯＳのアモルファスシリコンＴＦＴで構成され
るアクティブマトリックス型の液晶表示素子を用いたフ
ィールドシーケンシャル方式の液晶表示装置に適用した
場合の実施の一形態について図面を参照して説明する。
【００１６】図１は、その回路構成を示すもので、２１
は画素部であり、１画素毎に表示動作用のＴＦＴ２１
ａ，２１ａ，‥‥を形成しており、各ＴＦＴ２１ａ，２
１ａ，‥‥のソース電極が液晶の画素電極間で構成され
る静電容量からなる画素容量ＣＬＣの一端に接続され、
該画素容量ＣＬＣの他端が他の画素との共通電極ＣＯＭ
に接続されることとなる。
は画素部であり、１画素毎に表示動作用のＴＦＴ２１
ａ，２１ａ，‥‥を形成しており、各ＴＦＴ２１ａ，２
１ａ，‥‥のソース電極が液晶の画素電極間で構成され
る静電容量からなる画素容量ＣＬＣの一端に接続され、
該画素容量ＣＬＣの他端が他の画素との共通電極ＣＯＭ
に接続されることとなる。
【００１７】この画素部２１に対し、該ＴＦＴ２１ａ，
２１ａ，‥‥のゲート端子に接続された複数のゲートラ
インＧ２〜Ｇｎにそれぞれゲート出力制御回路２２を介
して上記ＴＦＴ２１ａ，２１ａ，‥‥をオンさせるゲー
ト信号を供給するゲートドライバ２３が設けられる。
２１ａ，‥‥のゲート端子に接続された複数のゲートラ
インＧ２〜Ｇｎにそれぞれゲート出力制御回路２２を介
して上記ＴＦＴ２１ａ，２１ａ，‥‥をオンさせるゲー
ト信号を供給するゲートドライバ２３が設けられる。
【００１８】また、上記ゲート信号と同期させて画素部
２１の複数のドレインラインＤ１〜Ｄｍにそれぞれドレ
イン出力制御部２４を介して表示データに応じた書込み
データ信号を供給するドレインドライバ２５が設けら
れ、併せてこの画素部２１を挟んでこれらドレインドラ
イバ２５及びドレイン出力制御部２４とは反対側で、上
記複数のドレインラインＤ１〜Ｄｍにリセット制御部２
６が設けられる。
２１の複数のドレインラインＤ１〜Ｄｍにそれぞれドレ
イン出力制御部２４を介して表示データに応じた書込み
データ信号を供給するドレインドライバ２５が設けら
れ、併せてこの画素部２１を挟んでこれらドレインドラ
イバ２５及びドレイン出力制御部２４とは反対側で、上
記複数のドレインラインＤ１〜Ｄｍにリセット制御部２
６が設けられる。
【００１９】ゲートドライバ２３は、与えられるゲート
選択時電圧ＶＧＨとゲート非選択時電圧ＶＧＬにより、
上記複数のゲートラインＧ２〜Ｇｎに１ライン目のゲー
トラインＧ１を加えた計ｎ本のゲートラインに対して順
次ゲート信号を走査出力する。
選択時電圧ＶＧＨとゲート非選択時電圧ＶＧＬにより、
上記複数のゲートラインＧ２〜Ｇｎに１ライン目のゲー
トラインＧ１を加えた計ｎ本のゲートラインに対して順
次ゲート信号を走査出力する。
【００２０】しかるに、ゲートドライバ２３のゲートラ
インＧ１は、ＮＭＯＳのアモルファスシリコンＴＦＴで
構成されたＴＦＴ２７のゲート電極に接続されるもの
で、このＴＦＴ２７のドレイン電極には上記ゲート選択
時電圧ＶＧＨが抵抗Ｒを介して印加されており、同ソー
ス電極には上記ゲート非選択時電圧ＶＧＬが印加され
る。
インＧ１は、ＮＭＯＳのアモルファスシリコンＴＦＴで
構成されたＴＦＴ２７のゲート電極に接続されるもの
で、このＴＦＴ２７のドレイン電極には上記ゲート選択
時電圧ＶＧＨが抵抗Ｒを介して印加されており、同ソー
ス電極には上記ゲート非選択時電圧ＶＧＬが印加され
る。
【００２１】ゲートドライバ２３と画素部２１の間に配
置された上記ゲート出力制御回路２２は、ＮＭＯＳのア
モルファスシリコンＴＦＴにより構成されるもので、ゲ
ートドライバ２３からの上記ゲートラインＧ１にｎ−１
個のＴＦＴ２２ａ，２２ａ，‥‥のゲート電極が接続さ
れ、同ＴＦＴ２２ａ，２２ａ，‥‥のドレイン電極には
いずれも上記ゲート選択時電圧ＶＧＨが印加されてい
る。
置された上記ゲート出力制御回路２２は、ＮＭＯＳのア
モルファスシリコンＴＦＴにより構成されるもので、ゲ
ートドライバ２３からの上記ゲートラインＧ１にｎ−１
個のＴＦＴ２２ａ，２２ａ，‥‥のゲート電極が接続さ
れ、同ＴＦＴ２２ａ，２２ａ，‥‥のドレイン電極には
いずれも上記ゲート選択時電圧ＶＧＨが印加されてい
る。
【００２２】また、上記ゲートドライバ２３からのｎ−
１本のゲートラインＧ２〜ＧｎにそれぞれＴＦＴ２２
ｂ，２２ｂ，‥‥のドレイン電極が接続されるもので、
これらＴＦＴ２２ｂ，２２ｂ，‥‥のゲート電極はいず
れも上記ＴＦＴ２７のドレイン電極と接続されている。
１本のゲートラインＧ２〜ＧｎにそれぞれＴＦＴ２２
ｂ，２２ｂ，‥‥のドレイン電極が接続されるもので、
これらＴＦＴ２２ｂ，２２ｂ，‥‥のゲート電極はいず
れも上記ＴＦＴ２７のドレイン電極と接続されている。
【００２３】しかして、これらｎ−１組のＴＦＴ２２
ａ，２２ｂの各ソース電極がそれぞれ接続され、上記画
素部２１のゲートラインＧ２〜Ｇｎへと接続されるもの
で、画素部２１のゲートラインＧ２〜Ｇｎに与えられる
信号の電位は、上記ＴＦＴ２２ａ，２２ｂのオン／オフ
に関係する閾値電圧Ｖｔｈ分だけ低下することとなる。
ａ，２２ｂの各ソース電極がそれぞれ接続され、上記画
素部２１のゲートラインＧ２〜Ｇｎへと接続されるもの
で、画素部２１のゲートラインＧ２〜Ｇｎに与えられる
信号の電位は、上記ＴＦＴ２２ａ，２２ｂのオン／オフ
に関係する閾値電圧Ｖｔｈ分だけ低下することとなる。
【００２４】一方、ドレインドライバ２５と画素部２１
の間に配置されたドレイン出力制御部２４は、上記ゲー
ト出力制御回路２２と同様にＮＭＯＳのアモルファスシ
リコンＴＦＴにより構成される。ドレインドライバ２５
からの上記ドレインラインＤ１〜Ｄｍは、それぞれゲー
ト電極が上記ＴＦＴ２７のドレイン電極に接続されたＴ
ＦＴ２４ａ，２４ａ，‥‥のドレイン電極に接続され、
これらｍ個のＴＦＴ２４ａ，２４ａ，‥‥のソース電極
が画素部２１のドレインラインＤ１〜Ｄｍに接続される
こととなる。
の間に配置されたドレイン出力制御部２４は、上記ゲー
ト出力制御回路２２と同様にＮＭＯＳのアモルファスシ
リコンＴＦＴにより構成される。ドレインドライバ２５
からの上記ドレインラインＤ１〜Ｄｍは、それぞれゲー
ト電極が上記ＴＦＴ２７のドレイン電極に接続されたＴ
ＦＴ２４ａ，２４ａ，‥‥のドレイン電極に接続され、
これらｍ個のＴＦＴ２４ａ，２４ａ，‥‥のソース電極
が画素部２１のドレインラインＤ１〜Ｄｍに接続される
こととなる。
【００２５】しかして、画素部２１のドレインラインＤ
１〜Ｄｍに与えられる表示データに対応した各信号の電
位は、上記ＴＦＴ２４ａ，２４ａ，‥‥のオン／オフに
関係する閾値電圧Ｖｔｈ分だけ低下することとなる。
１〜Ｄｍに与えられる表示データに対応した各信号の電
位は、上記ＴＦＴ２４ａ，２４ａ，‥‥のオン／オフに
関係する閾値電圧Ｖｔｈ分だけ低下することとなる。
【００２６】また、画素部２１を挟んでドレインドライ
バ２５及びドレイン出力制御部２４とは反対には位置さ
れたリセット制御部２６もまた、上記ゲート出力制御回
路２２、ドレイン出力制御部２４と同様にＮＭＯＳのア
モルファスシリコンＴＦＴにより構成され、ドレインラ
インＤ１〜Ｄｍは、それぞれゲート電極が上記ゲートド
ライバ２３からのゲートラインＧ１に接続されたＴＦＴ
２６ａ，２６ａ，‥‥のソース電極に接続され、これら
ｍ個のＴＦＴ２６ａ，２６ａ，‥‥のドレイン電極にリ
セット電圧ＶＲＥＳが印加されることとなる。
バ２５及びドレイン出力制御部２４とは反対には位置さ
れたリセット制御部２６もまた、上記ゲート出力制御回
路２２、ドレイン出力制御部２４と同様にＮＭＯＳのア
モルファスシリコンＴＦＴにより構成され、ドレインラ
インＤ１〜Ｄｍは、それぞれゲート電極が上記ゲートド
ライバ２３からのゲートラインＧ１に接続されたＴＦＴ
２６ａ，２６ａ，‥‥のソース電極に接続され、これら
ｍ個のＴＦＴ２６ａ，２６ａ，‥‥のドレイン電極にリ
セット電圧ＶＲＥＳが印加されることとなる。
【００２７】しかして、画素部２１のドレインラインＤ
１〜Ｄｍに与えられるリセット動作時の電位は、上記リ
セット電圧ＶＲＥＳから上記ＴＦＴ２６ａ，２６ａ，‥
‥のオン／オフに関係する閾値電圧Ｖｔｈ分だけ低下す
ることとなる。
１〜Ｄｍに与えられるリセット動作時の電位は、上記リ
セット電圧ＶＲＥＳから上記ＴＦＴ２６ａ，２６ａ，‥
‥のオン／オフに関係する閾値電圧Ｖｔｈ分だけ低下す
ることとなる。
【００２８】次に上記実施の形態の動作について説明す
る。
る。
【００２９】図２（１）〜（６）は、１サブフレーム単
位強の時間スケールでの各信号波形を示すものであり、
図２（１）がサブフレームの先頭タイミングを示す垂直
同期パルスＶ−ＳＹＮＣ、図２（２）がゲートドライバ
２３の基準クロックとなるゲートシフトクロックＶＣ
Ｋ′、図２（３）がサブフレーム中のリセット期間を表
わすリセット信号、図２（４）が上記図２（２）のゲー
トシフトクロックＶＣＫ′と上記図２（３）のリセット
信号との論理和によりゲートドライバ２３内部で生成さ
れるゲートシフトクロックＶＣＫ、図２（５）が該リセ
ット期間のスタートタイミングを示すスタート信号ＶＳ
Ｔ、図２（６）がゲートラインＧ２〜Ｇｎの走査駆動タ
イミングでドレインドライバ２５により画素部２１の各
ドレインラインＤ１〜Ｄｍに与えられる表示データであ
る。
位強の時間スケールでの各信号波形を示すものであり、
図２（１）がサブフレームの先頭タイミングを示す垂直
同期パルスＶ−ＳＹＮＣ、図２（２）がゲートドライバ
２３の基準クロックとなるゲートシフトクロックＶＣ
Ｋ′、図２（３）がサブフレーム中のリセット期間を表
わすリセット信号、図２（４）が上記図２（２）のゲー
トシフトクロックＶＣＫ′と上記図２（３）のリセット
信号との論理和によりゲートドライバ２３内部で生成さ
れるゲートシフトクロックＶＣＫ、図２（５）が該リセ
ット期間のスタートタイミングを示すスタート信号ＶＳ
Ｔ、図２（６）がゲートラインＧ２〜Ｇｎの走査駆動タ
イミングでドレインドライバ２５により画素部２１の各
ドレインラインＤ１〜Ｄｍに与えられる表示データであ
る。
【００３０】図２（８）〜（１９）は、上記リセット期
間を挟んでその時間スケールを大幅に拡大して示すもの
である。
間を挟んでその時間スケールを大幅に拡大して示すもの
である。
【００３１】図２（１４）に示すゲートラインＧ１が選
択されてゲートドライバ２３から出力される間、ＴＦＴ
２７とリセット制御部２６のＴＦＴ２６ａ，２６ａ，‥
‥がオンとなると共に、ゲート出力制御回路２２ではＴ
ＦＴ２２ａ，２２ａ，‥‥がオンとなる。
択されてゲートドライバ２３から出力される間、ＴＦＴ
２７とリセット制御部２６のＴＦＴ２６ａ，２６ａ，‥
‥がオンとなると共に、ゲート出力制御回路２２ではＴ
ＦＴ２２ａ，２２ａ，‥‥がオンとなる。
【００３２】そのために、まず画素部２１から他のゲー
トラインＧ２〜Ｇｎへの出力は画素部２１と電気的に遮
断され、代わって画素部２１の各ゲートラインはゲート
選択時電圧ＶＧＨからＶｔｈを減じた電位まで充電され
る（電圧値Ｖｔｈは、上述した如く使用されるＴＦＴの
オン／オフに関係する閾値電圧である）。
トラインＧ２〜Ｇｎへの出力は画素部２１と電気的に遮
断され、代わって画素部２１の各ゲートラインはゲート
選択時電圧ＶＧＨからＶｔｈを減じた電位まで充電され
る（電圧値Ｖｔｈは、上述した如く使用されるＴＦＴの
オン／オフに関係する閾値電圧である）。
【００３３】このとき同時に、ドレイン出力制御部２４
は、ＴＦＴ２４ａ，２４ａ，‥‥が上記ＴＦＴ２７のオ
ン動作に基づいて全てオフとなるため、ドレインドライ
バ２５からのドレインラインＤ１〜Ｄｍの出力を画素部
２１と電気的に遮断し、併せて上述した如くリセット制
御部２６のＴＦＴ２６ａ，２６ａ，‥‥がゲート信号Ｇ
１によりオンするために、画素部２１の各ドレインライ
ンＤ１〜Ｄｍは、リセット電圧ＶＲＥＦから上記閾値電
圧Ｖｔｈを減じた電位まで充電される。
は、ＴＦＴ２４ａ，２４ａ，‥‥が上記ＴＦＴ２７のオ
ン動作に基づいて全てオフとなるため、ドレインドライ
バ２５からのドレインラインＤ１〜Ｄｍの出力を画素部
２１と電気的に遮断し、併せて上述した如くリセット制
御部２６のＴＦＴ２６ａ，２６ａ，‥‥がゲート信号Ｇ
１によりオンするために、画素部２１の各ドレインライ
ンＤ１〜Ｄｍは、リセット電圧ＶＲＥＦから上記閾値電
圧Ｖｔｈを減じた電位まで充電される。
【００３４】これらの結果、画素部２１の全画素電極
は、ゲートラインＧ１の選択期間中、リセット電圧ＶＲ
ＥＦから上記閾値電圧Ｖｔｈを減じた電位まで充電され
ることで、リセット動作が実行、完了される。
は、ゲートラインＧ１の選択期間中、リセット電圧ＶＲ
ＥＦから上記閾値電圧Ｖｔｈを減じた電位まで充電され
ることで、リセット動作が実行、完了される。
【００３５】上記ゲートラインＧ１の選択期間は、一部
を図２（１１）〜（１３），（１５）〜（１８）に示す
ような、他のゲートラインＧ２〜Ｇｎの選択期間とは異
なり、リセット信号に対応したリセット動作が完了する
までの期間としている。
を図２（１１）〜（１３），（１５）〜（１８）に示す
ような、他のゲートラインＧ２〜Ｇｎの選択期間とは異
なり、リセット信号に対応したリセット動作が完了する
までの期間としている。
【００３６】すなわち、ゲートドライバ２３の出力選択
の動作は、基本的にはシフトレジスタ動作であるため
に、基準のゲートシフトクロックＶＣＫ′とリセット信
号とからゲートシフトクロックＶＣＫを生成すること
で、ゲートラインＧ１の選択状態だけをリセット期間に
対応して長く保持できるようにした。
の動作は、基本的にはシフトレジスタ動作であるため
に、基準のゲートシフトクロックＶＣＫ′とリセット信
号とからゲートシフトクロックＶＣＫを生成すること
で、ゲートラインＧ１の選択状態だけをリセット期間に
対応して長く保持できるようにした。
【００３７】その他のゲートラインＧ２〜Ｇｎの選択期
間では、ゲートラインＧ１の出力が非選択状態となるた
めに、ＴＦＴ２７がオフとなってゲート出力制御回路２
２のＴＦＴ２２ｂ，２２ｂ，‥‥がいずれもオンする一
方、ＴＦＴ２２ａ，２２ａ，‥‥はいずれもオフとな
り、ゲート出力制御回路２２を介してゲートドライバ２
３と画素部２１との間が電気的に導通状態となる。
間では、ゲートラインＧ１の出力が非選択状態となるた
めに、ＴＦＴ２７がオフとなってゲート出力制御回路２
２のＴＦＴ２２ｂ，２２ｂ，‥‥がいずれもオンする一
方、ＴＦＴ２２ａ，２２ａ，‥‥はいずれもオフとな
り、ゲート出力制御回路２２を介してゲートドライバ２
３と画素部２１との間が電気的に導通状態となる。
【００３８】あわせて、ゲートラインＧ１の出力が非選
択状態となるために、ＴＦＴ２７がオフとなってドレイ
ン出力制御部２４のＴＦＴ２４ａ，２４ａ，‥‥がいず
れもオンし、ドレイン出力制御部２４を介してドレイン
ドライバ２５と画素部２１との間も電気的に導通状態と
なる。
択状態となるために、ＴＦＴ２７がオフとなってドレイ
ン出力制御部２４のＴＦＴ２４ａ，２４ａ，‥‥がいず
れもオンし、ドレイン出力制御部２４を介してドレイン
ドライバ２５と画素部２１との間も電気的に導通状態と
なる。
【００３９】さらに、リセット制御部２６では、ゲート
ラインＧ１の出力によりＴＦＴ２６ａ，２６ａ，‥‥が
オフとなり、リセット電圧ＶＲＥＳのドレインラインＤ
１〜Ｄｍへの印加が遮断されている。
ラインＧ１の出力によりＴＦＴ２６ａ，２６ａ，‥‥が
オフとなり、リセット電圧ＶＲＥＳのドレインラインＤ
１〜Ｄｍへの印加が遮断されている。
【００４０】したがって、このゲートラインＧ２〜Ｇｎ
の選択期間では、各ゲートラインＧ２〜Ｇｎが時分割で
順次走査選択され、各ゲートライン毎にドレインドライ
バ２５からドレインラインＤ１〜Ｄｍを介して表示デー
タが各画素に書込まれて、画素部２１での表示動作が実
行される。
の選択期間では、各ゲートラインＧ２〜Ｇｎが時分割で
順次走査選択され、各ゲートライン毎にドレインドライ
バ２５からドレインラインＤ１〜Ｄｍを介して表示デー
タが各画素に書込まれて、画素部２１での表示動作が実
行される。
【００４１】この際、ゲート出力制御回路２２を介して
ゲートドライバ２３から画素部２１の各ゲートラインＧ
２〜Ｇｎへ与えられる出力電位は、ゲートドライバ２３
の出力電位から上記閾値電圧Ｖｔｈだけ減じたものとな
る。これは、ＴＦＴの回路構成上、そのオン／オフ動作
により原理的に電位の低下を発生してしまうためのもの
である。
ゲートドライバ２３から画素部２１の各ゲートラインＧ
２〜Ｇｎへ与えられる出力電位は、ゲートドライバ２３
の出力電位から上記閾値電圧Ｖｔｈだけ減じたものとな
る。これは、ＴＦＴの回路構成上、そのオン／オフ動作
により原理的に電位の低下を発生してしまうためのもの
である。
【００４２】しかして、ゲートドライバ２３によるゲー
トラインＧ２〜Ｇｎの走査駆動が終わり、再びゲートラ
インＧ１の出力タイミングとなってリセット動作が実行
され、以下同様にしてサブフレーム毎にリセット動作と
表示データを書込んでの表示動作とが繰返される。
トラインＧ２〜Ｇｎの走査駆動が終わり、再びゲートラ
インＧ１の出力タイミングとなってリセット動作が実行
され、以下同様にしてサブフレーム毎にリセット動作と
表示データを書込んでの表示動作とが繰返される。
【００４３】このように、画素部２１の各画素毎に表示
用のＴＦＴ２１ａのみでリセット用のＴＦＴを必要とせ
ずに構成しながらも、確実に画素部２１のリセットと表
示データの書込みとを実行することができ、各画素の開
口率を向上させると共に配線容量を低減させることが可
能となる。
用のＴＦＴ２１ａのみでリセット用のＴＦＴを必要とせ
ずに構成しながらも、確実に画素部２１のリセットと表
示データの書込みとを実行することができ、各画素の開
口率を向上させると共に配線容量を低減させることが可
能となる。
【００４４】これに加え、画素部２１のゲートドライバ
２３及びドレインドライバ２５自体は従来の一般的な構
成のものをそのまま流用することができるので、ゲート
ラインＧ１の出力タイミングをリセット信号に合わせて
所定期間保持させるための構成を付加するのみで、ゲー
ト出力制御回路２２、ドレイン出力制御部２４、及びリ
セット制御部２６の各ＴＦＴによるスイッチング回路を
併せて構成すればよく、比較的小規模な付加回路構成の
みで実現できるという利点を有する。
２３及びドレインドライバ２５自体は従来の一般的な構
成のものをそのまま流用することができるので、ゲート
ラインＧ１の出力タイミングをリセット信号に合わせて
所定期間保持させるための構成を付加するのみで、ゲー
ト出力制御回路２２、ドレイン出力制御部２４、及びリ
セット制御部２６の各ＴＦＴによるスイッチング回路を
併せて構成すればよく、比較的小規模な付加回路構成の
みで実現できるという利点を有する。
【００４５】なお、上記実施の形態にあっては、ゲート
ラインＧ１の出力信号によりリセット期間中に全ゲート
ラインＧ２〜Ｇｎを一括して選択し、全画素のリセット
を行なうものとして説明したが、全ゲートラインの数が
大きくなった場合には、同時に全ゲートラインを一括選
択することで、リセット動作が不安定になることも考え
られる。
ラインＧ１の出力信号によりリセット期間中に全ゲート
ラインＧ２〜Ｇｎを一括して選択し、全画素のリセット
を行なうものとして説明したが、全ゲートラインの数が
大きくなった場合には、同時に全ゲートラインを一括選
択することで、リセット動作が不安定になることも考え
られる。
【００４６】そのため、画素部２１の全ゲートラインを
複数のエリアに分割し、リセット期間内で分割したエリ
アを順次選択的に駆動してリセット動作を繰返し実行す
ることも考えられる。
複数のエリアに分割し、リセット期間内で分割したエリ
アを順次選択的に駆動してリセット動作を繰返し実行す
ることも考えられる。
【００４７】これは例えば、画素部２１のゲートライン
総数が「１８０」で、同時選択により安定したリセット
動作を行なうことが可能なゲートライン数の上限が「２
０」であれば、全ゲートラインＧ２〜Ｇ１８１（＝Ｇ
ｎ）を１８本ずつ纏め、ゲートラインＧ２〜Ｇ１９，Ｇ
２０〜Ｇ３７，Ｇ３８〜Ｇ５５，‥‥，Ｇ１６４〜Ｇ１
８１の１０個のエリアに分割し、上記リセット期間を１
０等分するような各ゲートライン信号Ｇ１−１〜Ｇ１−
１０を発生する回路構成として、それぞれ分割されたエ
リア内のゲートラインを順次一括して選択駆動させ、リ
セット動作させるようにして実行されるもので、こうす
ることで、安定した状態でのリセット動作を実現するこ
とができる。
総数が「１８０」で、同時選択により安定したリセット
動作を行なうことが可能なゲートライン数の上限が「２
０」であれば、全ゲートラインＧ２〜Ｇ１８１（＝Ｇ
ｎ）を１８本ずつ纏め、ゲートラインＧ２〜Ｇ１９，Ｇ
２０〜Ｇ３７，Ｇ３８〜Ｇ５５，‥‥，Ｇ１６４〜Ｇ１
８１の１０個のエリアに分割し、上記リセット期間を１
０等分するような各ゲートライン信号Ｇ１−１〜Ｇ１−
１０を発生する回路構成として、それぞれ分割されたエ
リア内のゲートラインを順次一括して選択駆動させ、リ
セット動作させるようにして実行されるもので、こうす
ることで、安定した状態でのリセット動作を実現するこ
とができる。
【００４８】また、上記実施の形態は、全てのトランジ
スタがＮＭＯＳのアモルファスシリコンＴＦＴで構成さ
れるアクティブマトリックス型の液晶表示素子を用いた
フィールドシーケンシャル方式の液晶表示装置に適用し
た場合について説明したものであるが、ポリシリコンを
利用したＣＭＯＳ−ＴＦＴを用いた構成としてもよい。
スタがＮＭＯＳのアモルファスシリコンＴＦＴで構成さ
れるアクティブマトリックス型の液晶表示素子を用いた
フィールドシーケンシャル方式の液晶表示装置に適用し
た場合について説明したものであるが、ポリシリコンを
利用したＣＭＯＳ−ＴＦＴを用いた構成としてもよい。
【００４９】図３は、こうしてポリシリコンを利用した
ＣＭＯＳ−ＴＦＴを用いた液晶表示装置の回路構成を示
すもので、回路自体の基本的な概念構成は上記図１に示
したものと同様であるので、同一部分には同一符号を付
加してその説明は省略する。
ＣＭＯＳ−ＴＦＴを用いた液晶表示装置の回路構成を示
すもので、回路自体の基本的な概念構成は上記図１に示
したものと同様であるので、同一部分には同一符号を付
加してその説明は省略する。
【００５０】しかして、画素部２１の該ＴＦＴ２１ａ，
２１ａ，‥‥のゲート端子に接続された複数のゲートラ
インＧ２〜Ｇｎに対し、ゲートドライバ２３との間にゲ
ート出力制御回路３１を設ける。
２１ａ，‥‥のゲート端子に接続された複数のゲートラ
インＧ２〜Ｇｎに対し、ゲートドライバ２３との間にゲ
ート出力制御回路３１を設ける。
【００５１】加えて、画素部２１のＴＦＴ２１ａ，２１
ａ，‥‥のドレイン端子に接続された複数のドレインラ
インＤ１〜Ｄｍに対し、ドレインドライバ２５との間に
ドレイン出力制御部３２を設ける一方、この画素部２１
を挟んでこれらドレインドライバ２５及びドレイン出力
制御部３２とは反対側に、上記複数のドレインラインＤ
１〜Ｄｍに対してリセット制御部３３を設ける。
ａ，‥‥のドレイン端子に接続された複数のドレインラ
インＤ１〜Ｄｍに対し、ドレインドライバ２５との間に
ドレイン出力制御部３２を設ける一方、この画素部２１
を挟んでこれらドレインドライバ２５及びドレイン出力
制御部３２とは反対側に、上記複数のドレインラインＤ
１〜Ｄｍに対してリセット制御部３３を設ける。
【００５２】ゲートドライバ２３のゲートラインＧ１
は、ＣＭＯＳインバータ回路３４を構成するＰＭＯＳ−
ＴＦＴ３４ａとＮＭＯＳ−ＴＦＴ３４ｂの共通ゲート電
極に接続される。ＰＭＯＳ−ＴＦＴ３４ａのドレイン電
極にはゲート選択時電圧ＶＧＨが印加されており、ＮＭ
ＯＳ−ＴＦＴ３４ｂのソース電極にはゲート非選択時電
圧ＶＧＬが印加される。
は、ＣＭＯＳインバータ回路３４を構成するＰＭＯＳ−
ＴＦＴ３４ａとＮＭＯＳ−ＴＦＴ３４ｂの共通ゲート電
極に接続される。ＰＭＯＳ−ＴＦＴ３４ａのドレイン電
極にはゲート選択時電圧ＶＧＨが印加されており、ＮＭ
ＯＳ−ＴＦＴ３４ｂのソース電極にはゲート非選択時電
圧ＶＧＬが印加される。
【００５３】さらに、ＰＭＯＳ−ＴＦＴ３４ａのソース
電極とＮＭＯＳ−ＴＦＴ３４ｂのドレイン電極が出力端
子として共通接続されて、上記ゲート出力制御回路３１
及びドレイン出力制御部３２へ接続される。
電極とＮＭＯＳ−ＴＦＴ３４ｂのドレイン電極が出力端
子として共通接続されて、上記ゲート出力制御回路３１
及びドレイン出力制御部３２へ接続される。
【００５４】ゲートドライバ２３と画素部２１の間に配
置された上記ゲート出力制御回路３１では、ゲートドラ
イバ２３からの上記ゲートラインＧ１がそれぞれｎ−１
個のＰＭＯＳ−ＴＦＴ３１ａ，３１ａ，‥‥、及びＮＭ
ＯＳ−ＴＦＴ３１ｂ，３１ｂ‥‥の各ゲート電極に接続
され、これらＰＭＯＳ−ＴＦＴ３１ａ，３１ａ，‥‥及
びＮＭＯＳ−ＴＦＴ３１ｂ，３１ｂ，‥‥のドレイン電
極はいずれも共通接続されてゲート選択時電圧ＶＧＨが
印加される。
置された上記ゲート出力制御回路３１では、ゲートドラ
イバ２３からの上記ゲートラインＧ１がそれぞれｎ−１
個のＰＭＯＳ−ＴＦＴ３１ａ，３１ａ，‥‥、及びＮＭ
ＯＳ−ＴＦＴ３１ｂ，３１ｂ‥‥の各ゲート電極に接続
され、これらＰＭＯＳ−ＴＦＴ３１ａ，３１ａ，‥‥及
びＮＭＯＳ−ＴＦＴ３１ｂ，３１ｂ，‥‥のドレイン電
極はいずれも共通接続されてゲート選択時電圧ＶＧＨが
印加される。
【００５５】また、上記ゲートドライバ２３からのｎ−
１本のゲートラインＧ２〜ＧｎにそれぞれＰＭＯＳ−Ｔ
ＦＴ３１ｃ，３１ｃ，‥‥及びＮＭＯＳ−ＴＦＴ３１
ｄ，３１ｄ，‥‥のドレイン電極が共通接続されるもの
で、これらＴＦＴ３１ｃ，３１ｃ，‥‥、３１ｄ，３１
ｄ，‥‥のゲート電極はいずれも上記リセット制御部３
３の出力端子と接続されている。
１本のゲートラインＧ２〜ＧｎにそれぞれＰＭＯＳ−Ｔ
ＦＴ３１ｃ，３１ｃ，‥‥及びＮＭＯＳ−ＴＦＴ３１
ｄ，３１ｄ，‥‥のドレイン電極が共通接続されるもの
で、これらＴＦＴ３１ｃ，３１ｃ，‥‥、３１ｄ，３１
ｄ，‥‥のゲート電極はいずれも上記リセット制御部３
３の出力端子と接続されている。
【００５６】しかして、これらゲート出力制御回路３１
のＴＦＴ３１ａ，３１ｂ，３１ｃ，３１ｄの各ソース電
極がそれぞれ共通接続され、上記画素部２１のゲートラ
インＧ２〜Ｇｎへと接続される。
のＴＦＴ３１ａ，３１ｂ，３１ｃ，３１ｄの各ソース電
極がそれぞれ共通接続され、上記画素部２１のゲートラ
インＧ２〜Ｇｎへと接続される。
【００５７】一方、ドレインドライバ２５と画素部２１
の間に配置されたドレイン出力制御部３２では、ドレイ
ンドライバ２５からの上記ドレインラインＤ１〜Ｄｍ
は、それぞれＰＭＯＳ−ＴＦＴ３２ａ，３２ａ，‥‥及
びＮＭＯＳ−ＴＦＴ３２ｂ，３２ｂ，‥‥のドレイン電
極に共通接続されるもので、これらＴＦＴ３２ｃ，３２
ｃ，‥‥、３２ｄ，３２ｄ，‥‥のゲート電極はいずれ
も上記リセット制御部３３の出力端子と接続されてい
る。
の間に配置されたドレイン出力制御部３２では、ドレイ
ンドライバ２５からの上記ドレインラインＤ１〜Ｄｍ
は、それぞれＰＭＯＳ−ＴＦＴ３２ａ，３２ａ，‥‥及
びＮＭＯＳ−ＴＦＴ３２ｂ，３２ｂ，‥‥のドレイン電
極に共通接続されるもので、これらＴＦＴ３２ｃ，３２
ｃ，‥‥、３２ｄ，３２ｄ，‥‥のゲート電極はいずれ
も上記リセット制御部３３の出力端子と接続されてい
る。
【００５８】また、画素部２１を挟んでドレインドライ
バ２５及びドレイン出力制御部３２とは反対には位置さ
れたリセット制御部３３では、ドレインラインＤ１〜Ｄ
ｍは、それぞれゲート電極が上記ゲートドライバ２３か
らのゲートラインＧ１に接続されたＰＭＯＳ−ＴＦＴ３
３ａ，３３ａ，‥‥、及びＮＭＯＳ−ＴＦＴ３３ｂ，３
３ｂ‥‥の各ソース電極に接続され、これらＰＭＯＳ−
ＴＦＴ３３ａ，３３ａ，‥‥及びＮＭＯＳ−ＴＦＴ３３
ｂ，３３ｂ，‥‥のドレイン電極がいずれも共通接続さ
れてリセット電圧ＶＲＥＳが印加される。
バ２５及びドレイン出力制御部３２とは反対には位置さ
れたリセット制御部３３では、ドレインラインＤ１〜Ｄ
ｍは、それぞれゲート電極が上記ゲートドライバ２３か
らのゲートラインＧ１に接続されたＰＭＯＳ−ＴＦＴ３
３ａ，３３ａ，‥‥、及びＮＭＯＳ−ＴＦＴ３３ｂ，３
３ｂ‥‥の各ソース電極に接続され、これらＰＭＯＳ−
ＴＦＴ３３ａ，３３ａ，‥‥及びＮＭＯＳ−ＴＦＴ３３
ｂ，３３ｂ，‥‥のドレイン電極がいずれも共通接続さ
れてリセット電圧ＶＲＥＳが印加される。
【００５９】このような回路構成とすることにより、機
能的には上記図１，図２で説明した場合と同様の動作を
実行させることが可能となることに加えて、ＰＭＯＳの
ＴＦＴのみで構成した場合とは異なり、ＣＭＯＳによる
ＴＦＴの構成とすることで、トランジスタのオン／オフ
に関係する閾値電圧Ｖｔｈ分だけゲート信号、ドレイン
信号、及びリセット信号が電圧降下を起こすようなこと
がないという利点をも有することとなる。
能的には上記図１，図２で説明した場合と同様の動作を
実行させることが可能となることに加えて、ＰＭＯＳの
ＴＦＴのみで構成した場合とは異なり、ＣＭＯＳによる
ＴＦＴの構成とすることで、トランジスタのオン／オフ
に関係する閾値電圧Ｖｔｈ分だけゲート信号、ドレイン
信号、及びリセット信号が電圧降下を起こすようなこと
がないという利点をも有することとなる。
【００６０】さらに本発明は、画素部２１を含む基板が
ガラス基板では単結晶シリコン基板上にＣＭＯＳ−ＴＦ
Ｔを構成するものにも適用可能である。
ガラス基板では単結晶シリコン基板上にＣＭＯＳ−ＴＦ
Ｔを構成するものにも適用可能である。
【００６１】その他、本発明は上記実施の形態に限ら
ず、その要旨を逸脱しない範囲内で種々変形して実施す
ることが可能であるものとする。
ず、その要旨を逸脱しない範囲内で種々変形して実施す
ることが可能であるものとする。
【００６２】さらに、上記実施の形態には種々の段階の
発明が含まれており、開示される複数の構成要件におけ
る適宜な組合わせにより種々の発明が抽出され得る。例
えば、実施の形態に示される全構成要件からいくつかの
構成要件が削除されても、発明が解決しようとする課題
の欄で述べた課題の少なくとも１つが解決でき、発明の
効果の欄で述べられている効果の少なくとも１つが得ら
れる場合には、この構成要件が削除された構成が発明と
して抽出され得る。
発明が含まれており、開示される複数の構成要件におけ
る適宜な組合わせにより種々の発明が抽出され得る。例
えば、実施の形態に示される全構成要件からいくつかの
構成要件が削除されても、発明が解決しようとする課題
の欄で述べた課題の少なくとも１つが解決でき、発明の
効果の欄で述べられている効果の少なくとも１つが得ら
れる場合には、この構成要件が削除された構成が発明と
して抽出され得る。
【００６３】
【発明の効果】請求項１記載の発明によれば、液晶表示
素子の各１画素当たりに表示用の薄膜トランジスタのみ
でリセット動作用のトランジスタが不要となるため、各
画素の開口率を向上させると共に配線容量を低減させる
ことが可能となることに加え、ゲート駆動手段及びドレ
イン駆動手段の各ドライバ回路に関しては従来の一般的
な構成のものをそのまま流用することができる。
素子の各１画素当たりに表示用の薄膜トランジスタのみ
でリセット動作用のトランジスタが不要となるため、各
画素の開口率を向上させると共に配線容量を低減させる
ことが可能となることに加え、ゲート駆動手段及びドレ
イン駆動手段の各ドライバ回路に関しては従来の一般的
な構成のものをそのまま流用することができる。
【００６４】請求項２記載の発明によれば、上記請求項
１記載の発明の効果に加えて、液晶表示素子のゲートラ
イン数によっては一括リセット動作により動作が不安定
となってしまうような場合でも、ゲートラインを複数の
エリアに分割して順次選択的にリセット動作させること
で、安定した状態でのリセット動作を実現することがで
きる。
１記載の発明の効果に加えて、液晶表示素子のゲートラ
イン数によっては一括リセット動作により動作が不安定
となってしまうような場合でも、ゲートラインを複数の
エリアに分割して順次選択的にリセット動作させること
で、安定した状態でのリセット動作を実現することがで
きる。
【図１】本発明の実施の一形態に係る回路構成を示す
図。
図。
【図２】同実施の形態に係る各信号の駆動波形を示すタ
イミングチャート。
イミングチャート。
【図３】本発明の実施の一形態に係る他の回路構成を示
す図。
す図。
【図４】一般的なフィールドシーケンシャル方式の液晶
表示装置の回路構成を示す図。
表示装置の回路構成を示す図。
１１…画素部
１１ａ…（表示用）ＴＦＴ
１１ｂ…（リセット用）ＴＦＴ
１２…ゲートドライバ
１３…ドレインドライバ
２１…画素部
２１ａ…（表示用）ＴＦＴ
２２…ゲート出力制御回路
２２ａ，２２ｂ…ＴＦＴ
２３…ゲートドライバ
２４…ドレイン出力制御部
２４ａ…ＴＦＴ
２５…ドレインドライバ
２６…リセット制御部
２６ａ…ＴＦＴ
２７…ＴＦＴ
３１…ゲート出力制御回路
３１ａ，３１ｃ…ＰＭＯＳ−ＴＦＴ
３１ｂ，３１ｄ…ＮＭＯＳ−ＴＦＴ
３２…ドレイン出力制御部
３２ａ…ＰＭＯＳ−ＴＦＴ
３２ｂ…ＮＭＯＳ−ＴＦＴ
３３…リセット制御部
３３ａ…ＰＭＯＳ−ＴＦＴ
３３ｂ…ＮＭＯＳ−ＴＦＴ
３４…ＣＭＯＳインバータ回路
３４ａ…ＰＭＯＳ−ＴＦＴ
３４ｂ…ＮＭＯＳ−ＴＦＴ
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｙ
６２４ ６２４Ｂ
６４１ ６４１Ｅ
６４２ ６４２Ｋ
3/34 3/34 Ｊ
Ｆターム(参考） 2H093 NA16 NA65 NC09 NC11 NC26
NC27 NC29 NC34 NC43 ND04
ND17
5C006 AA22 AC24 AF22 AF23 AF44
AF85 BB16 BC03 BC05 BC13
BC16 BF34 EA01 FA43 FA54
5C080 AA10 BB05 CC03 DD03 DD23
EE29 EE30 FF11 GG12 JJ02
JJ03 JJ04
Claims (2)
- 【請求項１】対向する内面それぞれに電極が形成された
一対の基板間に液晶を挟持した液晶素子、上記一対の基
板のうちの一方の基板の内面に行方向および列方向にマ
トリックス状に配列させて設けられた複数の画素電極、
上記複数の画素電極にそれぞれ対応させて一つずつ配置
され、それぞれのソース電極が対応する上記画素電極に
接続された複数の薄膜トランジスタ、各画素電極行にそ
れぞれ対応させて配線され、上記薄膜トランジスタのゲ
ート電極に接続された複数のゲートライン、各画素電極
列にそれぞれ対応させて配線され、上記薄膜トランジス
タのドレイン電極に接続された複数のドレインライン、
及び上記一対の基板のうちの他方の基板の内面に設けら
れ、上記複数の画素電極に対向する対向電極を有し、光
の透過を制御して画像を表示する液晶表示素子と、上記
液晶表示素子の背後に配置され、複数の色の光を所定の
周期で順次上記液晶表示素子に向けて出射するバックラ
イトとを備え、１つのカラー画像を表示するための１フ
レームを上記バックライトが出射する光の色の数で分割
した複数のサブフレーム毎に、上記液晶表示素子への上
記複数の色のうちの１つの色に対応する表示データの書
込みと、上記バックライトからの上記表示データに対応
する色の光の出射とを行なわせて、上記複数のサブフレ
ーム毎の複数の色の表示の合成により１つのカラー画像
を表示する液晶表示装置において、 上記液晶表示素子のゲートラインの数より少なくとも１
多いゲートライン信号を順次選択的に出力し、且つこの
うち上記液晶表示素子のゲートラインに対応していない
剰余部分のゲートライン信号に関してはその選択状態を
所定時間維持するゲート駆動手段と、 このゲート駆動手段と上記液晶駆動素子のゲートライン
との間に設けられ、上記ゲート駆動手段の剰余部分のゲ
ートライン信号に対応して上記液晶表示素子の全ゲート
ラインを一括して選択駆動させるゲート出力制御手段
と、 上記ドレインラインにそれぞれ上記複数の色のうちの１
つの色に対応する表示データに応じた書込みデータ信号
を供給駆動するドレイン駆動手段と、 このドレイン駆動手段と上記液晶駆動素子のドレインと
の間に設けられ、上記ゲート駆動手段の剰余部分のゲー
トライン信号に対応して液晶表示素子のドレインライン
への書込み信号の供給を遮断するドレイン出力制御手段
と、 上記ゲート駆動手段の剰余部分のゲートライン信号に対
応して液晶表示素子の全ドレインラインにリセット用の
任意電圧を印加し、上記全画素の書込み状態を一括して
リセットするリセット制御手段とを具備したことを特徴
とする液晶表示装置。 - 【請求項２】上記ゲート駆動手段は、上記液晶表示素子
のゲートラインの数より少なくとも２多いゲートライン
信号を順次選択的に出力し、且つこのうち上記液晶表示
素子のゲートラインに対応していない２以上の剰余部分
のゲートライン信号に関してはそれぞれその選択状態を
所定時間維持し、 上記ゲート出力制御手段は、上記ゲート駆動手段の出力
する２以上の剰余部分のゲートライン信号に対応して上
記液晶表示素子の全ゲートラインをエリア分割してそれ
ぞれ分割されたエリア内のゲートラインを順次一括して
選択駆動させることを特徴とする請求項１記載の液晶表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001298242A JP2003108083A (ja) | 2001-09-27 | 2001-09-27 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001298242A JP2003108083A (ja) | 2001-09-27 | 2001-09-27 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003108083A true JP2003108083A (ja) | 2003-04-11 |
Family
ID=19119170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001298242A Pending JP2003108083A (ja) | 2001-09-27 | 2001-09-27 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003108083A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007140494A (ja) * | 2005-10-21 | 2007-06-07 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに電子機器 |
| JP2009518673A (ja) * | 2005-12-07 | 2009-05-07 | テールズ | 順次カラー・マトリックスの液晶ディスプレイ |
| US7663584B2 (en) | 2005-02-18 | 2010-02-16 | Samsung Mobile Display Co., Ltd. | Field sequential liquid crystal display |
-
2001
- 2001-09-27 JP JP2001298242A patent/JP2003108083A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7663584B2 (en) | 2005-02-18 | 2010-02-16 | Samsung Mobile Display Co., Ltd. | Field sequential liquid crystal display |
| JP2007140494A (ja) * | 2005-10-21 | 2007-06-07 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法並びに電子機器 |
| JP2009518673A (ja) * | 2005-12-07 | 2009-05-07 | テールズ | 順次カラー・マトリックスの液晶ディスプレイ |
| US8884856B2 (en) | 2005-12-07 | 2014-11-11 | Thales | Sequential colour matrix liquid crystal display |
| US9583055B2 (en) | 2005-12-07 | 2017-02-28 | Thomson Licensing (S.A.S.) | Sequential colour matrix liquid crystal display |
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