JP2003099248A - プロセッサ、コンパイル装置及びコンパイル方法 - Google Patents

Abstract

(57)【要約】 【課題】 条件付き実行命令において、条件が成立しな
かった場合には、無動作命令として実行されてしまい、
ハードウェアの利用効率が悪く実効性能が低下してしま
うという問題点を克服する。 【解決手段】 プロセッサは、実行ステージ以前に命令
発行制御部３１にて、搭載された演算器の個数以上の命
令を解読して実行条件の判定を行い、条件が偽であった
命令に関しては、その命令自体を無効化し、後続する有
効な命令によって演算器（ハードウェア）が有効に使用
されるように割り当てを行う。コンパイル装置は、実行
条件が真となる命令の個数がハードウェアの並列度の上
限を超えないようにスケジューリングを行う。各サイク
ルにおいて並列に配置される命令の個数自体はハードウ
ェアの並列度を超えていても構わない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサ、コン
パイル装置及びコンパイル方法に関し、特に並列処理に
おいて演算器の効率的活用により性能の向上を図る技術
に関するものである。

【０００２】

【従来の技術】近年のマイクロプロセッサ応用製品の高
機能化及び高速化に伴い、高い処理性能を持つマイクロ
プロセッサ（以下、単に「プロセッサ」という。）が望
まれている。一般に、各命令のスループットを高めるた
めに、１つの命令をいくつかの処理単位（ここでは「ス
テージ」と呼ぶ）に分割し、各ステージを別々のハード
ウェアで実行することにより、複数の命令を並行して処
理できるようにするパイプライン方式が採用されてい
る。また、パイプライン方式のような空間的な並列処理
に加えて、時間的に命令レベルでの並列処理を行うＶＬ
ＩＷ（Very Long Instruction Word）方式やスーパース
カラ方式にて性能向上を図っている。

【０００３】プロセッサの性能向上を妨げる主要因の１
つとして分岐処理のオーバーヘッドがある。このオーバ
ーヘッドは、上記パイプライン処理のステージ数が増す
ほど、命令供給のペナルティが大きくなる。また、命令
並列処理を行った場合、並列度が向上すればするほど、
分岐命令の頻度が増加し、オーバーヘッドが顕在化して
くる。

【０００４】そこで、このオーバーヘッドを解消する従
来技術として、各命令に実行条件を示す情報を付加し、
その条件が成立するときにのみ命令で示されたオペレー
ションを実行する、という条件付き実行方式がある。こ
の方式では、実行時に各命令に付加された実行条件に対
応する条件フラグを参照し、条件が成立しなかった場合
には、その命令の実行結果を無効化する、すなわち無動
作命令として実行させる。

【０００５】例えば、図１０に示した条件分岐を含むフ
ローの処理を、各命令に実行条件を示す情報を付加する
方式で記述すると、図１１のようなプログラムになる。
図１１において、Ｃ０及びＣ１は、命令に付加された条
件を示しており、それに対応する条件フラグの値が真の
場合にはその命令が実行され、偽の場合にはその命令は
無動作命令として実行される。この例では、まず命令１
（比較命令）の比較結果がＣ０に格納される。それと同
時にＣ１にはＣ０と逆の条件が設定される。したがっ
て、命令２と命令３のうちいずれか一方に関して、実際
にオペレーションが実行され、残りの一方は無動作命令
として実行される。この結果、分岐処理が不要となり、
分岐処理のオーバーヘッドを解決している。

【０００６】

【発明が解決しようとする課題】前述の従来の条件付き
実行方式では、条件が不成立の場合、当該命令は無動作
命令として動作することになり、実質はオペレーション
を実行しないことになる。したがって、２命令が並列に
記述され、２つの演算器を使用しているにもかかわら
ず、実際には１つの演算器しか有効に活用できていな
い。その結果、プログラムに記述された並列度に対し
て、実効性能が低くなってしまうという問題点がある。

【０００７】本発明はかかる問題点に鑑みてなされたも
のであり、ハードウェアの有効利用を達成し、性能を向
上させたプロセッサを提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、複数の命令を供給するための命
令供給手段と、前記複数の命令を各々解読するための解
読手段と、前記複数の命令中に各命令を実行するか否か
を示す条件を指定する実行条件情報が指定され、当該実
行条件情報で指定された条件を参照して、有効なオペレ
ーションを実行する命令又は命令の集合を決定するため
の命令発行制御手段と、前記複数の命令中に各命令の動
作が指定され、当該指定に基づいて１つ又は複数のオペ
レーションを実行するための実行手段とを備えたプロセ
ッサにおいて、前記命令発行制御手段は、前記実行条件
情報で指定された条件を参照することにより、実行する
必要のある有効な命令であるか、実行する必要のない無
効な命令であるかを判断し、無効な命令であると判断し
た命令に関しては、当該命令を前記実行手段へ発行する
前に当該命令自体を削除するように制御し、かつ当該命
令に代えて当該命令に後続する有効な命令を前記実行手
段へ発行するように制御する機能を有することとしたも
のである。これにより、条件付き命令の条件が不成立の
場合でも、無動作命令が実行されず、実行手段中の演算
器が後続の命令によって有効利用されるため、演算器の
利用効率が高まり、実効性能を向上させることができ
る。

【０００９】請求項２の発明では、前記実行手段は、前
記命令に対応するオペレーションを実行した後で、実行
結果を無効化するための実行結果無効化手段を有し、各
命令について、前記実行手段へ発行する前に当該命令自
体を削除するか、前記実行結果無効化手段にて実行結果
を無効化するかを選択するための命令無効化方法選択手
段を更に備えることとした。これにより、実行条件判定
に用いる条件フラグが未確定の場合にも、プロセッサの
パイプラインを停止する必要がなくなり、性能を向上さ
せることができる。

【００１０】請求項３の発明では、前記命令無効化方法
選択手段は、各条件フラグの値が確定しているか否かを
示す条件フラグ有効情報を参照することによって、いず
れの命令無効化方法を選択するかを決定し、前記条件フ
ラグ有効情報は、前記解読手段において条件フラグを更
新する命令であると解読された場合に当該条件フラグの
確定性が偽に設定され、前記実行手段において当該命令
が実行されて当該条件フラグの値が確定した際に真に設
定されることとした。

【００１１】請求項４の発明では、前記命令発行制御手
段は、複数の命令の機能が単一の命令で実現可能である
ような命令の組み合わせを検出し、それら複数の命令を
単一の命令として扱うように結合する機能を更に有する
こととした。これにより、元々複数の演算器を使用する
予定であった命令を単一の演算器で実行させるようにす
ることができ、演算器の利用効率が高まり、実効性能を
向上させることができる。

【００１２】請求項５の発明では、前記複数の命令の結
合は、前記実行手段への発行前における命令の削除の後
に適用されることとした。

【００１３】請求項６の発明では、前記命令発行制御手
段は、各サイクルにおいて同一の前記実行条件情報を持
つ命令が連続配置されている場合には、前記解読手段に
よって解読された複数の命令を予め各実行条件毎に分類
し、その分類毎に条件フラグを参照して、実行する必要
のある有効な命令であるか、実行する必要のない無効な
命令であるかを判断することとした。これにより、条件
フラグの参照を最小限に抑えることができ、命令の削除
の判定に要する時間を削減することができる。

【００１４】請求項７の発明では、前記複数の命令中に
各命令が並列実行の境界であるか否かの並列実行境界情
報が指定され、前記命令発行制御手段は、各命令の前記
並列実行境界情報を参照して、当サイクルにおいて実行
の対象とする命令群を検出する機能を更に有することと
した。

【００１５】請求項８の発明では、前記命令発行制御手
段は、命令内の並列実行境界情報にて検出された境界命
令以前の全ての命令が実行する必要のない無効な命令と
して削除された場合には、当該境界命令の並列実行境界
情報を無効化し、当該境界命令以降の命令の並列実行境
界情報を参照することにより当サイクルの新たな並列実
行境界を検出することとした。これにより、あるサイク
ルに配置された全ての命令が削除された場合には、その
サイクル自体をスキップして次のサイクルの命令を実行
することができるようになるので、実行サイクル数を削
減することができる。

【００１６】また、請求項９の発明は、複数の命令を供
給するための命令供給手段と、前記複数の命令を各々解
読するための解読手段と、有効なオペレーションを実行
する命令又は命令の集合を決定するための命令発行制御
手段と、前記複数の命令中に各命令の動作が指定され、
当該指定に基づいて１つ又は複数のオペレーションを実
行するための実行手段とを備えたプロセッサにおいて、
前記命令発行制御手段は、前記解読手段にて解読された
命令群の中から、複数の命令の機能が単一の命令で実現
可能であるような命令の組み合わせを検出し、それら複
数の命令を単一の命令として扱うように結合する機能を
有することとしたものである。これにより、元々実行手
段中の複数の演算器を使用する予定であった命令を単一
の演算器で実行させるようにすることができ、演算器の
利用効率が高まり、実効性能を向上させることができ
る。

【００１７】請求項１０の発明では、前記命令発行制御
手段は、当サイクルにて実行対象にも削除対象にも結合
対象にもならずに残った命令群を検出し、それらの命令
群を次サイクル以降で発行の対象とするように制御する
機能を更に有することとした。これにより例外の発生や
コンパイル装置の不良により、あるサイクルにて発行さ
れずに残った命令が存在しても、誤動作を引き起こすこ
となく正確に実行を継続することができる。

【００１８】また、請求項１１の発明は、高級言語で記
述されたプログラムのソースコードを実行形式コードに
変換するためのコンパイル装置において、前記ソースコ
ード中の命令を、並列実行すべき複数の命令が隣接する
ように並べ直すための命令スケジューリング手段を備
え、前記命令スケジューリング手段は、各命令に付加さ
れた有効なオペレーションを実行する条件に関して、各
条件が同時に成立することがあり得るか否かを解析する
ための条件排他性解析手段と、並列実行可能な命令の集
合をサイクル毎に区分できるように命令の並べ替えを行
うための命令再配置手段とを有し、前記命令再配置手段
は、当サイクルに配置される命令のうち、有効なオペレ
ーションを実行する命令が使用する演算資源が対象機械
に搭載された演算器の制約を超えないかどうかを判定
し、かつ当サイクルに配置される２つの命令の実行条件
が前記条件排他性解析手段において同時に成立すること
があり得ないと判定された場合には、一定の条件下でい
ずれか一方の命令のみが演算資源を使用するものとして
扱うこととしたものである。これにより、命令の削除を
考慮して、搭載された演算器の個数以上の数の命令を１
サイクルに配置することができるようになり、実効性能
を向上させることができる。

【００１９】請求項１２の発明では、前記命令再配置手
段は、当サイクルに配置される２つの命令の実行条件が
前記条件排他性解析手段において同時に成立することが
あり得ないと判定された場合であっても、前記２つの命
令のうち少なくとも一方の命令の実行条件に対応する条
件フラグの内容が確定していない場合には、前記２つの
命令の両方が演算資源を使用するものとして扱うことと
した。これにより、条件判定に用いる条件フラグが未確
定の状態を考慮することができ、ハードウェアでパイプ
ラインを停止する必要なく正確な動作を保証することが
できる。

【００２０】請求項１３の発明では、前記命令再配置手
段は、当サイクルの前サイクルにおいて、前記２つの命
令のうち少なくとも一方の命令の実行条件に対応する条
件フラグを更新する命令が配置されているかどうかによ
って、条件フラグの内容が確定しているかどうかの判定
を行うこととした。

【００２１】請求項１４の発明では、前記命令再配置手
段は、前記条件排他性解析手段の解析結果に基づいて、
実行条件が同時に成立することがあり得ない命令に関し
てはいずれか一方のみが演算資源を使用するものとして
扱うとともに、演算資源を使用する複数の命令の機能が
単一の命令で実現可能である命令の組み合わせを検出
し、それら複数の命令を結合した単一の命令として扱う
こととした。これにより、命令の削除及び結合を考慮し
て、搭載された演算器の個数以上の数の命令を１サイク
ルに配置することができるようになるので、実効性能を
向上させることができる。

【００２２】請求項１５の発明では、前記命令再配置手
段は、当サイクルに配置可能と判定された命令の集合に
関して、同一の実行条件を持つ命令を連続して配置する
ように配置順序を調整する機能を更に有することとし
た。これによりハードウェアにて削除する命令を判定す
る際の条件フラグの参照を最低限に抑えることができ、
ハードウェア簡単化の効果が得られる。

【００２３】請求項１６の発明では、前記命令再配置手
段は、当サイクルに配置する命令を選択する際に、複数
の実行条件のうち特定の実行条件を持つ命令を優先的に
選択することとした。これにより、頻度が高い特定の実
行パスに最適化したコードを生成することができるよう
になり、実効性能を高めることができる。

【００２４】また、請求項１７の発明は、高級言語で記
述されたプログラムのソースコードを実行形式コードに
変換するためのコンパイル装置において、前記ソースコ
ード中の命令を、並列実行すべき複数の命令が隣接する
ように並べ直すための命令スケジューリング手段を備
え、前記命令スケジューリング手段は、並列実行可能な
命令の集合をサイクル毎に区分できるように命令の並べ
替えを行うための命令再配置手段を有し、前記命令再配
置手段は、複数の命令の機能が単一の命令で実現可能で
ある命令の組み合わせを検出し、それら複数の命令を結
合した単一の命令として扱って、当サイクルに配置可能
か否かの判定を行うこととしたものである。これによ
り、命令の結合を考慮して、搭載された演算器の個数以
上の数の命令を１サイクルに配置することができるよう
になり、実効性能を向上させることができる。

【００２５】請求項１８の発明では、前記命令スケジュ
ーリング手段は、前記命令再配置手段の結果に基づき、
命令内に並列実行の境界であるか否かを示す並列実行境
界情報を付加するための実行境界付加手段を更に有する
こととした。

【００２６】また、請求項１９の発明は、高級言語で記
述されたプログラムのソースコードを実行形式コードに
変換するためのコンパイル装置において、前記ソースコ
ード中の命令を、並列実行すべき複数の命令が隣接する
ように並べ直すための命令スケジューリング手段を備
え、前記命令スケジューリング手段は、各命令に付加さ
れた有効なオペレーションを実行する条件に関して、各
条件が同時に成立することがあり得るか否かを解析する
ための条件排他性解析手段と、並列実行可能な命令の集
合をサイクル毎に区分できるように命令の並べ替えを行
うための命令再配置手段とを有し、前記条件排他性解析
手段は、各基本ブロックの先頭の命令と、オペレーショ
ン実行の有効性に係るいずれかの条件フラグを更新する
命令とに対して、それぞれの時点での各条件フラグ間の
同時成立可能性を示すテーブルを生成することとしたも
のである。これにより、必要最低限の情報を生成するこ
とによって、各命令間の実行条件の排他性を解析できる
ようになり、コンパイル装置の使用メモリの削減、コン
パイル速度向上の効果が得られる。

【００２７】請求項２０の発明では、前記命令スケジュ
ーリング手段は、命令間の依存関係を解析するための依
存関係解析手段を更に有し、前記依存関係解析手段は、
前記条件排他性解析手段にて生成されたテーブルに基づ
いて、各命令の実行時点で有効である条件フラグ間の同
時成立可能性を探索し、２命令が同時に実行される可能
性があるか否かを解析することとした。

【００２８】また、請求項２１の発明は、高級言語で記
述されたプログラムのソースコードを実行形式コードに
変換するためのコンパイル方法において、前記ソースコ
ード中の命令を、並列実行すべき複数の命令が隣接する
ように並べ直す命令スケジューリングステップを備え、
前記命令スケジューリングステップは、各命令に付加さ
れた有効なオペレーションを実行する条件に関して、各
条件が同時に成立することがあり得るか否かを解析する
条件排他性解析ステップと、並列実行可能な命令の集合
をサイクル毎に区分できるように命令の並べ替えを行う
命令再配置ステップとを有し、前記命令再配置ステップ
は、当サイクルに配置される命令のうち、有効なオペレ
ーションを実行する命令が使用する演算資源が対象機械
に搭載された演算器の制約を超えないかどうかを判定
し、かつ当サイクルに配置される２つの命令の実行条件
が前記条件排他性解析ステップにおいて同時に成立する
ことがあり得ないと判定された場合には、いずれか一方
の命令のみが演算資源を使用するものとして扱う配置可
能判定ステップを有することとしたものである。

【００２９】また、請求項２２の発明は、高級言語で記
述されたプログラムのソースコードを実行形式コードに
変換するプログラムを記録した記録媒体において、前記
ソースコード中の命令を、並列実行すべき複数の命令が
隣接するように並べ直す命令スケジューリングステップ
を備え、前記命令スケジューリングステップは、各命令
に付加された有効なオペレーションを実行する条件に関
して、各条件が同時に成立することがあり得るか否かを
解析する条件排他性解析ステップと、並列実行可能な命
令の集合をサイクル毎に区分できるように命令の並べ替
えを行う命令再配置ステップとを有し、前記命令再配置
ステップは、当サイクルに配置される命令のうち、有効
なオペレーションを実行する命令が使用する演算資源が
対象機械に搭載された演算器の制約を超えないかどうか
を判定し、かつ当サイクルに配置される２つの命令の実
行条件が前記条件排他性解析ステップにおいて同時に成
立することがあり得ないと判定された場合には、いずれ
か一方の命令のみが演算資源を使用するものとして扱う
配置可能判定ステップを有することを特徴とするプログ
ラムを記録することとしたものである。

【００３０】

【発明の実施の形態】以下、本発明に係るプロセッサ、
コンパイル装置及びコンパイル方法の実施の形態につい
て、図面を用いて詳細に説明する。

【００３１】［実施の形態１：プロセッサ］ （命令フォーマットとアーキテクチャの概要）まず、図
１（ａ）〜（ｃ）を用いて、本発明に係るプロセッサが
解読実行する命令の構造について説明する。図１（ａ）
〜（ｃ）は、本プロセッサの命令フォーマットを示す図
である。本プロセッサの各命令は、３２ビットの固定長
であり、各命令は１ビットの並列実行境界情報（Ｅ：en
d bit）１０を保持している。この情報は、当該命令と
それに後続する命令との間に並列実行の境界が存在する
か否かを示すものである。具体的には、並列実行境界情
報Ｅが“１”の場合にはその命令と後続命令との間に並
列実行の境界が存在し、並列実行境界情報Ｅが“０”の
場合には並列実行の境界が存在しないことになる。この
情報の利用方法については後で述べる。

【００３２】また、各命令は３ビットの実行条件情報
（Ｐ：predicate）１１を保持している。この実行条件
情報Ｐは、後述する図５中の８個の条件フラグＣ０〜Ｃ
７（３１１）のうち当該命令を実行するか否かの条件が
格納された条件フラグを指定するものである。この実行
条件情報Ｐで指定された条件フラグの値が“１”の場合
には当該命令で指定されたオペレーションを実行し、条
件フラグの値が“０”の場合にはオペレーションを実行
しない。

【００３３】各命令の命令長から並列実行境界情報Ｅと
実行条件情報Ｐとを除いた２８ビットの部分にてオペレ
ーションを指定する。具体的には、“Ｏｐ１”、“Ｏｐ
２”及び“Ｏｐ３”のフィールドでは、オペレーション
の種類を表すオペコードを、“Ｒｓ”のフィールドで
は、ソースオペランドとなるレジスタのレジスタ番号
を、“Ｒｄ”のフィールドでは、デスティネーションオ
ペランドとなるレジスタのレジスタ番号をそれぞれ指定
する。また、“ｉｍｍ”のフィールドでは、演算用定数
オペランドを指定する。そして、“ｄｉｓｐ”のフィー
ルドでは、変位（ディスプレースメント）を指定する。

【００３４】次に、図２（ａ）及び（ｂ）を用いて、本
プロセッサのアーキテクチャの概要について説明する。
本プロセッサは、静的な並列スケジューリングを前提と
したプロセッサである。

【００３５】命令の供給は、図２（ａ）に示すように、
毎サイクル１２８ビット固定長の命令供給単位（ここで
は「パケット」と呼ぶ。）で４命令ずつ供給する。そし
て、命令の実行は、図２（ｂ）に示すように、１サイク
ルで並列実行の境界までの命令（ここでは「実行単位」
と呼ぶ。）を同時実行する。つまり、各サイクルにおい
て並列実行境界情報Ｅが“１”である命令までの命令を
並列実行することになる。供給されながら実行されなか
った命令は、命令バッファ内に残され、次のサイクル以
降で実行の対象となる。

【００３６】つまり、このアーキテクチャでは、固定長
のパケット単位で命令を供給しておき、静的に求めた情
報を元に、各サイクルにおいて並列度に応じた適切な数
の命令を発行していく、ということになる。この手法を
とることにより、通常の固定長命令のＶＬＩＷ方式で発
生していた無動作命令（ｎｏｐ命令）が全く無くなり、
コードサイズを削減することができる。

【００３７】（プロセッサのハードウェア構成）図３
は、本発明に係るプロセッサのハードウェア構成を示す
ブロック図である。本プロセッサは、２つの演算器を持
つ並列実行プロセッサであり、大きく分けて、命令供給
部２０、解読部３０、実行部４０から構成される。

【００３８】命令供給部２０は、図示されていない外部
メモリから命令群を供給し、解読部３０に出力するもの
であり、命令フェッチ部２１、命令バッファ２２及び命
令レジスタ２３からなる。

【００３９】命令フェッチ部２１は、３２ビットのＩＡ
（インストラクションアドレス）バス及び１２８ビット
のＩＤ（インストラクションデータ）バスを通じて図示
されていない外部メモリから命令のブロックをフェッチ
し、内部の命令キャッシュに保持するとともに、ＰＣ
（プログラムカウンタ）部４２から出力されたアドレス
に相当する命令群を命令バッファ２２に供給する。

【００４０】命令バッファ２２は、１２８ビットのバッ
ファを２個備えており、命令フェッチ部２１によって供
給された命令を蓄積しておくために用いられる。命令バ
ッファ２２へは、命令フェッチ部２１から１２８ビット
単位でパケットが供給される。命令バッファ２２に蓄積
された命令は、命令レジスタ２３の適切なレジスタに出
力される。

【００４１】命令レジスタ２３は、４個の３２ビットレ
ジスタ２３１〜２３４からなり、命令バッファ２２から
送られてきた命令を保持するためのものである。命令レ
ジスタ２３の周辺については、別の図面において更に詳
細な構成を示している。

【００４２】解読部３０は、命令レジスタ２３に保持さ
れた命令を解読し、その解読結果に応じた制御信号を実
行部４０に出力するものであり、大きく分けて、命令発
行制御部３１、命令デコーダ３２及び命令無効化方法選
択部３８からなる。

【００４３】命令発行制御部３１は、命令レジスタ２３
の４個のレジスタ２３１〜２３４に保持された命令に対
して、命令内の実行条件情報Ｐと、それに対応する条件
フラグとを参照することによって、条件フラグの値が偽
である命令に関しては、その命令自体を実質的に削除す
るといった処理を行う。ただし、命令無効化方法選択部
３８で解読部３０が選択された場合に限る。また、命令
発行制御部３１は、命令内の並列実行境界情報Ｅを参照
することによって、並列実行の境界を越えた命令につい
て、その命令の発行を無効化するといった発行に関する
制御を行う。なお、命令発行制御部３１については、別
の図面において更に詳細な動作説明を行う。

【００４４】命令デコーダ３２は、命令レジスタ２３に
格納された命令群を解読する装置であり、第１命令デコ
ーダ３３、第２命令デコーダ３４、第３命令デコーダ３
５及び第４命令デコーダ３６からなる。これらのデコー
ダ３３〜３６の各々は、基本的に１サイクルに１つの命
令を解読し、実行部４０に制御信号を与える。また、命
令内に置かれた定数オペランドについては、各命令デコ
ーダから実行部４０のデータバス４８に転送される。

【００４５】命令無効化方法選択部３８は、条件フラグ
が偽であり実行する必要のない命令を、解読部３０にて
無効化するのか実行部４０にて無効化するのかを選択す
る。具体的には、後述する命令発行制御部３１の条件フ
ラグ有効情報３１２（図５）にて、当該命令の条件フラ
グが有効である、つまり確定していると示された場合に
は、解読部３０にて無効な命令の削除を行い、そうでな
い場合には、実行部４０の書き込み制御部４６にて当該
命令の実行結果の書き込みを無効化する。

【００４６】実行部４０は、解読部３０での解読結果に
基づいて、最大２つのオペレーションを並列実行する回
路ユニットであり、実行制御部４１、ＰＣ部４２、レジ
スタファイル４３、第１演算器４４、第２演算器４５、
書き込み制御部４６、オペランドアクセス部４７及びデ
ータバス４８，４９からなる。

【００４７】実行制御部４１は、解読部３０での解読結
果に基づいて実行部４０の各構成要素４２〜４９を制御
する制御回路や配線の総称であり、タイミング制御、動
作許可禁止制御、ステータス管理、割り込み制御などの
回路を有する。

【００４８】ＰＣ部４２は、次に解読実行すべき命令が
置かれている図示されていない外部メモリ上のアドレス
を、命令供給部２０内の命令フェッチ部２１に出力す
る。

【００４９】レジスタファイル４３は、６４個の３２ビ
ットレジスタ（Ｒ０〜Ｒ６３）から構成される。これら
のレジスタに格納された値は、命令デコーダ３２での解
読結果に基づいて、データバス４８を経由して第１演算
器４４及び第２演算器４５に転送され、そこで演算が施
され、又はそこを単に通過した後に、データバス４９を
経由してレジスタファイル４３又はオペランドアクセス
部４７に送られる。

【００５０】第１演算器４４及び第２演算器４５は、そ
れぞれ２個の３２ビットデータに対して算術論理演算を
行うＡＬＵや乗算器と、シフト演算を行うバレルシフタ
とを内部に有し、実行制御部４１による制御の下で演算
を実行する。

【００５１】書き込み制御部４６は、ある命令を実行部
４０にて無効化することが命令無効化方法選択部３８に
て選択された場合のみ、当該命令の条件フラグの内容が
偽であったとき、当該命令の実行結果をレジスタファイ
ル４３に書き込まないように制御を行う。これにより、
当該命令に関しては、無動作命令（ｎｏｐ命令）を実行
した場合と同等の結果となる。

【００５２】オペランドアクセス部４７は、レジスタフ
ァイル４３と図示されていない外部メモリとの間でオペ
ランドの転送を行う回路である。具体的には、例えば、
命令内で、オペコードとして“ｌｄ”（ロード）が置か
れていた場合には、外部メモリに置かれていた１ワード
（３２ビット）のデータがオペランドアクセス部４７を
経てレジスタファイル４３の指定されたレジスタにロー
ドされ、また、オペコードとして“ｓｔ”（ストア）が
置かれていた場合には、レジスタファイル４３の指定さ
れたレジスタの格納値が外部メモリにストアされる。

【００５３】上記ＰＣ部４２、レジスタファイル４３、
第１演算器４４、第２演算器４５、書き込み制御部４６
及びオペランドアクセス部４７は、図示されるように、
データバス４８（Ｌ１バス、Ｒ１バス、Ｌ２バス、Ｒ２
バス）及びデータバス４９（Ｄ１バス、Ｄ２バス）で接
続されている。なお、Ｌ１バス及びＲ１バスは第１演算
器４４の２つの入力ポートに、Ｌ２バス及びＲ２バスは
第２演算器４５の２つの入力ポートに、Ｄ１バス及びＤ
２バスは第１演算器４４及び第２演算器４５の出力ポー
トにそれぞれ接続されている。

【００５４】（命令レジスタ２３の周辺の構成と命令発
行制御部３１の動作）図４は、命令レジスタ２３の周辺
の構成を示すブロック図である。図中、破線の矢印は制
御信号を表す。

【００５５】命令レジスタ２３は、Ａレジスタ２３１、
Ｂレジスタ２３２、Ｃレジスタ２３３及びＤレジスタ２
３４の４個の３２ビットレジスタからなる。命令レジス
タ２３には、命令バッファ２２から命令が供給される。

【００５６】第１〜第４命令デコーダ３３，３４，３
５，３６は、各々３２ビットの命令を入力とし、それを
解読して、その命令の動作に関する制御信号を出力する
とともに、命令内に配置された定数オペランドを出力す
る。図４の５０及び５１は、各々実行が確定した命令の
定数オペランドである。

【００５７】また、第２〜第４命令デコーダ３４，３
５，３６には、制御信号として１ビットの無動作命令フ
ラグが入力される。このフラグを“１”にセットする
と、そのデコーダは出力として無動作命令に相当する制
御信号を出力する。つまり、無動作命令フラグをセット
することにより、その命令デコーダのデコードを無効化
することができる。

【００５８】そして、命令発行制御部３１は、命令レジ
スタ２３に格納された命令内の情報を参照して、並列実
行の境界以降の命令のデコードを無効化するための無動
作命令フラグの生成と、実行条件が真であり、かつ実行
部４０でオペレーションを実行すべき有効な命令を選択
するための実行命令セレクタ３７１，３７２の制御と、
それに対応した制御信号を選択するための実行命令セレ
クタ３７３，３７４の制御とを行う。

【００５９】図５は、本プロセッサの命令発行制御部３
１とその周辺回路の構成を示したものである。命令発行
制御部３１は、まず各命令内の並列実行境界情報Ｅを参
照し、このサイクルでどこまでの命令を発行するのかを
決める。そして、このサイクルで発行されない命令に対
応する命令デコーダの無動作命令フラグを“１”にセッ
トすることにより、そのデコーダの出力を無動作命令に
相当する制御信号にする。この無動作命令フラグの生成
は、図５の命令発行制御部３１の右半部に示されたよう
な簡単な論理回路（ＯＲゲート）３１４，３１５で実現
することができる。それと同時に、どれだけの命令が発
行されずに残ったのかの情報を命令バッファ２２に伝達
する。

【００６０】具体的に説明すると、Ａレジスタ２３１の
命令の並列実行境界情報Ｅが“１”の場合には、第２、
第３及び第４命令デコーダ３４，３５，３６のデコード
を無効化する。また、Ｂレジスタ２３２の命令の並列実
行境界情報Ｅが“１”の場合には、第３及び第４命令デ
コーダ３５，３６のデコードを無効化する。そして、Ｃ
レジスタ２３３の命令の並列実行境界情報Ｅが“１”の
場合には、第４命令デコーダ３６のデコードを無効化す
ることになる。

【００６１】更に、命令発行制御部３１は、各命令内の
実行条件情報Ｐを参照し、条件フラグが偽となる命令、
すなわち実行する必要のない命令に関して、その命令自
体を実質的に削除してしまうように、図４の実行命令セ
レクタ３７１〜３７４を制御する。本プロセッサでは、
各サイクル最大４命令をデコードするが、実際にオペレ
ーションが実行されるのはたかだか２命令ということに
なる。これによって、実行条件が偽の場合に実行部４０
にて無動作命令が実行されてしまい、演算器４４，４５
の利用効率が悪くなるという問題点を解決している。

【００６２】これを実現するために、命令発行制御部３
１は、実行命令選択制御部３１３を備えている。実行命
令選択制御部３１３は、８個の条件フラグ（Ｃ０〜Ｃ
７）３１１のうち命令内に指定された実行条件情報Ｐに
対応する条件フラグを参照することにより、オペレーシ
ョンを実行する必要のない命令を検出し、その命令を選
択せず、後続の有効な命令を選択するように実行命令セ
レクタ３７１〜３７４を制御する。非選択の命令自体が
実質的に削除されることになる。条件フラグ３１１は８
個の１ビットレジスタＣ０〜Ｃ７からなり、各命令内の
３ビットの実行条件情報Ｐをデコードすることにより指
定される。ただし、条件フラグＣ７の値は常に“１”で
あり、常に実行する命令は、実行条件としてＣ７を指定
することになる。プログラム中での記述ではＣ７の指定
は省略することができる。

【００６３】ただし、条件フラグを更新する命令におい
て、条件フラグが確定するのは、実行ステージすなわち
実行部４０なので、前サイクルにおいて、ある条件フラ
グを更新する命令を実行している場合、次サイクルの解
読ステージすなわち解読部３０にてその条件フラグは確
定しておらず、命令の削除可否の判断を行うことができ
ない。この状態を検出するために、条件フラグ有効情報
３１２が備えられている。

【００６４】条件フラグ有効情報３１２は、各条件フラ
グ毎にその値が有効であるか否かの１ビットの値を保持
しており、解読部３０にてある条件フラグを更新する命
令を実行することが判明した際に、その条件フラグの有
効情報を“０”に設定し、実行部４０においてその条件
フラグの値の更新が完了すると、その条件フラグの有効
情報を“１”に設定する。

【００６５】命令発行制御部３１では、各命令の実行条
件情報Ｐを参照した後、条件フラグ有効情報３１２を参
照して、各実行条件に対応する条件フラグの値が有効で
あるか否かを検出する。そして、有効でなかった場合、
すなわち条件フラグ有効情報３１２の該当ビットが
“０”であった場合、当該命令自体の削除は行わない。
当該命令はそのまま実行部４０に発行され、条件フラグ
が確定した時点で、必要であればその命令の実行結果の
書き込みを無効化する。

【００６６】条件フラグの値が有効であった場合、すな
わち条件フラグ有効情報３１２の該当ビットが“１”で
あった場合、当該命令の実行条件情報Ｐで指定された条
件フラグ３１１内の１ビットを参照し、その値が“１”
であった場合には、その命令をそのまま実行部４０に発
行し、値が“０”であった場合には、その命令自体を実
質的に削除するように実行命令セレクタ３７１〜３７４
を制御する。

【００６７】つまり、ある命令の実行条件情報Ｐが
“０”である場合、直前の命令において対応する条件フ
ラグが更新される場合には、実行部４０においてその命
令の実行結果を無効化し、そうでない場合には、解読部
３０において、その命令自体を実質的に削除してしまう
ことになる。

【００６８】図６は、具体的な命令列を実行した際のパ
イプライン処理のタイミングを示す図である。ここで
は、３つの命令を上から順に１命令ずつ実行した場合を
想定している。最初の命令はレジスタＲ０の内容とレジ
スタＲ１の内容とを比較して、一致していれば条件フラ
グＣ０に“１”を設定し、そうでなければ“０”を設定
する比較命令であり、次の命令は、条件フラグＣ０の内
容が“１”の場合のみ、レジスタＲ３の内容からレジス
タＲ２の内容の減算を行って、結果をレジスタＲ３に書
き込む減算命令であり、最後の命令は、条件フラグＣ０
の内容が“１”の場合のみ、レジスタＲ４の内容とレジ
スタＲ５の内容との加算を行って、結果をレジスタＲ５
に書き込む加算命令である。

【００６９】図６中、各命令の右側に、それぞれの命令
の命令フェッチステージ（ＩＦ）、解読ステージ（ＤＥ
Ｃ）、実行ステージ（ＥＸ）のタイミングを示してい
る。ここでは、最初の比較命令の結果が偽、すなわちＣ
０が“０”になった場合を仮定している。

【００７０】図６を見てわかるように、最初の比較命令
の解読ステージ（ＤＥＣ）にて、Ｃ０を更新する命令で
あることが検出され、Ｃ０の有効情報が“０”に設定さ
れ、実行ステージ（ＥＸ）にて、比較結果が確定した後
で、Ｃ０の有効情報が“１”に設定される。

【００７１】後続の減算命令、加算命令ともにＣ０を条
件として実行する命令であるが、比較命令の直後の減算
命令に関しては、解読ステージ（ＤＥＣ）の段階でＣ０
の値が有効でないため命令自体の削除は行わず、実行ス
テージ（ＥＸ）に発行され、そのステージにて実行結果
が無効化される。一方、加算命令に関しては、解読ステ
ージ（ＤＥＣ）の時点でＣ０の値が確定しているため、
解読ステージ（ＤＥＣ）にて命令自体が実質的に削除さ
れ、実行ステージ（ＥＸ）へは発行されない。この場
合、空いた演算器を加算命令の後続の命令で活用できる
ことになる。

【００７２】以上のような制御による命令の無効化後に
おいても、発行されずに残った命令が存在した場合、命
令発行制御部３１は残った命令の個数を命令バッファ２
２に伝達し、命令バッファ２２内でそれらの命令が無効
化されず、次のサイクルにおいて再び命令レジスタ２３
に転送されるように制御する。

【００７３】このように、図１に示したような命令フォ
ーマットをとり、図４及び図５に示したような構成にす
ることで、演算器を有効活用する命令発行制御を行うこ
とができる。

【００７４】（プロセッサの動作）次に、具体的な命令
を解読実行した場合の本実施形態のプロセッサの動作に
ついて説明する。

【００７５】図７は、条件付き実行を含むプログラムの
一部を示す図である。このプログラムは５個の命令で構
成されており、各命令の処理内容はニーモニックで表現
されている。具体的には、ニーモニック“ａｄｄ”は、
定数又はレジスタの格納値とレジスタの格納値との加算
を表し、ニーモニック“ｓｕｂ”は、レジスタの格納値
からの定数又はレジスタの格納値の減算を表し、ニーモ
ニック“ｓｔ”は、レジスタの格納値のメモリへの転送
を表し、ニーモニック“ｍｏｖ”は、定数又はレジスタ
の格納値のレジスタへの転送を表している。

【００７６】また、“Ｒｎ（ｎ＝０〜６３）”はレジス
タファイル４３の中の１つのレジスタを示す。そして、
各命令の並列実行境界情報Ｅについても“０”又は
“１”で示してある。更に、実行条件情報Ｐで指定され
る条件フラグについて、各命令の先頭に“［ ］”で囲
んで記述してある。記述していない命令は常に実行する
命令である。

【００７７】以下、各実行単位ごとの本プロセッサの動
作を説明する。ただし、ここでは、最初の時点で、条件
フラグＣ０の値が“１”、Ｃ１の値が“０”で確定して
いるものとする。

【００７８】（実行単位１）命令１、命令２、命令３及
び命令４を含むパケットが外部メモリから供給され、そ
れぞれ命令レジスタ２３に転送される。次に命令発行制
御部３１が各命令の並列実行境界情報Ｅを参照する。こ
の場合、命令３の並列実行境界情報が“１”であるた
め、第４命令デコーダ３６の解読結果を無効化、すなわ
ち無動作命令とする。

【００７９】次に、命令発行制御部３１は各命令の実行
条件情報Ｐを参照する。命令１の実行条件フラグはＣ０
であり、Ｃ０の値は“１”で確定しているので、命令１
を第１番目の命令として実行するように、オペランドの
選択を実行命令セレクタ３７１で制御し、解読結果を選
択するように実行命令セレクタ３７３を制御する。次に
命令２の実行条件フラグはＣ１であり、Ｃ１の値は
“０”で確定しているので、命令２自体は実質的に削除
し、オペレーションの実行は行わない。そして、後続の
命令３は常に実行される命令なので、命令３を第２番目
の命令として実行するように、オペランドの選択を実行
命令セレクタ３７２で制御し、解読結果を選択するよう
に実行命令セレクタ３７４を制御する。結果的に命令１
と命令３が実行する命令として実行部４０に送られ、発
行されなかった命令４は、命令バッファ２２内に残され
る。

【００８０】実行部４０では、レジスタＲ０の格納値に
１を加えた値がレジスタＲ０に格納され、レジスタＲ１
の格納値とレジスタＲ２の格納値とを加えた値がレジス
タＲ２に格納される。

【００８１】（実行単位２）命令バッファ２２に残され
た命令４と、新たに外部メモリから供給された命令５と
が順に命令レジスタ２３に転送される。次に命令発行制
御部３１が各命令の並列実行境界情報Ｅを参照する。こ
の場合、命令５の並列実行境界情報が“１”であるた
め、第３命令デコーダ３５及び第４命令デコーダ３６の
解読結果を無効化、すなわち無動作命令とする。

【００８２】命令４及び命令５は、共に常に実行される
命令であるので、第１番目の命令として命令４を、第２
番目の命令として命令５を実行部４０に送るように、実
行命令セレクタ３７１〜３７４を制御する。これで、供
給された全ての命令が発行されたことになる。

【００８３】実行部４０では、レジスタＲ０の格納値が
外部メモリ内のレジスタＲ３で示されるアドレスに転送
され、レジスタＲ２の格納値がレジスタＲ４に転送され
る。

【００８４】以上のように、図７に示したプログラム
は、本プロセッサにおいて２つの実行単位で実行され
る。本プロセッサでは、演算器４４，４５の個数より多
くの命令をデコードしておき、不要な命令を適宜削除す
ることにより、これら演算器４４，４５の効率的な活用
を図っている。この例においても、各サイクルとも、実
行部４０において２つのオペレーションを実行してお
り、搭載された演算器４４，４５が効率的に活用されて
いる。

【００８５】（従来の命令発行制御部を持つプロセッサ
との比較）次に、図７に示した処理を、従来技術として
挙げた、条件実行命令を全て実行部へ発行し、この実行
部において適宜無効化するようなプロセッサに行わせた
場合を仮定して、本発明に係るプロセッサの場合と比較
する。

【００８６】図８は、従来のプロセッサの命令レジスタ
の周辺の構成を示すブロック図である。従来のプロセッ
サとしては、本発明のプロセッサと同様に２つの演算器
を持つものとし、命令フォーマットは、図１の本発明の
プロセッサの命令フォーマットと同様とする。２並列の
プロセッサなので、命令レジスタ２３ａはＡレジスタ２
３１ａ及びＢレジスタ２３２ａを、命令デコーダ３２ａ
は第１命令デコーダ３３ａ及び第２命令デコーダ３４ａ
をそれぞれ備える。５０ａ、５１ａは各々定数オペラン
ドである。命令発行制御部３１ａでは、Ａレジスタ２３
１ａに格納された命令の並列実行境界情報Ｅに応じて、
第２命令デコーダ３４ａの解読結果を無効化する、とい
う制御を行う。

【００８７】図９は、図７に示したプログラムの処理
を、従来の命令発行制御部３１ａを持つプロセッサで実
行させるプログラムを示す図である。図９のプログラム
は、並列実行境界情報Ｅ以外の部分は、図７のプログラ
ムと同一である。並列実行境界情報Ｅは、最大２命令が
同時発行されるように設定されている。

【００８８】以下、各実行単位ごとの従来のプロセッサ
の動作を説明する。ただし、ここでは、最初の時点で、
条件フラグＣ０の値が“１”、Ｃ１の値が“０”で確定
しているものとする。

【００８９】（実行単位１）命令１、命令２、命令３及
び命令４を含むパケットが外部メモリから供給され、命
令１と命令２が順に命令レジスタ２３ａに転送される。
次に命令発行制御部３１ａがＡレジスタ２３１ａに格納
された命令１の並列実行境界情報Ｅを参照する。この場
合、命令１の並列実行境界情報Ｅは“０”であるため、
第２命令デコーダ３４ａの解読結果は無効化しない。し
たがって、命令１と命令２の両方を実行部に送ることに
なる。発行されなかった命令３及び命令４は、命令バッ
ファに残される。

【００９０】実行部では、命令１の実行条件フラグであ
るＣ０が“１”であるため、レジスタＲ０の格納値に１
を加えた値がレジスタＲ０に格納される。そして、命令
２の実行条件フラグであるＣ１が“０”であるため、命
令２に対応するオペレーションは実行されないか、もし
くは実行後の結果を無効化し、結果的に無動作命令を実
行したのと同様になる。

【００９１】（実行単位２）命令バッファに残された命
令３及び命令４が順に命令レジスタ２３ａに転送され、
新たに外部メモリから命令５が供給される。次に命令発
行制御部３１ａがＡレジスタ２３１ａに格納された命令
３の並列実行境界情報Ｅを参照する。この場合、命令３
の並列実行境界情報Ｅが“０”であるため、第２命令デ
コーダ３４ａの解読結果は無効化しない。したがって、
命令３と命令４の両方を実行部に送ることになる。発行
されなかった命令５は、命令バッファ２２に残される。

【００９２】実行部では、命令３及び命令４は共に常に
実行される命令であるので、これら２つの命令に対応す
るオペレーションが実行される。具体的には、レジスタ
Ｒ１の格納値とレジスタＲ２の格納値とを加えた値がレ
ジスタＲ２に格納され、レジスタＲ０の格納値が外部メ
モリ上の、レジスタＲ３で示されるアドレスに転送され
る。

【００９３】（実行単位３）命令バッファに残された命
令５が命令レジスタ２３ａに転送される。次に命令発行
制御部３１ａがＡレジスタ２３１ａに格納された命令５
の並列実行境界情報Ｅを参照する。この場合、命令５の
並列実行境界情報Ｅが“１”であるため、第２命令デコ
ーダ３４ａの解読結果を無効化する。したがって、命令
５のみが発行される。これで、供給された全ての命令が
発行されたことになる。

【００９４】実行部では、命令５は常に実行される命令
であるので、命令５に対応したオペレーションが実行さ
れる。具体的には、レジスタＲ２の格納値がレジスタＲ
４に転送される。

【００９５】以上のように、図９に示したプログラム
は、従来の命令発行制御部３１ａを持つプロセッサにお
いて３つの実行単位で実行され、本発明のプロセッサの
場合に比べて、１つ多い実行単位で実行されることにな
る。これは、従来の命令発行制御部３１ａを持つプロセ
ッサでは、条件付き実行命令の条件が偽であった場合、
その命令は無動作命令として実行されてしまい、搭載さ
れている演算器を無駄に使用してしまうところに起因し
ている。

【００９６】［実施の形態２：コンパイル装置］次に、
上述の実施の形態１におけるプロセッサで実行するコー
ドを生成するためのコンパイル装置、及びそのコンパイ
ル方法に関する実施の形態について説明する。

【００９７】（用語説明）まず、ここで用いる用語を説
明する。 ・オブジェクトコード 再配置可能情報を含んだ対象プロセッサ向け機械語プロ
グラムをいう。連結編集を行い未確定アドレスを決定す
ることにより実行形式コードに変換することができる。 ・プレデセッサ ある命令を実行するために、それ以前に実行しておく必
要のある命令をいう。 ・実行グループ コンパイル装置によって、同一サイクルに並列実行可能
であるものをグループ化した命令群をいう。 ・基本ブロック 実行が先頭から始まり、必ず最後まで実行される一連の
命令列のことであり、ブロックの途中でブロックを出る
ことや、ブロックの途中からブロックに入ることがない
ものをいう。

【００９８】（対象プロセッサ）本コンパイル装置が対
象とするプロセッサは、上記実施の形態１で説明したプ
ロセッサである。このプロセッサは、コンパイル装置に
て付与された並列実行境界情報Ｅを参照することにより
実行グループを生成し、ハードウェアでは並列実行可能
か否かの判定を行わない。したがって、並列実行境界間
すなわち実行グループ内に、同時実行可能な命令が正し
く配置されていることは、コンパイル装置が保証するこ
とになる。並列実行境界間に配置できる命令に対する制
約は、（１）並列実行グループ中の命令の総数は４を越
えない（命令デコーダの制約）、（２）並列実行グルー
プ中の命令のうち、実際に実行部にてオペレーションが
実行される命令の個数は２を越えない（実行命令数の制
約）、（３）並列実行グループ中の命令のうち、実際に
実行部にて使用する対象プロセッサ資源の総和は、２Ａ
ＬＵユニット、１メモリアクセスユニット、１分岐ユニ
ットを越えない（演算器の制約）、である。命令は、こ
れら３つの制約が満たされた場合のみ並列実行ができ
る。

【００９９】（コンパイル装置の構成）図１２は、本発
明の実施形態２におけるコンパイル装置の構成及び関連
するデータを示すブロック図である。本コンパイル装置
は、高級言語で書かれたソースコード１２０からオブジ
ェクトコード１３０を生成するプログラム処理装置であ
り、コンパイラ上流部１００、アセンブラコード生成部
１０１、命令スケジューリング部１０２、オブジェクト
コード生成部１０３からなる。

【０１００】コンパイラ上流部１００は、ファイル形式
で保存されている高級言語ソースコード１２０を読み込
み、構文解析及び意味解析を行って内部形式コードを生
成する。更に必要に応じて、最終的に生成される実行形
式コードのサイズやその実行時間が短くなるように内部
形式コードを最適化する。

【０１０１】アセンブラコード生成部１０１は、コンパ
イラ上流部１００により生成、最適化された内部形式コ
ードからアセンブラコードを生成する。

【０１０２】コンパイラ上流部１００及びアセンブラコ
ード生成部１０１での処理は本発明の主眼ではなく、ま
た、従来のコンパイル装置で行われてきた処理と同等で
あるので、詳細説明は省略する。

【０１０３】（命令スケジューリング部１０２）命令ス
ケジューリング部１０２は、アセンブラコード生成部１
０１で生成されたアセンブラコードに対し、命令に付加
された各条件間の排他性の解析、命令間の依存関係の解
析、命令の再配置（命令順の並べ替え）及び並列実行境
界の付加を行い、アセンブラコードを対象プロセッサ向
けに並列化する。命令スケジューリング部１０２は、条
件排他性解析部１１０、依存関係解析部１１１、命令再
配置部１１２及び実行境界付加部１１３から構成され
る。

【０１０４】命令スケジューリング部１０２内では、ま
ず条件排他性解析部１１０が動作する。その後、各基本
ブロックごとに、依存関係解析部１１１、命令再配置部
１１２及び実行境界付加部１１３が動作する。各部の詳
細な動作は以下のとおりである。

【０１０５】条件排他性解析部１１０は、条件フラグの
排他性を解析し、各基本ブロックの先頭と、各条件フラ
グ更新命令に対して条件排他情報テーブルを生成してい
く。条件排他情報テーブルは、全ての条件フラグの組み
合わせに対して、条件が排他であるか否かの情報を持つ
配列である。条件排他情報テーブルの具体例について
は、後で示す（図１６）。ここでは、全ての条件フラグ
の組み合わせが排他でない情報テーブルのことを無排他
テーブルと呼ぶ。

【０１０６】図１３は、条件排他性解析部１１０での処
理手順を示すフローチャートである。条件排他性解析部
１１０では、各命令に相当するコンパイル装置内部の中
間コードを、下向きに探索して行き、各基本ブロックの
先頭及び各条件フラグ更新命令に対して、条件排他情報
テーブルを設定していく。

【０１０７】まず、現時点で有効である有効テーブルＴ
ｖを無排他テーブルで初期化する（ステップＳ１１）。
以後、各基本ブロックについて、下向きに探索していく
（ステップＳ１２）。

【０１０８】ある基本ブロックに関する判定（ステップ
Ｓ１３）の結果、当該基本ブロックの先行基本ブロック
が１つだけの場合は、当該基本ブロック先頭テーブルに
有効テーブルＴｖを設定し（ステップＳ１４）、そうで
ない場合は、その時点での排他関係が特定できないの
で、当該基本ブロック先頭テーブルに無排他テーブルを
設定する（ステップＳ１５）。

【０１０９】次に、基本ブロック内の各命令について探
索していく（ステップＳ１６）。比較命令などの条件フ
ラグを更新する命令を発見すると（ステップＳ１７）、
その命令が同時に排他な条件を設定する命令であるかど
うかを判定する（ステップＳ１８）。同時に排他な条件
を設定する命令は、図１１の命令１の条件フラグＣ０と
Ｃ１を更新する比較命令などが該当する。

【０１１０】同時に排他な条件を設定する命令である場
合、まず有効テーブルＴｖ内の当該命令で更新する条件
フラグに該当する部分を全て偽に設定しておいて、その
後、当該命令で排他に設定される条件フラグの組のみ真
に設定する。そして、当該命令用の排他情報テーブルに
有効テーブルＴｖを設定する（ステップＳ１９）。

【０１１１】同時に排他な条件を設定しない命令である
場合、当該命令で更新する条件フラグに関する排他性が
崩れるので、有効テーブルＴｖ内の当該命令で更新する
条件フラグに該当する部分を全て偽に設定する。そし
て、当該命令用の排他情報テーブルに有効テーブルＴｖ
を設定する（ステップＳ２０）。

【０１１２】以上を、各基本ブロック毎に繰り返してい
く（ステップＳ２１、Ｓ２２）。これによって、全基本
ブロックの先頭及び条件フラグを設定する全ての命令に
ついて、それぞれの時点での条件フラグの排他性に関す
る情報を保持することができる。

【０１１３】依存関係解析部１１１は、処理対象に含ま
れる命令間の依存関係を解析し、依存グラフとして表現
する。命令間の依存関係には以下の３種類がある。いず
れの依存関係にある命令も、元の命令順を変更するとプ
ログラムの意味が異なってしまうため、命令並べ替え時
においても依存関係は守る必要がある。 ・データ依存関係 ある資源を定義する命令と、同じ資源を参照する命令と
の間の依存関係。 ・逆依存関係 ある資源を参照する命令と、同じ資源を定義する命令と
の間の依存関係。 ・出力依存関係 ある資源を定義する命令と、同じ資源を定義する命令と
の間の依存関係。

【０１１４】依存関係解析部１１１では、処理対象に含
まれる各命令毎に、これに対応するノード（節）を、ま
た各依存関係毎に、これに対応するエッジ（矢印）を生
成し、依存グラフを生成する。この際、参照及び定義す
る資源に関して依存のある２命令間であっても、それぞ
れの命令の実行条件が排他である、すなわち同時に成立
することはないことが保証されれば、それら２命令が共
に資源を参照又は定義することはありえないので、その
２命令間には依存関係が存在しないことになる。したが
って、それら２命令に対応するノード間にはエッジを生
成しない。

【０１１５】これを実現するため、先行する命令Ａと命
令Ｂに関して、条件排他性解析部１１０で設定された排
他情報テーブルを利用して、２命令の実行条件が排他で
あるか否かを検出する必要がある。この排他性の検出を
行うアルゴリズムを図１４に示す。

【０１１６】まず、命令Ａの実行条件フラグをＣｎとす
る（ステップＳ３１）。そして、命令Ａの実行時点での
有効な排他情報を求めるため、命令Ａから上向きに探索
していき、条件フラグを更新する命令を発見するか、基
本ブロックの先頭に到達した時点で、該当する排他情報
テーブルを有効テーブルＴｖとする（ステップＳ３
２）。

【０１１７】次に、命令Ｂまでの経路をたどるため、命
令Ａから下向きに探索していく（ステップＳ３３）。命
令Ｂを発見した場合（ステップＳ３４）、その時点での
有効テーブルＴｖを参照して、条件フラグＣｎと命令Ｂ
の実行条件との排他関係を求めて終了する（ステップＳ
３５）。Ｃｎ以外の条件フラグを更新する命令を発見し
た場合（ステップＳ３６）、その命令に対応する排他情
報テーブルで有効テーブルＴｖを更新して、継続する
（ステップＳ３７）。条件フラグＣｎを更新する命令を
発見した場合（ステップＳ３８）、排他性を保証できな
くなるので偽を返す（ステップＳ３９）。以上を繰り返
す（ステップＳ４０）。

【０１１８】このようにして、資源の定義及び参照関係
と、実行条件の排他性との両方を解析して、各命令間の
依存関係を構築していく。

【０１１９】具体例として、図１５に示したアセンブラ
コードに対する条件排他性解析部１１０及び依存関係解
析部１１１の適用結果を説明する。

【０１２０】図１６は、図１５のアセンブラコードの命
令２（比較命令）に対応する条件排他情報テーブルを示
す図である。条件排他情報テーブルは、条件フラグＣ０
〜Ｃ７の全ての組み合わせに対する排他性を示す配列で
ある。この場合は、命令２によって、条件フラグＣ０と
条件フラグＣ１とが排他であることが設定されることに
なる。

【０１２１】図１７は、依存関係解析部１１１の出力で
ある依存グラフを示す図である。図１７中、実線はデー
タ依存関係を、破線は逆依存関係を示す。命令２（比較
命令）は命令１で更新されるレジスタＲ０を参照するた
め、データ依存があり、命令３及び命令４は命令２で更
新される条件フラグＣ０及びＣ１を参照するため、デー
タ依存関係がある。ここで、命令３ではレジスタＲ２を
更新し、命令４ではレジスタＲ２を参照しているため、
一見すると命令３から命令４へのデータ依存関係が存在
するように見える。しかし、それぞれの命令の実行条件
であるＣ０及びＣ１は命令２によって排他な条件として
設定されているため、図１６に示した条件排他情報テー
ブルを参照することにより２命令が共に実行されること
があり得ないことが判明し、これら２命令間には依存関
係は存在しないものとする。

【０１２２】図１２の説明に戻って、命令再配置部１１
２は、依存関係解析部１１１で生成された依存グラフを
用いて、処理対象の命令を並べ替え、対象プロセッサ向
けの並列化されたアセンブラコードを生成する。命令再
配置部１１２の処理の詳細は以下のとおりである。

【０１２３】図１８は、命令再配置部１１２での処理手
順を示すフローチャートである。命令再配置部１１２
は、依存関係解析部１１１が生成した依存グラフの全て
のノードについて、以下のループ１の処理（ステップＳ
５２〜Ｓ６０）を繰り返す（ステップＳ５１、Ｓ６
１）。

【０１２４】まず、命令再配置部１１２は、現時点で配
置候補となり得るノードを依存グラフより抽出し配置候
補ノード集合とする（ステップＳ５２）。ここで配置候
補となり得るノードとは、「プレデセッサが全て配置完
了済み」であるノードである。

【０１２５】次に、命令再配置部１１２は、配置候補ノ
ード集合の全ての候補ノードについて、以下のループ２
の処理（ステップＳ５４〜Ｓ５８）を繰り返す（ステッ
プＳ５３、Ｓ５９）。

【０１２６】まず、配置候補ノード集合から現時点で配
置することが最良と思われるノード（以下、単に「最良
ノード」と呼ぶ。）を取り出す（ステップＳ５４）。最
良ノードの決定方法については後述する。続いて最良ノ
ードが、実際に配置可能か否かを判断し（ステップＳ５
５）、可能な場合は仮配置する（ステップＳ５６）。こ
の判断は、前述のプロセッサの解読ステージでの命令自
体の削除の効果を有効に活かすため、既に仮配置されて
いるノードと最良ノードとの実行条件の排他性を考慮し
つつ、前述の演算器の制約、実行命令数の制約及び命令
デコーダの制約を満たすかどうかによって決定する。条
件排他性の考慮には、条件排他性解析部１１０の結果を
用いる。ただし、実行条件フラグを更新する命令の次の
サイクルにおいては、当該実行条件で実行される命令自
体の削除は行われないことも考慮する。つまり、この場
合は実行条件の排他性を考慮せず、純粋に演算器や実行
命令数の制約で配置可能性を判定する。

【０１２７】続いて、現時点で仮配置されているノード
集合を調べ、更に命令を配置することができるか否かを
判断する（ステップＳ５７）。配置不可と判断された場
合はループ２を終了し処理をステップＳ６０へ移す。

【０１２８】配置可能と判断された場合、最良ノードが
配置されたことによって新たに配置候補となり得るノー
ドが生じたか否かを判断し、新たな配置候補が生じた場
合はこれを配置候補ノードに追加する（ステップＳ５
８）。ステップＳ５８で新たに配置候補にできるのは、
「（現在配置しようとしている）最良ノードのみをプレ
デセッサとして持ち、かつ、最良ノードとの依存関係が
逆依存もしくは出力依存」のノードである。つまり、こ
こで新たな配置候補になることができるノードは、最良
ノードと同じサイクルで実行することはできるが、最良
ノードより前のサイクルでは実行できないノードであ
る。

【０１２９】ループ２が終了した後、仮配置ノード集合
に含まれているノードを確定する（ステップＳ６０）。
具体的には、仮配置ノード集合に含まれているノードに
対応する命令を元の命令列から取り出し、実行境界付加
部１１３へ渡すための新たな命令列に再配置する。この
段階で配置候補ノードの一部が、同時に実行する命令群
としてまとめられ確定したことになる。

【０１３０】次に、ステップＳ５４における最良ノード
の決定方法について述べる。最良ノードは、依存グラ
フ、仮配置領域を参照して、処理対象の命令全体を最も
短時間で実行できるであろう命令をヒューリスティック
に選び出す。ここでは現時点での依存グラフにおいて依
存グラフの終端までの命令の実行時間総和が最も多いも
のを選ぶ。この条件に合致する命令が多数ある場合に
は、元の命令順が早い命令を最良ノードとする。

【０１３１】再び図１２に戻って、実行境界付加部１１
３は、命令再配置部１１２のステップＳ６０で配置が確
定した命令群の末尾毎に並列実行境界情報Ｅを設定す
る。

【０１３２】オブジェクトコード生成部１０３は、命令
スケジューリング部１０２が出力したアセンブラコード
をオブジェクトコード１３０に変換し、ファイルとして
出力する。

【０１３３】（コンパイル装置の動作）次に、本コンパ
イル装置の特徴的な構成要素の動作について、具体的な
命令を用いて説明する。

【０１３４】図１９は、ソースコードをコンパイラ上流
部１００に入力し、アセンブラコード生成部１０１を経
て生成されたアセンブラコードである。命令スケジュー
リング部１０２は図１９のコードを入力として受け取
る。図１９に含まれる各命令の意味は以下のとおりであ
る。 ・命令１…レジスタＲ０の格納値と定数０とが一致して
いるかを比較し、真偽を条件フラグＣ０に設定し、その
逆の条件を条件フラグＣ１に設定する。 ・命令２…条件フラグＣ０の値が真の場合にのみ、レジ
スタＲ１の格納値とレジスタＲ２の格納値とを加算して
レジスタＲ２に格納する。 ・命令３…条件フラグＣ１の値が真の場合にのみ、レジ
スタＲ２の格納値とレジスタＲ３の格納値とを加算して
レジスタＲ３に格納する。 ・命令４…条件フラグＣ０の値が真の場合にのみ、レジ
スタＲ１の格納値とレジスタＲ３の格納値とを加算して
レジスタＲ３に格納する。 ・命令５…条件フラグＣ１の値が真の場合にのみ、レジ
スタＲ３の格納値とレジスタＲ４の格納値とを加算して
レジスタＲ４に格納する。 ・命令６…条件フラグＣ０の値が真の場合にのみ、レジ
スタＲ２の格納値とレジスタＲ４の格納値とを加算して
レジスタＲ４に格納する。 ・命令７…条件フラグＣ１の値が真の場合にのみ、レジ
スタＲ３の格納値とレジスタＲ５の格納値とを加算して
レジスタＲ５に格納する。

【０１３５】以下、命令スケジューリング部１０２の動
作を説明する。まず、条件排他性解析部１１０と依存関
係解析部１１１とが起動され、依存グラフが生成され
る。図１９のコード例では、命令１で生成した条件フラ
グＣ０とＣ１が、命令２以降において排他であることを
考慮しつつ、資源の定義及び参照関係を解析する。図２
０に、生成された依存グラフを示す。

【０１３６】次に、命令再配置部１１２が起動される。
図１８のフローチャートに沿って説明すると、まず第１
サイクルで、配置候補ノード集合を生成する（ステップ
Ｓ５２）。図２０の依存グラフから、ここでは命令１の
みが配置候補ノードとなる。次に最良ノードを取り出す
（ステップＳ５４）。ここでは、自動的に命令１が選択
される。そして、配置可能判定ステップ（Ｓ５５）にお
いて、配置可能であると判定される。更に、配置状態判
定ステップ（Ｓ５７）においても、まだ配置可能である
と判定されるが、配置候補ノード追加ステップ（Ｓ５
８）において追加対象となる命令が存在しないため、配
置ノード確定ステップ（Ｓ６０）にて、第１サイクルは
命令１のみを発行するように確定される。

【０１３７】次のサイクルでは、命令２、命令３及び命
令４が配置候補ノードとなる。命令２及び命令３が順に
最良ノードとして選ばれ、仮配置される。次に、命令４
が最良ノードとして選ばれ、配置可能判定ステップ（Ｓ
５５）に入る。ここで、条件排他性を考慮した判定が行
われるわけであるが、直前のサイクルで実行条件Ｃ０及
びＣ１の値が更新されているため、このサイクルではＣ
０及びＣ１を実行条件とする命令の解読ステージでの削
除は実施されない。したがって、既に仮配置されている
命令２及び命令３が削除されることがないので、ハード
ウェアに搭載した演算器の制限により、命令４は同時発
行不可能、すなわち配置不可能と判定される。こうし
て、第２サイクルでは、命令２及び命令３を発行するよ
うに確定される。

【０１３８】次のサイクルでは、命令４、命令５、命令
６及び命令７が配置候補ノードとなる。命令４及び命令
５が順に最良ノードとして選ばれ、仮配置される。次
に、命令６が最良ノードとして選ばれ、配置可能判定ス
テップ（Ｓ５５）に入る。ここで、条件排他性を考慮し
た判定が行われる。命令６が実際にオペレーションを実
行する場合、すなわち命令６の実行条件フラグＣ０が真
である場合には、条件フラグＣ１は偽であるため、Ｃ１
を実行条件とする命令５はオペレーションを実行せず、
演算器を使用しない。したがって、命令４及び命令６の
組み合わせにおいて演算器の制約を満たしているので、
命令６は配置可能と判定される。次に命令７が最良ノー
ドとして選ばれるが、上記と同様に、命令７がオペレー
ションを実行する場合、命令４及び命令６は削除される
ため、命令５及び命令７のみの組み合わせによって演算
器の制約を判定し、命令７は配置可能と判定される。こ
うして、第３サイクルでは、命令４、命令５、命令６及
び命令７を発行するように確定される。これで、未配置
のノードが無くなったので、命令再配置部１１２の処理
が完了する。

【０１３９】最後に、実行境界付加部１１３が起動され
る。ここでは、上記の命令再配置部１１２による配置さ
れた命令群の末尾の命令に並列実行境界情報Ｅを設定し
ていく。具体的には、命令１、命令３及び命令７の並列
実行境界情報Ｅに“１”を設定し、残りの命令の並列実
行境界情報Ｅには“０”を設定する。

【０１４０】以上で、命令スケジューリング部１０２の
処理が完了する。続いてオブジェクトコード生成部１０
３が起動され、オブジェクトコードが出力される。

【０１４１】図２１に、最終的な実行形式コードを示
す。実際の実行形式コードは１２８ビット単位にまとめ
られたビット列である。図２１に示した実行形式コード
は、本発明に係る２個の演算器を持つプロセッサにて、
３つの実行グループで実行される。

【０１４２】（従来のコンパイル装置との比較）次に、
図１９に示したアセンブラコードを、本発明のコンパイ
ル装置の構成をとらない従来のコンパイル装置にてコン
パイルした場合を仮定して、本発明に係るコンパイル装
置の場合と比較する。対象プロセッサは、本発明のプロ
セッサと同様に２個の演算器を備えたプロセッサとす
る。

【０１４３】従来のコンパイル装置は、命令再配置部に
おいて違いがある。まず、最初のサイクルでは、依存関
係のため命令１のみ発行する。次のサイクルでは、命令
２、命令３及び命令４が候補となるが、１サイクルに２
つという演算器の制約のため、命令２及び命令３のみを
発行する。次のサイクルでは、命令４、命令５、命令６
及び命令７が候補となるが、演算器の制約のため、命令
４及び命令５のみを発行する。次のサイクルでは、命令
６及び命令７が候補となり、演算器の制約を満たすた
め、両方の命令が発行される。こうして、命令再配置が
完了する。実行境界付加部では、具体的には、命令１、
命令３、命令５及び命令７の並列実行境界情報Ｅに
“１”を設定し、残りの命令の並列実行境界情報Ｅには
“０”を設定する。以上で命令スケジューリング処理が
完了する。

【０１４４】図２２に、結果として生成される実行形式
コードを示す。図２２に示した実行形式コードは、２個
の演算器を持つプロセッサにて４つの実行グループで実
行される。

【０１４５】図２１と図２２を比較すると、従来のコン
パイル装置の生成コード（図２２）では、本発明のコン
パイル装置の生成コード（図２１）の場合に比べ、実行
グループが１つ増えている。つまり、実行サイクル数が
１サイクル増していることになる。このように実行グル
ープ数が増加したのは、本発明の命令スケジューリング
部１０２のような構成をとらなかったために、全ての命
令が実行ステージへ発行されるものとして扱ってしま
い、ハードウェアに搭載された演算器の個数を上限とし
た配置しかできないためである。一方、本発明のコンパ
イル装置では、命令自体の無効化を考慮してハードウェ
アに搭載された演算器の個数以上の数の命令を１サイク
ルに配置することが可能であり、演算器を有効活用する
ことができる。

【０１４６】なお、本実施形態で示されるコンパイル装
置の処理手順をフロッピー（Ｒ）ディスク、ハードディ
スク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどの記録媒体に入
れることにより、本実施形態で示されるコンパイル装置
をコンピュータで実現できる。

【０１４７】また、本実施形態で示されるコンパイル装
置により生成された実行形式コードをフロッピー（Ｒ）
ディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶ
Ｄ、半導体メモリなどの記録媒体に入れることもでき
る。

【０１４８】［実施の形態３：プロセッサ］次に、上記
実施の形態１のプロセッサを拡張したプロセッサの実施
の形態について説明する。

【０１４９】本プロセッサのハードウェア構成について
は、大部分は前述の第１の実施の形態のプロセッサと同
一であるが、実行グループ内に配置される命令群の実行
条件情報の配置に制限が加わっている。具体的には、１
つの実行グループ内には、同一の実行条件を持つ命令は
必ず連続して配置される、という制限である。後述する
実施の形態４のコンパイル装置は、この制限に従ってコ
ードを生成する。これによって、プロセッサとしては、
命令発行制御部の構成が異なってくることになる。

【０１５０】（命令発行制御部の構成と動作）図２３
は、本実施の形態のプロセッサの命令発行制御部１４０
とその周辺回路の構成を示したものである。図２３中の
命令発行制御部１４０のほとんどの部分は、図５に示し
た実施の形態１のプロセッサのものと同一である。異な
る点は、実行命令選択制御部１４１の制御方法と、実行
命令選択制御部１４１の後段に命令結合部１４２が追加
されていることの２点である。

【０１５１】まず、実行命令選択制御部１４１は、実施
の形態１で示したのと同様に、実行条件が偽となる命令
について命令自体を実質的に削除する制御を行うのであ
るが、前述のように実施の形態１の場合と異なり、命令
の配置順に制限が加わっているため、それを積極的に活
用する。具体的には、命令配置順には、同一の実行条件
情報を持つ命令は連続して配置される、という制限があ
るので、まず解読後の命令群を各実行条件毎に分類す
る。命令配置順の制限により、この分類は容易に行うこ
とができる。

【０１５２】次に、実行条件フラグの値が“０”で確定
しているか否かを、分類された各実行条件毎に検査す
る。“０”で確定している条件フラグを実行条件とする
命令群は、まとめて削除するように制御し、実際に実行
部４０へ発行すべき命令群を決定する。これによって、
条件フラグの検査回数を最小にとどめ、複数の命令の削
除可能性を同時に検出することができ、実行部４０へ発
行すべき命令の検出を高速かつ簡単に行うことができ
る。

【０１５３】次に、実行命令選択制御部１４１による命
令の削除後、命令群は命令結合部１４２に入力される。
ここでは、実際に実行部４０にてオペレーションを実行
することが確定した命令群について、複数の命令を１つ
の複合命令として結合できるか否かを検出し、結合可能
な場合には、当該命令の制御信号を新規複合命令に変更
し、オペランドの結合を行い、後続側の命令を実行命令
選択制御部１４１と同様に削除するように制御する。こ
うして、命令結合部１４２からは、ハードウェアとして
搭載された演算器の個数に応じた２つの命令に対応する
制御信号とオペランドデータとが出力され、実行部４０
に転送される。これらの命令は、それぞれ複数の命令の
複合命令である可能性もあることになる。

【０１５４】（プロセッサの動作）次に、図２４を用い
て、本プロセッサの具体的な動作について説明する。図
２４は、条件付き実行命令を含むプログラムの一例を示
す図である。このプログラムは、４個の命令で構成され
ており、表記は図９のプログラムと同じである。ニーモ
ニック“ｌｓｒ”は、レジスタの格納値の論理右シフト
を表している。

【０１５５】以下、各実行単位ごとの本プロセッサの動
作を説明する。ただし、ここでは、最初の時点で、条件
フラグＣ０の値が“０”、Ｃ１の値が“１”で確定して
いるものとする。

【０１５６】（実行単位１）命令１、命令２、命令３及
び命令４を含むパケットが外部メモリから供給され、そ
れぞれ命令レジスタ２３に転送される。次に、命令発行
制御部１４０が各命令の並列実行境界情報Ｅを参照す
る。この場合、命令１、命令２、命令３の並列実行境界
情報Ｅがいずれも“０”であるため、命令デコーダの解
読結果の無効化は行わない。

【０１５７】次に、命令発行制御部１４０は各命令の実
行条件情報Ｐを参照し、実行命令選択制御部１４１に
て、オペレーションを実行する命令を選択する。命令１
は常に実行する命令である。命令２の実行条件フラグは
Ｃ０であり、Ｃ０の値は“０”で確定しているので、命
令２自体は実質的に削除し、オペレーションの実行は行
わない。後続の命令３及び命令４の実行条件フラグは共
にＣ１であるので、条件フラグＣ１を１度だけ参照し、
Ｃ１の値が“１”で確定しているので、命令３と命令４
を共に実行対象とする。こうして、命令１、命令３及び
命令４が、次の命令結合部１４２に送られる。

【０１５８】命令結合部１４２では、入力された命令群
の全ての組み合わせについて、複合命令が生成可能か否
かを判定する。この場合、命令１（シフト命令）と命令
４（加算命令）とを結合してシフト加算命令を生成でき
ることを検出する。そして、第１番目の命令として、シ
フト加算に対応する制御信号とオペランドが、第２番目
の命令として、命令３に対応する制御信号とオペランド
がそれぞれ実行部４０に送られる。これで、供給された
命令は全て発行されたことになる。

【０１５９】実行部４０では、レジスタＲ３の格納値を
レジスタＲ１の格納値の分だけ論理右シフトした値にレ
ジスタＲ２の格納値を加えた値がレジスタＲ２に格納さ
れ、レジスタＲ０の格納値に１を加えた値がレジスタＲ
０に格納される。

【０１６０】以上のように、図２４に示したプログラム
は、本プロセッサにおいて１つの実行単位で実行され
る。本プロセッサでは、確定した実行条件による命令自
体の削除後、命令同士を結合して１つの複合命令とする
ことを試みる。これによって、実質の演算効率を高める
ことが可能となる。また、同一の実行条件を持った命令
が連続して配置されるという制限を利用して、実際にオ
ペレーションを実行する命令を解読ステージにて選択す
る処理の高速化を図っている。

【０１６１】［実施の形態４：コンパイル装置］次に上
述の実施の形態３におけるプロセッサで実行するコード
を生成するコンパイル装置、及びそのコンパイル方法に
関する実施の形態について説明する。

【０１６２】本コンパイル装置の構成については、大部
分は前述の第２の実施の形態のコンパイル装置と同一で
あるが、１つの実行グループ内の命令について、それぞ
れの実行条件に応じて配置に制限がある点と、プロセッ
サの解読ステージにおける命令の結合を考慮に入れてい
る点とが異なる。具体的には、命令スケジューリング部
の構成が異なることになる。

【０１６３】（命令スケジューリング部）本実施の形態
のコンパイル装置の命令スケジューリング部は、第２の
実施の形態における命令スケジューリング部１０２と同
様に、条件排他性解析部、依存関係解析部、命令再配置
部、及び実行境界付加部から構成されるが、異なる点は
命令再配置部の再配置の方法のみである。

【０１６４】図２５に、本実施の形態のコンパイル装置
の命令再配置部のフローチャートを示す。本実施の形態
のコンパイル装置の命令再配置部の処理手順は、実施の
形態２のコンパイル装置の命令再配置部１１２の処理手
順と大部分は同一であるが、配置可能か否かを判定する
部分と、配置ノード確定後に配置順序を調整する点とが
異なる。具体的には、図２５中のステップＳ７１〜Ｓ８
２のうち、配置可能判定（ステップＳ７５）と配置順序
調整（ステップＳ８１）とが、図１８に示したフローと
異なることになる。

【０１６５】実施の形態２のコンパイル装置と同様に、
条件排他性解析部及び依存関係解析部を経て、依存グラ
フが生成され、命令再配置部に移ってくる。そして、条
件排他性を考慮した依存グラフに基づいて命令の再配置
を行っていくわけであるが、ステップＳ７４にて最良ノ
ードを選択した後、ステップＳ７５にて配置可能判定を
行う際に、仮配置済みのノード群と最良ノードについ
て、実行条件の排他性だけでなく、全ての組み合わせに
ついての命令結合の可能性も考慮して、配置可能判定を
行う。つまり、ある２つのノードが結合可能であった場
合、それら２つのノードを合わせて１つの命令として扱
い、配置可能判定を行う。

【０１６６】更に、ステップＳ８０にて当該サイクルで
配置可能となったノードが確定した後、ステップＳ８１
にて配置順序の調整を行う。具体的には、当該サイクル
で配置可能となったノード群をそれぞれ実行条件ごとに
分類し、同一の実行条件を持つノードが必ず連続して配
置されるように、ノードの配置順序を調整する。これに
よって、ハードウェアにおける制御の簡単化を図ってい
る。

【０１６７】（コンパイル装置の動作）図２６を用い
て、本コンパイル装置の特徴的な構成要素の動作につい
て具体的な命令を用いて説明する。図２６は、コンパイ
ラ上流部及びアセンブラコード生成部を経て生成された
アセンブラコードの一例である。命令スケジューリング
部は、図２６のコードを入力として受け取る。図２６に
含まれる各命令の意味は以下のとおりである。ただし、
条件フラグＣ０とＣ１は、命令１以前の命令によって排
他な関係となっていることを想定している。 ・命令１…レジスタＲ３の格納値をレジスタＲ１の格納
値の分だけ論理右シフトする。 ・命令２…条件フラグＣ１の値が真の場合にのみ、レジ
スタＲ０の格納値に１を加算してレジスタＲ０に格納す
る。 ・命令３…条件フラグＣ０の値が真の場合にのみ、レジ
スタＲ０の格納値から１を減算してレジスタＲ０に格納
する。 ・命令４…条件フラグＣ１の値が真の場合にのみ、レジ
スタＲ１の格納値とレジスタＲ２の格納値とを加算して
レジスタＲ２に格納する。

【０１６８】以下、命令スケジューリング部の動作につ
いて説明する。まず、条件排他性解析部と依存関係解析
部が起動され、依存グラフが生成される。この例では、
条件フラグＣ０とＣ１が排他であることを考慮しつつ、
資源の定義及び参照関係を解析する。

【０１６９】次に、命令再配置部が起動される。図２５
のフローチャートに沿って説明すると、まず配置候補ノ
ード集合を生成する（ステップＳ７２）。ここでは命令
１のみが配置候補ノードとなる。次に最良ノードを取り
出す（ステップＳ７４）。ここでは、自動的に命令１が
選択される。そして、配置可能判定（ステップＳ７５）
において、配置可能であると判定される。更に、配置状
態判定（ステップＳ７７）においても、まだ配置可能で
あると判定される。そして、配置候補ノード追加（ステ
ップＳ７８）において、追加対象となる命令として、命
令２、命令３及び命令４が配置候補ノードに追加され
る。

【０１７０】そして、再び戻って最良ノードを取り出す
（ステップＳ７４）。ここでは、まず命令２が選択され
て、配置可能であると判定される（ステップＳ７５）。

【０１７１】その後、再び戻って最良ノードを取り出す
（ステップＳ７４）。ここでは、命令３が選択される。
そして、命令２と命令３の実行条件は排他であるので、
２個という演算器の制約を満たし、配置可能であると判
定される（ステップＳ７５）。

【０１７２】更に、戻って最良ノードを取り出す（ステ
ップＳ７４）。ここでは、残った命令４が自動的に選択
される。そして、配置可能判定を行う（ステップＳ７
５）のであるが、実行条件Ｃ０が真であると仮定した場
合には、命令１と命令３のみが有効となるので演算器の
制約を満たす。一方、実行条件Ｃ１が真であると仮定し
た場合には、命令１、命令２及び命令４の３つの命令が
有効となってしまう。ここで、これらの全ての組み合わ
せについて、命令の結合可能性を検討する。ここでは、
命令１と命令４を結合して、ハードウェアに備えられた
シフト加算命令とすることが可能であると判定され、結
果的に２つの命令が有効となるので、配置可能であると
判定される。

【０１７３】以上で、全ての命令が第１サイクルに配置
されたことになり、配置ノードを確定する（ステップＳ
８０）。次に、各ノードを実行条件で分類し、配置順序
の調整を行う（ステップＳ８１）。具体的には、命令２
と命令４の実行条件がＣ１で同一なので、命令２と命令
４が連続して配置されるように、配置順を、命令１、命
令２、命令４、命令３の順に並べ直す。以上で、命令再
配置部の処理が完了する。

【０１７４】最後に、実行境界付加部が起動される。こ
こでは、上記の命令再配置部による配置された命令群の
末尾の命令に並列実行境界情報を設定していく。具体的
には、命令３の並列実行境界情報に“１”を設定し、残
りの命令の並列実行境界情報には“０”を設定する。以
上で命令スケジューリング部の処理が完了する。

【０１７５】以上のように、本実施の形態のコンパイル
装置では、図２６に示した命令列は、１つの実行グルー
プで実行されるようにコンパイルされる。ここには、配
置可能判定（ステップＳ７５）において、プロセッサの
解読ステージでの命令の結合を考慮したことの効果が現
れている。更に、同一の実行条件を持つ命令を連続して
配置するように調整することにより、プロセッサの解読
ステージにて有効な命令を選択する際の制御を簡単化す
ることができる。

【０１７６】なお、本実施形態で示されるコンパイル装
置の処理手順をフロッピー（Ｒ）ディスク、ハードディ
スク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどの記録媒体に入
れることにより、本実施形態で示されるコンパイル装置
をコンピュータで実現できる。

【０１７７】また、本実施形態で示されるコンパイル装
置により生成された実行形式コードをフロッピー（Ｒ）
ディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶ
Ｄ、半導体メモリなどの記録媒体に入れることもでき
る。

【０１７８】以上、本発明に係るプロセッサ及びコンパ
イル装置について、実施形態に基づいて説明したが、本
発明はこれらの実施形態に限られないことは勿論であ
る。変形例を以下に列挙する。

【０１７９】（１）上記実施の形態のプロセッサ及びコ
ンパイル装置では、固定長の命令を実行することを想定
していたが、本発明はこのような命令フォーマットに限
定されるものではない。可変長の命令フォーマットを採
用しても本発明の有意性は保たれる。

【０１８０】（２）上記実施の形態のプロセッサ及びコ
ンパイル装置では、２個の演算器を持つことを想定して
いたが、本発明はこの演算器数に限定されるものではな
い。１個の演算器もしくは３個以上の演算器を持つプロ
セッサを想定しても、本発明の有意性は保たれる。

【０１８１】（３）上記実施の形態のプロセッサ及びコ
ンパイル装置では、コンパイル装置が静的に命令並列性
を抽出することを想定していたが、本発明はこの命令並
列処理方式に限定されるものではない。例えば、ハード
ウェアで動的に命令並列性を抽出するスーパースカラ方
式を採用しても、本発明の有意性は保たれる。この場
合、本発明の命令フォーマットから並列実行境界情報Ｅ
を除去し、この情報に依存する処理を全て命令発行制御
部にて動的に検出しながら実施すればよい。

【０１８２】（４）上記実施の形態のコンパイル装置の
命令再配置部では、図１８中のステップＳ５４における
最良ノードの決定方法として、依存グラフの終端までの
実行時間の総和を用いていたが、本発明は、この選択基
準に限定されるものではない。例えば、複数の実行フロ
ーの中で特定のパスを優先的に選択するようにしてもよ
い。この場合、最良ノードの取り出し（ステップＳ５
４）の際に、ある特定の実行条件を持つ命令の優先度を
高めておく。これによって、実行頻度の高いパスなど
の、特定の実行パスに特化したスケジューリングを行う
ことができる。

【０１８３】（５）上記実施の形態のプロセッサの命令
発行制御部では、最初に現れる並列実行境界情報Ｅが
“１”となっている命令以降の命令の解読結果を必ず無
効化していたが、必ずしもその必要はない。命令発行制
御部内の実行命令選択制御部にて、実行部に転送すると
判断した命令が、前記最初に現れる並列実行境界情報Ｅ
が“１”である命令以前に１つも存在しなかった場合、
当該サイクル全体を削除し、次に現れる並列実行境界情
報Ｅが“１”である命令までの命令群をこのサイクルで
の発行対象とすればよい。つまり、並列実行境界情報Ｅ
が“１”である命令以前に有効なオペレーションを実行
すべきと判定された命令が１つでも存在した場合にの
み、その命令を並列実行の境界とみなして以降の命令の
解読結果を無効化し、そうでなかった場合には、その命
令の並列実行境界情報Ｅは無視し、後続の命令の並列実
行境界情報Ｅを参照することにより新たな並列実行の境
界を検出すればよい。これによって、更に実行サイクル
数を削減することができる。

【０１８４】

【発明の効果】以上説明してきたとおり、本発明によれ
ば、ハードウェアの有効利用を達成し、性能を向上させ
たプロセッサを提供することができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は本発明の実施形態１に係るプ
ロセッサが実行する命令の構造を示す図である。

【図２】（ａ）及び（ｂ）は同プロセッサにおける命令
の供給と発行の概念を示す図である。

【図３】同プロセッサのハードウェア構成を示すブロッ
ク図である。

【図４】同プロセッサの命令レジスタ周辺の構成を示す
ブロック図である。

【図５】同プロセッサの命令発行制御部とその周辺の回
路構成を示す図である。

【図６】同プロセッサにて命令列を実行した際のパイプ
ラインのタイミングを示す図である。

【図７】条件付き実行命令を含むプログラムの一部を示
す図である。

【図８】従来の命令発行制御部を持つプロセッサの命令
レジスタ周辺の構成を示すブロック図である。

【図９】図７のプログラムの処理を従来の命令発行制御
部を持つプロセッサで行わせるプログラムを示す図であ
る。

【図１０】条件分岐を含む処理のフローを示す図であ
る。

【図１１】図１０のフローの処理を条件付き実行方式で
記述したプログラムを示す図である。

【図１２】本発明の実施形態２におけるコンパイル装置
の構成及び関連するデータを示すブロック図である。

【図１３】同コンパイル装置における条件排他性解析部
の処理手順を示すフローチャートである。

【図１４】同コンパイル装置における２命令間の実行条
件排他性検出の処理手順を示すフローチャートである。

【図１５】アセンブラコードの一例を示す図である。

【図１６】図１５のアセンブラコードの命令２に対応す
る条件排他情報テーブルを示す図である。

【図１７】図１５に対応する依存グラフである。

【図１８】同コンパイル装置における命令再配置部の処
理手順を示すフローチャートである。

【図１９】アセンブラコードの一例を示す図である。

【図２０】図１９に対応する依存グラフである。

【図２１】図１９に対応する実行形式コードを示す図で
ある。

【図２２】図１９のコードを従来のコンパイル装置でス
ケジューリングした場合の実行形式コードの一例を示す
図である。

【図２３】本発明の実施の形態３に係るプロセッサの命
令発行制御部とその周辺の回路構成を示す図である。

【図２４】条件付き実行命令を含むプログラムの一部を
示す図である。

【図２５】本発明の実施の形態４に係るコンパイル装置
における命令再配置部の処理手順を示すフローチャート
である。

【図２６】アセンブラコードの一例を示す図である。

【符号の説明】

１０ 並列実行境界情報（Ｅ） １１ 実行条件情報（Ｐ） ２０ 命令供給部（命令供給手段） ２１ 命令フェッチ部 ２２ 命令バッファ ２３ 命令レジスタ ２３１ Ａレジスタ ２３２ Ｂレジスタ ２３３ Ｃレジスタ ２３４ Ｄレジスタ ３０ 解読部 ３１ 命令発行制御部（命令発行制御手段） ３１１ 条件フラグ ３１２ 条件フラグ有効情報 ３１３ 実行命令選択制御部 ３１４，３１５ 論理回路 ３２ 命令デコーダ（解読手段） ３３ 第１命令デコーダ ３４ 第２命令デコーダ ３５ 第３命令デコーダ ３６ 第４命令デコーダ ３７１〜３７４ 実行命令セレクタ ３８ 命令無効化方法選択部（命令無効化方法選択手
段） ４０ 実行部（実行手段） ４１ 実行制御部 ４２ ＰＣ（プログラムカウンタ）部 ４３ レジスタファイル ４４ 第１演算器 ４５ 第２演算器 ４６ 書き込み制御部（実行結果無効化手段） ４７ オペランドアクセス部 ４８，４９ データバス １００ コンパイラ上流部 １０１ アセンブラコード生成部 １０２ 命令スケジューリング部（命令スケジューリン
グ手段） １０３ オブジェクトコード生成部 １１０ 条件排他性解析部（条件排他性解析手段） １１１ 依存関係解析部（依存関係解析手段） １１２ 命令再配置部（命令再配置手段） １１３ 実行境界付加部（実行境界付加手段） １２０ ソースコード １３０ オブジェクトコード １４０ 命令発行制御部（命令発行制御手段） １４１ 実行命令選択制御部 １４２ 命令結合部

フロントページの続き (72)発明者 田中 哲也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小川 一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 桧垣 信生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B013 AA12 BB16 DD00 DD04 5B033 AA01 AA10 AA14 BA03 BB03 BE00 BE05 BE07 5B081 CC00 CC21 CC23 CC32

Claims (22)

【特許請求の範囲】
1. 【請求項１】 複数の命令を供給するための命令供給手
   段と、 前記複数の命令を各々解読するための解読手段と、 前記複数の命令中に各命令を実行するか否かを示す条件
   を指定する実行条件情報が指定され、当該実行条件情報
   で指定された条件を参照して、有効なオペレーションを
   実行する命令又は命令の集合を決定するための命令発行
   制御手段と、 前記複数の命令中に各命令の動作が指定され、当該指定
   に基づいて１つ又は複数のオペレーションを実行するた
   めの実行手段とを備えたプロセッサであって、 前記命令発行制御手段は、前記実行条件情報で指定され
   た条件を参照することにより、実行する必要のある有効
   な命令であるか、実行する必要のない無効な命令である
   かを判断し、無効な命令であると判断した命令に関して
   は、当該命令を前記実行手段へ発行する前に当該命令自
   体を削除するように制御し、かつ当該命令に代えて当該
   命令に後続する有効な命令を前記実行手段へ発行するよ
   うに制御する機能を有することを特徴とするプロセッ
   サ。
2. 【請求項２】 請求項１記載のプロセッサにおいて、 前記実行手段は、前記命令に対応するオペレーションを
   実行した後で、実行結果を無効化するための実行結果無
   効化手段を有し、 各命令について、前記実行手段へ発行する前に当該命令
   自体を削除するか、前記実行結果無効化手段にて実行結
   果を無効化するかを選択するための命令無効化方法選択
   手段を更に備えたことを特徴とするプロセッサ。
3. 【請求項３】 請求項２記載のプロセッサにおいて、 前記命令無効化方法選択手段は、各条件フラグの値が確
   定しているか否かを示す条件フラグ有効情報を参照する
   ことによって、いずれの命令無効化方法を選択するかを
   決定し、 前記条件フラグ有効情報は、前記解読手段において条件
   フラグを更新する命令であると解読された場合に当該条
   件フラグの確定性が偽に設定され、前記実行手段におい
   て当該命令が実行されて当該条件フラグの値が確定した
   際に真に設定されることを特徴とするプロセッサ。
4. 【請求項４】 請求項１記載のプロセッサにおいて、 前記命令発行制御手段は、複数の命令の機能が単一の命
   令で実現可能であるような命令の組み合わせを検出し、
   それら複数の命令を単一の命令として扱うように結合す
   る機能を更に有することを特徴とするプロセッサ。
5. 【請求項５】 請求項４記載のプロセッサにおいて、 前記複数の命令の結合は、前記実行手段への発行前にお
   ける命令の削除の後に適用されることを特徴するプロセ
   ッサ。
6. 【請求項６】 請求項１記載のプロセッサにおいて、 前記命令発行制御手段は、各サイクルにおいて同一の前
   記実行条件情報を持つ命令が連続配置されている場合に
   は、前記解読手段によって解読された複数の命令を予め
   各実行条件毎に分類し、その分類毎に条件フラグを参照
   して、実行する必要のある有効な命令であるか、実行す
   る必要のない無効な命令であるかを判断することを特徴
   とするプロセッサ。
7. 【請求項７】 請求項１記載のプロセッサにおいて、 前記複数の命令中に各命令が並列実行の境界であるか否
   かの並列実行境界情報が指定され、 前記命令発行制御手段は、各命令の前記並列実行境界情
   報を参照して、当サイクルにおいて実行の対象とする命
   令群を検出する機能を更に有することを特徴とするプロ
   セッサ。
8. 【請求項８】 請求項７記載のプロセッサにおいて、 前記命令発行制御手段は、命令内の並列実行境界情報に
   て検出された境界命令以前の全ての命令が実行する必要
   のない無効な命令として削除された場合には、当該境界
   命令の並列実行境界情報を無効化し、当該境界命令以降
   の命令の並列実行境界情報を参照することにより当サイ
   クルの新たな並列実行境界を検出することを特徴とする
   プロセッサ。
9. 【請求項９】 複数の命令を供給するための命令供給手
   段と、 前記複数の命令を各々解読するための解読手段と、 有効なオペレーションを実行する命令又は命令の集合を
   決定するための命令発行制御手段と、 前記複数の命令中に各命令の動作が指定され、当該指定
   に基づいて１つ又は複数のオペレーションを実行するた
   めの実行手段とを備えたプロセッサであって、 前記命令発行制御手段は、前記解読手段にて解読された
   命令群の中から、複数の命令の機能が単一の命令で実現
   可能であるような命令の組み合わせを検出し、それら複
   数の命令を単一の命令として扱うように結合する機能を
   有することを特徴とするプロセッサ。
10. 【請求項１０】 請求項９記載のプロセッサにおいて、 前記命令発行制御手段は、当サイクルにて実行対象にも
    削除対象にも結合対象にもならずに残った命令群を検出
    し、それらの命令群を次サイクル以降で発行の対象とす
    るように制御する機能を更に有することを特徴とするプ
    ロセッサ。
11. 【請求項１１】 高級言語で記述されたプログラムのソ
    ースコードを実行形式コードに変換するためのコンパイ
    ル装置であって、 前記ソースコード中の命令を、並列実行すべき複数の命
    令が隣接するように並べ直すための命令スケジューリン
    グ手段を備え、 前記命令スケジューリング手段は、 各命令に付加された有効なオペレーションを実行する条
    件に関して、各条件が同時に成立することがあり得るか
    否かを解析するための条件排他性解析手段と、 並列実行可能な命令の集合をサイクル毎に区分できるよ
    うに命令の並べ替えを行うための命令再配置手段とを有
    し、 前記命令再配置手段は、当サイクルに配置される命令の
    うち、有効なオペレーションを実行する命令が使用する
    演算資源が対象機械に搭載された演算器の制約を超えな
    いかどうかを判定し、かつ当サイクルに配置される２つ
    の命令の実行条件が前記条件排他性解析手段において同
    時に成立することがあり得ないと判定された場合には、
    一定の条件下でいずれか一方の命令のみが演算資源を使
    用するものとして扱うことを特徴とするコンパイル装
    置。
12. 【請求項１２】 請求項１１記載のコンパイル装置にお
    いて、 前記命令再配置手段は、当サイクルに配置される２つの
    命令の実行条件が前記条件排他性解析手段において同時
    に成立することがあり得ないと判定された場合であって
    も、前記２つの命令のうち少なくとも一方の命令の実行
    条件に対応する条件フラグの内容が確定していない場合
    には、前記２つの命令の両方が演算資源を使用するもの
    として扱うことを特徴とするコンパイル装置。
13. 【請求項１３】 請求項１２記載のコンパイル装置にお
    いて、 前記命令再配置手段は、当サイクルの前サイクルにおい
    て、前記２つの命令のうち少なくとも一方の命令の実行
    条件に対応する条件フラグを更新する命令が配置されて
    いるかどうかによって、条件フラグの内容が確定してい
    るかどうかの判定を行うことを特徴とするコンパイル装
    置。
14. 【請求項１４】 請求項１１記載のコンパイル装置にお
    いて、 前記命令再配置手段は、前記条件排他性解析手段の解析
    結果に基づいて、実行条件が同時に成立することがあり
    得ない命令に関してはいずれか一方のみが演算資源を使
    用するものとして扱うとともに、演算資源を使用する複
    数の命令の機能が単一の命令で実現可能である命令の組
    み合わせを検出し、それら複数の命令を結合した単一の
    命令として扱うことを特徴とするコンパイル装置。
15. 【請求項１５】 請求項１１記載のコンパイル装置にお
    いて、 前記命令再配置手段は、当サイクルに配置可能と判定さ
    れた命令の集合に関して、同一の実行条件を持つ命令を
    連続して配置するように配置順序を調整する機能を更に
    有することを特徴とするコンパイル装置。
16. 【請求項１６】 請求項１１記載のコンパイル装置にお
    いて、 前記命令再配置手段は、当サイクルに配置する命令を選
    択する際に、複数の実行条件のうち特定の実行条件を持
    つ命令を優先的に選択することを特徴とするコンパイル
    装置。
17. 【請求項１７】 高級言語で記述されたプログラムのソ
    ースコードを実行形式コードに変換するためのコンパイ
    ル装置であって、 前記ソースコード中の命令を、並列実行すべき複数の命
    令が隣接するように並べ直すための命令スケジューリン
    グ手段を備え、 前記命令スケジューリング手段は、 並列実行可能な命令の集合をサイクル毎に区分できるよ
    うに命令の並べ替えを行うための命令再配置手段を有
    し、 前記命令再配置手段は、複数の命令の機能が単一の命令
    で実現可能である命令の組み合わせを検出し、それら複
    数の命令を結合した単一の命令として扱って、当サイク
    ルに配置可能か否かの判定を行うことを特徴とするコン
    パイル装置。
18. 【請求項１８】 請求項１７記載のコンパイル装置にお
    いて、 前記命令スケジューリング手段は、前記命令再配置手段
    の結果に基づき、命令内に並列実行の境界であるか否か
    を示す並列実行境界情報を付加するための実行境界付加
    手段を更に有することを特徴とするコンパイル装置。
19. 【請求項１９】 高級言語で記述されたプログラムのソ
    ースコードを実行形式コードに変換するためのコンパイ
    ル装置であって、 前記ソースコード中の命令を、並列実行すべき複数の命
    令が隣接するように並べ直すための命令スケジューリン
    グ手段を備え、 前記命令スケジューリング手段は、 各命令に付加された有効なオペレーションを実行する条
    件に関して、各条件が同時に成立することがあり得るか
    否かを解析するための条件排他性解析手段と、 並列実行可能な命令の集合をサイクル毎に区分できるよ
    うに命令の並べ替えを行うための命令再配置手段とを有
    し、 前記条件排他性解析手段は、各基本ブロックの先頭の命
    令と、オペレーション実行の有効性に係るいずれかの条
    件フラグを更新する命令とに対して、それぞれの時点で
    の各条件フラグ間の同時成立可能性を示すテーブルを生
    成することを特徴とするコンパイル装置。
20. 【請求項２０】 請求項１９記載のコンパイル装置にお
    いて、 前記命令スケジューリング手段は、命令間の依存関係を
    解析するための依存関係解析手段を更に有し、 前記依存関係解析手段は、前記条件排他性解析手段にて
    生成されたテーブルに基づいて、各命令の実行時点で有
    効である条件フラグ間の同時成立可能性を探索し、２命
    令が同時に実行される可能性があるか否かを解析するこ
    とを特徴とするコンパイル装置。
21. 【請求項２１】 高級言語で記述されたプログラムのソ
    ースコードを実行形式コードに変換するためのコンパイ
    ル方法であって、 前記ソースコード中の命令を、並列実行すべき複数の命
    令が隣接するように並べ直す命令スケジューリングステ
    ップを備え、 前記命令スケジューリングステップは、 各命令に付加された有効なオペレーションを実行する条
    件に関して、各条件が同時に成立することがあり得るか
    否かを解析する条件排他性解析ステップと、 並列実行可能な命令の集合をサイクル毎に区分できるよ
    うに命令の並べ替えを行う命令再配置ステップとを有
    し、 前記命令再配置ステップは、当サイクルに配置される命
    令のうち、有効なオペレーションを実行する命令が使用
    する演算資源が対象機械に搭載された演算器の制約を超
    えないかどうかを判定し、かつ当サイクルに配置される
    ２つの命令の実行条件が前記条件排他性解析ステップに
    おいて同時に成立することがあり得ないと判定された場
    合には、いずれか一方の命令のみが演算資源を使用する
    ものとして扱う配置可能判定ステップを有することを特
    徴とするコンパイル方法。
22. 【請求項２２】 高級言語で記述されたプログラムのソ
    ースコードを実行形式コードに変換するプログラムを記
    録した記録媒体であって、 前記ソースコード中の命令を、並列実行すべき複数の命
    令が隣接するように並べ直す命令スケジューリングステ
    ップを備え、 前記命令スケジューリングステップは、 各命令に付加された有効なオペレーションを実行する条
    件に関して、各条件が同時に成立することがあり得るか
    否かを解析する条件排他性解析ステップと、 並列実行可能な命令の集合をサイクル毎に区分できるよ
    うに命令の並べ替えを行う命令再配置ステップとを有
    し、 前記命令再配置ステップは、当サイクルに配置される命
    令のうち、有効なオペレーションを実行する命令が使用
    する演算資源が対象機械に搭載された演算器の制約を超
    えないかどうかを判定し、かつ当サイクルに配置される
    ２つの命令の実行条件が前記条件排他性解析ステップに
    おいて同時に成立することがあり得ないと判定された場
    合には、いずれか一方の命令のみが演算資源を使用する
    ものとして扱う配置可能判定ステップを有することを特
    徴とするプログラムを記録した記録媒体。