JP2003092358A - 大規模半導体集積回路 - Google Patents
大規模半導体集積回路Info
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
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Abstract
(57)【要約】
【課題】 比較的簡単に一括配線ショートチェックを可
能にするＬＳＩを提供する。 【解決手段】 テスト信号Ｔを受けて、千鳥状に配置さ
れた各基本構成デコーダ（入力端が７つあり、６個の入
力端が通常６ビットの信号を受け、配線ショートチェッ
ク時に供給されるテスト信号Ｔを残り１つの入力端が受
ける）Ｄ１ａ，Ｄ３ａ，Ｄ１０２ａ，Ｄ１０４ａ，Ｄ２
０１ａ，Ｄ２０３ａ，Ｄ３０２ａ，Ｄ３０４ａ,・・
は、それに対応するスイッチ１，３，１０２，１０４，
２０１，２０３，３０２，３０４，・・をオンする制御
信号をその対応するスイッチに供給する。
能にするＬＳＩを提供する。 【解決手段】 テスト信号Ｔを受けて、千鳥状に配置さ
れた各基本構成デコーダ（入力端が７つあり、６個の入
力端が通常６ビットの信号を受け、配線ショートチェッ
ク時に供給されるテスト信号Ｔを残り１つの入力端が受
ける）Ｄ１ａ，Ｄ３ａ，Ｄ１０２ａ，Ｄ１０４ａ，Ｄ２
０１ａ，Ｄ２０３ａ，Ｄ３０２ａ，Ｄ３０４ａ,・・
は、それに対応するスイッチ１，３，１０２，１０４，
２０１，２０３，３０２，３０４，・・をオンする制御
信号をその対応するスイッチに供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する大規模半導体集積回路（以下、ＬＳＩという）に関
し、特に配線間のショートチェックが可能なＬＳＩに関
する。
する大規模半導体集積回路（以下、ＬＳＩという）に関
し、特に配線間のショートチェックが可能なＬＳＩに関
する。
【０００２】
【従来の技術】図１１に、従来のＬＳＩの多層配線構造
を有するＬＳＩの構成の一部を示す。説明都合上、配線
はＡ層と、このＡ層と直交するＢ層の２層とし、Ａ層に
は、６４本の金属配線Ａ１〜Ａ６４が並列に配列され、
同様に、Ｂ層には６４本の金属配線Ｂ１〜Ｂ６４が並列
に配列されている。そして、各配線Ａと各配線Ｂの交差
場所には、１個のスイッチが配置されている。スイッチ
の個数は、６４×６４＝４０９６個である。
を有するＬＳＩの構成の一部を示す。説明都合上、配線
はＡ層と、このＡ層と直交するＢ層の２層とし、Ａ層に
は、６４本の金属配線Ａ１〜Ａ６４が並列に配列され、
同様に、Ｂ層には６４本の金属配線Ｂ１〜Ｂ６４が並列
に配列されている。そして、各配線Ａと各配線Ｂの交差
場所には、１個のスイッチが配置されている。スイッチ
の個数は、６４×６４＝４０９６個である。
【０００３】各スイッチの動作を制御するデコーダが、
それぞれ１個配置されている。つまり６４×６４＝４０
９６個のデコーダが配置されている。
それぞれ１個配置されている。つまり６４×６４＝４０
９６個のデコーダが配置されている。
【０００４】また本例では、図１１において配線Ａ１〜
Ａ６４の各配線に沿って縦に配列された６４個からなる
デコーダ群（一例をあげればＤ１〜Ｄ６４）毎に供給さ
れる信号Ｓ１〜Ｓ６４は、デコーダ群が６４個（Ｂ層の
配線が６４本）であるため、それぞれ６ビットの信号と
なる。
Ａ６４の各配線に沿って縦に配列された６４個からなる
デコーダ群（一例をあげればＤ１〜Ｄ６４）毎に供給さ
れる信号Ｓ１〜Ｓ６４は、デコーダ群が６４個（Ｂ層の
配線が６４本）であるため、それぞれ６ビットの信号と
なる。
【０００５】例えば信号Ｓ１は、デコーダＤ１〜Ｄ６４
それぞれに共通に供給される。各デコーダＤ１〜Ｄ６４
は、信号Ｓ１を解析し、その中の１つデコーダが自己に
該当すること判定すると、そのデコーダは、対応するス
イッチをオンさせる制御信号をそのスイッチに供給す
る。
それぞれに共通に供給される。各デコーダＤ１〜Ｄ６４
は、信号Ｓ１を解析し、その中の１つデコーダが自己に
該当すること判定すると、そのデコーダは、対応するス
イッチをオンさせる制御信号をそのスイッチに供給す
る。
【０００６】該当すると解析したデコーダがＤ２とする
と、デコーダＤ２は、スイッチ２をオンさせる制御信号
をスイッチ２に供給し、この結果配線Ｂ２に供給される
信号または電圧が、配線Ａ１に伝達される。また逆に、
配線Ａ１に供給される信号または電圧が、配線Ｂ２に伝
達される。
と、デコーダＤ２は、スイッチ２をオンさせる制御信号
をスイッチ２に供給し、この結果配線Ｂ２に供給される
信号または電圧が、配線Ａ１に伝達される。また逆に、
配線Ａ１に供給される信号または電圧が、配線Ｂ２に伝
達される。
【０００７】同様なことが、信号Ｓ２〜Ｓ６４それぞれ
に対応して、図１１において配線Ａ２〜Ａ６４の各配線
に沿って縦に配列された６４個のデコーダの１個が自己
に該当すると判定すると、そのデコーダは、対応するス
イッチをオンさせる制御信号をそのスイッチに供給す
る。
に対応して、図１１において配線Ａ２〜Ａ６４の各配線
に沿って縦に配列された６４個のデコーダの１個が自己
に該当すると判定すると、そのデコーダは、対応するス
イッチをオンさせる制御信号をそのスイッチに供給す
る。
【０００８】
【発明が解決しようとする課題】従来、ＬＳＩの製造工
程で混入された異物により、同層で隣接する２配線間が
ショートしているか否かをチェックする考えは無かっ
た。
程で混入された異物により、同層で隣接する２配線間が
ショートしているか否かをチェックする考えは無かっ
た。
【０００９】従来の構成において、配線間のショートを
チックするとしたら、例えばスイッチ１をオンさせるよ
うなビット構成の信号Ｓ１を、デコーダＤ１〜Ｄ６４に
供給するとともに、スイッチ１０２をオンさせるような
ビット構成の信号Ｓ２を、デコーダＤ１０１〜Ｄ１６４
に供給する。
チックするとしたら、例えばスイッチ１をオンさせるよ
うなビット構成の信号Ｓ１を、デコーダＤ１〜Ｄ６４に
供給するとともに、スイッチ１０２をオンさせるような
ビット構成の信号Ｓ２を、デコーダＤ１０１〜Ｄ１６４
に供給する。
【００１０】そして配線Ａ１に０Ｖを印加し、配線Ａ２
に５Ｖを印加し、配線Ａ３〜Ａ６４をオープンにし、配
線Ｂ１〜Ｂ６４をオープンにする。この時配線Ｂ１とＢ
２が、ＬＳＩ製造中に混入された異物（抵抗Ｒに置き換
えられる）でショートしていれば、リーク電流が、配線
Ａ２→スイッチ１０２→配線Ｂ２→抵抗Ｒ→配線Ｂ１→
スイッチ１→配線Ａ１の経路で流れ、その電流値で、配
線Ｂ１とＢ２が異物によりショートされていることが分
かる。
に５Ｖを印加し、配線Ａ３〜Ａ６４をオープンにし、配
線Ｂ１〜Ｂ６４をオープンにする。この時配線Ｂ１とＢ
２が、ＬＳＩ製造中に混入された異物（抵抗Ｒに置き換
えられる）でショートしていれば、リーク電流が、配線
Ａ２→スイッチ１０２→配線Ｂ２→抵抗Ｒ→配線Ｂ１→
スイッチ１→配線Ａ１の経路で流れ、その電流値で、配
線Ｂ１とＢ２が異物によりショートされていることが分
かる。
【００１１】しかしながら、このようなチェック方法で
は、６ビット構成の信号を与えなければならない。更に
ショートチェック出来るのは、同層の隣接する２配線間
だけであるため、同層の配線全てのショートチェックす
るのに時間と手間がかかるという問題があった。
は、６ビット構成の信号を与えなければならない。更に
ショートチェック出来るのは、同層の隣接する２配線間
だけであるため、同層の配線全てのショートチェックす
るのに時間と手間がかかるという問題があった。
【００１２】そこで本発明は、簡単に一括配線ショート
チェックや不具合配線場所特定を可能にするＬＳＩを提
供することを目的とする。
チェックや不具合配線場所特定を可能にするＬＳＩを提
供することを目的とする。
【００１３】
【課題を解決するための手段】（第１の解決手段）本発
明のＬＳＩは、並列に配置された少なくとも２本の配線
からなる第１の層と、前記第１層の配線と直交し、並列
に配置された少なくとも２本の配線からなる第２の層
と、前記第１と第２の層の各配線が交差する場所に配置
され、オンすることにより前記第１の層の配線と第２の
層の配線を接続することになる複数のスイッチ手段と、
通常動作時、入力信号を受けてその入力信号に該当する
前記スイッチ手段をオンし、配線ショートチェックのた
め供給されるテスト信号を受けて、千鳥状に配置された
前記スイッチ手段をオンする制御手段と、を具備したこ
とを特徴とする。
明のＬＳＩは、並列に配置された少なくとも２本の配線
からなる第１の層と、前記第１層の配線と直交し、並列
に配置された少なくとも２本の配線からなる第２の層
と、前記第１と第２の層の各配線が交差する場所に配置
され、オンすることにより前記第１の層の配線と第２の
層の配線を接続することになる複数のスイッチ手段と、
通常動作時、入力信号を受けてその入力信号に該当する
前記スイッチ手段をオンし、配線ショートチェックのた
め供給されるテスト信号を受けて、千鳥状に配置された
前記スイッチ手段をオンする制御手段と、を具備したこ
とを特徴とする。
【００１４】（第２の解決手段）本発明のＬＳＩは、並
列に配置された少なくとも２本の配線からなる第１の層
と、前記第１層の配線と直交し、並列に配置された少な
くとも２本の配線からなる第２の層と、前記第１と第２
の層の各配線が交差する場所に配置され、オンすること
により前記第１の層の配線と第２の層の配線を接続する
ことになる複数のスイッチ手段と、通常動作時、入力信
号を受けてその入力信号に該当する前記スイッチ手段を
オンし、配線ショートチェックのため供給されるテスト
信号を受けて、前記第１の層の各配線と前記第２の層の
各配線とが最初に交差する個所の前記スイッチ手段をオ
ンする制御手段と、を具備したことを特徴とする。
列に配置された少なくとも２本の配線からなる第１の層
と、前記第１層の配線と直交し、並列に配置された少な
くとも２本の配線からなる第２の層と、前記第１と第２
の層の各配線が交差する場所に配置され、オンすること
により前記第１の層の配線と第２の層の配線を接続する
ことになる複数のスイッチ手段と、通常動作時、入力信
号を受けてその入力信号に該当する前記スイッチ手段を
オンし、配線ショートチェックのため供給されるテスト
信号を受けて、前記第１の層の各配線と前記第２の層の
各配線とが最初に交差する個所の前記スイッチ手段をオ
ンする制御手段と、を具備したことを特徴とする。
【００１５】
【発明の実施の形態】（第１の実施例）図１に、本発明
のＬＳＩの第１の実施例の構成の一部を示す。本実施例
は、一括配線ショートチェックを可能にするＬＳＩであ
る。説明の都合上、配線はＡ層と、このＡ層と直交する
Ｂ層とし、Ａ層にはｎ本（ｎは０以外の整数）の金属配
線Ａ１〜Ａｎが並列に配置され、Ｂ層にはｍ本（ｍは０
以外の整数）の金属配線Ｂ１〜Ｂｍが並列に配置されて
いる。
のＬＳＩの第１の実施例の構成の一部を示す。本実施例
は、一括配線ショートチェックを可能にするＬＳＩであ
る。説明の都合上、配線はＡ層と、このＡ層と直交する
Ｂ層とし、Ａ層にはｎ本（ｎは０以外の整数）の金属配
線Ａ１〜Ａｎが並列に配置され、Ｂ層にはｍ本（ｍは０
以外の整数）の金属配線Ｂ１〜Ｂｍが並列に配置されて
いる。
【００１６】例えば図１のように、配線はＡ層と、この
Ａ層と直交するＢ層とし、Ａ層には、６４本の金属配線
Ａ１〜Ａ６４が並列に配列され、同様に、Ｂ層には６４
本の金属配線Ｂ１〜Ｂ６４が並列に配列されている。そ
して、各配線Ａと各配線Ｂの交差場所には、１個のスイ
ッチが配置されている。スイッチの個数は、６４×６４
＝４０９６個である。
Ａ層と直交するＢ層とし、Ａ層には、６４本の金属配線
Ａ１〜Ａ６４が並列に配列され、同様に、Ｂ層には６４
本の金属配線Ｂ１〜Ｂ６４が並列に配列されている。そ
して、各配線Ａと各配線Ｂの交差場所には、１個のスイ
ッチが配置されている。スイッチの個数は、６４×６４
＝４０９６個である。
【００１７】各スイッチの動作を制御するデコーダが１
個配置されている。つまり６４×６４＝４０９６個のデ
コーダが配置されている。
個配置されている。つまり６４×６４＝４０９６個のデ
コーダが配置されている。
【００１８】ところで本実施例は、従来と同様、図１に
おいて配線Ａ１〜Ａ６４の各配線に沿って縦に配列され
た６４個からなるデコーダ群（一例をあげればＤ１ａ〜
Ｄ６４ａ）毎に供給される信号Ｓ１〜Ｓ６４は、デコー
ダ群は６４個（Ｂ層の配線が６４本）であるため、それ
ぞれ６ビットの信号となる。
おいて配線Ａ１〜Ａ６４の各配線に沿って縦に配列され
た６４個からなるデコーダ群（一例をあげればＤ１ａ〜
Ｄ６４ａ）毎に供給される信号Ｓ１〜Ｓ６４は、デコー
ダ群は６４個（Ｂ層の配線が６４本）であるため、それ
ぞれ６ビットの信号となる。
【００１９】本実施例では、デコーダの構成を従来のデ
コーダと異なる構成にする。デコーダの入力端を７個に
し、本来の６ビットの信号Ｓ以外にショートチェック時
のみ供給される１ビット分のテスト信号（例えばハイ信
号）Ｔが入力出来るようにする。そしてショートチェッ
クとして、テスト信号Ｔが供給された場合、このデコー
ダに対応するスイッチをオンさせる制御信号をそのスイ
ッチに供給できるようにデコーダを回路構成する。これ
が、本実施例の基本構成デコーダである。
コーダと異なる構成にする。デコーダの入力端を７個に
し、本来の６ビットの信号Ｓ以外にショートチェック時
のみ供給される１ビット分のテスト信号（例えばハイ信
号）Ｔが入力出来るようにする。そしてショートチェッ
クとして、テスト信号Ｔが供給された場合、このデコー
ダに対応するスイッチをオンさせる制御信号をそのスイ
ッチに供給できるようにデコーダを回路構成する。これ
が、本実施例の基本構成デコーダである。
【００２０】しかし、後述するように、デコーダには、
本来の６ビットの信号入力端６個とテスト信号Ｔの入力
端１個があるが、そのテスト信号Ｔ用の入力端とデコー
ダ内部でテスト信号Ｔを受取る素子とが断線されている
変形デコーダがある。つまり、テスト信号Ｔが印加され
ても、対応するスイッチをオンさせる制御信号を出力し
ない。
本来の６ビットの信号入力端６個とテスト信号Ｔの入力
端１個があるが、そのテスト信号Ｔ用の入力端とデコー
ダ内部でテスト信号Ｔを受取る素子とが断線されている
変形デコーダがある。つまり、テスト信号Ｔが印加され
ても、対応するスイッチをオンさせる制御信号を出力し
ない。
【００２１】図１に戻って、信号Ｓ１が共通に供給され
るデコーダＤ１ａ〜Ｄ６４ａの内、図１において上から
見て奇数番目のデコーダＤ１ａ，Ｄ３ａ，・・，Ｄ６３
ａは、上記基本構成デコーダである。そして、図１にお
いて上から見て偶数目のデコーダＤ２ａ，Ｄ４ａ,・
・，Ｄ６４ａは、上記変形デコーダである。
るデコーダＤ１ａ〜Ｄ６４ａの内、図１において上から
見て奇数番目のデコーダＤ１ａ，Ｄ３ａ，・・，Ｄ６３
ａは、上記基本構成デコーダである。そして、図１にお
いて上から見て偶数目のデコーダＤ２ａ，Ｄ４ａ,・
・，Ｄ６４ａは、上記変形デコーダである。
【００２２】信号Ｓ２が共通に供給されるデコーダＤ１
０１ａ〜Ｄ１６４ａの内、図１において上から見て偶数
番目のデコーダＤ１０２ａ，Ｄ１０４ａ，・・，Ｄ１６
４ａは、上記基本構成デコーダである。そして、図１に
おいて上から見て奇数番目のデコーダＤ１０１ａ,Ｄ１
０３ａ，・・，Ｄ１６３ａは、上記変形デコーダであ
る。
０１ａ〜Ｄ１６４ａの内、図１において上から見て偶数
番目のデコーダＤ１０２ａ，Ｄ１０４ａ，・・，Ｄ１６
４ａは、上記基本構成デコーダである。そして、図１に
おいて上から見て奇数番目のデコーダＤ１０１ａ,Ｄ１
０３ａ，・・，Ｄ１６３ａは、上記変形デコーダであ
る。
【００２３】以上、配線Ａ１と配線Ａ２に沿って配置さ
れる上記基本構成デコーダ（見方を変えれば上記変形デ
コーダ）の配列は、ジグザグ状（これを千鳥状と定義す
る）となっている。
れる上記基本構成デコーダ（見方を変えれば上記変形デ
コーダ）の配列は、ジグザグ状（これを千鳥状と定義す
る）となっている。
【００２４】信号Ｓ３が共通に供給されるデコーダＤ２
０１ａ〜Ｄ２６４ａの内、図１において上から見て奇数
番目のデコーダＤ２０１ａ，Ｄ２０３ａ，・・，Ｄ２６
３ａは、上記基本構成デコーダである。そして、図１に
おいて上から見て偶数番目のデコーダＤ２０２ａ，Ｄ２
０４ａ，・・，Ｄ２６４ａは、上記変形デコーダであ
る。
０１ａ〜Ｄ２６４ａの内、図１において上から見て奇数
番目のデコーダＤ２０１ａ，Ｄ２０３ａ，・・，Ｄ２６
３ａは、上記基本構成デコーダである。そして、図１に
おいて上から見て偶数番目のデコーダＤ２０２ａ，Ｄ２
０４ａ，・・，Ｄ２６４ａは、上記変形デコーダであ
る。
【００２５】以上、配線Ａ２と配線Ａ３に沿って配置さ
れる上記基本構成デコーダ（見方を変えれば上記変形デ
コーダ）の配列は、千鳥状になっている。
れる上記基本構成デコーダ（見方を変えれば上記変形デ
コーダ）の配列は、千鳥状になっている。
【００２６】信号Ｓ４が共通に供給されるデコーダＤ３
０１ａ〜Ｄ３６４ａの内、図１において上から見て偶数
番目のデコーダＤ３０２ａ，Ｄ３０４ａ，・・，Ｄ３４
６ａは、上記基本構成デコーダである。そして、図１に
おいて上から見て奇数番目のデコーダＤ３０１ａ，Ｄ３
０３ａ，・・，Ｄ３６３ａは、上記変形デコーダであ
る。
０１ａ〜Ｄ３６４ａの内、図１において上から見て偶数
番目のデコーダＤ３０２ａ，Ｄ３０４ａ，・・，Ｄ３４
６ａは、上記基本構成デコーダである。そして、図１に
おいて上から見て奇数番目のデコーダＤ３０１ａ，Ｄ３
０３ａ，・・，Ｄ３６３ａは、上記変形デコーダであ
る。
【００２７】以上、配線Ａ３と配線Ａ４に沿って配置さ
れる上記基本構成デコーダ（見方を変えれば上記変形デ
コーダ）の配列は、千鳥状となっている。
れる上記基本構成デコーダ（見方を変えれば上記変形デ
コーダ）の配列は、千鳥状となっている。
【００２８】残り各信号Ｓ５〜Ｓ６４が供給される各配
線Ａ５〜配線Ａ６４に沿って配置される上記基本構成デ
コーダ（見方を変えれば上記変形デコーダ）の配列は、
上述の法則となる。
線Ａ５〜配線Ａ６４に沿って配置される上記基本構成デ
コーダ（見方を変えれば上記変形デコーダ）の配列は、
上述の法則となる。
【００２９】通常動作時は、従来と変わらない。
【００３０】例えば信号Ｓ１は、デコーダＤ１ａ〜Ｄ６
４ａそれぞれに共通に供給される。各デコーダＤ１ａ〜
Ｄ６４ａは、信号Ｓ１を解析し、その中の１つデコーダ
が自己に該当すること判定すると、そのデコーダは、対
応するスイッチをオンさせる制御信号をスイッチに供給
する。
４ａそれぞれに共通に供給される。各デコーダＤ１ａ〜
Ｄ６４ａは、信号Ｓ１を解析し、その中の１つデコーダ
が自己に該当すること判定すると、そのデコーダは、対
応するスイッチをオンさせる制御信号をスイッチに供給
する。
【００３１】該当すると解析したデコーダがＤ１ａとす
ると、デコーダＤ１ａは、スイッチ１をオンさせ、配線
Ｂ１に供給される信号または電圧が、配線Ａ１に伝達さ
れる。また逆に、配線Ａ１に供給される信号または電圧
が、配線Ｂ１に伝達される。
ると、デコーダＤ１ａは、スイッチ１をオンさせ、配線
Ｂ１に供給される信号または電圧が、配線Ａ１に伝達さ
れる。また逆に、配線Ａ１に供給される信号または電圧
が、配線Ｂ１に伝達される。
【００３２】同様なことが、各信号Ｓ２〜Ｓ６４それぞ
れに対応して、図１において縦に配列された６４個のデ
コーダの内の１個が自己に該当すると判定すると、その
デコーダは、対応するスイッチをオンさせる制御信号を
そのスイッチに供給する。
れに対応して、図１において縦に配列された６４個のデ
コーダの内の１個が自己に該当すると判定すると、その
デコーダは、対応するスイッチをオンさせる制御信号を
そのスイッチに供給する。
【００３３】次に、簡単に一括配線ショートチェックが
可能なことを説明する。
可能なことを説明する。
【００３４】まずＢ層の配線間ショートチェックが可能
なことについて説明する。図２において、各６４個のデ
コーダ群にテスト信号（例えばハイ信号）Ｔを供給す
る。このテスト信号Ｔは、個別に生成されるものでな
く、源流は１つである。これにより、各上記基本構成デ
コーダの制御信号により、それに対応するスイッチはオ
ンされる。
なことについて説明する。図２において、各６４個のデ
コーダ群にテスト信号（例えばハイ信号）Ｔを供給す
る。このテスト信号Ｔは、個別に生成されるものでな
く、源流は１つである。これにより、各上記基本構成デ
コーダの制御信号により、それに対応するスイッチはオ
ンされる。
【００３５】次に、配線Ａ１に０Ｖを、配線Ａ２に５Ｖ
を印加する。他の配線Ａ３〜Ａ６４、Ｂ１〜Ｂ６４は、
オープンにする。
を印加する。他の配線Ａ３〜Ａ６４、Ｂ１〜Ｂ６４は、
オープンにする。
【００３６】図２において、配線Ｂ３と配線Ｂ４が、Ｌ
ＳＩ製造中に混入された異物（抵抗Ｒに置き換えられ
る）によりショートしているとする。この場合、配線Ａ
２→スイッチ１０４→配線Ｂ４→抵抗Ｒ→配線Ｂ３→ス
イッチ３→配線Ａ１の経路でリーク電流が流れ、その電
流値で、とにかくＢ層の配線間にショートがおきている
ことを判定できる。
ＳＩ製造中に混入された異物（抵抗Ｒに置き換えられ
る）によりショートしているとする。この場合、配線Ａ
２→スイッチ１０４→配線Ｂ４→抵抗Ｒ→配線Ｂ３→ス
イッチ３→配線Ａ１の経路でリーク電流が流れ、その電
流値で、とにかくＢ層の配線間にショートがおきている
ことを判定できる。
【００３７】Ｂ層の配線間のショートは、配線Ｂ３と配
線Ｂ４だけでなく、他の配線間、また複数箇所の配線間
でおきることがあるが、配線Ａ２とＡ１間のリーク電流
の値を見るだけで、とにかくＢ層の配線間でショートが
おきていることが判定できる。つまり、一括配線ショー
トチェックが可能である。
線Ｂ４だけでなく、他の配線間、また複数箇所の配線間
でおきることがあるが、配線Ａ２とＡ１間のリーク電流
の値を見るだけで、とにかくＢ層の配線間でショートが
おきていることが判定できる。つまり、一括配線ショー
トチェックが可能である。
【００３８】次に、Ａ層の配線間ショートチェックが可
能なことについて説明する。図３において、各６４個の
デコーダ群にテスト信号Ｔを供給する。このテスト信号
Ｔは、個別に生成されるものでなく、源流は１つであ
る。これにより、各上記基本構成デコーダの制御信号に
より、それに対応するスイッチはオンされる。
能なことについて説明する。図３において、各６４個の
デコーダ群にテスト信号Ｔを供給する。このテスト信号
Ｔは、個別に生成されるものでなく、源流は１つであ
る。これにより、各上記基本構成デコーダの制御信号に
より、それに対応するスイッチはオンされる。
【００３９】そして、配線Ａ１に０Ｖを、配線Ａ２に５
Ｖを印加する。他の配線Ａ３〜Ａ６４、Ｂ１〜Ｂ６４
は、オープンにする。
Ｖを印加する。他の配線Ａ３〜Ａ６４、Ｂ１〜Ｂ６４
は、オープンにする。
【００４０】図３において、配線Ａ３と配線Ａ４が、Ｌ
ＳＩ製造中に混入された異物（抵抗Ｒに置き換えられ
る）によりショートしているとする。この場合、配線Ａ
２→スイッチ１０２→配線Ｂ２→スイッチ３０２→配線
Ａ４→抵抗Ｒ→配線Ａ３→スイッチ２０３→配線Ｂ３→
スイッチ３→配線Ａ１の経路でリーク電流が流れ、その
電流値で、とにかくＡ層の配線間でにショートがおきて
いることを判定できる。Ａ層の配線間のショートは、配
線Ａ３と配線Ａ４だけでなく、他の配線間、また複数箇
所の配線間でおきることがあるが、配線Ａ２とＡ１間の
リーク電流の値を見るだけで、一括配線ショートチェッ
クが可能である。
ＳＩ製造中に混入された異物（抵抗Ｒに置き換えられ
る）によりショートしているとする。この場合、配線Ａ
２→スイッチ１０２→配線Ｂ２→スイッチ３０２→配線
Ａ４→抵抗Ｒ→配線Ａ３→スイッチ２０３→配線Ｂ３→
スイッチ３→配線Ａ１の経路でリーク電流が流れ、その
電流値で、とにかくＡ層の配線間でにショートがおきて
いることを判定できる。Ａ層の配線間のショートは、配
線Ａ３と配線Ａ４だけでなく、他の配線間、また複数箇
所の配線間でおきることがあるが、配線Ａ２とＡ１間の
リーク電流の値を見るだけで、一括配線ショートチェッ
クが可能である。
【００４１】尚上記変形デコーダの代わりとして、６ビ
ットの信号のみを受け、テスト信号Ｔの入力端およびテ
スト信号Ｔに応答する回路構成のないデコーダを採用し
てもよい。更に各スイッチ毎にデコーダを配置している
が、図１において縦に配置された６４個のデコーダ群
（一例をあげればＤ１ａ〜Ｄ６４ａ）の代わりに、回路
構成を工夫して１個のデコーダで対応してもよい。更に
デコーダの代わりに、マイコンを使用して各スイッチの
オン・オフを制御してもよい。
ットの信号のみを受け、テスト信号Ｔの入力端およびテ
スト信号Ｔに応答する回路構成のないデコーダを採用し
てもよい。更に各スイッチ毎にデコーダを配置している
が、図１において縦に配置された６４個のデコーダ群
（一例をあげればＤ１ａ〜Ｄ６４ａ）の代わりに、回路
構成を工夫して１個のデコーダで対応してもよい。更に
デコーダの代わりに、マイコンを使用して各スイッチの
オン・オフを制御してもよい。
【００４２】（第１の実施例の適用例）次に、本実施例
を、液晶表示装置の諧調ＡＭＰ方式のＴＦＴ（ｔｈｉｎ
ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）ソースドライバに
適用した場合を説明する。
を、液晶表示装置の諧調ＡＭＰ方式のＴＦＴ（ｔｈｉｎ
ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）ソースドライバに
適用した場合を説明する。
【００４３】図９に、液晶表示装置の全体構成を示す。
図９に示す液晶表示装置は、複数の液晶セル、信号線、
および走査線が列設された液晶パネルＬＣＤＰと、それ
ぞれが複数の信号線を駆動するソースドライバＳＤ１，
・・，ＳＤｑ（ｑは１以上の整数）と、それぞれが複数
の走査線を駆動するゲートドライバＧＤ１，・・，ＧＤ
ｐ（ｐは１以上の整数）と、ソースドライバＳＤ１，・
・，ＳＤｑおよびゲートドライバＧＤ１，・・，ＧＤｐ
の動作を制御するコントローラＣＴＲＬとで構成されて
いる。尚、ソースドライバＳＤ１，・・，ＳＤｑのそれ
ぞれは、１つのＩＣとして形成されている。
図９に示す液晶表示装置は、複数の液晶セル、信号線、
および走査線が列設された液晶パネルＬＣＤＰと、それ
ぞれが複数の信号線を駆動するソースドライバＳＤ１，
・・，ＳＤｑ（ｑは１以上の整数）と、それぞれが複数
の走査線を駆動するゲートドライバＧＤ１，・・，ＧＤ
ｐ（ｐは１以上の整数）と、ソースドライバＳＤ１，・
・，ＳＤｑおよびゲートドライバＧＤ１，・・，ＧＤｐ
の動作を制御するコントローラＣＴＲＬとで構成されて
いる。尚、ソースドライバＳＤ１，・・，ＳＤｑのそれ
ぞれは、１つのＩＣとして形成されている。
【００４４】図９の液晶表示装置において、液晶パネル
ＬＣＤＰの全信号線は、複数のソースドライバＳＤ１，
・・，ＳＤｑにより駆動され、その結果、情報が液晶パ
ネルＬＣＤＰ上に表示される。
ＬＣＤＰの全信号線は、複数のソースドライバＳＤ１，
・・，ＳＤｑにより駆動され、その結果、情報が液晶パ
ネルＬＣＤＰ上に表示される。
【００４５】コントローラＣＴＲＬは、転送クロックＣ
ＰＨ１、入力信号（シフトパルス）ＤＩ／０１１、デジ
タル諧調データＤＡＴＡ（本例では、６ビットのデータ
とする）、ロード信号ＬＯＡＤ、およびテスト信号Ｔ
を、ソースドライバＳＤ１，・・，ＳＤｑへ供給する。
ＰＨ１、入力信号（シフトパルス）ＤＩ／０１１、デジ
タル諧調データＤＡＴＡ（本例では、６ビットのデータ
とする）、ロード信号ＬＯＡＤ、およびテスト信号Ｔ
を、ソースドライバＳＤ１，・・，ＳＤｑへ供給する。
【００４６】これらの信号に基いて、ソースドライバＳ
Ｄ１，・・，ＳＤｑのそれぞれは、液晶パネルＬＣＤＰ
の信号線を駆動するために必要な電圧信号を液晶パネル
ＬＣＤＰへ出力する。このように、ソースドライバＳＤ
１，・・，ＳＤｑのそれぞれは、液晶パネルＬＣＤＰの
水平方向の一部であるブロックの信号線を順次駆動す
る。
Ｄ１，・・，ＳＤｑのそれぞれは、液晶パネルＬＣＤＰ
の信号線を駆動するために必要な電圧信号を液晶パネル
ＬＣＤＰへ出力する。このように、ソースドライバＳＤ
１，・・，ＳＤｑのそれぞれは、液晶パネルＬＣＤＰの
水平方向の一部であるブロックの信号線を順次駆動す
る。
【００４７】一方、コントローラＣＴＲＬは、クロック
ＣＰＨ２と入力信号ＤＩ／０２１とをゲートドライバＧ
Ｄ１，・・，ＧＤｐへ供給する。これらの信号に基づい
て、ゲートドライバＧＤ１，・・，ＧＤｐのそれぞれ
は、液晶パネルＬＣＤＰのゲート線を駆動するために必
要な電圧信号を液晶パネルＬＣＤＰへ出力する。
ＣＰＨ２と入力信号ＤＩ／０２１とをゲートドライバＧ
Ｄ１，・・，ＧＤｐへ供給する。これらの信号に基づい
て、ゲートドライバＧＤ１，・・，ＧＤｐのそれぞれ
は、液晶パネルＬＣＤＰのゲート線を駆動するために必
要な電圧信号を液晶パネルＬＣＤＰへ出力する。
【００４８】図１０は、ソースドライバＳＤ１，・・，
ＳＤｑのそれぞれの詳細な構成の主要部を示すブロック
図である。図１０において、Ｇは、シフトレジスタであ
り、外部のコントローラＣＴＲＬから供給されるシフト
パルスＤＩ／０１１を、転送クロックＣＰＨ１に同期さ
せて順にシフトさせる。
ＳＤｑのそれぞれの詳細な構成の主要部を示すブロック
図である。図１０において、Ｇは、シフトレジスタであ
り、外部のコントローラＣＴＲＬから供給されるシフト
パルスＤＩ／０１１を、転送クロックＣＰＨ１に同期さ
せて順にシフトさせる。
【００４９】Ｈは、複数のデータラッチ回路（本例で
は、６４個）であり、シフトレジスタＧの各出力端から
出力されたシフトパルスに同期させて、デジタル諧調デ
ータＤＡＴＡ（上述したように、本例では６ビットのデ
ータとする）をラッチする。
は、６４個）であり、シフトレジスタＧの各出力端から
出力されたシフトパルスに同期させて、デジタル諧調デ
ータＤＡＴＡ（上述したように、本例では６ビットのデ
ータとする）をラッチする。
【００５０】Ｌは、ロードラッチ回路であり、６４個の
データラッチ回路Ｈの出力を、ロード信号ＬＯＡＤに同
期させてラッチする。Ｊは、レベルシフタであり、ロー
ドラッチ回路Ｉの出力のレベルを変換する。
データラッチ回路Ｈの出力を、ロード信号ＬＯＡＤに同
期させてラッチする。Ｊは、レベルシフタであり、ロー
ドラッチ回路Ｉの出力のレベルを変換する。
【００５１】ロードラッチ回路Ｉからの各出力信号Ｓ
１，・・，Ｓ６４は、図７において縦に配列された６４
個のデコーダ＋スイッチ群（一例をあげればＸ１〜Ｘ６
４）毎に供給される。これは、ソースドライバの通常動
作である。
１，・・，Ｓ６４は、図７において縦に配列された６４
個のデコーダ＋スイッチ群（一例をあげればＸ１〜Ｘ６
４）毎に供給される。これは、ソースドライバの通常動
作である。
【００５２】尚、後述する配線ショートチェックの場
合、コントローラＣＴＲＬから、各ソースドライバＳＤ
１〜ＳＤｑに共通に供給されるのは、テスト信号（例え
ば、ハイレベルのパルス）のみである。そしてこのテス
ト信号Ｔは、図７において縦に配列された６４個のデコ
ーダ＋スイッチ群（一例をあげればＸ１〜Ｘ６４）毎に
供給される。
合、コントローラＣＴＲＬから、各ソースドライバＳＤ
１〜ＳＤｑに共通に供給されるのは、テスト信号（例え
ば、ハイレベルのパルス）のみである。そしてこのテス
ト信号Ｔは、図７において縦に配列された６４個のデコ
ーダ＋スイッチ群（一例をあげればＸ１〜Ｘ６４）毎に
供給される。
【００５３】図７において、配線Ａ１〜Ａ６４は、液晶
パネルＬＣＤＰへの出力配線である。配線Ｂ１〜Ｂ６４
は、電圧供給配線である。図７において、Ｆ１〜Ｆ６４
は、オペアンプであり、バイアス回路Ｅから供給するバ
イアスで動作する。図７に示す如く、各オペアンプＦ１
〜Ｆ６４の非反転入力端に、電圧源Ｖ０とＶ１と抵抗Ｒ
１〜Ｒ６３で決まる電圧が供給され、それの反転入力端
は、自己の出力端（配線Ｂ）に接続されている。
パネルＬＣＤＰへの出力配線である。配線Ｂ１〜Ｂ６４
は、電圧供給配線である。図７において、Ｆ１〜Ｆ６４
は、オペアンプであり、バイアス回路Ｅから供給するバ
イアスで動作する。図７に示す如く、各オペアンプＦ１
〜Ｆ６４の非反転入力端に、電圧源Ｖ０とＶ１と抵抗Ｒ
１〜Ｒ６３で決まる電圧が供給され、それの反転入力端
は、自己の出力端（配線Ｂ）に接続されている。
【００５４】各Ｘは、デコーダ＋スイッチからなる。破
線によるマルで囲まれたＸの構成は、同一である。図７
において、その破線によるマルで囲まれたＸは、第１の
実施例と同様に千鳥状に配置されている。例えば破線に
よるマルで囲まれたＸ１の構成例を、図８に示す。
線によるマルで囲まれたＸの構成は、同一である。図７
において、その破線によるマルで囲まれたＸは、第１の
実施例と同様に千鳥状に配置されている。例えば破線に
よるマルで囲まれたＸ１の構成例を、図８に示す。
【００５５】Ｘ１は、デコーダＤ１ａと、スッチ（Ｐチ
ャンネルＭＯＳトランジスタＭ１、ＮチャンネルＭＯＳ
トランジスタＭ２、インバータＩ１）とからなる。トラ
ンジスタＭ１とＭ２の接続されたソース（またはドレイ
ン）は、配線Ｂ１に接続され、それらの接続されたドレ
イン（またはソース）は、配線Ａ１に接続されている。
トランジスタＭ１のゲートは、デコーダＤ１ａの出力端
に接続されている。トランジスタＭ２のゲートは、イン
バータＩ１を介して、デコーダＤ１ａの出力端に接続さ
れている。
ャンネルＭＯＳトランジスタＭ１、ＮチャンネルＭＯＳ
トランジスタＭ２、インバータＩ１）とからなる。トラ
ンジスタＭ１とＭ２の接続されたソース（またはドレイ
ン）は、配線Ｂ１に接続され、それらの接続されたドレ
イン（またはソース）は、配線Ａ１に接続されている。
トランジスタＭ１のゲートは、デコーダＤ１ａの出力端
に接続されている。トランジスタＭ２のゲートは、イン
バータＩ１を介して、デコーダＤ１ａの出力端に接続さ
れている。
【００５６】デコーダＤ１ａは、第１の実施例で説明し
た基本構成デコーダである。デコーダＤ１ａの入力端に
は、液晶表示装置動作時、信号Ｓ１が供給される。その
信号Ｓ１のデータ内容がこのデコーダＤ１ａに該当する
場合、ローレベルの信号を出力する。これにより、トラ
ンジスタＭ１とＭ２はオンし、配線Ｂ１と配線Ａ１を接
続する。
た基本構成デコーダである。デコーダＤ１ａの入力端に
は、液晶表示装置動作時、信号Ｓ１が供給される。その
信号Ｓ１のデータ内容がこのデコーダＤ１ａに該当する
場合、ローレベルの信号を出力する。これにより、トラ
ンジスタＭ１とＭ２はオンし、配線Ｂ１と配線Ａ１を接
続する。
【００５７】また配線ショートチェックとしてテスト信
号Ｔが入力され場合、デコーダＤ１ａは、ローレベルの
信号を出力する。これにより、トランジスタＭ１とＭ２
はオンし、この場合も配線Ｂ１と配線Ａ１を接続する。
号Ｔが入力され場合、デコーダＤ１ａは、ローレベルの
信号を出力する。これにより、トランジスタＭ１とＭ２
はオンし、この場合も配線Ｂ１と配線Ａ１を接続する。
【００５８】図７において、破線によるマルで囲まれて
いない各Ｘは、図８に示したと同様な構成からなる。異
なるのは、デコーダが、第１の実施例で説明した変形デ
コーダとなっていることである。
いない各Ｘは、図８に示したと同様な構成からなる。異
なるのは、デコーダが、第１の実施例で説明した変形デ
コーダとなっていることである。
【００５９】液晶表示装置動作時は、問題なく変形デコ
ーダは動作する。しかしながら、配線ショートチェック
としてテスト信号Ｔが入力された場合、変形デコーダ
は、スイッチを構成するＰチャンネルＭＯＳトランジス
タとＮチャンネルＭＯＳトランジスタのゲートに何ら信
号を与えない。
ーダは動作する。しかしながら、配線ショートチェック
としてテスト信号Ｔが入力された場合、変形デコーダ
は、スイッチを構成するＰチャンネルＭＯＳトランジス
タとＮチャンネルＭＯＳトランジスタのゲートに何ら信
号を与えない。
【００６０】次に、図７の構成において、一括配線ショ
ートチェックが可能なことを説明する。バイアス回路Ｅ
から、各オペアンプＦ１〜Ｆ６４に対するバイアス供給
を停止して、配線Ｂ１〜Ｂ６４を全てオープンにする。
そして、配線Ａ１に０Ｖを、配線Ａ２に５Ｖを印加す
る。他の配線Ａ３〜Ａ６４は、オープンにする。
ートチェックが可能なことを説明する。バイアス回路Ｅ
から、各オペアンプＦ１〜Ｆ６４に対するバイアス供給
を停止して、配線Ｂ１〜Ｂ６４を全てオープンにする。
そして、配線Ａ１に０Ｖを、配線Ａ２に５Ｖを印加す
る。他の配線Ａ３〜Ａ６４は、オープンにする。
【００６１】この時、図２と図３の現象により、配線Ａ
１と配線Ａ２間にリーク電流が流れれ、その電流値によ
り、Ａ層の配線間、またはＢ層の配線間、またはＡ層の
配線間およびＢ層の配線間でショートがおこっていると
一括判定できる。
１と配線Ａ２間にリーク電流が流れれ、その電流値によ
り、Ａ層の配線間、またはＢ層の配線間、またはＡ層の
配線間およびＢ層の配線間でショートがおこっていると
一括判定できる。
【００６２】（第２の実施例）図４に、本発明のＬＳＩ
の第２の実施例の構成の一部を示す。本実施例は、不具
合配線場所特定を可能にするＬＳＩである。説明の都合
上、配線はＡ層と、このＡ層と直交するＢ層とし、Ａ層
にはｎ本（ｎは０以外の整数）の金属配線Ａ１〜Ａｎが
並列に配置され、Ｂ層にはｍ本（ｍは０以外の整数）の
金属配線Ｂ１〜Ｂｍが並列に配置されている。
の第２の実施例の構成の一部を示す。本実施例は、不具
合配線場所特定を可能にするＬＳＩである。説明の都合
上、配線はＡ層と、このＡ層と直交するＢ層とし、Ａ層
にはｎ本（ｎは０以外の整数）の金属配線Ａ１〜Ａｎが
並列に配置され、Ｂ層にはｍ本（ｍは０以外の整数）の
金属配線Ｂ１〜Ｂｍが並列に配置されている。
【００６３】例えば、図４のように、にＡ層には、６４
本の金属配線Ａ１〜Ａ６４が並列に配列され、同様に、
Ｂ層には６４本の金属配線Ｂ１〜Ｂ６４が並列に配列さ
れているとする。そして、各配線Ａと各配線Ｂの交差場
所には、１個のスイッチが配置されている。スイッチの
個数は、６４×６４＝４０９６個である。
本の金属配線Ａ１〜Ａ６４が並列に配列され、同様に、
Ｂ層には６４本の金属配線Ｂ１〜Ｂ６４が並列に配列さ
れているとする。そして、各配線Ａと各配線Ｂの交差場
所には、１個のスイッチが配置されている。スイッチの
個数は、６４×６４＝４０９６個である。
【００６４】各スイッチの動作を制御するデコーダが１
個配置されている。つまり６４×６４＝４０９６個のデ
コーダが配置されている。
個配置されている。つまり６４×６４＝４０９６個のデ
コーダが配置されている。
【００６５】ところで本実施例は、従来と同様、図４に
おいて配線Ａ１〜Ａ６４の各配線に沿って縦に配列され
た６４個からなるデコーダ群（一例をあげればＤ１ａ〜
Ｄ６４ａ）毎に供給される信号Ｓ１〜Ｓ６４は、デコー
ダ群は６４個（Ｂ層の配線が６４本）であるため、それ
ぞれ６ビットの信号となる。
おいて配線Ａ１〜Ａ６４の各配線に沿って縦に配列され
た６４個からなるデコーダ群（一例をあげればＤ１ａ〜
Ｄ６４ａ）毎に供給される信号Ｓ１〜Ｓ６４は、デコー
ダ群は６４個（Ｂ層の配線が６４本）であるため、それ
ぞれ６ビットの信号となる。
【００６６】本実施例でも、第１の実施例で述べた基本
構成デコーダと変形デコーダを使用するが、配置方法
が、第１の実施例と異なる。
構成デコーダと変形デコーダを使用するが、配置方法
が、第１の実施例と異なる。
【００６７】基本構成デコーダは、Ａ層の各配線Ａ１〜
Ａ６４と、Ｂ層の各配線Ｂ１〜Ｂ６４が始めて交差する
場所に、上記基本構成デコーダを配置する。つまり、配
線Ａ１と配線Ｂ１が交差する場所，配線Ａ２と配線Ｂ２
が交差する場所，配線Ａ３と配線Ｂ３が交差する場所，
・・，配線Ａｋと配線Ｂｋが交差する場所，・・，配線
Ａ６４と配線Ｂ６４が交差する場所に、上記基本構成デ
コーダＤ１ａ，Ｄ１０２ａ，Ｄ２０３ａ，Ｄ３０４ａ，
・・を配置する。
Ａ６４と、Ｂ層の各配線Ｂ１〜Ｂ６４が始めて交差する
場所に、上記基本構成デコーダを配置する。つまり、配
線Ａ１と配線Ｂ１が交差する場所，配線Ａ２と配線Ｂ２
が交差する場所，配線Ａ３と配線Ｂ３が交差する場所，
・・，配線Ａｋと配線Ｂｋが交差する場所，・・，配線
Ａ６４と配線Ｂ６４が交差する場所に、上記基本構成デ
コーダＤ１ａ，Ｄ１０２ａ，Ｄ２０３ａ，Ｄ３０４ａ，
・・を配置する。
【００６８】それ以外の場所には、上記変形デコーダを
配置する。図４で図示される限りでは、図１と異なり、
デコーダＤ３ｂ，Ｄ１０４ｂ，Ｄ２０１ｂ，Ｄ３０２ｂ
は、上記変形デコーダに置き換えられている。
配置する。図４で図示される限りでは、図１と異なり、
デコーダＤ３ｂ，Ｄ１０４ｂ，Ｄ２０１ｂ，Ｄ３０２ｂ
は、上記変形デコーダに置き換えられている。
【００６９】次に、配線がショートしているか否かのチ
ェックをする。各６４個のデコーダ群毎にテスト信号
（例えば、ハイ信号）Ｔを供給する。これにより、上記
基本構成デコーダは、対応するスイッチをオンする制御
信号をそのスイッチに供給する。
ェックをする。各６４個のデコーダ群毎にテスト信号
（例えば、ハイ信号）Ｔを供給する。これにより、上記
基本構成デコーダは、対応するスイッチをオンする制御
信号をそのスイッチに供給する。
【００７０】次に図４に示すように、配線Ａ１に０Ｖを
印加し、配線Ａ２に５Ｖを印加する。他の配線Ａ３〜Ａ
６４、Ｂ１〜Ｂ６４は、オープンにする。
印加し、配線Ａ２に５Ｖを印加する。他の配線Ａ３〜Ａ
６４、Ｂ１〜Ｂ６４は、オープンにする。
【００７１】配線Ａ１は配線Ｂ１とショートし、配線Ａ
２は配線Ｂ２がショートしているだけであるから、配線
Ａ２と配線Ａ１の間でリーク電流が流れないなら、配線
Ｂ１と配線Ｂ２には配線ショートがおこっていないと判
定できる。
２は配線Ｂ２がショートしているだけであるから、配線
Ａ２と配線Ａ１の間でリーク電流が流れないなら、配線
Ｂ１と配線Ｂ２には配線ショートがおこっていないと判
定できる。
【００７２】次に、図５に示すように、配線Ａ３に０Ｖ
を印加し、配線Ａ４に５Ｖを印加する。他の配線Ａ１，
Ａ２，Ａ５〜Ａ６４，Ｂ１〜Ｂ６４は、オープンにす
る。配線Ｂ３と配線Ｂ４が、ＬＳＩ製造中に混入された
異物（抵抗Ｒに置き換えられる）によりショートされて
いるとする。
を印加し、配線Ａ４に５Ｖを印加する。他の配線Ａ１，
Ａ２，Ａ５〜Ａ６４，Ｂ１〜Ｂ６４は、オープンにす
る。配線Ｂ３と配線Ｂ４が、ＬＳＩ製造中に混入された
異物（抵抗Ｒに置き換えられる）によりショートされて
いるとする。
【００７３】この場合、配線Ａ４→スイッチ３０４→配
線Ｂ４→抵抗Ｒ→配線Ｂ３→スイッチ２０３→配線Ａ３
の経路でリーク電流が流れ、その電流値で、配線Ｂ３と
配線Ｂ４がショートしていると判定できる。
線Ｂ４→抵抗Ｒ→配線Ｂ３→スイッチ２０３→配線Ａ３
の経路でリーク電流が流れ、その電流値で、配線Ｂ３と
配線Ｂ４がショートしていると判定できる。
【００７４】次に、図６に示すように、配線Ｂ３に０Ｖ
を印加し、配線Ｂ４に５Ｖを印加する。他の配線Ａ１〜
Ａ６４、配線Ｂ１，Ｂ２，Ｂ５〜Ｂ６４は、オープンに
する。配線Ａ３と配線Ａ４が、ＬＳＩ製造中に混入され
た異物（抵抗Ｒに置き換えられる）によりショートされ
ているとする。
を印加し、配線Ｂ４に５Ｖを印加する。他の配線Ａ１〜
Ａ６４、配線Ｂ１，Ｂ２，Ｂ５〜Ｂ６４は、オープンに
する。配線Ａ３と配線Ａ４が、ＬＳＩ製造中に混入され
た異物（抵抗Ｒに置き換えられる）によりショートされ
ているとする。
【００７５】この場合、配線Ｂ４→スイッチ３０４→配
線Ａ４→抵抗Ｒ→配線Ａ３→スイッチ２０３→配線Ｂ３
の経路でリーク電流が流れ、その電流値で、配線Ａ３と
配線Ａ４がショートしていると判定できる。
線Ａ４→抵抗Ｒ→配線Ａ３→スイッチ２０３→配線Ｂ３
の経路でリーク電流が流れ、その電流値で、配線Ａ３と
配線Ａ４がショートしていると判定できる。
【００７６】以上、従来と異なり、１ビット分のテスト
信号の供給だけに応じて不具合配線場所を簡単に特定で
きる。
信号の供給だけに応じて不具合配線場所を簡単に特定で
きる。
【００７７】尚上記変形デコーダの代わりとして、６ビ
ットの信号のみを受け、テスト信号Ｔ入力端およびテス
ト信号Ｔに応答する回路構成のないデコーダを採用して
もよい。更に各スイッチ毎にデコーダを配置している
が、図４においてて縦に配置された６４個のデコーダ群
（一例をあげればＤ１ａ〜Ｄ６４ａ）の代わりに、回路
構成を工夫して１個のデコーダで対応してもよい。更
に、デコーダの代わりに、マイコンを使用して、各スイ
ッチのオン・オフを制御してもよい。
ットの信号のみを受け、テスト信号Ｔ入力端およびテス
ト信号Ｔに応答する回路構成のないデコーダを採用して
もよい。更に各スイッチ毎にデコーダを配置している
が、図４においてて縦に配置された６４個のデコーダ群
（一例をあげればＤ１ａ〜Ｄ６４ａ）の代わりに、回路
構成を工夫して１個のデコーダで対応してもよい。更
に、デコーダの代わりに、マイコンを使用して、各スイ
ッチのオン・オフを制御してもよい。
【００７８】本実施例を、図７に示すような液晶表示装
置の階層ＡＭＰ方式のＴＦＴソースドライバに適用する
ことが考えられる。この場合、配線Ｂ１〜Ｂ６４，各配
線Ｂ１からＢ６４に電圧を供給するオペアンプＦ１〜Ｆ
６４，バイアス回路Ｅ，抵抗Ｒ１〜Ｒ６３，電流源Ｖ０
とＶ１は、ＬＳＩ内に有るため、Ｂ層の配線Ｂ１〜Ｂ６
４をオープンにすることは上述したように可能である
が、Ｂ層の配線Ｂ１〜Ｂ６４に任意に電圧を印加するこ
とは出来ない。任意に電圧を印加出来るのは、配線Ａ１
〜Ａ６４だけである。
置の階層ＡＭＰ方式のＴＦＴソースドライバに適用する
ことが考えられる。この場合、配線Ｂ１〜Ｂ６４，各配
線Ｂ１からＢ６４に電圧を供給するオペアンプＦ１〜Ｆ
６４，バイアス回路Ｅ，抵抗Ｒ１〜Ｒ６３，電流源Ｖ０
とＶ１は、ＬＳＩ内に有るため、Ｂ層の配線Ｂ１〜Ｂ６
４をオープンにすることは上述したように可能である
が、Ｂ層の配線Ｂ１〜Ｂ６４に任意に電圧を印加するこ
とは出来ない。任意に電圧を印加出来るのは、配線Ａ１
〜Ａ６４だけである。
【００７９】従って、Ｂ層の配線の不具合個所だけは判
定できる。
定できる。
【００８０】
【発明の効果】以上発明のＬＳＩによれば、比較的簡単
に一括配線ショートチェックや不具合個所を特定でき
る。
に一括配線ショートチェックや不具合個所を特定でき
る。
【図１】図１は、本発明のＬＳＩの第１の実施例の構成
の一部を示す図である。
の一部を示す図である。
【図２】図１のＬＳＩのＢ層の配線間でショートが起こ
っていることを一括チェックできることを説明するため
の図である。
っていることを一括チェックできることを説明するため
の図である。
【図３】図１のＬＳＩのＡ層の配線間でショートが起こ
っていることを一括チェックできることを説明するため
の図である。
っていることを一括チェックできることを説明するため
の図である。
【図４】本発明のＬＳＩの第２の実施例の構成の一部を
示すとともに、配線Ｂ１と配線Ｂ２間がショートしてな
いことを説明するための図である。
示すとともに、配線Ｂ１と配線Ｂ２間がショートしてな
いことを説明するための図である。
【図５】図４のＬＳＩのＢ層の不具合個所を特定できる
ことを説明するための図である。
ことを説明するための図である。
【図６】図４のＬＳＩのＡ層の不具合個所を特定できる
ことを説明するための図である。
ことを説明するための図である。
【図７】本発明の第１の実施例を、液晶表示装置の諧調
ＡＭＰ方式のＴＦＴソースドライバに適用した場合の図
である。
ＡＭＰ方式のＴＦＴソースドライバに適用した場合の図
である。
【図８】図７のＸ１（デコーダ＋スイッチ）の構成を示
す図である。
す図である。
【図９】本発明の第１の実施例が適用される液晶表示装
置の全体構成を示す図である。
置の全体構成を示す図である。
【図１０】図９の各ソースドライバの構成の主要部を示
すブロック図である。
すブロック図である。
【図１１】従来のＬＳＩの構成の一部を示す図である。
Ｄ１ａ，Ｄ３ａ，Ｄ１０２ａ，Ｄ１０４ａ，Ｄ２０１
ａ，Ｄ２０３ａ，Ｄ３０２ａ，Ｄ３０４ａ・・基本構成
デコーダ、 Ｄ２ａ，Ｄ４ａ，Ｄ１０１ａ，Ｄ１０３ａ，Ｄ２０２
ａ，Ｄ２０４ａ，Ｄ３０１ａ，Ｄ３０３ａ，Ｄ３ｂ，Ｄ
１０４ｂ，Ｄ２０１ｂ，Ｄ３０２ｂ・・変形デコーダ、 １〜４，１０１〜１０４，２０１〜２０４,３０１〜３
０４・・スイッチ、 Ａ１〜Ａ４,Ｂ１〜Ｂ４・・金属配線。
ａ，Ｄ２０３ａ，Ｄ３０２ａ，Ｄ３０４ａ・・基本構成
デコーダ、 Ｄ２ａ，Ｄ４ａ，Ｄ１０１ａ，Ｄ１０３ａ，Ｄ２０２
ａ，Ｄ２０４ａ，Ｄ３０１ａ，Ｄ３０３ａ，Ｄ３ｂ，Ｄ
１０４ｂ，Ｄ２０１ｂ，Ｄ３０２ｂ・・変形デコーダ、 １〜４，１０１〜１０４，２０１〜２０４,３０１〜３
０４・・スイッチ、 Ａ１〜Ａ４,Ｂ１〜Ｂ４・・金属配線。
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(72)発明者 南崎 浩徳
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Ｆターム(参考） 2G014 AA03 AA25 AB59 AC09
5F033 UU01 VV12 XX37
5F038 AV13 CD05 CD16 DF01 DF17
DT02 DT04 DT12 EZ08 EZ20
5F064 BB16 BB31 EE12 EE16 EE22
EE26 FF12 FF24 FF36 FF45
Claims (4)
- 【請求項１】 並列に配置された少なくとも２本の配線
からなる第１の層と、 前記第１層の配線と直交し、並列に配置された少なくと
も２本の配線からなる第２の層と、 前記第１と第２の層の各配線が交差する場所に配置さ
れ、オンすることにより前記第１の層の配線と第２の層
の配線を接続することになる複数のスイッチ手段と、 通常動作時、入力信号を受けてその入力信号に該当する
前記スイッチ手段をオンし、配線ショートチェックのた
め供給されるテスト信号を受けて、千鳥状に配置された
前記スイッチ手段をオンする制御手段と、を具備したこ
とを特徴とする大規模半導体集積回路。 - 【請求項２】 前記制御手段は、前記千鳥状に配置され
た前記各スイッチ手段に対応して配置された複数の基準
構成デコーダを具備し、 前記基準構成デコーダは、前記入力信号と前記テスト信
号を受ける入力端を有し、前記入力信号が供給された
時、その入力信号の内容が自己に対応する前記スイッチ
手段をオンさせるべき時は、前記スイッチ手段をオンさ
せる制御信号をそのスイッチ手段に供給し、前記テスト
信号が供給された時、自己に対応する前記スイッチ手段
をオンさせる前記制御信号をそのスイッチ手段に供給す
ることを特徴とする請求項１に記載の大規模半導体集積
回路。 - 【請求項３】 並列に配置された少なくとも２本の配線
からなる第１の層と、 前記第１層の配線と直交し、並列に配置された少なくと
も２本の配線からなる第２の層と、 前記第１と第２の層の各配線が交差する場所に配置さ
れ、オンすることにより前記第１の層の配線と第２の層
の配線を接続することになる複数のスイッチ手段と、 通常動作時、入力信号を受けてその入力信号に該当する
前記スイッチ手段をオンし、配線ショートチェックのた
め供給されるテスト信号を受けて、前記第１の層の各配
線と前記第２の層の各配線とが最初に交差する個所の前
記スイッチ手段をオンする制御手段と、を具備したこと
を特徴とする大規模半導体集積回路。 - 【請求項４】 前記制御手段は、前記第１の層の各配線
と前記第２の層の各配線とが最初に交差する個所に配置
された複数の基準構成デコーダを具備し、 前記基準構成デコーダは、前記入力信号と前記テスト信
号を受ける入力端を有し、前記入力信号が供給された
時、その入力信号の内容が自己に対応する前記スイッチ
手段をオンさせるべき時は、前記スイッチ手段をオンさ
せる制御信号をそのスイッチ手段に供給し、前記テスト
信号が供給された時、自己に対応する前記スイッチ手段
をオンさせる前記制御信号をそのスイッチ手段に供給す
ることを特徴とする請求項３に記載の大規模半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001282896A JP2003092358A (ja) | 2001-09-18 | 2001-09-18 | 大規模半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001282896A JP2003092358A (ja) | 2001-09-18 | 2001-09-18 | 大規模半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003092358A true JP2003092358A (ja) | 2003-03-28 |
Family
ID=19106480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001282896A Withdrawn JP2003092358A (ja) | 2001-09-18 | 2001-09-18 | 大規模半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003092358A (ja) |
-
2001
- 2001-09-18 JP JP2001282896A patent/JP2003092358A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081202 |