JP2003088138A - ３レベルインバータのゲート制御装置および方法 - Google Patents

３レベルインバータのゲート制御装置および方法

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Abstract

(57)【要約】 【課題】 自己消弧素子間の転流時に最短の転流ループ
を形成し、転流ループのインダクタンスを小さくして自
己消弧素子の破損を防止した３レベルインバータのゲー
ト制御装置および方法を得る。 【解決手段】 自己消弧素子Ｔ１〜Ｔ４と、クランプダ
イオードＤ５、Ｄ６の各両端子間に個別に逆並列接続さ
れた自己消弧素子Ｔ５、Ｔ６とのゲート制御装置であっ
て、導通制御指令ＳＰ、ＳＮを生成するＰＷＭ回路２
と、各導通制御指令に基づいて各自己消弧素子に対する
ゲート信号ＳＴ１〜ＳＴ６を生成するディレイ回路群を
含むゲート制御回路３とを備え、自己消弧素子Ｔ３、Ｔ
５は同時に導通制御され、自己消弧素子Ｔ２、Ｔ６は同
時に導通制御される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、自己消弧素子型
の電力半導体素子（以下、単に「自己消弧素子」とい
う）を用いた３レベルインバータのゲート制御装置およ
び方法に関し、特にスイッチング動作時に最短の転流ル
ープを形成することにより自己消弧素子の破損を防止し
た３レベルインバータのゲート制御装置および方法に関
するものである。
【０００２】
【従来の技術】一般的な３レベルインバータとしては、
たとえば、ＰＥＳＣ（２００１年）の第１１３５頁〜１
１４０頁に記載された「能動ＮＰＣスイッチを適用した
３レベル電源インバータのロスバランシング（Ｌｏｓｓ
Ｂａｌａｎｃｉｎｇ ｉｎＴｈｒｅｅ−Ｌｅｖｅｌ
Ｖｏｌｔａｇｅ Ｓｏｕｒｃｅ Ｉｎｖｅｒｔｅｒｓａ
ｐｐｌｙｉｎｇ Ａｃｔｉｖｅ ＮＰＣ Ｓｗｉｔｃｈ
ｅｓ）」に参照することができる。
【０００３】上記文献中の図３〜図５（Ｆｉｇｓ．３〜
５）および表３（ＴＡＢＬＥＩＩＩ）に参照されるよう
に、能動ＮＰＣスイッチ（Ａｃｔｉｖｅ ＮＰＣ Ｓｗ
ｉｔｃｈｅｓ）としては、自己消弧素子Ｔ５、Ｔ６が付
加されている。また、直流電源の中性点電位を３レベル
インバータに出力する場合に、４種類のゲート制御方法
が記述されている。
【０００４】上記文献の目的は、４種類のゲート制御方
法を適宜選択して、３レベルインバータを構成する自己
消弧素子Ｔ５、Ｔ６の発生損失を平準化することにあ
る。したがって、３レベルインバータ内の配線構造のイ
ンダクタンスを考慮した転流動作については、特に記述
されていない。
【０００５】
【発明が解決しようとする課題】従来の３レベルインバ
ータのゲート制御装置および方法は以上のように、３レ
ベルインバータ内の配線構造のインダクタンスを考慮し
た転流動作について工夫が施されていないので、３レベ
ルインバータの信頼性の低下を招くという問題点があっ
た。
【０００６】特に、３レベルインバータを構成する各自
己消弧素子間の転流時に、転流ループを形成する配線構
造のインダクタンス（配線素子数に対応する）が大きく
なると、スイッチング動作時に自己消弧素子を破損する
という問題点があった。
【０００７】この発明は上記のような問題点を解決する
ためになされたもので、自己消弧素子間の転流時に最短
の転流ループを形成することにより、転流ループのイン
ダクタンスを小さくして自己消弧素子の破損を防止した
３レベルインバータのゲート制御装置および方法を得る
ことを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る３レベル
インバータのゲート制御装置は、第１〜第３の電位レベ
ルを有する第１〜第３の直流端子と、第１および第３の
直流端子間に直列接続された第１〜第４の自己消弧素子
と、第１および第２の自己消弧素子の接続点と第３およ
び第４の自己消弧素子の接続点との間に逆並列接続され
た第１および第２のクランプダイオードと、第１および
第２のクランプダイオードの各両端子間に個別に逆並列
接続された第５および第６の自己消弧素子とを備え、第
１および第２のクランプダイオードの接続点が第２の直
流端子に接続された３レベルインバータのゲート制御装
置において、第１および第３の自己消弧素子に対する第
１の導通制御指令と第２および第４の自己消弧素子に対
する第２の導通制御指令とを生成するＰＷＭ回路と、第
１および第２の導通制御指令に基づいて第１〜第６の自
己消弧素子のゲートに対するゲート信号を生成するゲー
ト制御回路とを備え、ゲート制御回路は、第１および第
２の導通制御指令を個別に反転する第１および第２の反
転回路と、第１および第２の導通制御指令と反転後の第
１および第２の導通制御指令とに基づいてゲート信号を
生成するディレイ回路群とを含み、第３および第５の自
己消弧素子は同時に導通制御され、第２および第６の自
己消弧素子は同時に導通制御されるものである。
【０００９】また、この発明に係る３レベルインバータ
のゲート制御装置によるディレイ回路群は、第１〜第４
の自己消弧素子に対する第１〜第４のゲート信号を生成
する第１〜第４のオンディレイ回路と、第５の自己消弧
素子に対する第５のゲート信号を生成する第５のオンデ
ィレイ回路および第１のオフディレイ回路からなる第１
の直列回路と、第６の自己消弧素子に対する第６のゲー
ト信号を生成する第６のオンディレイ回路および第２の
オフディレイ回路からなる第２の直列回路とを含み、第
１および第２のオフディレイ回路の第１のデッドタイム
は、第５および第６のオンディレイ回路のデッドタイム
よりも短く設定され、第１〜第４のオンディレイ回路の
第２のデッドタイムは、第５および第６のオンディレイ
回路のデッドタイムよりも長く設定され、第５の自己消
弧素子は、第３の自己消弧素子の導通開始時点よりも先
行して導通開始するとともに、第３の自己消弧素子の導
通終了時点よりも遅れて導通終了し、第６の自己消弧素
子は、第２の自己消弧素子の導通開始時点よりも先行し
て導通開始するとともに、第２の自己消弧素子の導通終
了時点よりも遅れて導通終了するものである。
【００１０】また、この発明に係る３レベルインバータ
のゲート制御装置は、３レベルインバータの出力電流の
極性に応じた電流極性信号を生成する正極性比較器およ
び負極性比較器と、正極性比較器および負極性比較器か
らの各電流極性信号を個別に反転する第３および第４の
反転回路とを備え、ゲート制御回路は、各電流極性信号
と第３および第４の反転回路の各出力信号とに応じてゲ
ート信号を切り換え選択する第１〜第６の選択回路を含
み、出力電流が正極性を示す場合には、第３および第５
の自己消弧素子が同時に導通制御され、出力電流が負極
性を示す場合には、第２および第６の自己消弧素子が同
時に導通制御されるものである。
【００１１】また、この発明に係る３レベルインバータ
のゲート制御装置によるゲート制御回路は、第３のオン
ディレイ回路の出力信号と第１の直列回路の出力信号と
の排他的論理和をとって第５の自己消弧素子のゲートに
対するゲート信号を生成する第１の排他的オア回路と、
第２のオンディレイ回路の出力信号と第２の直列回路の
出力信号との排他的論理和をとって第６の自己消弧素子
のゲートに対するゲート信号を生成する第２の排他的オ
ア回路とを含み、第５の自己消弧素子は、第３の自己消
弧素子の導通開始時点よりも先行して導通開始し、第３
の自己消弧素子の導通期間中は不導通状態を保持すると
ともに、第３の自己消弧素子の導通終了時点から第１の
デッドタイムだけ導通し、第６の自己消弧素子は、第２
の自己消弧素子の導通開始時点よりも先行して導通開始
し、第２の自己消弧素子の導通期間中は不導通状態を保
持するとともに、第２の自己消弧素子の導通終了時点か
ら第１のデッドタイムだけ導通するものである。
【００１２】また、この発明に係る３レベルインバータ
のゲート制御装置によるゲート制御回路は、第２および
第３のオンディレイ回路の出力信号を個別に反転する第
５および第６の反転回路と、第１の直列回路の出力信号
と第５の反転回路の出力信号との論理積をとる第１のア
ンド回路と、第１の排他的オア回路の出力信号と第１の
アンド回路の出力信号との論理和をとって第５の自己消
弧素子のゲートに対するゲート信号を生成する第１のオ
ア回路と、第２の直列回路の出力信号と第６の反転回路
の出力信号との論理積をとる第２のアンド回路と、第２
の排他的オア回路の出力信号と第２のアンド回路の出力
信号との論理和をとって第６の自己消弧素子のゲートに
対するゲート信号を生成する第２のオア回路とを含み、
第５の自己消弧素子は、第３の自己消弧素子の導通開始
時点よりも先行して導通開始し、第１および第２の自己
消弧素子が同時に不導通となる期間以外は不導通状態を
保持するとともに、第３の自己消弧素子の導通終了時点
から第１のデッドタイムだけ導通し、第６の自己消弧素
子は、第２の自己消弧素子の導通開始時点よりも先行し
て導通開始し、第３および第４の自己消弧素子が同時に
不導通となる期間以外は不導通状態を保持するととも
に、第２の自己消弧素子の導通終了時点から第１のデッ
ドタイムだけ導通するものである。
【００１３】また、この発明に係る３レベルインバータ
のゲート制御方法は、第１〜第３の電位レベルを有する
第１〜第３の直流端子と、第１および第３の直流端子間
に直列接続された第１〜第４の自己消弧素子と、第１お
よび第２の自己消弧素子の接続点と第３および第４の自
己消弧素子の接続点との間に逆並列接続された第１およ
び第２のクランプダイオードと、第１および第２のクラ
ンプダイオードの各両端子間に個別に逆並列接続された
第５および第６の自己消弧素子とを備え、第１および第
２のクランプダイオードの接続点が第２の直流端子に接
続された３レベルインバータのゲート制御方法におい
て、第３および第５の自己消弧素子を同時に導通制御す
るとともに、第２および第６の自己消弧素子を同時に導
通制御するものである。
【００１４】また、この発明に係る３レベルインバータ
のゲート制御方法は、第５の自己消弧素子を、第３の自
己消弧素子の導通開始時点よりも先行して導通開始させ
るとともに、第３の自己消弧素子の導通終了時点よりも
遅れて導通終了させ、第６の自己消弧素子を、第２の自
己消弧素子の導通開始時点よりも先行して導通開始させ
るとともに、第２の自己消弧素子の導通終了時点よりも
遅れて導通終了させるものである。
【００１５】また、この発明に係る３レベルインバータ
のゲート制御方法は、３レベルインバータの出力電流が
正極性を示す場合には、第３および第５の自己消弧素子
を同時に導通制御し、出力電流が負極性を示す場合に
は、第２および第６の自己消弧素子を同時に導通制御す
るものである。
【００１６】また、この発明に係る３レベルインバータ
のゲート制御方法は、第５の自己消弧素子を、第３の自
己消弧素子の導通開始時点よりも先行して導通開始さ
せ、第３の自己消弧素子の導通期間中は不導通状態に保
持させるとともに、第３の自己消弧素子の導通終了時点
から所定時間だけ導通させ、第６の自己消弧素子を、第
２の自己消弧素子の導通開始時点よりも先行して導通開
始させ、第２の自己消弧素子の導通期間中は不導通状態
に保持させるとともに、第２の自己消弧素子の導通終了
時点から所定時間だけ導通させるものである。
【００１７】また、この発明に係る３レベルインバータ
のゲート制御方法は、第５の自己消弧素子を、第３の自
己消弧素子の導通開始時点よりも先行して導通開始さ
せ、第１および第２の自己消弧素子が同時に不導通とな
る期間以外は不導通状態に保持させるとともに、第３の
自己消弧素子の導通終了時点から所定時間だけ導通さ
せ、第６の自己消弧素子を、第２の自己消弧素子の導通
開始時点よりも先行して導通開始させ、第３および第４
の自己消弧素子が同時に不導通となる期間以外は不導通
状態に保持させるとともに、第２の自己消弧素子の導通
終了時点から所定時間だけ導通させるものである。
【００１８】
【発明の実施の形態】実施の形態１．以下、図面を参照
しながら、この発明の実施の形態１について詳細に説明
する。図１はこの発明の実施の形態１における転流ルー
プを説明するための回路構成図であり、一般的な３レベ
ルインバータの主回路１相分の構成を示している。
【００１９】図１において、１は３レベルインバータ
（以下、単に「インバータ」という）、Ｐ、Ｃ、Ｎはイ
ンバータ１の直流端子である。直流端子Ｐ、Ｃ、Ｎは、
それぞれ、「＋」、「０」、「−」の３つの電位（３レ
ベル）を有する。
【００２０】Ｃ１、Ｃ２は直流端子Ｐ、Ｎ間に直列に挿
入された直流コンデンサであり、直流コンデンサＣ１は
直流端子Ｐ、Ｃ間に挿入され、直流コンデンサＣ２は直
流端子Ｃ、Ｎ間に接続されている。
【００２１】Ｔ１、Ｔ２、Ｔ３、Ｔ４は直流端子Ｐ、Ｎ
間に直列接続された自己消弧素子であり、自己消弧素子
Ｔ２およびＴ３の中間接続点は、インバータ１の出力端
子を構成しており、交流電圧Ｖｏｕｔを出力する。
【００２２】Ｄ１、Ｄ２、Ｄ３、Ｄ４は各自己消弧素子
Ｔ１、Ｔ２、Ｔ３、Ｔ４に個別に逆並列接続されたダイ
オードである。
【００２３】Ｄ５は直流端子Ｐ側のクランプダイオード
であり、自己消弧素子Ｔ１およびＴ２の中間接続点と直
流端子Ｃとの間に挿入されている。Ｄ６は直流端子Ｎ側
のクランプダイオードであり、自己消弧素子Ｔ３および
Ｔ４の中間接続点と直流端子Ｃとの間に挿入されてい
る。
【００２４】Ｔ５、Ｔ６は各クランプダイオードＤ５、
Ｄ６に個別に逆並列接続された自己消弧素子である。Ｌ
１、Ｌ２、Ｌ３、Ｌ４はインバータ１内に形成される４
つの転流ループであり、各自己消弧素子Ｔ２、Ｔ３、Ｔ
５、Ｔ６のオンオフにより切り換え形成される。
【００２５】次に、図１に示したインバータ１における
基本的な転流ループＬ１〜Ｌ４の切り換え形成動作につ
いて説明する。図１において、転流ループＬ１は、自己
消弧素子Ｔ１（または、ダイオードＤ１）と自己消弧素
子Ｔ５（または、クランプダイオードＤ５）との間の転
流時に形成される。
【００２６】転流ループＬ１は、直流コンデンサＣ１→
自己消弧素子Ｔ１（または、ダイオードＤ１）→自己消
弧素子Ｔ５（または、クランプダイオードＤ５）を介し
た閉ループからなる。
【００２７】転流ループＬ２は、自己消弧素子Ｔ１（ま
たは、ダイオードＤ１）と自己消弧素子Ｔ３（または、
ダイオードＤ３）との間の転流時に形成され、直流コン
デンサＣ１→自己消弧素子Ｔ１（または、ダイオードＤ
１）→自己消弧素子Ｔ２（または、ダイオードＤ２）→
自己消弧素子Ｔ３（または、ダイオードＤ３）→自己消
弧素子Ｔ６（または、クランプダイオードＤ６）を介し
た閉ループからなる。
【００２８】転流ループＬ３は、自己消弧素子Ｔ２（ま
たは、ダイオードＤ２）と自己消弧素子Ｔ４（または、
ダイオードＤ４）との間の転流時に形成され、直流コン
デンサＣ２→自己消弧素子Ｔ５（または、クランプダイ
オードＤ５）→自己消弧素子Ｔ２（または、ダイオード
Ｄ２）→自己消弧素子Ｔ３（または、ダイオードＤ３）
→自己消弧素子Ｔ４（または、ダイオードＤ４）を介し
た閉ループからなる。
【００２９】転流ループＬ４は、自己消弧素子Ｔ６（ま
たは、クランプダイオードＤ６）と自己消弧素子Ｔ４
（または、ダイオードＤ４）との間の転流時に形成さ
れ、直流コンデンサＣ２→自己消弧素子Ｔ６（または、
クランプダイオードＤ６）→自己消弧素子Ｔ５（また
は、クランプダイオードＤ５）を介した閉ループからな
る。
【００３０】なお、各転流ループＬ１〜Ｌ４の閉ループ
の記載において、たとえば「自己消弧素子Ｔ１（また
は、ダイオードＤ１）」は、インバータ１の出力電流Ｉ
ｏｕｔの極性に応じて自己消弧素子素子Ｔ１またはダイ
オードＤ１のいずれかが通流するという意味である。
【００３１】ここで、転流ループＬ１〜Ｌ４の配線構造
インダクタンスに注目すれば、閉ループを形成する半導
体素子（自己消弧素子、ダイオード）の直列数の比較か
ら、転流ループＬ１、Ｌ４の配線構造インダクタンス
は、転流ループＬ２、Ｌ３の配線構造インダクタンスよ
りも小さくなる。
【００３２】次に、図２の回路構成図を参照しながら、
この発明の実施の形態１によるゲート制御装置の具体的
な回路構成について説明する。図２において、２はＰＷ
Ｍ回路であり、直流端子Ｐ側の自己消弧素子Ｔ１、Ｔ３
（図１参照）に対する導通制御指令ＳＰと、直流端子Ｎ
側の自己消弧素子Ｔ２、Ｔ４に対する導通制御指令ＳＮ
とを生成する。
【００３３】３はＰＷＭ回路２に接続されたゲート制御
回路であり、導通制御指令ＳＰおよびＳＮに基づいて、
自己消弧素子Ｔ１〜Ｔ６に対するゲート指令ＳＴ１〜Ｓ
Ｔ６を出力する。
【００３４】ゲート制御回路３内において、３Ｐ、３Ｎ
は導通制御指令ＳＰ、ＳＮの符号を反転する反転回路、
３１〜３４はデッドタイムＴｄ（実際上、Ｔｄ＝数１０
μｓ）の遅れ要素を有するオンディレイ回路である。
【００３５】オンディレイ回路３１は、導通制御指令Ｓ
Ｐに基づいて、自己消弧素子Ｔ１に対するゲート信号Ｓ
Ｔ１を出力する。オンディレイ回路３２は、反転回路３
Ｎを介して符号反転された導通制御指令ＳＮに基づい
て、自己消弧素子Ｔ２およびＴ６に対するゲート信号Ｓ
Ｔ２を出力する。
【００３６】オンディレイ回路３３は、反転回路３Ｐを
介して符号反転された導通制御指令ＳＰに基づいて、自
己消弧素子Ｔ３およびＴ５に対するゲート信号ＳＴ３を
出力する。オンディレイ回路３４は、導通制御指令ＳＮ
に基づいて、自己消弧素子Ｔ４に対するゲート信号ＳＴ
４を出力する。
【００３７】４は自己消弧素子Ｔ１〜Ｔ６の各ゲートを
駆動するゲートドライブ回路であり、ゲート制御回路３
からの各ゲート信号ＳＴ１〜ＳＴ４に基づいて、各自己
消弧素子Ｔ１〜Ｔ６に対するオンゲートパルスＰＴ１〜
ＰＴ６を出力する。ゲートドライブ回路４内において、
４１〜４６は各自己消弧素子Ｔ１〜Ｔ６に対応したゲー
ト回路である。
【００３８】次に、図１とともに、図３を参照しなが
ら、図２に示したこの発明の実施の形態１によるゲート
制御動作について説明する。図３は図２内のゲート制御
回路３の動作を示すタイミングチャートである。
【００３９】図３において、ＰＷＭ回路２から出力され
る導通制御指令ＳＰおよびＳＮの定常動作論理（転流時
を除く）は、インバータ１の出力電圧Ｖｏｕｔに対し
て、以下のように、３つのモード「Ｐ」、「０」、
「Ｎ」を有する。
【００４０】第１のモード「Ｐ」は、ＳＰ＝１、ＳＮ＝
０の場合（時刻ｔ１以前の状態）であり、自己消弧素子
Ｔ１、Ｔ２がオンされて、インバータ１の出力電圧Ｖｏ
ｕｔが「＋」電位のモードである。
【００４１】第２のモード「０」は、ＳＰ＝０、ＳＮ＝
０の場合（時刻ｔ１〜ｔ３、時刻ｔ５〜ｔ７の状態）で
あり、自己消弧素子Ｔ２、Ｔ３、Ｔ５、Ｔ６がオンされ
て、インバータ１の出力電圧Ｖｏｕｔが「０」電位のモ
ードである。
【００４２】第３のモード「Ｎ」は、ＳＰ＝０、ＳＮ＝
１の場合（時刻ｔ３〜ｔ５の状態）であり、自己消弧素
子Ｔ３、Ｔ４がオンされて、インバータ１の出力電圧Ｖ
ｏｕｔが「−」電位のモードである。
【００４３】このように、時刻ｔ１以前の期間において
は、第１のモード「Ｐ」（ＳＰ＝１、ＳＮ＝０、ＳＴ１
＝ＳＴ２＝１）であり、自己消弧素子Ｔ１、Ｔ２にはオ
ンゲートパルスＰＴ１、ＰＴ２が与えられる。
【００４４】なお、ＳＴ２＝１の場合には、自己消弧素
子Ｔ６に対してもオンゲートパルスＰＴ６が与えられる
が、自己消弧素子Ｔ３、Ｔ４がオフされているので、出
力電流Ｉｏｕｔは通流しない。
【００４５】その後、時刻ｔ１において、ＳＰ＝０にな
ると、ＳＴ１＝０になるが、ＳＴ２＝１の状態は継続さ
れる。
【００４６】続いて、オンディレイ回路３３のオン動作
遅れ時間Ｔｄに相当する時刻ｔ２において、ＳＴ３＝１
になり、自己消弧素子Ｔ３、Ｔ５に対してオンゲートパ
ルスＰＴ３、ＰＴ５が与えられる。
【００４７】ここで、インバータ１の出力電流Ｉｏｕｔ
（図１参照）の極性を正と定義すると、時刻ｔ１〜ｔ２
の期間に出力電流Ｉｏｕｔが負極性の場合には、この出
力電流Ｉｏｕｔは、ダイオードＤ２およびＤ１を経由し
て、直流端子Ｐへ通流している。
【００４８】時刻ｔ２において、自己消弧素子Ｔ３およ
びＴ５がオンされると、転流ループＬ１およびＬ２が同
時に発生する。このとき、ダイオードＤ１が逆回復すれ
ば、出力電流Ｉｏｕｔは、ダイオードＤ２→自己消弧素
子Ｔ５→直流端子Ｃの経路と、自己消弧素子Ｔ３→クラ
ンプダイオードＤ６→直流端子Ｃの経路とに分流して流
れる。
【００４９】ここで、前述したように、転流ループＬ１
の配線構造インダクタンスは、転流ループＬ２よりも小
さいので、転流ループＬ１内の自己消弧素子Ｔ５の電流
は、転流ループＬ２内の自己消弧素子Ｔ３の電流よりも
大きくなる。
【００５０】また、自己消弧素子Ｔ５が設けられていな
い場合の転流ループＬ２のインダクタンスと比べて、等
価的に並列の転流ループのインダクタンスを小さくする
ことができる。
【００５１】続いて、時刻ｔ２〜ｔ３の期間は、第２の
モード「０」（ＳＰ＝０、ＳＮ＝０、ＳＴ２＝ＳＴ３＝
１）であり、自己消弧素子Ｔ２、Ｔ３、Ｔ５、Ｔ６に対
してオンゲートパルスＰＴ２、ＰＴ３、ＰＴ５、ＰＴ６
が与えられる。
【００５２】次に、時刻ｔ３において、ＳＰ＝０、ＳＮ
＝１になると、ＳＴ２＝０になり、自己消弧素子Ｔ２お
よびＴ６はオフされる。このとき、出力電流Ｉｏｕｔが
正極性の場合には、直流端子Ｃ→クランプダイオードＤ
５→自己消弧素子Ｔ２の経路と、直流端子Ｃ→自己消弧
素子Ｔ６→ダイオードＤ３の経路とに分流していた電流
は、転流ループＬ３およびＬ４で直流端子Ｎ→ダイオー
ドＤ４→ダイオードＤ３の経路に転流する。
【００５３】また、自己消弧素子Ｔ６が設けられていな
い場合の転流ループＬ３のインダクタンスと比べて、等
価的に並列の転流ループのインダクタンスを小さくする
ことができる。
【００５４】続いて、オンディレイ回路３４のオン動作
遅れ時間Ｔｄに相当する時刻ｔ４において、ＳＴ４＝１
になり、自己消弧素子Ｔ４に対してオンゲートパルスＰ
Ｔ４が与えられる。このとき、自己消弧素子Ｔ３、Ｔ
４、Ｔ５にオンゲートパルスＰＴ３、ＰＴ４、ＰＴ５が
与えられているので、第３のモード「Ｎ」の状態であ
る。
【００５５】次に、時刻ｔ５において、ＳＮ＝０になる
と、ＳＴ４＝０になり、自己消弧素子Ｔ４はオフされ
る。
【００５６】続いて、オンディレイ回路３２のオン動作
遅れ時間Ｔｄに相当する時刻ｔ６において、ＳＴ２＝１
になり、自己消弧素子Ｔ２、Ｔ６にオンゲートパルスＰ
Ｔ２、ＰＴ６が与えられる。
【００５７】ここで、時刻ｔ６の直前に、出力電流Ｉｏ
ｕｔが正極性であって、直流端子Ｎ→ダイオードＤ４→
ダイオードＤ３の経路で通流している場合には、自己消
弧素子Ｔ２およびＴ６がオンすると、転流ループＬ３お
よびＬ４で、直流端子Ｃ→クランプダイオードＤ５→自
己消弧素子Ｔ２の経路と、直流端子Ｃ→自己消弧素子Ｔ
６→ダイオードＤ３の経路との分流経路に転流する。し
たがって、自己消弧素子Ｔ５が設けられていない場合の
転流ループＬ２のインダクタンスと比べて、等価的に並
列の転流ループのインダクタンスを小さくすることがで
きる。
【００５８】次に、時刻ｔ７において、ＳＰ＝１になる
と、ＳＴ３＝０になり、自己消弧素子Ｔ３およびＴ５は
オフされる。
【００５９】このとき、出力電流Ｉｏｕｔが負極性の場
合には、ダイオードＤ２→自己消弧素子Ｔ５→直流端子
Ｃの経路と、自己消弧素子Ｔ３→クランプダイオードＤ
６→直流端子Ｃの経路との分流経路の通流状態から、転
流ループＬ１およびＬ２で、ダイオードＤ２→ダイオー
ドＤ１→直流端子Ｐの経路へ転流する。したがって、自
己消弧素子Ｔ５が設けられていない場合の転流ループＬ
２のインダクタンスと比べて、等価的に並列の転流ルー
プのインダクタンスを小さくすることができる。
【００６０】以上のように、自己消弧素子Ｔ２およびＴ
６を同時導通制御し、自己消弧素子Ｔ３およびＴ５を同
時導通制御して、第２のモード「０」の場合に、自己消
弧素子Ｔ２、Ｔ３、Ｔ５、Ｔ６がゲートオン状態を形成
する。
【００６１】これにより、転流時において、転流ループ
Ｌ１およびＬ２（または、転流ループＬ３およびＬ４）
が同時に生じるので、並列の転流ループのインダクタン
スを小さくすることができ、転流ループを形成する自己
消弧素子の破損を防止することができる。
【００６２】実施の形態２．なお、上記実施の形態１で
は、各オンディレイ回路３１〜３４のデッドタイムＴｄ
を一定に設定したが、異なるデッドタイムを設定して各
自己消弧素子Ｔ４〜Ｔ６のオンオフタイミングをシフト
させてもよい。
【００６３】図４は自己消弧素子Ｔ４〜Ｔ６のオンオフ
タイミングをシフトさせたこの発明の実施の形態２によ
るゲート制御装置を示すブロック図であり、前述（図２
参照）と同様のものについては、同一符号を付して、ま
たは符号の後に「ａ」を付して、詳述を省略する。
【００６４】図４において、３ａはＰＷＭ回路２に接続
されたゲート制御回路であり、導通制御指令ＳＰおよび
ＳＮに基づいて、自己消弧素子Ｔ１〜Ｔ６に対するゲー
ト指令ＳＴ１〜ＳＴ６を出力する。
【００６５】ゲート制御回路３ａ内において、３１ａ〜
３４ａは第２のデッドタイムＴｄ２（＞Ｔｄ）の遅れ要
素を有するオンディレイ回路、３２および３３は第１の
デッドタイムＴｄの遅れ要素を有するオンディレイ回
路、３５ａおよび３６ａは第１のデッドタイムＴｄ１
（＜Ｔｄ）の遅れ要素を有するオフディレイ回路であ
る。
【００６６】オンディレイ回路３２は反転回路３Ｎの出
力端子に接続され、オンディレイ回路３３は反転回路３
Ｐの出力端子に接続されている。また、オフディレイ回
路３５ａ、３６ａは、それぞれ、オンディレイ回路３
３、３２に接続されている。
【００６７】オンディレイ回路３１ａ〜３４ａは、前述
のオンディレイ回路３１〜３４と同様に、導通制御指令
ＳＰ、ＳＮに基づいて、自己消弧素子Ｔ１〜Ｔ４に対す
るゲート信号ＳＴ１〜ＳＴ４を出力する。
【００６８】オンディレイ回路３３およびオフディレイ
回路３５ａは、反転回路３Ｐを介して符号反転された導
通制御指令ＳＰに基づいて、自己消弧素子Ｔ５に対する
ゲート信号ＳＴ５を出力する。
【００６９】オンディレイ回路３２およびオフディレイ
回路３６ａは、反転回路３Ｎを介して符号反転された導
通制御指令ＳＮに基づいて、自己消弧素子Ｔ６に対する
ゲート信号ＳＴ６を出力する。
【００７０】ゲート制御回路３ａから出力される各ゲー
ト信号ＳＴ１〜ＳＴ６は、ゲートドライブ回路４を介し
てオンゲートパルスＰＴ１〜ＰＴ６となり、各自己消弧
素子Ｔ１〜Ｔ６のゲートに印加される。
【００７１】次に、図１とともに、図５のタイミングチ
ャートを参照しながら、図４に示したこの発明の実施の
形態２によるゲート制御回路３ａの動作について説明す
る。まず、時刻ｔ１において、ＳＰ＝０になると、ＳＴ
１＝０となり、自己消弧素子Ｔ１はオフされる。
【００７２】続いて、時刻ｔ１からデッドタイムＴｄが
経過した後の時刻ｔ２において、オンディレイ回路３３
により、ＳＴ５＝１となり、自己消弧素子Ｔ５はオンさ
れる。
【００７３】一方、オンディレイ回路３３ａにより、時
刻ｔ１から第２のデッドタイム（以下、単に「デッドタ
イム」という）Ｔｄ２だけ遅れた時刻ｔ２′において、
ＳＴ３＝１となり、自己消弧素子Ｔ３はオンされる。
【００７４】ここで、デッドタイムＴｄおよびＴｄ２の
間には、Ｔｄ２＞Ｔｄの関係があるので、自己消弧素子
Ｔ５のオン時刻ｔ２は、自己消弧素子Ｔ３のオン時刻ｔ
２′よりも先行している。
【００７５】したがって、出力電流Ｉｏｕｔが負極性の
場合には、時刻ｔ２において自己消弧素子Ｔ５がオンさ
れると、転流ループＬ１により、ダイオードＤ１から自
己消弧素子Ｔ５に転流するので、転流インダクタンスを
小さくすることができる。その後、時刻ｔ２′において
自己消弧素子Ｔ３がオンされると、出力電流Ｉｏｕｔ
は、自己消弧素子Ｔ３→クランプダイオードＤ６の経路
に分流する。
【００７６】次に、時刻ｔ３において、ＳＮ＝１になる
と、ＳＴ２＝０となり、自己消弧素子Ｔ２はオフされ
る。このとき、出力電流Ｉｏｕｔが正極性の場合には、
クランプダイオードＤ５→自己消弧素子Ｔ２の経路の分
流電流は、自己消弧素子Ｔ６→ダイオードＤ３の分流経
路に転流する。
【００７７】その後、オフディレイ回路３６ａにより、
時刻ｔ３から第１のデッドタイム（以下、単に「デッド
タイム」という）Ｔｄ１だけ遅れた時刻ｔ４′におい
て、ＳＴ６＝０となり、自己消弧素子Ｔ６がオフされ
る。したがって、転流ループＬ４により、ダイオードＤ
４に転流するので、転流インダクタンスを小さくするこ
とができる。
【００７８】続いて、オンディレイ回路３４ａにより、
時刻ｔ３からデッドタイムＴｄ２が経過した後の時刻ｔ
４において、ＳＴ４＝１となり、自己消弧素子Ｔ４はオ
ンされる。
【００７９】ここで、デッドタイムＴｄ、Ｔｄ１および
Ｔｄ２の間に、以下の（１）式を満たす関係があれば、
時刻ｔ４′と時刻ｔ４との時間間隔は、デッドタイムＴ
ｄに相当することになる。
【００８０】Ｔｄ２−Ｔｄ１＝Ｔｄ ・・・（１）
【００８１】次に、時刻ｔ５において、ＳＮ＝０になる
と、ＳＴ４＝０となり、自己消弧素子Ｔ４はオフされ
る。続いて、オンディレイ回路３２により、時刻ｔ５か
らデッドタイムＴｄが経過した後の時刻ｔ６において、
ＳＴ６＝１となり、自己消弧素子Ｔ６はオンされる。
【００８２】このとき、出力電流Ｉｏｕｔが正極性の場
合には、転流ループＬ４により、ダイオードＤ４から自
己消弧素子Ｔ６に転流するので、転流インダクタンスを
小さくすることができる。
【００８３】続いて、オンディレイ回路３２ａにより、
時刻ｔ５からデッドタイムＴｄ２が経過した後の時刻ｔ
６′において、ＳＴ２＝１となり、自己消弧素子Ｔ２は
オンされる。これにより、自己消弧素子Ｔ６→ダイオー
ドＤ３の経路から、クランプダイオードＤ５→自己消弧
素子Ｔ２の経路に分流する。
【００８４】次に、時刻ｔ７において、ＳＰ＝１になる
と、ＳＴ３＝０となり、自己消弧素子Ｔ３はオフされ
る。このとき、出力電流Ｉｏｕｔが負極性の場合には、
自己消弧素子Ｔ３→クランプダイオードＤ６の経路の分
流電流は、ダイオードＤ２→自己消弧素子Ｔ５の分流経
路に転流する。
【００８５】その後、オフディレイ回路３５ａにより、
デッドタイムＴｄ１だけ遅れた時刻ｔ８′において、Ｓ
Ｔ５＝０となり、自己消弧素子Ｔ５はオフされる。した
がって、転流ループＬ１により、ダイオードＤ１に転流
するので、転流インダクタンスを小さくすることができ
る。
【００８６】続いて、オンディレイ回路３１ａにより、
時刻ｔ７からデッドタイムＴｄ２が経過した後の時刻ｔ
８において、ＳＴ１＝１となり、自己消弧素子Ｔ１はオ
ンされる。
【００８７】以上のゲート制御により、自己消弧素子Ｔ
５は、自己消弧素子Ｔ３の導通開始時点よりも先行して
導通開始するとともに、自己消弧素子Ｔ３の導通終了時
点よりも遅れて導通終了する。
【００８８】一方、自己消弧素子Ｔ６は、自己消弧素子
Ｔ２の導通開始時点よりも先行して導通開始するととも
に、自己消弧素子Ｔ２の導通終了時点よりも遅れて導通
終了する。
【００８９】これにより、転流ループＬ１およびＬ４で
転流動作を行うことができ、転流インダクタンスをさら
に低減させることができる。
【００９０】実施の形態３．なお、上記実施の形態２で
は、導通制御指令ＳＰ、ＳＮのみに基づいてゲート信号
ＳＴ１〜ＳＴ６を生成したが、出力電流Ｉｏｕｔの極性
検出値に基づいてゲート信号ＳＴ１〜ＳＴ６を切り換え
生成してもよい。
【００９１】図６は出力電流Ｉｏｕｔの極性検出値を用
いたこの発明の実施の形態３による３レベルインバータ
およびゲート制御装置を示すブロック図である。図６に
おいて、前述（図１、図２、図４参照）と同様のものに
ついては、同一符号を付して、または符号の後に「ｂ」
を付して詳述を省略する。また、ここでは、図面を簡略
化するために、ゲートドライブ回路４の図示を省略して
いる。
【００９２】図６において、３ｂはＰＷＭ回路２に接続
されたゲート制御回路であり、導通制御指令ＳＰ、ＳＮ
および出力電流Ｉｏｕｔに基づいて、自己消弧素子Ｔ１
〜Ｔ６に対するゲート指令ＳＴ１〜ＳＴ６を出力する。
【００９３】この場合、ゲート制御回路３ｂの入力信号
として、ＰＷＭ回路２からの導通制御指令ＳＰ、ＳＮの
みならず、出力電流Ｉｏｕｔの電流極性信号Ｓ６Ｐ、Ｓ
６Ｎと、各電流極性信号Ｓ６Ｐ、Ｓ６Ｎの反転信号とが
付加されている。
【００９４】５は出力電流Ｉｏｕｔを検出する電流検出
器、６Ｐは出力電流Ｉｏｕｔの正極性を判別する正極性
比較器、６Ｎは出力電流Ｉｏｕｔの負極性を判別する負
極性比較器、６Ｐは正極性比較器、６Ｎは負極性比較
器、６Ｐ１は正極性比較器６Ｐからの電流極性信号Ｓ６
Ｐを反転する反転回路、６Ｎ１は負極性比較器６Ｎから
の電流極性信号Ｓ６Ｎを反転する反転回路である。
【００９５】電流検出器５の出力信号は、正極性比較器
６Ｐおよび負極性比較器６Ｎに入力される。正極性比較
器６Ｐおよび負極性比較器６Ｎからの各電流極性信号Ｓ
６Ｐ、Ｓ６Ｎは、ゲート制御回路３ｂに直接与えられる
とともに、各反転回路６Ｐ１、６Ｎ１を介して符号反転
された信号がゲート制御回路３ｂに与えられる。
【００９６】ゲート制御回路３ｂ内において、３ｂ１〜
３ｂ６は選択回路であり、それぞれ、入力側に並設され
た２つのアンド回路と、各アンド回路の出力信号の論理
和をとるオア回路とにより構成されている。
【００９７】ゲート制御回路３ｂは、オンディレイ回路
３１〜３４、３１ａ〜３４ａと、オフデイレイ回路３５
ａ、３６ａとに加えて、選択回路３ｂ１〜３ｂ６とを備
えている。
【００９８】選択回路３ｂ１において、一方のアンド回
路は、負の電流極性信号Ｓ６Ｎに応答してオンディレイ
回路３１ａ（デッドタイムＴｄ２）の出力信号を通過さ
せ、他方のアンド回路は、電流極性信号Ｓ６Ｎの反転値
に応答してオンディレイ回路３１（デッドタイムＴｄ）
の出力信号を通過させる。
【００９９】選択回路３ｂ２において、一方のアンド回
路は、正の電流極性信号Ｓ６Ｐに応答してオンディレイ
回路３２ａ（デッドタイムＴｄ２）の出力信号を通過さ
せ、他方のアンド回路は、電流極性信号Ｓ６Ｐの反転値
に応答してオンディレイ回路３２（デッドタイムＴｄ）
の出力信号を通過させる。
【０１００】選択回路３ｂ３において、一方のアンド回
路は、負の電流極性信号Ｓ６Ｎに応答してオンディレイ
回路３３ａ（デッドタイムＴｄ２）の出力信号を通過さ
せ、他方のアンド回路は、電流極性信号Ｓ６Ｎの反転値
に応答してオンディレイ回路３３（デッドタイムＴｄ）
の出力信号を通過させる。
【０１０１】選択回路３ｂ４において、一方のアンド回
路は、正の電流極性信号Ｓ６Ｐに応答してオンディレイ
回路３４ａ（デッドタイムＴｄ２）の出力信号を通過さ
せ、他方のアンド回路は、電流極性信号Ｓ６Ｐの反転値
に応答してオンディレイ回路３４（デッドタイムＴｄ）
の出力信号を通過させる。
【０１０２】選択回路３ｂ５において、一方のアンド回
路は、負の電流極性信号Ｓ６Ｎに応答して、オンディレ
イ回路３３（デッドタイムＴｄ）およびオフディレイ回
路３５ａ（デッドタイムＴｄ１）からなる直列回路の出
力信号を通過させ、他方のアンド回路は、電流極性信号
Ｓ６Ｎの反転値に応答してオンディレイ回路３３の出力
信号を通過させる。
【０１０３】選択回路３ｂ６において、一方のアンド回
路は、正の電流極性信号Ｓ６Ｐに応答して、オンディレ
イ回路３２（デッドタイムＴｄ）およびオフディレイ回
路３６ａ（デッドタイムＴｄ１）からなる直列回路の出
力信号を通過させ、他方のアンド回路は、電流極性信号
Ｓ６Ｐの反転値に応答してオンディレイ回路３２の出力
信号を通過させる。
【０１０４】上記のように、オンディレイ回路３１〜３
４、３１ａ〜３４ａ、オフデイレイ回路３５ａおよび３
６ａの各出力信号は、正極性比較器６Ｐおよび負極性比
較器６Ｎからの電流極性信号Ｓ６Ｐ、Ｓ６Ｎと、反転回
路６Ｐ１、６Ｎ１の各出力信号とによって選択され、各
選択回路３ｂ１〜３ｂ６を介したゲート信号ＳＴ１〜Ｓ
Ｔ６は、ゲートドライブ回路４（図２参照）に与えられ
る。
【０１０５】正極性比較器６Ｐおよび負極性比較器６Ｎ
の比較レベルは、出力電流Ｉｏｕｔの脈動によって各電
流極性信号Ｓ６Ｐ、Ｓ６Ｎがほぼ同時に「１」（Ｈレベ
ル）になるのを防止するために、それぞれ、零レベルか
ら隔離設定されている。
【０１０６】すなわち、図６のブロック内に特性波形と
して示すように、正極性比較器６Ｐの比較レベルＩｐ
は、出力電流Ｉｏｕｔの零レベルよりも大きい値に設定
され、負極性比較器６Ｎの比較レベルＩｎは、出力電流
Ｉｏｕｔの零レベルよりも小さい値に設定されている。
【０１０７】さらに、図６のブロック内に破線で示すよ
うに、正極性比較器６Ｐおよび負極性比較器６Ｎの比較
動作において、比較出力のオンオフレベルにヒステリシ
ス特性をもたせれば、ハンチング発生を確実に防止する
ことができる。
【０１０８】次に、図７および図８のタイミングチャー
トを参照しながら、ゲート制御回路３ｂの動作について
説明する。
【０１０９】図７はインバータ１の出力電流Ｉｏｕｔが
正極性の場合の動作を示しており、ゲート信号ＳＴ５は
図３内の波形に対応し、ゲート信号ＳＴ６は図５内の波
形に対応している。このとき、正極性比較器６Ｐからの
電流極性信号Ｓ６Ｐは「１」であり、負極性比較器６Ｎ
からの電流極性信号Ｓ６Ｎは「０」である。
【０１１０】また、図８はインバータ１の出力電流Ｉｏ
ｕｔが負極性の場合の動作を示しており、ゲート信号Ｓ
Ｔ５は図５内の波形に対応し、ゲート信号ＳＴ６は図３
内の波形に対応している。このとき、正極性比較器６Ｐ
からの電流極性信号Ｓ６Ｐは「０」であり、負極性比較
器６Ｎからの電流極性信号Ｓ６Ｎは「１」である。
【０１１１】まず、図７のように、インバータ１の出力
電流Ｉｏｕｔが正極性の場合には、Ｓ６Ｐ＝１、Ｓ６Ｎ
＝０となり、選択回路３ｂ１〜３ｂ６を介した各ゲート
信号ＳＴ１〜ＳＴ６の選択動作は以下のようになる。
【０１１２】すなわち、ゲート信号ＳＴ１としてはオン
ディレイ回路３１の出力、ゲート信号ＳＴ２としてはオ
ンディレイ回路３２ａの出力、ゲート信号ＳＴ３として
はオンディレイ回路３３の出力、ゲート信号ＳＴ４とし
てはオンディレイ回路３４ａの出力、ゲート信号ＳＴ５
としてはオンディレイ回路３３の出力、ゲート信号ＳＴ
６としてはオフディレイ回路３６ａの出力が、それぞれ
選択される。
【０１１３】ここで、時刻ｔ１付近および時刻ｔ７付近
で出力電流Ｉｏｕｔが正極性であれば、ダイオードＤ１
は不導通状態なので、前述（図５参照）のように自己消
弧素子Ｔ５を自己消弧素子Ｔ３の導通開始時点よりも先
行させて導通開始させ且つ自己消弧素子Ｔ３の導通終了
時点よりも遅れて導通終了させる必要はない。
【０１１４】したがって、図７において、前述（図３参
照）のように自己消弧素子Ｔ３およびＴ５を同時導通制
御することにより、たとえば時刻ｔ１から自己消弧素子
Ｔ３のオン時刻ｔ２までの時間をデッドタイムＴｄに短
縮することができ、ＰＷＭ回路２の出力信号に対するゲ
ート制御の応答性を向上させることができる。
【０１１５】一方、図８のように、インバータ１の出力
電流Ｉｏｕｔが負極性の場合には、Ｓ６Ｐ＝０、Ｓ６Ｎ
＝１となり、選択回路３ｂ１〜３ｂ６を介した各ゲート
信号ＳＴ１〜ＳＴ６の選択動作は以下のようになる。
【０１１６】すなわち、ゲート信号ＳＴ１としてはオン
ディレイ回路３１ａの出力、ゲート信号ＳＴ２としては
オンディレイ回路３２の出力、ゲート信号ＳＴ３として
はオンディレイ回路３３ａの出力、ゲート信号ＳＴ４と
してはオンディレイ回路３４の出力、ゲート信号ＳＴ５
としてはオフディレイ回路３５ａの出力、ゲート信号Ｓ
Ｔ６としてはオンディレイ回路３２の出力が、それぞれ
選択される。
【０１１７】ここで、時刻ｔ３付近および時刻ｔ５付近
でインバータ１の出力電流Ｉｏｕｔが負極性であれば、
ダイオードＤ４は不導通状態なので、前述（図５参照）
のように自己消弧素子Ｔ６を自己消弧素子Ｔ２の導通開
始時点よりも先行させて導通開始させ且つ自己消弧素子
Ｔ２の導通終了時点よりも遅れて導通終了させる必要は
ない。
【０１１８】したがって、図８において、前述（図３参
照）のように自己消弧素子Ｔ２およびＴ６を同時導通制
御することにより、たとえば時刻ｔ５から自己消弧素子
Ｔ２およびＴ６をオンする時刻ｔ６までの時間をデッド
タイムＴｄに短縮することができ、ＰＷＭ回路２の出力
信号に対するゲート制御の応答性を向上させることがで
きる。
【０１１９】このように、インバータ１の出力電流Ｉｏ
ｕｔの正負極性に応答して、図７または図８のようにゲ
ート信号ＳＴ５、ＳＴ６を切り換えることにより、自己
消弧素子Ｔ３、Ｔ５の同時導通制御による時刻ｔ１〜ｔ
２の時間短縮、または、自己消弧素子Ｔ２、Ｔ６の同時
導通制御による時刻ｔ５〜ｔ６の時間短縮を実現し、Ｐ
ＷＭ回路２の出力信号に対するゲート制御の応答性を向
上させることができる。
【０１２０】実施の形態４．なお、上記実施の形態２で
は、オフディレイ回路３５ａ、３６ａの出力をそのまま
ゲートドライブ回路４に入力したが、排他的オア回路を
介してゲートドライブ回路４に入力してもよい。
【０１２１】図９は排他的オア回路を設けたこの発明の
実施の形態４による３レベルインバータのゲート制御装
置を示すブロック図である。図９において、前述（図４
参照）と同様のものについては、同一符号を付して、ま
たは符号の後に「ｃ」を付して、詳述を省略する。
【０１２２】この場合、ゲート制御回路３ｃは、前述
（図５参照）の構成に加えて、排他的オア回路３ｃ１、
３ｃ２を備えており、排他的オア回路３ｃ１は、オンデ
ィレイ回路３３ａとオフディレイ回路３５ａとの各出力
信号の排他的論理和をとってゲート信号ＳＴ５を生成
し、排他的オア回路３ｃ２は、オンディレイ回路３２ａ
とオフディレイ回路３６ａとの各出力信号の排他的論理
和をとってゲート信号ＳＴ６を生成する。
【０１２３】次に、図１０のタイミングチャートを参照
しながら、図９に示したこの発明の実施の形態４による
ゲート制御回路３ｃの動作について説明する。図１０に
おいては、各ゲート信号ＳＴ５、ＳＴ６の波形のみが前
述（図５参照）と異なる。
【０１２４】図１０において、排他的オア回路３ｃ１か
ら出力されるゲート信号ＳＴ５は、オンディレイ回路３
３ａから出力されるゲート信号ＳＴ３と、オフディレイ
回路３５ａの出力信号（図５内のゲート信号ＳＴ５）と
の排他的論理和であるから、時刻ｔ２から時刻ｔ２′ま
での期間と、時刻ｔ７から時刻ｔ８′までの期間とにお
いて「１」となり、自己消弧素子Ｔ５をオンさせる。
【０１２５】また、排他的オア回路３ｃ２から出力され
るゲート信号ＳＴ６は、オンディレイ回路３２ａから出
力されるゲート信号ＳＴ２と、オフディレイ回路３６ａ
の出力信号（図５内のゲート信号ＳＴ６）との排他的論
理和であるから、時刻ｔ３から時刻ｔ４′までの期間
と、時刻ｔ６から時刻ｔ６′までの期間とにおいて
「１」となり、自己消弧素子Ｔ６をオンさせる。
【０１２６】図１０のように自己消弧素子Ｔ５、Ｔ６を
導通制御することにより、前述と同様に転流時のインダ
クタンス低減効果が得られるうえ、さらにオンゲートパ
ルスＰＴ５、ＰＴ６の発生期間を短縮させることがで
き、ゲートドライブ回路４の消費電力を低減させること
ができる。
【０１２７】実施の形態５．なお、上記実施の形態４で
は、排他的オア回路３ｃ１、３ｃ２のみを追加したが、
自己消弧素子Ｔ１、Ｔ２（または、Ｔ３、Ｔ４）が同時
にオフゲート期間中に自己消弧素子Ｔ５（または、Ｔ
６）にオンゲートパルスＰＴ５（または、ＰＴ６）を与
えた場合に、自己消弧素子Ｔ１、Ｔ２（または、Ｔ３、
Ｔ４）の電圧分担を均一化するための論理回路をさらに
追加してもよい。
【０１２８】図１１は電圧分担均一化用の論理回路を設
けたこの発明の実施の形態５による３レベルインバータ
のゲート制御装置を示すブロック図である。図１１にお
いて、前述（図９参照）と同様のものについては、同一
符号を付して、または符号の後に「ｄ」を付して、詳述
を省略する。
【０１２９】この場合、ゲート制御回路３ｄは、前述
（図９参照）の構成に加えて、反転回路３ｄ１、３ｄ
２、アンド回路３ｄ３、３ｄ４、および、オア回路３ｄ
５、３ｄ６を備えている。
【０１３０】反転回路３ｄ１、３ｄ２は、オンディレイ
回路３２ａおよびオンディレイ回路３３ａの各出力信号
を反転して、それぞれ、アンド回路３ｄ３、３ｄ４に入
力する。
【０１３１】アンド回路３ｄ３は、オフディレイ回路３
５ａおよび反転回路３ｄ１の各出力信号の論理積をとっ
て、オア回路３ｄ５に入力する。アンド回路３ｄ４は、
オフディレイ回路３６ａおよび反転回路３ｄ２の各出力
信号の論理積をとって、オア回路３ｄ６に入力する。
【０１３２】オア回路３ｄ５は、排他的オア回路３ｃ１
およびアンド回路３ｄ３の各出力信号の論理和をとって
ゲート信号ＳＴ５を生成する。オア回路３ｄ６は、排他
的オア回路３ｃ２およびアンド回路３ｄ４の各出力信号
の論理和をとってゲート信号ＳＴ６を生成する。
【０１３３】次に、図１２のタイミングチャートを参照
しながら、図１１に示したこの発明の実施の形態５によ
るゲート制御回路３ｄの動作について説明する。図１２
においては、各ゲート信号ＳＴ５、ＳＴ６の波形のみが
前述（図５、図１０参照）と異なる。
【０１３４】この場合、アンド回路３ｄ３の出力波形
は、オフディレイ回路３５ａの出力信号（図５内のゲー
ト信号ＳＴ５）と、オンディレイ回路３２ａの出力信号
（ゲート信号ＳＴ２）の反転信号との論理積であるか
ら、時刻ｔ３から時刻ｔ６′までの期間において「１」
となる。
【０１３５】また、オア回路３ｄ５から出力されるゲー
ト信号ＳＴ５は、排他的オア回路３ｃ１の出力信号（図
１０内のゲート信号ＳＴ５）と、アンド回路３ｄ３の出
力信号との論理和であるから、図１２に示した波形とな
る。
【０１３６】一方、アンド回路３ｄ４出力波形は、オフ
ディレイ回路３６ａの出力信号（図５内のＳＴ６）と、
オンディレイ回路３３ａの出力信号（ゲート信号ＳＴ
３）の反転信号との論理積であるから、時刻ｔ２′まで
の期間および時刻ｔ７以降の期間において「１」とな
る。
【０１３７】また、オア回路３ｄ６から出力されるゲー
ト信号ＳＴ６は、排他的オア回路３ｃ２の出力信号（図
１０内のゲート信号ＳＴ６）と、アンド回路３ｄ４の出
力信号との論理和であるから、図１２に示した波形とな
る。
【０１３８】この結果、自己消弧素子Ｔ１、Ｔ２が同時
にオフゲート期間中に自己消弧素子Ｔ５にオンゲートパ
ルスＰＴ５を与えた場合に、転流動作とは無関係である
が、自己消弧素子Ｔ１、Ｔ２の電圧分担を均一化するこ
とができる。
【０１３９】同様に、自己消弧素子Ｔ３、Ｔ４が同時に
オフゲート期間中に自己消弧素子Ｔ６にオンゲートパル
スＰＴ６を与えた場合にも、転流動作とは無関係である
が、自己消弧素子Ｔ３、Ｔ４の電圧分担を均一化するこ
とができる。
【０１４０】
【発明の効果】以上のように、この発明によれば、第１
〜第３の電位レベルを有する第１〜第３の直流端子と、
第１および第３の直流端子間に直列接続された第１〜第
４の自己消弧素子と、第１および第２の自己消弧素子の
接続点と第３および第４の自己消弧素子の接続点との間
に逆並列接続された第１および第２のクランプダイオー
ドと、第１および第２のクランプダイオードの各両端子
間に個別に逆並列接続された第５および第６の自己消弧
素子とを備え、第１および第２のクランプダイオードの
接続点が第２の直流端子に接続された３レベルインバー
タのゲート制御装置において、第１および第３の自己消
弧素子に対する第１の導通制御指令と第２および第４の
自己消弧素子に対する第２の導通制御指令とを生成する
ＰＷＭ回路と、第１および第２の導通制御指令に基づい
て第１〜第６の自己消弧素子のゲートに対するゲート信
号を生成するゲート制御回路とを備え、ゲート制御回路
は、第１および第２の導通制御指令を個別に反転する第
１および第２の反転回路と、第１および第２の導通制御
指令と反転後の第１および第２の導通制御指令とに基づ
いてゲート信号を生成するディレイ回路群とを含み、第
３および第５の自己消弧素子は同時に導通制御され、第
２および第６の自己消弧素子は同時に導通制御され、自
己消弧素子間の転流時に最短の転流ループを形成するよ
うにしたので、転流ループのインダクタンスを小さくし
て自己消弧素子の破損を防止した３レベルインバータの
ゲート制御装置および方法が得られる効果がある。
【０１４１】また、この発明によれば、ディレイ回路群
は、第１〜第４の自己消弧素子に対する第１〜第４のゲ
ート信号を生成する第１〜第４のオンディレイ回路と、
第５の自己消弧素子に対する第５のゲート信号を生成す
る第５のオンディレイ回路および第１のオフディレイ回
路からなる第１の直列回路と、第６の自己消弧素子に対
する第６のゲート信号を生成する第６のオンディレイ回
路および第２のオフディレイ回路からなる第２の直列回
路とを含み、第１および第２のオフディレイ回路の第１
のデッドタイムは、第５および第６のオンディレイ回路
のデッドタイムよりも短く設定され、第１〜第４のオン
ディレイ回路の第２のデッドタイムは、第５および第６
のオンディレイ回路のデッドタイムよりも長く設定さ
れ、第５の自己消弧素子は、第３の自己消弧素子の導通
開始時点よりも先行して導通開始するとともに、第３の
自己消弧素子の導通終了時点よりも遅れて導通終了し、
第６の自己消弧素子は、第２の自己消弧素子の導通開始
時点よりも先行して導通開始するとともに、第２の自己
消弧素子の導通終了時点よりも遅れて導通終了するよう
にしたので、転流インダクタンスをさらに低減させた３
レベルインバータのゲート制御装置および方法が得られ
る効果がある。
【０１４２】また、この発明によれば、３レベルインバ
ータの出力電流の極性に応じた電流極性信号を生成する
正極性比較器および負極性比較器と、正極性比較器およ
び負極性比較器からの各電流極性信号を個別に反転する
第３および第４の反転回路とを備え、ゲート制御回路
は、各電流極性信号と第３および第４の反転回路の各出
力信号とに応じてゲート信号を切り換え選択する第１〜
第６の選択回路を含み、出力電流が正極性を示す場合に
は、第３および第５の自己消弧素子が同時に導通制御さ
れ、出力電流が負極性を示す場合には、第２および第６
の自己消弧素子が同時に導通制御されるようにしたの
で、時間短縮を実現してＰＷＭ出力信号に対するゲート
制御の応答性を向上させた３レベルインバータのゲート
制御装置および方法が得られる効果がある。
【０１４３】また、この発明によれば、ゲート制御回路
は、第３のオンディレイ回路の出力信号と第１の直列回
路の出力信号との排他的論理和をとって第５の自己消弧
素子のゲートに対するゲート信号を生成する第１の排他
的オア回路と、第２のオンディレイ回路の出力信号と第
２の直列回路の出力信号との排他的論理和をとって第６
の自己消弧素子のゲートに対するゲート信号を生成する
第２の排他的オア回路とを含み、第５の自己消弧素子
は、第３の自己消弧素子の導通開始時点よりも先行して
導通開始し、第３の自己消弧素子の導通期間中は不導通
状態を保持するとともに、第３の自己消弧素子の導通終
了時点から第１のデッドタイムだけ導通し、第６の自己
消弧素子は、第２の自己消弧素子の導通開始時点よりも
先行して導通開始し、第２の自己消弧素子の導通期間中
は不導通状態を保持するとともに、第２の自己消弧素子
の導通終了時点から第１のデッドタイムだけ導通するよ
うにしたので、転流時のインダクタンス低減効果に加え
て、オンゲートパルスの発生期間を短縮させてゲートド
ライブ回路の消費電力を低減させた３レベルインバータ
のゲート制御装置および方法が得られる効果がある。
【０１４４】また、この発明によれば、ゲート制御回路
は、第２および第３のオンディレイ回路の出力信号を個
別に反転する第５および第６の反転回路と、第１の直列
回路の出力信号と第５の反転回路の出力信号との論理積
をとる第１のアンド回路と、第１の排他的オア回路の出
力信号と第１のアンド回路の出力信号との論理和をとっ
て第５の自己消弧素子のゲートに対するゲート信号を生
成する第１のオア回路と、第２の直列回路の出力信号と
第６の反転回路の出力信号との論理積をとる第２のアン
ド回路と、第２の排他的オア回路の出力信号と第２のア
ンド回路の出力信号との論理和をとって第６の自己消弧
素子のゲートに対するゲート信号を生成する第２のオア
回路とを含み、第５の自己消弧素子は、第３の自己消弧
素子の導通開始時点よりも先行して導通開始し、第１お
よび第２の自己消弧素子が同時に不導通となる期間以外
は不導通状態を保持するとともに、第３の自己消弧素子
の導通終了時点から第１のデッドタイムだけ導通し、第
６の自己消弧素子は、第２の自己消弧素子の導通開始時
点よりも先行して導通開始し、第３および第４の自己消
弧素子が同時に不導通となる期間以外は不導通状態を保
持するとともに、第２の自己消弧素子の導通終了時点か
ら第１のデッドタイムだけ導通するようにしたので、第
１および第２（または、第３および第４）の自己消弧素
子が同時にオフゲート期間中に第５（または、第６）の
自己消弧素子Ｔ５にオンゲートパルスを与えた場合に、
第１（または、第２）の自己消弧素子の電圧分担を均一
化させた３レベルインバータのゲート制御装置および方
法が得られる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１〜５による３レベル
インバータのゲート制御装置での転流ループを説明する
ための回路構成図である。
【図２】 この発明の実施の形態１による３レベルイン
バータのゲート制御装置に適用されるゲート制御回路を
示す回路構成図である。
【図３】 この発明の実施の形態１による３レベルイン
バータのゲート制御装置の動作を説明するためのタイミ
ングチャートである。
【図４】 この発明の実施の形態２による３レベルイン
バータのゲート制御装置に適用されるゲート制御回路を
示す回路構成図である。
【図５】 この発明の実施の形態２による３レベルイン
バータのゲート制御装置の動作を説明するためのタイミ
ングチャートである。
【図６】 この発明の実施の形態３による３レベルイン
バータのゲート制御装置に適用されるゲート制御回路を
示す回路構成図である。
【図７】 この発明の実施の形態３による３レベルイン
バータのゲート制御装置の正極性での動作を説明するた
めのタイミングチャートである。
【図８】 この発明の実施の形態３による３レベルイン
バータのゲート制御装置の負極性での動作を説明するた
めのタイミングチャートである。
【図９】 この発明の実施の形態４による３レベルイン
バータのゲート制御装置に適用されるゲート制御回路を
示す回路構成図である。
【図１０】 この発明の実施の形態４による３レベルイ
ンバータのゲート制御装置の動作を説明するためのタイ
ミングチャートである。
【図１１】 この発明の実施の形態５による３レベルイ
ンバータのゲート制御装置に適用されるゲート制御回路
を示す回路構成図である。
【図１２】 この発明の実施の形態５による３レベルイ
ンバータのゲート制御装置の動作を説明するためのタイ
ミングチャートである。
【符号の説明】
１ ３レベルインバータ、２ ＰＷＭ回路、３、３ａ〜
３ｄ ゲート制御回路、３ｂ１〜３ｂ６ 選択回路、３
ｃ１、３ｃ２ 排他的オア回路、３ｄ３、３ｄ４ アン
ド回路、３ｄ５、３ｄ６ オア回路、３Ｐ、３Ｎ、３ｄ
１、３ｄ２、６Ｐ１、６Ｎ１ 反転回路、３１〜３４、
３１ａ〜３４ａ オンディレイ回路、３５ａ、３６ａ
オフディレイ回路、４、４１〜４６ ゲートドライブ回
路、５電流検出器、６Ｐ 正極性比較器、６Ｎ 負極性
比較器、Ｄ５、Ｄ６ クランプダイオード、Ｉｏｕｔ
出力電流、Ｐ、Ｃ、Ｎ 直流端子、ＰＴ１〜ＰＴ６オン
ゲートパルス、ＳＰ、ＳＮ 導通制御指令、ＳＴ１〜Ｓ
Ｔ６ ゲート信号、Ｓ６Ｐ、Ｓ６Ｎ 電流極性信号、Ｔ
１〜Ｔ６ 自己消弧素子、Ｔｄ デッドタイム、Ｔｄ１
第１のデッドタイム、Ｔｄ２ 第２のデッドタイム。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１〜第３の電位レベルを有する第１〜
    第３の直流端子と、 前記第１および第３の直流端子間に直列接続された第１
    〜第４の自己消弧素子と、 前記第１および第２の自己消弧素子の接続点と前記第３
    および第４の自己消弧素子の接続点との間に逆並列接続
    された第１および第２のクランプダイオードと、 前記第１および第２のクランプダイオードの各両端子間
    に個別に逆並列接続された第５および第６の自己消弧素
    子とを備え、 前記第１および第２のクランプダイオードの接続点が前
    記第２の直流端子に接続された３レベルインバータのゲ
    ート制御装置において、 前記第１および第３の自己消弧素子に対する第１の導通
    制御指令と前記第２および第４の自己消弧素子に対する
    第２の導通制御指令とを生成するＰＷＭ回路と、 前記第１および第２の導通制御指令に基づいて前記第１
    〜第６の自己消弧素子のゲートに対するゲート信号を生
    成するゲート制御回路とを備え、 前記ゲート制御回路は、 前記第１および第２の導通制御指令を個別に反転する第
    １および第２の反転回路と、 前記第１および第２の導通制御指令と反転後の前記第１
    および第２の導通制御指令とに基づいて前記ゲート信号
    を生成するディレイ回路群とを含み、 前記第３および第５の自己消弧素子は同時に導通制御さ
    れ、前記第２および第６の自己消弧素子は同時に導通制
    御されることを特徴とする３レベルインバータのゲート
    制御装置。
  2. 【請求項２】 前記ディレイ回路群は、 前記第１〜第４の自己消弧素子に対する第１〜第４のゲ
    ート信号を生成する第１〜第４のオンディレイ回路と、 前記第５の自己消弧素子に対する第５のゲート信号を生
    成する第５のオンディレイ回路および第１のオフディレ
    イ回路からなる第１の直列回路と、 前記第６の自己消弧素子に対する第６のゲート信号を生
    成する第６のオンディレイ回路および第２のオフディレ
    イ回路からなる第２の直列回路とを含み、 前記第１および第２のオフディレイ回路の第１のデッド
    タイムは、前記第５および第６のオンディレイ回路のデ
    ッドタイムよりも短く設定され、 前記第１〜第４のオンディレイ回路の第２のデッドタイ
    ムは、前記第５および第６のオンディレイ回路のデッド
    タイムよりも長く設定され、 前記第５の自己消弧素子は、前記第３の自己消弧素子の
    導通開始時点よりも先行して導通開始するとともに、前
    記第３の自己消弧素子の導通終了時点よりも遅れて導通
    終了し、 前記第６の自己消弧素子は、前記第２の自己消弧素子の
    導通開始時点よりも先行して導通開始するとともに、前
    記第２の自己消弧素子の導通終了時点よりも遅れて導通
    終了することを特徴とする請求項１に記載の３レベルイ
    ンバータのゲート制御装置。
  3. 【請求項３】 前記３レベルインバータの出力電流の極
    性に応じた電流極性信号を生成する正極性比較器および
    負極性比較器と、 前記正極性比較器および前記負極性比較器からの各電流
    極性信号を個別に反転する第３および第４の反転回路と
    を備え、 前記ゲート制御回路は、前記各電流極性信号と前記第３
    および第４の反転回路の各出力信号とに応じて前記ゲー
    ト信号を切り換え選択する第１〜第６の選択回路を含
    み、 前記出力電流が正極性を示す場合には、前記第３および
    第５の自己消弧素子が同時に導通制御され、 前記出力電流が負極性を示す場合には、前記第２および
    第６の自己消弧素子が同時に導通制御されることを特徴
    とする請求項２に記載の３レベルインバータのゲート制
    御装置。
  4. 【請求項４】 前記ゲート制御回路は、 前記第３のオンディレイ回路の出力信号と前記第１の直
    列回路の出力信号との排他的論理和をとって前記第５の
    自己消弧素子のゲートに対するゲート信号を生成する第
    １の排他的オア回路と、 前記第２のオンディレイ回路の出力信号と前記第２の直
    列回路の出力信号との排他的論理和をとって前記第６の
    自己消弧素子のゲートに対するゲート信号を生成する第
    ２の排他的オア回路とを含み、 前記第５の自己消弧素子は、前記第３の自己消弧素子の
    導通開始時点よりも先行して導通開始し、前記第３の自
    己消弧素子の導通期間中は不導通状態を保持するととも
    に、前記第３の自己消弧素子の導通終了時点から前記第
    １のデッドタイムだけ導通し、 前記第６の自己消弧素子は、前記第２の自己消弧素子の
    導通開始時点よりも先行して導通開始し、前記第２の自
    己消弧素子の導通期間中は不導通状態を保持するととも
    に、前記第２の自己消弧素子の導通終了時点から前記第
    １のデッドタイムだけ導通することを特徴とする請求項
    ２に記載の３レベルインバータのゲート制御装置。
  5. 【請求項５】 前記ゲート制御回路は、 前記第２および第３のオンディレイ回路の出力信号を個
    別に反転する第５および第６の反転回路と、 前記第１の直列回路の出力信号と前記第５の反転回路の
    出力信号との論理積をとる第１のアンド回路と、 前記第１の排他的オア回路の出力信号と前記第１のアン
    ド回路の出力信号との論理和をとって前記第５の自己消
    弧素子のゲートに対するゲート信号を生成する第１のオ
    ア回路と、 前記第２の直列回路の出力信号と前記第６の反転回路の
    出力信号との論理積をとる第２のアンド回路と、 前記第２の排他的オア回路の出力信号と前記第２のアン
    ド回路の出力信号との論理和をとって前記第６の自己消
    弧素子のゲートに対するゲート信号を生成する第２のオ
    ア回路とを含み、 前記第５の自己消弧素子は、前記第３の自己消弧素子の
    導通開始時点よりも先行して導通開始し、前記第１およ
    び前記第２の自己消弧素子が同時に不導通となる期間以
    外は不導通状態を保持するとともに、前記第３の自己消
    弧素子の導通終了時点から前記第１のデッドタイムだけ
    導通し、 前記第６の自己消弧素子は、前記第２の自己消弧素子の
    導通開始時点よりも先行して導通開始し、前記第３およ
    び前記第４の自己消弧素子が同時に不導通となる期間以
    外は不導通状態を保持するとともに、前記第２の自己消
    弧素子の導通終了時点から前記第１のデッドタイムだけ
    導通することを特徴とする請求項２に記載の３レベルイ
    ンバータのゲート制御装置。
  6. 【請求項６】 第１〜第３の電位レベルを有する第１〜
    第３の直流端子と、 前記第１および第３の直流端子間に直列接続された第１
    〜第４の自己消弧素子と、 前記第１および第２の自己消弧素子の接続点と前記第３
    および第４の自己消弧素子の接続点との間に逆並列接続
    された第１および第２のクランプダイオードと、 前記第１および第２のクランプダイオードの各両端子間
    に個別に逆並列接続された第５および第６の自己消弧素
    子とを備え、 前記第１および第２のクランプダイオードの接続点が前
    記第２の直流端子に接続された３レベルインバータのゲ
    ート制御方法において、 前記第３および第５の自己消弧素子を同時に導通制御す
    るとともに、前記第２および第６の自己消弧素子を同時
    に導通制御することを特徴とする３レベルインバータの
    ゲート制御方法。
  7. 【請求項７】 前記第５の自己消弧素子を、前記第３の
    自己消弧素子の導通開始時点よりも先行して導通開始さ
    せるとともに、前記第３の自己消弧素子の導通終了時点
    よりも遅れて導通終了させ、 前記第６の自己消弧素子を、前記第２の自己消弧素子の
    導通開始時点よりも先行して導通開始させるとともに、
    前記第２の自己消弧素子の導通終了時点よりも遅れて導
    通終了させることを特徴とする請求項６に記載の３レベ
    ルインバータのゲート制御方法。
  8. 【請求項８】 前記３レベルインバータの出力電流が正
    極性を示す場合には、前記第３および第５の自己消弧素
    子を同時に導通制御し、 前記出力電流が負極性を示す場合には、前記第２および
    第６の自己消弧素子を同時に導通制御することを特徴と
    する請求項７に記載の３レベルインバータのゲート制御
    方法。
  9. 【請求項９】 前記第５の自己消弧素子を、前記第３の
    自己消弧素子の導通開始時点よりも先行して導通開始さ
    せ、前記第３の自己消弧素子の導通期間中は不導通状態
    に保持させるとともに、前記第３の自己消弧素子の導通
    終了時点から所定時間だけ導通させ、 前記第６の自己消弧素子を、前記第２の自己消弧素子の
    導通開始時点よりも先行して導通開始させ、前記第２の
    自己消弧素子の導通期間中は不導通状態に保持させると
    ともに、前記第２の自己消弧素子の導通終了時点から前
    記所定時間だけ導通させることを特徴とする請求項７に
    記載の３レベルインバータのゲート制御方法。
  10. 【請求項１０】 前記第５の自己消弧素子を、前記第３
    の自己消弧素子の導通開始時点よりも先行して導通開始
    させ、前記第１および前記第２の自己消弧素子が同時に
    不導通となる期間以外は不導通状態に保持させるととも
    に、前記第３の自己消弧素子の導通終了時点から所定時
    間だけ導通させ、 前記第６の自己消弧素子を、前記第２の自己消弧素子の
    導通開始時点よりも先行して導通開始させ、前記第３お
    よび前記第４の自己消弧素子が同時に不導通となる期間
    以外は不導通状態に保持させるとともに、前記第２の自
    己消弧素子の導通終了時点から前記所定時間だけ導通さ
    せることを特徴とする請求項７に記載の３レベルインバ
    ータのゲート制御方法。
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