JP2003086805A - Thin film transistor and electrical insulation film and method of manufacturing these - Google Patents
Thin film transistor and electrical insulation film and method of manufacturing theseInfo
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
- H10K10/40—Organic transistors
- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
- H10K10/462—Insulated gate field-effect transistors [IGFETs]
- H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
Landscapes
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジス
タ、電気絶縁膜及びそれらの製造方法に関し、さらに、
詳しくは、チャネル領域に有機半導体層を有する薄膜ト
ランジスタ、そのゲート電気絶縁層として構成される電
気絶縁膜、及び、それらの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor, an electric insulating film and a method for manufacturing them, and
More specifically, the present invention relates to a thin film transistor having an organic semiconductor layer in a channel region, an electric insulating film configured as its gate electric insulating layer, and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】薄膜トランジスタ（以下、「ＴＦＴ」と
いう。）は、アクティブ・マトリックスの液晶ディスプ
レイ、エレクトロルミネッセンスディスプレイ（以下、
「ＥＬディスプレイ」という。）等の駆動用スイッチン
グ素子として広く使用されている。ＴＦＴは、電界効果
型トランジスタ（以下、「ＦＥＴ」という。）の一例で
ある。最もよく知られているＦＥＴは、金属酸化膜半導
体ＦＥＴ（以下、「ＭＯＳＦＥＴ」という。）であっ
て、高速電子応用のスイッチング素子である。ＭＯＳＦ
ＥＴは、主として、ＳｉＯ２ ／元素Ｓｉトランジスタ
のことを言う。一般的に、金属−電気絶縁体−半導体を
組合せたＦＥＴは、「ＭＩＳＦＥＴ」として知られてい
る。ＴＦＴは、半導体層が薄膜として基板に付着された
ＭＩＳＦＥＴである。現在、ほとんどのＴＦＴは、アモ
ルファス・シリコンやポリシリコンを半導体層として使
用して作製されている。アモルファス・シリコンは、結
晶シリコンの安価な代替物であり、トランジスタのコス
トを低減して大面積の応用例として使用するために提供
されている。アモルファス・シリコンは、移動度が０．
１〜１ｃｍ2 ／Ｖ・ｓｅｃ程度であり、また、ポリシリ
コンは、１〜１０ｃｍ2／Ｖ・ｓｅｃ程度であって、そ
れらは、結晶シリコンの移動度に対して１万分の１〜１
千分の１ほどであるので、それらの応用は比較的低速の
ものに限られている。ポリシリコンは、アモルファス・
シリコンに対するエキシマレーザー照射等による再結晶
化アニールにより形成される。アモルファス・シリコン
の基板への成膜は、低温で行われるので結晶シリコンよ
り安価であるが、アモルファス・シリコンの成膜は、プ
ラズマ化学気相成膜等を必要とするので高コストとな
る。ポリシリコンの成膜は、前述のようにエキシマレー
ザー照射等によるアニールプロセスが必要となるので、
さらに高コストとなる。2. Description of the Related Art A thin film transistor (hereinafter referred to as "TFT") is an active matrix liquid crystal display or an electroluminescent display (hereinafter referred to as "TFT").
It is called "EL display". ) Is widely used as a driving switching element. The TFT is an example of a field effect transistor (hereinafter referred to as “FET”). The most well-known FET is a metal oxide semiconductor FET (hereinafter referred to as “MOSFET”), which is a switching element for high-speed electronic applications. MOSF
ET mainly refers to SiO2 / elemental Si transistors. Generally, a metal-electric insulator-semiconductor FET is known as a "MISFET". A TFT is a MISFET in which a semiconductor layer is attached to a substrate as a thin film. Currently, most TFTs are manufactured using amorphous silicon or polysilicon as a semiconductor layer. Amorphous silicon is a cheaper alternative to crystalline silicon and is offered to reduce transistor cost and use for large area applications. Amorphous silicon has a mobility of 0.
It is about 1 to 1 cm 2 / V · sec, and that of polysilicon is about 1 to 10 cm 2 / V · sec, which is 1 to 1 / 10,000 of the mobility of crystalline silicon.
As much as one thousandth, their applications are limited to relatively slow ones. Polysilicon is amorphous
It is formed by recrystallization annealing of silicon such as by excimer laser irradiation. Amorphous silicon is deposited on a substrate at a low temperature and is therefore cheaper than crystalline silicon, but amorphous silicon is costly because it requires plasma chemical vapor deposition. The film formation of polysilicon requires an annealing process such as excimer laser irradiation as described above.
It will be more expensive.
【０００３】近年、ＴＦＴ用のアモルファス・シリコン
やポリシリコンに代わる材料として有機半導体が再び注
目を浴びている。有機トランジスタの研究は、１９８０
年代初頭から盛んに行われ、低分子、高分子有機半導体
膜の基礎的な特性が調べられた。しかしながら、有機半
導体材料は、無機半導体材料に比べて低移動度、高抵抗
であることから、実用的な観点においてはあまり注目さ
れなかった。最近になって、有機材料の軽量、柔軟性の
特徴を生かした携帯用電子機器の用途や液晶に代わる次
世代の大面積ディスプレイ素子として実用化に向けた研
究が活発に行われ始めている。In recent years, organic semiconductors have regained attention as a material replacing TFTs such as amorphous silicon and polysilicon. Research on organic transistors, 1980
It was actively conducted since the early 1980s, and the basic characteristics of low molecular weight and polymer organic semiconductor films were investigated. However, since the organic semiconductor material has lower mobility and higher resistance than the inorganic semiconductor material, much attention has not been paid to it from a practical viewpoint. Recently, active researches have begun toward practical use as a next-generation large-area display device that replaces liquid crystal and applications of portable electronic devices that take advantage of the lightness and flexibility of organic materials.
【０００４】図５は、従来の薄膜トランジスタの断面図
である。図５に示される特開平１０−２７０７１２号公
報に記載された発明においては、高濃度にドープしたシ
リコン基板上にペンタセン有機材料を成膜してＴＦＴ動
作をさせており、０．５２ｃｍ2 ／Ｖ・ｓｅｃの移動度
を実現している。しかしながら、ペンタセンで形成され
た薄膜は、その薄膜の形成に真空成膜が必要であるの
で、基板に対する付着力も弱く、そのために、脆弱であ
る。APL Vol.73, No. 1 (1998) 108によれば、C.J. Dru
ry らは、基板としてポリイミドを用い、半導体材料と
してＰＴＶ（ポリチエニレンビニレン）を用い、絶縁材
料としてＰＶＰ（ポリビニルフェノール）を用い、そし
て、電極材料としてドープト−ポリアニリンを用いて、
オール有機材料のＴＦＴを作製することにより、３×１
０-4ｃｍ2 ／Ｖ・ｓｅｃの電荷移動度を示すＴＦＴを得
ている。しかしながら、このＴＦＴの電荷移動度は、な
お低く、改善の余地がまだまだ多くある。これらの事実
から、有機半導体材料を用いたＴＦＴの移動度をアモル
ファス・シリコンに近いかそれ以上の移動度にするため
には有機半導体材料の性能だけでなく、デバイスの構造
・構成、ＴＦＴ作製プロセス、これら三つのトータル性
能の向上を目指すことが重要であることがわかる。FIG. 5 is a sectional view of a conventional thin film transistor. In the invention described in Japanese Unexamined Patent Publication No. 10-270712 shown in FIG. 5, a pentacene organic material is formed into a film on a highly doped silicon substrate to perform a TFT operation, and 0.52 cm 2 / V is applied.・ A mobility of sec is realized. However, a thin film formed of pentacene requires a vacuum film formation to form the thin film, and therefore has a weak adhesive force to the substrate and is therefore fragile. According to APL Vol.73, No. 1 (1998) 108, CJ Dru
ry et al. used polyimide as the substrate, PTV (polythienylene vinylene) as the semiconductor material, PVP (polyvinylphenol) as the insulating material, and doped-polyaniline as the electrode material,
3 x 1 by making TFT of all organic materials
A TFT having a charge mobility of 0 −4 cm 2 / V · sec is obtained. However, the charge mobility of this TFT is still low, and there is still much room for improvement. From these facts, in order to make the mobility of the TFT using the organic semiconductor material close to or higher than that of amorphous silicon, not only the performance of the organic semiconductor material but also the structure / configuration of the device and the TFT manufacturing process. , It is important to aim to improve the total performance of these three.
【０００５】有機半導体材料は、前述の低分子化合物
（例えば、ペンタセン、金属フタロシアニン）、短鎖オ
リゴマー（例えば、ｎ＝３〜８のｎ−チオフェン）、長
鎖ポリマー（例えば、ポリチオフェン、ポリフェニレン
ビニレン）等がある。前記長鎖ポリマーは、π共役結合
を有しているので、隣接する多重結合した原子間の原子
軌道の重なり合いによって、分子やオリゴマーおよびポ
リマーに沿った電荷移動が可能になる。また、かかる長
鎖ポリマーにおいては、隣接する分子間の分子軌道の重
なり合いによっては、分子間の電荷移動が可能になる。
小分子又は短鎖オリゴマーの有機薄膜は、有機材料とし
て最も高い電荷移動を示すものとして知られているが、
このような高電荷移動度を示す小分子又は短鎖オリゴマ
ーは、真空蒸着によって成膜されるので、規則的に配列
された薄膜として付着される。この薄膜内の規則配列
は、軌道が重なり合い、隣接する分子間の電荷移動をも
たらすと考えられている。前記長鎖ポリマーは、溶剤可
溶性であるので、スピン・コーティングやディッピング
・コーティングなど低コストの技術で成膜が可能であ
り、そのために、他のものに比べてコスト的にやや有利
であるが、配列が不規則であるために電荷移動度はより
低いと予想されている。Organic semiconductor materials include low molecular weight compounds (for example, pentacene, metal phthalocyanine), short-chain oligomers (for example, n-thiophene with n = 3 to 8), long-chain polymers (for example, polythiophene, polyphenylene vinylene). Etc. Since the long-chain polymer has a π-conjugated bond, superposition of atomic orbitals between adjacent multiple-bonded atoms enables charge transfer along molecules, oligomers and polymers. Further, in such a long-chain polymer, charge transfer between molecules becomes possible depending on the overlap of molecular orbitals between adjacent molecules.
Organic thin films of small molecules or short chain oligomers are known to exhibit the highest charge transfer as organic materials,
Since small molecules or short chain oligomers having such high charge mobility are formed by vacuum deposition, they are attached as regularly arranged thin films. The ordered arrangement in this thin film is believed to cause orbital overlap and charge transfer between adjacent molecules. Since the long-chain polymer is soluble in a solvent, it can be formed into a film by a low-cost technique such as spin coating or dipping coating, and therefore, it is slightly advantageous in cost compared to other ones, The charge mobility is expected to be lower due to the disordered arrangement.
【０００６】このように、いまのところ、決定的に高い
電荷移動度を有する有機半導体材料は見当たらず、今後
の高電荷移動度有機材料の出現に期待するところは極め
て大きい。有機材料は、熱蒸着、スピン・コーティン
グ、ディッピング・コーティング等などによる、より安
価で、容易な成膜技術でＴＦＴ用の半導体層を成膜する
可能性を持っているが、それでもなお、その電荷移動度
は目標とする値より低い。有機材料の典型的な電荷移動
度は、小分子／短鎖オリゴマーでは、０．００１〜０．
１ｃｍ2 ／Ｖ・ｓｅｃ、長鎖ポリマーでは０．０００１
〜０．０１ｃｍ2／Ｖ・ｓｅｃである。報告されている
有機半導体材料固有の最も高い移動度は、ペンタセンの
薄膜の０．７ｃｍ2 ／Ｖ・ｓｅｃである。As described above, no organic semiconductor material having a decisively high charge mobility has been found so far, and expectations for the future appearance of a high charge mobility organic material are extremely large. Organic materials have the potential to form semiconductor layers for TFTs with cheaper and easier film forming techniques such as thermal evaporation, spin coating, dipping coating, etc. The mobility is lower than the target value. Typical charge mobilities of organic materials are 0.001-0.
1 cm 2 / V · sec, 0.0001 for long-chain polymer
˜0.01 cm 2 / V · sec. The highest reported intrinsic mobility of organic semiconductor materials is 0.7 cm 2 / V · sec of a thin film of pentacene.
【０００７】図５に示すように、従来の薄膜トランジス
タは、基板、基板上に設けられたゲート、該ゲート（Ａ
ｌまたはＰｔ／Ｔｉ）を覆う高い誘電率のＢＳＴ絶縁
体、該ＢＳＴ絶縁体上の有機半導体層（ペンタセン）、
及び、該有機半導体層上にソース／ドレイン（Ａｕ）を
備えている。前記高誘電率のＢＳＴ絶縁体は、前記有機
半導体層の電圧依存性を引き出すことができるので、ソ
ース−ドレイン間に電圧を印加しておき、高誘電率のＢ
ＳＴ絶縁体を介して印加するゲート電圧によりソース−
ドレイン間の電流値を制御することができる。As shown in FIG. 5, a conventional thin film transistor includes a substrate, a gate provided on the substrate, and the gate (A
1 or Pt / Ti), a high dielectric constant BST insulator, an organic semiconductor layer (pentacene) on the BST insulator,
Also, a source / drain (Au) is provided on the organic semiconductor layer. Since the high dielectric constant BST insulator can bring out the voltage dependence of the organic semiconductor layer, a high dielectric constant B
Source by the gate voltage applied through the ST insulator
The current value between the drains can be controlled.
【０００８】[0008]
【発明が解決しようとする課題】しかし、かかる従来の
薄膜トランジスタは、有機半導体層の厚みがソース−ド
レイン間全てにわたって均一であるので、ゲート電圧の
印加による電界強度分布が不均一で散漫となり、そのた
めに、トランジスタ動作のしきい電圧が大きくなるとい
う問題があった。However, in such a conventional thin film transistor, since the thickness of the organic semiconductor layer is uniform over the entire area between the source and the drain, the electric field strength distribution due to the application of the gate voltage becomes nonuniform and diffused. In addition, there is a problem that the threshold voltage of transistor operation becomes large.
【０００９】本発明は、かかる問題を解決することを目
的としている。即ち、本発明は、トランジスタ動作のし
きい電圧を低減した薄膜トランジスタ、電気絶縁膜及び
それらの製造方法を低コストで提供することを目的とし
ている。The present invention aims to solve such problems. That is, it is an object of the present invention to provide a thin film transistor having a reduced threshold voltage for transistor operation, an electrically insulating film, and a method for manufacturing the same at low cost.
【００１０】[0010]
【課題を解決するための手段】本発明者は、薄膜トラン
ジスタ（電界効果型のトランジスタ）の動作機構につい
て以下のように考察した。『ゲート電極に比較的小さい
電圧を加えるとゲート領域近傍の有機半導体層内では加
えた電圧の極性に反発する電荷のキャリアが追い払われ
て空乏層が発生する。さらに、ゲート電極に大きな電圧
を加えると有機半導体層の表面近傍にキャリアが誘起さ
れるようになり、もともとの表面の導電タイプがｐ型な
らばｎ型、ｎ型ならばｐ型に反転するようになる。いっ
たん反転が生じ始めると、ゲート電極に加えられた電圧
は、反転層の電荷の増加に費やされて、空乏層の増大に
は寄与しなくなるので、空乏層巾は最大値に達した後は
一定の厚みになる。このような状態で、ソースとドレイ
ンとの間に電圧を加えると、キャリアは、ソース側から
ドレイン側にかかった強い電界に引かれて引き抜かれ、
高速でドレインに吸収される。』The present inventor has considered the operating mechanism of a thin film transistor (field effect transistor) as follows. “When a relatively small voltage is applied to the gate electrode, charge carriers that repel the polarity of the applied voltage are driven away in the organic semiconductor layer near the gate region, and a depletion layer is generated. Further, when a large voltage is applied to the gate electrode, carriers are induced near the surface of the organic semiconductor layer, and if the original conductivity type of the surface is p-type, it is inverted to n-type, and if it is n-type, it is inverted to p-type. become. Once the inversion starts to occur, the voltage applied to the gate electrode is consumed to increase the charge of the inversion layer and does not contribute to the increase of the depletion layer, so that the depletion layer width reaches the maximum value. It has a certain thickness. When a voltage is applied between the source and the drain in such a state, the carriers are drawn by the strong electric field applied from the source side to the drain side,
It is absorbed by the drain at high speed. ]
【００１１】そして、本発明者は、薄膜トランジスタが
前記したような動作機構であるので、そのトランジスタ
動作のしきい電圧を低減するためには、空乏層が発生
しやすくすること、反転層が発生しやすくすること、
及び、ソース側のキャリアを高速でドレイン側に吸収
させることが重要であると考えて、さらに、実験を続け
て探求したところ、前記については、空乏層が有機半
導体層に加わる電圧による電界によって制御されて、ゲ
ート電圧、即ち、ゲート電極からゲート絶縁膜の誘電体
膜に加わる電圧が有機半導体に加わるのであるから、誘
電体膜にゲート電圧が加わり易くするためには、誘電体
膜を誘電率の高い材料で構成すると共にその厚みを薄く
すればよいこと、前記については、電荷移動度の高い
半導体材料を配置すればよいこと、そして、前記につ
いては、電荷と電界の関係で等電位面を大きくすると共
に電界密度を大きくすればよいこと、を見出して本発明
を完成するに至った。Since the thin film transistor has the operating mechanism as described above, the present inventor makes it easy to generate a depletion layer and generates an inversion layer in order to reduce the threshold voltage of the transistor operation. To make it easier,
And, it is important to absorb the carriers on the source side to the drain side at high speed, and further experiments were conducted to find that the depletion layer was controlled by the electric field due to the voltage applied to the organic semiconductor layer. Therefore, the gate voltage, that is, the voltage applied from the gate electrode to the dielectric film of the gate insulating film is applied to the organic semiconductor. Therefore, in order to easily apply the gate voltage to the dielectric film, the dielectric film is It is only necessary to use a material having a high charge mobility and to reduce its thickness. For the above, a semiconductor material having a high charge mobility may be arranged. The inventors have found that it is sufficient to increase the electric field density as well as increase the electric field density, and completed the present invention.
【００１２】即ち、請求項１に記載された発明は、上記
目的を達成するために、(イ) ソース電極及びソース電気
絶縁層からなるソース領域と、(ロ) ドレイン電極及びド
レイン電気絶縁層からなるドレイン領域と、(ハ) 前記ソ
ース領域と前記ドレイン領域とを結ぶ少なくとも有機半
導体材料で構成される有機半導体層からなるチャネル領
域と、(ニ) 前記ソース領域と前記ドレイン領域との間
の前記チャネル領域の下面に沿って設けたゲート電気絶
縁層、前記ソース領域、前記ゲート電気絶縁層及び前
記ドレイン領域の同一平面となる下面に設けた半導体材
料で構成されるゲート層並びに前記ゲート層に設けた
ゲート電極からなるゲート領域と、を備えたことを特徴
とする薄膜トランジスタである。That is, in order to achieve the above object, the invention described in claim 1 comprises: (a) a source region composed of a source electrode and a source electric insulating layer; and (b) a drain electrode and a drain electric insulating layer. A drain region formed of (c) a channel region formed of at least an organic semiconductor layer formed of an organic semiconductor material that connects the source region and the drain region, and (d) the region between the source region and the drain region. A gate electrical insulating layer provided along the lower surface of the channel region, the source region, the gate electrical insulating layer, and a gate layer made of a semiconductor material provided on the same planar lower surface of the drain region, and provided on the gate layer And a gate region formed of a gate electrode.
【００１３】請求項２に記載された発明は、請求項１に
記載された発明において、ソース領域及びドレイン領域
がゲート領域の一部であるゲート層の表面に配置される
と共に、チャネル領域がゲート領域の一部であるゲート
電気絶縁層を介して前記ゲート層の表面に配置され、ゲ
ート領域の一部であるゲート電極が前記ゲート層の裏面
に配置されることを特徴とするものである。According to a second aspect of the present invention, in addition to the first aspect, the source region and the drain region are arranged on the surface of the gate layer that is a part of the gate region, and the channel region is the gate. It is characterized in that it is arranged on the surface of the gate layer via a gate electric insulation layer which is a part of the region, and a gate electrode which is a part of the gate region is arranged on the back surface of the gate layer.
【００１４】請求項３に記載された発明は、請求項１又
は２に記載された発明において、前記ゲート層が基板を
兼ねることを特徴とするものである。The invention described in claim 3 is characterized in that, in the invention described in claim 1 or 2, the gate layer also serves as a substrate.
【００１５】請求項４に記載された発明は、請求項３に
記載された発明において、前記基板が、ガラス、プラス
チック、石英、アンドープ・シリコン（Ｓｉ単結晶）及
び高ドープ・シリコン（Ｓｉ単結晶）からなる群より選
択される材料で構成されていることを特徴とするもので
ある。According to the invention described in claim 4, in the invention described in claim 3, the substrate is glass, plastic, quartz, undoped silicon (Si single crystal) and highly doped silicon (Si single crystal). ) Is composed of a material selected from the group consisting of).
【００１６】請求項５に記載された発明は、請求項４に
記載された発明において、前記プラスチックがポリカー
ボネート、マイラー及びポリイミドからなる群から選択
されることを特徴とするものである。The invention described in claim 5 is the invention described in claim 4, characterized in that the plastic is selected from the group consisting of polycarbonate, mylar and polyimide.
【００１７】請求項６に記載された発明は、請求項１〜
５のいずれかに記載された発明において、前記ゲート電
極、ソース電極及びドレイン電極が、クロム（Ｃｒ）、
チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、
モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル
（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐ
ｔ）、銀（Ａｇ）、錫（Ｓｎ）、導電性ポリアニリン、
導電性ポリピロール、導電性ポリチアジル及び導電性ポ
リマとこれらの組合せよりなる群から選択された材料で
構成されていることを特徴とするものである。The invention described in claim 6 is from claim 1
In the invention described in any one of 5, the gate electrode, the source electrode and the drain electrode are chromium (Cr),
Titanium (Ti), copper (Cu), aluminum (Al),
Molybdenum (Mo), tungsten (W), nickel (Ni), gold (Au), palladium (Pd), platinum (P
t), silver (Ag), tin (Sn), conductive polyaniline,
It is characterized in that it is made of a material selected from the group consisting of conductive polypyrrole, conductive polythiazyl, conductive polymer and combinations thereof.
【００１８】請求項７に記載された発明は、請求項１〜
６のいずれかに記載された発明において、前記ソース電
極及びドレイン電極は、Ａｕ膜とＣｒ膜からなる二層電
極又はＡｕ膜とＰｔ膜からなる二層電極により構成され
ていることを特徴とするものである。The invention described in claim 7 is from claim 1
In the invention described in any one of 6), the source electrode and the drain electrode are constituted by a two-layer electrode composed of an Au film and a Cr film or a two-layer electrode composed of an Au film and a Pt film. It is a thing.
【００１９】請求項８に記載された発明は、請求項１〜
７のいずれかに記載された発明において、前記ゲート電
極、ソース電極及びドレイン電極が１００〜５００ｎｍ
の厚みを有することを特徴とするものである。The invention described in claim 8 is from claim 1
In the invention described in any one of 7, the gate electrode, the source electrode, and the drain electrode are 100 to 500 nm.
It is characterized by having a thickness of.
【００２０】請求項９に記載された発明は、請求項１〜
８のいずれかに記載された発明において、前記ゲート電
気絶縁層が、二酸化ケイ素、チタン酸バリウムストロン
チウム、ジルコニウム酸チタン酸バリウム、ジルコニウ
ム酸チタン酸鉛、チタン酸鉛ランタン、チタン酸ストロ
ンチウム、チタン酸バリウム、フッ化バリウムマグネシ
ウム、チタン酸ビスマス、チタン酸ストロンチウムビス
マス、五酸化タンタル、タンタル酸ストロンチウムビス
マス、タンタル酸ニオブ酸ビスマス、二酸化チタン及び
三酸化イットリウムとこれらの組合せよりなる群から選
択される材料で構成されていることを特徴とするもので
ある。The invention described in claim 9 is from claim 1
In the invention described in any one of 8 above, the gate electric insulating layer is silicon dioxide, barium strontium titanate, barium zirconate titanate, lead zirconate titanate, lead lanthanum titanate, strontium titanate, barium titanate. , Barium magnesium fluoride, bismuth titanate, strontium bismuth titanate, tantalum pentoxide, strontium bismuth tantalate, bismuth tantalate niobate, titanium dioxide and yttrium trioxide and combinations thereof. It is characterized by being.
【００２１】請求項１０に記載された発明は、請求項１
〜８のいずれかに記載された発明において、前記ゲート
電気絶縁層がＳｉ３Ｎ４、ＳｉｘＮｙ（ｘ、ｙ＞０）、
ＳｉＯＮｘ 等の窒化ケイ素で構成されていることを特
徴とするものである。The invention described in claim 10 is claim 1
In the invention described in any one of (1) to (8), the gate electrical insulating layer is Si3N4, SixNy (x, y> 0),
It is characterized by being composed of silicon nitride such as SiONx.
【００２２】請求項１１に記載された発明は、請求項１
〜１０のいずれかに記載された発明において、前記ゲー
ト電気絶縁層が１０〜１５０ｎｍの厚みを有することを
特徴とするものである。The invention described in claim 11 is the same as claim 1.
In the invention described in any one of 10 to 10, the gate electric insulation layer has a thickness of 10 to 150 nm.
【００２３】請求項１２に記載された発明は、請求項１
〜１１のいずれかに記載された発明において、前記ゲー
ト電気絶縁層がＳｉ３Ｎ４、ＳｉｘＮｙ（ｘ、ｙ＞
０）、ＳｉＯＮｘ等の窒化ケイ素よりなる第２のゲート
電気絶縁層とその上に設けられた二酸化ケイ素よりなる
第１のゲート電気絶縁層とを有することを特徴とするも
のである。The invention described in claim 12 is the same as claim 1.
In the invention described in any one of 1 to 11, the gate electrical insulation layer is Si3N4, SixNy (x, y>
0), a second gate electric insulating layer made of silicon nitride such as SiONx, and a first gate electric insulating layer made of silicon dioxide provided on the second gate electric insulating layer.
【００２４】請求項１３に記載された発明は、請求項１
２に記載された発明において、前記第１のゲート電気絶
縁層が５〜５０ｎｍの厚みを有し、そして、前記第２の
ゲート電気絶縁層が１０〜１５０ｎｍの厚みを有するこ
とを特徴とするものである。The invention described in claim 13 is the same as claim 1.
In the invention described in 2, the first gate electric insulation layer has a thickness of 5 to 50 nm, and the second gate electric insulation layer has a thickness of 10 to 150 nm. Is.
【００２５】請求項１４に記載された発明は、請求項１
２又は１３に記載された発明において、前記第２のゲー
ト電気絶縁層の多数の微少間隙の内壁が酸化ケイ素の膜
を少なくとも部分的に有することを特徴とするものであ
る。The invention described in claim 14 is claim 1
The invention described in 2 or 13 is characterized in that the inner walls of the plurality of minute gaps of the second gate electric insulation layer at least partially have a film of silicon oxide.
【００２６】請求項１５に記載された発明は、請求項１
〜１４のいずれかに記載された発明において、前記ソー
ス電気絶縁層とドレイン電気絶縁層との厚みは、同等で
あって、前記ゲート電気絶縁層の厚みよりも厚いことを
特徴とするものである。The invention described in claim 15 is the same as claim 1.
In the invention described in any one of (1) to (14), the source electric insulation layer and the drain electric insulation layer have the same thickness and are thicker than the gate electric insulation layer. .
【００２７】請求項１６に記載された発明は、請求項１
〜１５のいずれかに記載された発明において、前記有機
半導体材料が、ナフタレン、アントラセン、テトラセ
ン、ペンタセン、ヘキサセン及びそれらの誘導体よりな
る群から選択されるアセン分子材料、フタロシアニン
系化合物、アゾ系化合物及びペリレン系化合物よりなる
群から選ばれる顔料及びその誘導体、ヒドラゾン化合
物、トリフェニルメタン化合物、ジフェニルメタン化合
物、スチルベン化合物、アリールビニル化合物、ピラゾ
リン化合物、トリフェニルアミン化合物及びトリアリー
ルアミン化合物よりなる群から選択される低分子化合物
及びその誘導体、或いは、ポリ−Ｎ−ビニルカルバゾ
ール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリ
ビニルピレン、ポリビニルアントラセン、ピレンホルム
アルデヒド樹脂及びエチルカルバゾールホルムアルデヒ
ド樹脂よりなる群から選択される高分子化合物であるこ
とを特徴とするものである。The invention described in claim 16 is the same as claim 1.
In the invention described in any one of (1) to (15), the organic semiconductor material is an acene molecular material selected from the group consisting of naphthalene, anthracene, tetracene, pentacene, hexacene and derivatives thereof, a phthalocyanine compound, an azo compound and Selected from the group consisting of pigments and derivatives thereof selected from the group consisting of perylene compounds, hydrazone compounds, triphenylmethane compounds, diphenylmethane compounds, stilbene compounds, aryl vinyl compounds, pyrazoline compounds, triphenylamine compounds and triarylamine compounds. Low molecular weight compounds and derivatives thereof, or poly-N-vinylcarbazole, halogenated poly-N-vinylcarbazole, polyvinylpyrene, polyvinylanthracene, pyreneformaldehyde resin and ethyl Is characterized in that from the group consisting of Luba tetrazole formaldehyde resin is a polymer compound selected.
【００２８】請求項１７に記載された発明は、(イ) ゲー
ト層の裏面にゲート電極を形成する工程、(ロ) ゲート層
の表面全体に電気絶縁層を形成する工程、(ハ) 前記電気
絶縁層をスパッタリング、エッチング等の手段によりス
トライブ状にパターニングしてゲート電気絶縁層を形成
する工程、(ニ) 前記ゲート電気絶縁層をマスクとして、
パターニングの際に露出したゲート層の表面にソース電
気絶縁層及びドレイン電気絶縁層を形成する工程、(ホ)
前記ゲート電気絶縁層をマスクとして、前記ソース電気
絶縁層及びドレイン電気絶縁層の上にそれぞれソース電
極及びドレイン電極を形成する工程、並びに、(ヘ) 前記
ゲート電気絶縁層上にこれを埋めるように有機半導体材
料で有機半導体層を形成する工程、を順次有することを
特徴とする薄膜トランジスタの製造方法である。The invention described in claim 17 is: (a) a step of forming a gate electrode on the back surface of the gate layer; (b) a step of forming an electrically insulating layer on the entire front surface of the gate layer; A step of forming a gate electrical insulating layer by patterning the insulating layer into a stripe by means such as sputtering or etching, (d) using the gate electrical insulating layer as a mask,
A step of forming a source electric insulation layer and a drain electric insulation layer on the surface of the gate layer exposed during patterning, (e)
Forming a source electrode and a drain electrode on the source electric insulating layer and the drain electric insulating layer, respectively, using the gate electric insulating layer as a mask; and (f) filling the gate electric insulating layer on the gate electric insulating layer. A method of manufacturing a thin film transistor, which comprises sequentially forming an organic semiconductor layer with an organic semiconductor material.
【００２９】請求項１８に記載された発明は、請求項１
７に記載された発明において、前記ゲート電気絶縁層を
真空蒸着、スパッタリング、熱ＣＶＤ法、ドライ酸化、
ウエット酸化、塗布等の手段で形成することを特徴とす
るものである。The invention described in claim 18 is claim 1
7. In the invention described in 7, the gate electric insulation layer is formed by vacuum deposition, sputtering, thermal CVD method, dry oxidation,
It is characterized by being formed by means such as wet oxidation and coating.
【００３０】請求項１９に記載された発明は、請求項１
７又は１８に記載された発明において、前記有機半導体
層を蒸着、化学蒸着、スピンコーティング、印刷、塗布
及びベーキング、エレクトロポリマラインゼーション、
分子ビーム付着、溶液からのセルフ・アセンブリ、並び
に、これらの組合せよりなる群から選択される手段を用
いて有機半導体材料で形成することを特徴とするもので
ある。The invention described in claim 19 is the same as claim 1.
7 or 18, the organic semiconductor layer is deposited by vapor deposition, chemical vapor deposition, spin coating, printing, coating and baking, electropolymerization,
It is characterized by being formed of an organic semiconductor material by means selected from the group consisting of molecular beam deposition, self-assembly from solution, and combinations thereof.
【００３１】請求項２０に記載された発明は、(イ) シリ
コン基板の裏面にゲート電極を形成する工程、(ロ) シリ
コン基板の表面全体に窒化ケイ素よりなる１０〜１５０
ｎｍ厚の電気絶縁層を形成する工程、(ハ) 前記窒化ケイ
素よりなる電気絶縁層をスパッタリング、エッチング等
の手段を用いてストライブ状にパターニングして第２の
ゲート電気絶縁層を形成する工程、(ニ) 前記第２のゲー
ト電気絶縁層を形成したシリコン基板を水素及び酸素の
存在下において１０００〜１１００℃で６０〜９０分間
加熱して、パターニングの際に露出したシリコン基板の
表面を酸化することにより二酸化ケイ素よりなるソース
電気絶縁層及びドレイン電気絶縁層を形成すると共に、
前記第２のゲート電気絶縁層の多数の微少間隙を通じて
前記第２のゲート電気絶縁層の下のシリコン基板の表面
から気化してきた気体状ケイ素の酸化により生成する二
酸化ケイ素で、前記微少間隙の内壁に膜を少なくとも部
分的に付着させ、且つ、前記第２のゲート電気絶縁層の
表面に５〜５０ｎｍ厚の第１のゲート電気絶縁層を形成
する工程、(ホ) 前記ゲート電気絶縁層をマスクとして、
前記ソース電気絶縁層及びドレイン電気絶縁層の上にそ
れぞれソース電極及びドレイン電極を形成する工程、並
びに、(ヘ) 前記ゲート電気絶縁層上にこれを埋めるよう
に有機半導体材料で有機半導体層を形成する工程、を順
次有することを特徴とする薄膜トランジスタの製造方法
である。The invention described in claim 20 is: (a) a step of forming a gate electrode on the back surface of the silicon substrate; (b) 10 to 150 made of silicon nitride on the entire surface of the silicon substrate.
a step of forming an electrically insulating layer having a thickness of nm, and (c) a step of forming the second gate electrically insulating layer by patterning the electrically insulating layer made of silicon nitride into a stripe shape by means of sputtering, etching or the like. (D) The silicon substrate on which the second gate electrical insulation layer is formed is heated in the presence of hydrogen and oxygen at 1000 to 1100 ° C. for 60 to 90 minutes to oxidize the surface of the silicon substrate exposed during patterning. To form a source electric insulation layer and a drain electric insulation layer made of silicon dioxide,
Silicon dioxide generated by oxidation of gaseous silicon vaporized from the surface of the silicon substrate below the second gate electrical insulation layer through the numerous microscopic gaps of the second gate electrical insulation layer, the inner wall of the microscopic gap. At least partially depositing a film on the first gate insulating layer and forming a first gate electrically insulating layer having a thickness of 5 to 50 nm on the surface of the second gate electrically insulating layer, (e) masking the gate electrically insulating layer As
Forming a source electrode and a drain electrode on the source electric insulation layer and the drain electric insulation layer, respectively, and (f) forming an organic semiconductor layer of an organic semiconductor material on the gate electric insulation layer so as to fill them. The method for manufacturing a thin film transistor is characterized by sequentially including the steps of:
【００３２】請求項２１に記載された発明は、請求項２
０に記載された発明において、前記有機半導体層を蒸
着、化学蒸着、スピンコーティング、印刷、塗布及びベ
ーキング、エレクトロポリマラインゼーション、分子ビ
ーム付着、溶液からのセルフ・アセンブリ、並びに、こ
れらの組合せよりなる群から選択される手段を用いて有
機半導体材料で形成することを特徴とするものである。The invention described in claim 21 is the same as claim 2.
0. In the invention described in 0, the organic semiconductor layer comprises vapor deposition, chemical vapor deposition, spin coating, printing, coating and baking, electropolymerization, molecular beam deposition, self assembly from solution, and combinations thereof. It is characterized in that it is formed of an organic semiconductor material by using a means selected from the group.
【００３３】請求項２２に記載された発明は、Ｓｉ３Ｎ
４、ＳｉｘＮｙ（ｘ、ｙ＞０）、ＳｉＯＮｘ等の窒化ケ
イ素化合物よりなる１０〜１５０ｎｍ厚の第２の電気絶
縁層とその上に設けた二酸化ケイ素化合物よりなる５〜
５０ｎｍ厚の第１の電気絶縁層とで構成したことを特徴
とする電気絶縁膜である。The invention described in claim 22 is based on Si3N
4, SixNy (x, y> 0), SiONx and other second electrically insulating layer made of a silicon nitride compound having a thickness of 10 to 150 nm and a silicon dioxide compound provided thereon
It is an electric insulating film comprising a first electric insulating layer having a thickness of 50 nm.
【００３４】請求項２３に記載された発明は、請求項２
０に記載された発明において、前記第２の電気絶縁層の
多数の微少間隙の内壁が二酸化ケイ素化合物の膜を少な
く有することを特徴とするものである。The invention described in claim 23 is the same as claim 2.
The invention described in No. 0 is characterized in that the inner walls of a large number of minute gaps of the second electric insulating layer have a small amount of a silicon dioxide compound film.
【００３５】請求項２４に記載された発明は、(イ) シリ
コン基板の表面にＳｉ３Ｎ４、ＳｉｘＮｙ（ｘ、ｙ＞
０）、ＳｉＯＮｘ等の窒化ケイ素化合物よりなる１０〜
１５０ｎｍ厚の第２の電気絶縁層を形成する行程、及
び、(ロ) 前記第２の電気絶縁層を形成したシリコン基板
を水素及び酸素の存在下において１０００〜１１００℃
で６０〜９０分間加熱して、前記第２の電気絶縁層の多
数の微少間隙を通じて前記第２の電気絶縁層の下のシリ
コン基板の表面から気化してきた気体状ケイ素の酸化に
より生成する酸化ケイ素化合物で、前記微少間隙の内壁
に膜を少なくとも部分的に付着させ、且つ、前記第２の
電気絶縁層の表面に５〜５０ｎｍ厚の第１の電気絶縁層
を形成する工程、を順次有することを特徴とする電気絶
縁膜の製造方法である。In the invention described in claim 24, (a) Si3N4, SixNy (x, y> is formed on the surface of the silicon substrate.
0), a silicon nitride compound such as SiONx 10 to 10
The step of forming a second electrically insulating layer having a thickness of 150 nm, and (b) the silicon substrate having the second electrically insulating layer formed thereon in the presence of hydrogen and oxygen at 1000 to 1100 ° C.
For 60 to 90 minutes at 60 ° C., and silicon oxide formed by the oxidation of gaseous silicon vaporized from the surface of the silicon substrate below the second electrical insulating layer through the numerous microscopic gaps in the second electrical insulating layer. At least partially adhering a film to the inner wall of the minute gap with a compound, and forming a first electrically insulating layer having a thickness of 5 to 50 nm on the surface of the second electrically insulating layer. And a method for producing an electric insulating film.
【００３６】[0036]
【発明の実施の形態】図２は、本発明の一実施の形態を
示す薄膜トランジスタの製造工程を示す説明図である。
図３は、本発明の製造例により制作された薄膜トランジ
スタの性能を測定したグラフである。図４は、本発明の
他の一実施の形態を示す薄膜トランジスタの断面図であ
る。FIG. 2 is an explanatory view showing a manufacturing process of a thin film transistor showing an embodiment of the present invention.
FIG. 3 is a graph in which the performance of the thin film transistor manufactured according to the manufacturing example of the present invention is measured. FIG. 4 is a cross-sectional view of a thin film transistor showing another embodiment of the present invention.
【００３７】本発明の薄膜トランジスタは、(イ) ソース
電極１６及びソース電気絶縁層１４からなるソース領域
と、(ロ) ドレイン電極１７及びドレイン電気絶縁層１５
からなるドレイン領域と、(ハ) 前記ソース領域と前記ド
レイン領域とを結ぶ少なくとも有機半導体材料で構成さ
れる有機半導体層１８からなるチャネル領域と、(ニ)
前記ソース領域と前記ドレイン領域との間の前記チャネ
ル領域の下面に沿って設けたゲート電気絶縁層１３、
前記ソース領域、前記ゲート電気絶縁層１３及び前記ド
レイン領域の同一平面となる下面に設けた半導体材料で
構成されるゲート層１１並びに前記ゲート層１１に設
けたゲート電極１２からなるゲート領域と、を備えてい
る。The thin film transistor of the present invention comprises (a) a source region composed of the source electrode 16 and the source electric insulating layer 14, and (b) a drain electrode 17 and a drain electric insulating layer 15.
A drain region formed of (c) a channel region formed of an organic semiconductor layer 18 formed of at least an organic semiconductor material, which connects the source region and the drain region, and (d)
A gate electrical insulation layer 13 provided along the lower surface of the channel region between the source region and the drain region,
A gate region made of a semiconductor material and provided on the same lower surface of the source region, the gate electrical insulation layer 13, and the drain region, and a gate region made of a gate electrode 12 provided on the gate layer 11. I have it.
【００３８】本発明の薄膜トランジスタは、このような
構成を有しているので、ゲート電極１２に比較的小さい
電圧を加えると、ゲート領域近傍の有機半導体層１８内
におけるゲート電気絶縁層１３の近傍では、加えた電圧
の極性に反発する電荷のキャリアが追い払われて空乏層
が発生する。さらに、大きな電圧を加えると有機半導体
層１８のゲート電気絶縁層１３表面近傍に発生した空乏
層にキャリアが誘起されるようになり、もともとの有機
半導体層１８の導電タイプがｐ型ならばｎ型、ｎ型なら
ばｐ型に反転するようになる。いったん反転が生じ始め
るとゲート電極１２に加えられた電圧は、反転層の電荷
の増加に費やされて、空乏層の増大には寄与しなくな
る。即ち、空乏層巾は最大値に達した後は一定の厚みに
なる。このような状態で、ソース領域（１４、１６）と
ドレイン領域（１５、１７）間に電圧を加えてやればソ
ース側からドレイン側にかかった強い電界に引かれて、
反転層中のキャリアを引き抜くことができ、高速でドレ
インに吸収される。したがって、本発明の薄膜トランジ
スタは、トランジスタ動作のしきい電圧を低減したもの
とすることができる。Since the thin film transistor of the present invention has such a structure, when a relatively small voltage is applied to the gate electrode 12, the thin film transistor near the gate electric insulating layer 13 in the organic semiconductor layer 18 near the gate region is exposed. , The charge carriers that repel the polarity of the applied voltage are driven away and a depletion layer is generated. Further, when a large voltage is applied, carriers are induced in the depletion layer generated in the vicinity of the surface of the gate electric insulating layer 13 of the organic semiconductor layer 18, and if the original conductivity type of the organic semiconductor layer 18 is p type, it is n type. , N-type, it is inverted to p-type. Once the inversion starts to occur, the voltage applied to the gate electrode 12 is consumed to increase the charge of the inversion layer and does not contribute to the increase of the depletion layer. That is, the width of the depletion layer becomes constant after reaching the maximum value. In such a state, if a voltage is applied between the source region (14, 16) and the drain region (15, 17), a strong electric field applied from the source side to the drain side is drawn,
The carriers in the inversion layer can be extracted and absorbed by the drain at high speed. Therefore, the thin film transistor of the present invention can have a reduced threshold voltage for transistor operation.
【００３９】本発明においては、そのソース領域及びド
レイン領域がゲート領域の一部であるゲート層１１の表
面に配置されると共に、チャネル領域がゲート領域の一
部であるゲート電気絶縁層１３を介して前記ゲート層１
１の表面に配置され、また、そのゲート領域の一部であ
るゲート電極１２が前記ゲート層１１の裏面に配置され
ているので、ソース電極１６とゲート電極１２との間或
いはドレイン電極１７とゲート電極１２との間のリーク
電流を抑制することができる。In the present invention, the source region and the drain region are arranged on the surface of the gate layer 11 which is a part of the gate region, and the channel region is interposed by the gate electric insulating layer 13 which is a part of the gate region. The gate layer 1
1 and the gate electrode 12 which is a part of the gate region of the gate layer 11 is arranged on the back surface of the gate layer 11, so that it is disposed between the source electrode 16 and the gate electrode 12 or between the drain electrode 17 and the gate electrode 12. A leak current between the electrode 12 and the electrode 12 can be suppressed.
【００４０】本発明の薄膜トランジスタにおいて、その
しきい電圧をいっそう低減するためには、ゲート電気
絶縁層１３を窒化ケイ素で形成して空乏層を発生しやす
くすること、電圧を印加しやすくするためにゲート電
気絶縁層１３を薄くして反転層が発生しやすくするこ
と、反転層中に発生したソース側のキャリアを高速で
ドレイン側に吸収させるべく、ゲート電気絶縁層１３と
ソース電気絶縁層１４／ドレイン電気絶縁層１５の厚み
を変化させ、その際、ゲート電気絶縁層１３をソース電
気絶縁層１４／ドレイン電気絶縁層１５よりも薄くする
ことが好ましく、また、ゲート電気絶縁層１３を窒化ケ
イ素で形成すると共にソース電気絶縁層１４／ドレイン
電気絶縁層１５を二酸化ケイ素で形成することが好まし
い。ちなみに、ＳｉＯ２ の誘電率は３．９であり、ま
た、Ｓｉ３Ｎ４の誘電率は７．５である。In the thin film transistor of the present invention, in order to further reduce the threshold voltage, the gate electric insulating layer 13 is formed of silicon nitride so that a depletion layer is easily generated and a voltage is easily applied. In order to make the gate electric insulation layer 13 thin so that an inversion layer is easily generated, and to absorb the carrier on the source side generated in the inversion layer to the drain side at high speed, the gate electric insulation layer 13 and the source electric insulation layer 14 / It is preferable to change the thickness of the drain electrical insulating layer 15 so that the gate electrical insulating layer 13 is thinner than the source electrical insulating layer 14 / drain electrical insulating layer 15 and the gate electrical insulating layer 13 is made of silicon nitride. It is preferable that the source electric insulation layer 14 / drain electric insulation layer 15 is formed of silicon dioxide. By the way, SiO2 has a dielectric constant of 3.9, and Si3N4 has a dielectric constant of 7.5.
【００４１】前記ゲート層１１は基板を兼ねることがで
きる。このような基板は、例えば、ガラス、プラスチッ
ク、石英、アンドープ・シリコン（Ｓｉ単結晶）及び高
ドープ・シリコン（Ｓｉ単結晶）からなる群より選択さ
れる材料で構成される。前記プラスチックは、例えば、
ポリカーボネート、マイラー及びポリイミドからなる群
から選択される。このように、前記ゲート層１１が基板
を兼ねるので、ゲート電気絶縁層１３に印加する電圧の
ゲート電気絶縁層１３内における均一化が図れる。The gate layer 11 can also serve as a substrate. Such a substrate is composed of, for example, a material selected from the group consisting of glass, plastic, quartz, undoped silicon (Si single crystal) and highly doped silicon (Si single crystal). The plastic is, for example,
It is selected from the group consisting of polycarbonate, mylar and polyimide. As described above, since the gate layer 11 also serves as the substrate, the voltage applied to the gate electric insulation layer 13 can be made uniform in the gate electric insulation layer 13.
【００４２】前記ゲート電極１２、ソース電極１６及び
ドレイン電極１７は、例えば、クロム（Ｃｒ）、チタン
（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブ
デン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎ
ｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐ
ｔ）、銀（Ａｇ）、錫（Ｓｎ）、導電性ポリアニリン、
導電性ポリピロール、導電性ポリチアジル及び導電性ポ
リマとこれらの組合せよりなる群から選択される材料で
構成される。前記ゲート電極１２、ソース電極１６及び
ドレイン電極１７は、上記金属で構成すると接触抵抗を
低減して電気特性を改善することができる。前記ゲート
電極１２、ソース電極１６及びドレイン電極１７の厚み
は、好ましくは、３０〜５００ｎｍである。そして、前
記ゲート電極１２、ソース電極１６及びドレイン電極１
７は、例えば、蒸着、スパッタリング、化学蒸着、電
着、無電解メッキ、スピンコーティング、印刷、塗布よ
りなる群から選択された手段を用いて形成される。The gate electrode 12, the source electrode 16 and the drain electrode 17 are, for example, chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), molybdenum (Mo), tungsten (W), nickel. (N
i), gold (Au), palladium (Pd), platinum (P
t), silver (Ag), tin (Sn), conductive polyaniline,
It is composed of a material selected from the group consisting of conductive polypyrrole, conductive polythiazyl, conductive polymers and combinations thereof. If the gate electrode 12, the source electrode 16 and the drain electrode 17 are made of the above metal, the contact resistance can be reduced and the electrical characteristics can be improved. The thickness of the gate electrode 12, the source electrode 16 and the drain electrode 17 is preferably 30 to 500 nm. Then, the gate electrode 12, the source electrode 16 and the drain electrode 1
7 is formed, for example, by using a means selected from the group consisting of vapor deposition, sputtering, chemical vapor deposition, electrodeposition, electroless plating, spin coating, printing, and coating.
【００４３】前記ゲート電極１２、前記ソース電極１６
及びドレイン電極１７は、好ましくは、Ａｕ膜とＣｒ膜
との二層電極又はＡｕ膜とＰｔ膜との二層電極により構
成される。このように前記ゲート電極１２、前記ソース
電極１６及びドレイン電極１７を二層電極で構成すると
接触抵抗をいっそう低減して電気特性を改善することが
でき、また、それらの電極剥を剥がれにくくし、そのた
めに、歩留まりが向上する。The gate electrode 12 and the source electrode 16
The drain electrode 17 is preferably composed of a two-layer electrode of Au film and Cr film or a two-layer electrode of Au film and Pt film. When the gate electrode 12, the source electrode 16 and the drain electrode 17 are composed of two-layer electrodes as described above, the contact resistance can be further reduced and the electrical characteristics can be improved. Therefore, the yield is improved.
【００４４】前記ゲート電極１２、ソース電極１６及び
ドレイン電極１７は、好ましくは、３０〜５００ｎｍの
厚みを有する。The gate electrode 12, the source electrode 16 and the drain electrode 17 preferably have a thickness of 30 to 500 nm.
【００４５】前記ゲート電気絶縁層１３は、例えば、絶
縁体はシリコン酸化物、シリコン窒化物、チタン酸化
物、バリウム酸化物、ストロンチウム酸化物、ジルコニ
ウム酸化物、鉛酸化物、ランタン酸化物、フッ素酸化
物、マグネシウム酸化物、ビスマス酸化物、タンタル酸
化物及びニオブ酸化物であるが、具体的には、二酸化ケ
イ素、チタン酸バリウムストロンチウム、ジルコニウム
酸チタン酸バリウム、ジルコニウム酸チタン酸鉛、チタ
ン酸鉛ランタン、チタン酸ストロンチウム、チタン酸バ
リウム、フッ化バリウムマグネシウム、チタン酸ビスマ
ス、チタン酸ストロンチウムビスマス、五酸化タンタ
ル、タンタル酸ストロンチウムビスマス、タンタル酸ニ
オブ酸ビスマス、二酸化チタン及び三酸化イットリウム
とこれらの組合せよりなる群から選択される材料で構成
され、好ましくは、Ｓｉ３Ｎ４、ＳｉｘＮｙ（ｘ、ｙ＞
０）、ＳｉＯＮｘ 等の窒化ケイ素で構成される。The gate electrical insulating layer 13 is made of, for example, an insulating material such as silicon oxide, silicon nitride, titanium oxide, barium oxide, strontium oxide, zirconium oxide, lead oxide, lanthanum oxide, or fluorine oxide. And magnesium oxide, bismuth oxide, tantalum oxide and niobium oxide, specifically, silicon dioxide, barium strontium titanate, barium zirconate titanate, lead zirconate titanate, lead lanthanum titanate. , Strontium titanate, barium titanate, barium magnesium fluoride, bismuth titanate, strontium bismuth titanate, tantalum pentoxide, strontium bismuth tantalate, bismuth tantalate niobate, titanium dioxide and yttrium trioxide and combinations thereof. Is composed of a material selected from the group, preferably, Si3N4, SixNy (x, y>
0), silicon nitride such as SiONx.
【００４６】また、前記ゲート電気絶縁層１３は、アル
コキシド金属を含む前駆物質でも形成される。このよう
な金属酸化物よりなるゲート電気絶縁層１３は、アルコ
キシド金属を含む前駆物質の溶液を例えば基板に被覆
し、これを熱処理することを含む化学溶液処理をするこ
とにより形成される。前記金属は、例えば、遷移金属、
ランタノイド、又は、主族元素から選択され、具体的に
は、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、チタ
ン（Ｔｉ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）、ジ
ルコン（Ｚｒ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マン
ガン（Ｍｎ）、鉛（Ｐｂ）、ランタン（Ｌａ）、リチウ
ム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、ル
ビジウム（Ｒｂ）、セシウム（Ｃｓ）、フランシウム
（Ｆｒ）ベリリウム（Ｂｅ）マグネシウム（Ｍｇ）、カ
ルシウム（Ｃａ）、ニオブ(Ｎｂ)、タリウム（Ｔｌ）、
水銀（Ｈｇ）、銅（Ｃｕ）、コバルト（Ｃｏ）、ロジウ
ム（Ｒｈ）、スカンジウム（Ｓｃ）及びイットリウム
（Ｙ）よりなる群から選択される。前記、アルコキシド
は、メタノール、エタノール、プロパノール、イソプロ
パノール、ブタノール、イソブタノールを含むアルコー
ルから誘導され、メトキシエタノール、エトキシエタノ
ール、プロポキシエタノール、ブトキシエタノール、ペ
ントキシエタノール、ヘプトキシエタノール、メトキシ
プロパノール、エトキシプロパノール、プロポキシプロ
パノール、ブトキシプロパノール、ペントキシプロパノ
ール、ヘプトキシプロパノールを含むアルコキシアルコ
ールから誘導される。The gate electric insulation layer 13 is also formed of a precursor containing an alkoxide metal. The gate electric insulation layer 13 made of such a metal oxide is formed by coating a solution of a precursor containing an alkoxide metal on a substrate, for example, and performing a chemical solution treatment including heat treatment. The metal is, for example, a transition metal,
It is selected from lanthanoids or main group elements, and specifically, barium (Ba), strontium (Sr), titanium (Ti), bismuth (Bi), tantalum (Ta), zircon (Zr), iron (Fe). , Nickel (Ni), manganese (Mn), lead (Pb), lanthanum (La), lithium (Li), sodium (Na), potassium (K), rubidium (Rb), cesium (Cs), francium (Fr). Beryllium (Be) magnesium (Mg), calcium (Ca), niobium (Nb), thallium (Tl),
It is selected from the group consisting of mercury (Hg), copper (Cu), cobalt (Co), rhodium (Rh), scandium (Sc) and yttrium (Y). The alkoxide is derived from alcohols including methanol, ethanol, propanol, isopropanol, butanol, isobutanol, methoxyethanol, ethoxyethanol, propoxyethanol, butoxyethanol, pentoxyethanol, heptoxyethanol, methoxypropanol, ethoxypropanol, Derived from alkoxy alcohols including propoxypropanol, butoxypropanol, pentoxypropanol, heptoxypropanol.
【００４７】ゲート電気絶縁層１３を上記したような材
料で構成すると、ゲート電気絶縁層中に空乏層が発生し
やすくなり、トランジスタ動作のしきい電圧を低減する
こととなる。また、ゲート電気絶縁層１３をＳｉ３Ｎ
４、ＳｉｘＮｙ（ｘ、ｙ＞０）、ＳｉＯＮｘ等の窒化ケ
イ素で構成すると、ゲート電気絶縁層中に空乏層がいっ
そう発生しやすくなり、トランジスタ動作のしきい電圧
をさらに低減させることとなる。When the gate electric insulation layer 13 is made of the above-mentioned materials, a depletion layer is easily generated in the gate electric insulation layer, and the threshold voltage of the transistor operation is reduced. Further, the gate electric insulation layer 13 is formed of Si3N.
4. If silicon nitride such as SixNy (x, y> 0) and SiONx is used, a depletion layer is more likely to be generated in the gate electric insulating layer, and the threshold voltage of transistor operation is further reduced.
【００４８】そして、前記ゲート電気絶縁層１３は、好
ましくは、１０〜１５０ｎｍの厚みを有し、例えば、真
空蒸着、スパッタリング、熱ＣＶＤ法、等の手段を用い
て形成される。The gate electric insulation layer 13 preferably has a thickness of 10 to 150 nm and is formed by means of, for example, vacuum deposition, sputtering, thermal CVD method or the like.
【００４９】本発明においては、ゲート電気絶縁層１３
は、さらに好ましくは、Ｓｉ３Ｎ４、ＳｉｘＮｙ（ｘ、
ｙ＞０）、ＳｉＯＮｘ 等の窒化ケイ素よりなる第２の
ゲート電気絶縁層１３ｂとその上に設けられた二酸化ケ
イ素よりなる第１のゲート電気絶縁層１３ａとで構成さ
れる。前記第１のゲート電気絶縁層１３ａは、好ましく
は、５〜５０ｎｍの厚みを有し、また、前記第２のゲー
ト電気絶縁層１３ｂは、好ましくは、１０〜１５０ｎｍ
の厚みを有している。前記第２のゲート電気絶縁層１３
ｂの多数の微少間隙の内壁は、好ましくは、酸化ケイ素
の膜を少なくとも部分的に有している。In the present invention, the gate electrical insulation layer 13
Is more preferably Si3N4, SixNy (x,
y> 0), a second gate electric insulating layer 13b made of silicon nitride such as SiONx, and a first gate electric insulating layer 13a made of silicon dioxide provided thereon. The first gate electrical insulation layer 13a preferably has a thickness of 5 to 50 nm, and the second gate electrical insulation layer 13b preferably has a thickness of 10 to 150 nm.
Has a thickness of. The second gate electrical insulation layer 13
The inner walls of the multiple microgaps of b preferably have at least partially a film of silicon oxide.
【００５０】このように、ゲート電気絶縁層を二層にす
ることによって、下地に形成された薄い窒化ケイ素より
なる第２のゲート電気絶縁層１３ｂにピンホールがあっ
た場合であっても上層に形成された二酸化ケイ素よりな
る第１のゲート電気絶縁層１３ａによって覆われるの
で、有機半導体層１８とゲート電気絶縁層１３間に発生
する可能性のあるリーク電流を抑制することができ、そ
のために、トランジスタ動作のしきい電圧を低減したも
のとすることができる。As described above, by forming the gate electric insulating layer into two layers, even if the second gate electric insulating layer 13b made of thin silicon nitride formed as the base has a pinhole, the upper layer is formed in the upper layer. Since it is covered with the formed first gate electric insulating layer 13a made of silicon dioxide, it is possible to suppress a leak current which may occur between the organic semiconductor layer 18 and the gate electric insulating layer 13, and therefore, The threshold voltage of transistor operation can be reduced.
【００５１】また、二酸化ケイ素（ＳｉＯ２ ）膜とＳ
ｉ３Ｎ４、ＳｉｘＮｙ（ｘ、ｙ＞０）、ＳｉＯＮｘ 等
の窒化ケイ素とを含み、それらの膜厚を数１０００オン
グストロームから１ミクロン程度と比較的厚くしたの
で、膜中のトラップ準位によって観測されるＰｏｏｌｅ
−Ｆｒｅｎｋｅｌ電流は見られず、また、トンネル現象
によるトンネル電流や絶縁膜中の空間電荷電流さらに絶
縁膜中における浅いトラップ準位によるホッピング電流
を抑えることができ、そのために、絶縁耐圧を決める支
配的な要因を膜厚だけとみなせることになり、トランジ
スタ動作のための電圧が制御し易くなる。Further, a silicon dioxide (SiO 2) film and S
i3N4, SixNy (x, y> 0), and silicon nitride such as SiONx are included, and their film thicknesses are made relatively thick from several thousand angstroms to about 1 micron, so Poole observed by trap levels in the film
-Frenkel current is not observed, and the tunnel current due to the tunnel phenomenon, the space charge current in the insulating film, and the hopping current due to the shallow trap level in the insulating film can be suppressed. Such a factor can be regarded only as the film thickness, and the voltage for operating the transistor can be easily controlled.
【００５２】さらに、前記第２のゲート電気絶縁層１３
ｂの多数の微少間隙の内壁に酸化ケイ素の膜を少なくと
も部分的に有し、かかる酸化ケイ素の膜がアンカー効果
を奏するので、窒化ケイ素よりなる第２のゲート電気絶
縁層１３ｂの上に設けられた二酸化ケイ素よりなる第１
のゲート電気絶縁層１３ａが第２のゲート電気絶縁層１
３ｂから剥離しにくくなる。Further, the second gate electrical insulation layer 13
It is provided on the second gate electric insulation layer 13b made of silicon nitride because it has a silicon oxide film at least partially on the inner walls of a large number of minute gaps in b, and the silicon oxide film has an anchor effect. First made of silicon dioxide
The gate electrical insulation layer 13a of the second gate electrical insulation layer 1
It becomes difficult to peel from 3b.
【００５３】本発明によれば、前記ソース電気絶縁層１
４とドレイン電気絶縁層１５との厚みは、好ましくは、
同等であって、前記ゲート電気絶縁層１３の厚みよりも
厚いものとする。このように、前記ソース電気絶縁層１
４とドレイン電気絶縁層１５との厚みが、同等であっ
て、前記ゲート電気絶縁層１３の厚みよりも厚いものと
すると、ゲート領域直下にかかる電界が均一にすること
ができるのでチャネル領域で空乏層の発生制御がし易く
なり、また、電子がソース−ドレイン間の強い電界に高
速で引かれてドレイン領域に吸収され易くなる。それら
のために、トランジスタ動作のしきい電圧を低減したも
のとすることができる。According to the invention, said source electrical insulation layer 1
4 and the drain electrical insulation layer 15 preferably have a thickness of
It is equivalent and thicker than the thickness of the gate electric insulation layer 13. Thus, the source electrical insulation layer 1
4 and the drain electric insulation layer 15 have the same thickness and are thicker than the gate electric insulation layer 13, the electric field applied directly under the gate region can be made uniform, so that the channel region is depleted. It is easy to control the generation of the layer, and electrons are easily attracted by the strong electric field between the source and drain at high speed to be absorbed in the drain region. For these reasons, the threshold voltage of transistor operation can be reduced.
【００５４】前記有機半導体層１８を構成する有機半導
体材料は、例えば、ナフタレン、アントラセン、テト
ラセン、ペンタセン、ヘキサセン及びそれらの誘導体よ
りなる群から選択されるアセン分子材料、フタロシア
ニン系化合物、アゾ系化合物及びペリレン系化合物より
なる群から選ばれる顔料及びその誘導体、ヒドラゾン
化合物、トリフェニルメタン化合物、ジフェニルメタン
化合物、スチルベン化合物、アリールビニル化合物、ピ
ラゾリン化合物、トリフェニルアミン化合物及びトリア
リールアミン化合物よりなる群から選択される低分子化
合物及びその誘導体、或いは、ポリ−Ｎ−ビニルカル
バゾール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、
ポリビニルピレン、ポリビニルアントラセン、ピレンホ
ルムアルデヒド樹脂及びエチルカルバゾールホルムアル
デヒド樹脂よりなる群から選択される高分子化合物であ
る。また、前記半導体層１８を構成する有機半導体材料
は、フルオレノン系、ジフェノキノン系、ベンゾキノン
系、アントラキノン系、インデノン系、ポリチオフェン
系及びポリフェニレンビニレン系化合物であってもかま
わない。The organic semiconductor material constituting the organic semiconductor layer 18 is, for example, an acene molecular material selected from the group consisting of naphthalene, anthracene, tetracene, pentacene, hexacene and derivatives thereof, a phthalocyanine compound, an azo compound and Selected from the group consisting of pigments and derivatives thereof selected from the group consisting of perylene compounds, hydrazone compounds, triphenylmethane compounds, diphenylmethane compounds, stilbene compounds, aryl vinyl compounds, pyrazoline compounds, triphenylamine compounds and triarylamine compounds. Low molecular weight compounds and derivatives thereof, or poly-N-vinylcarbazole, halogenated poly-N-vinylcarbazole,
It is a polymer compound selected from the group consisting of polyvinylpyrene, polyvinylanthracene, pyreneformaldehyde resin and ethylcarbazoleformaldehyde resin. The organic semiconductor material forming the semiconductor layer 18 may be a fluorenone-based, diphenoquinone-based, benzoquinone-based, anthraquinone-based, indenone-based, polythiophene-based, or polyphenylene vinylene-based compound.
【００５５】前記有機半導体層１８は、蒸着、化学蒸
着、スピンコーティング、印刷、塗布及びベーキング、
エレクトロポリマラインゼーション、分子ビーム付着、
溶液からのセルフ・アセンブリ、並びに、これらの組合
せよりなる群から選択される手段を用いて前記したよう
な有機半導体材料で形成される。The organic semiconductor layer 18 is formed by vapor deposition, chemical vapor deposition, spin coating, printing, coating and baking,
Electropolymerization, molecular beam attachment,
It is formed from an organic semiconductor material as described above using means selected from the group consisting of self-assembly from solution and combinations thereof.
【００５６】（Ｉ）本発明の薄膜トランジスタの製造例
１
本発明の薄膜トランジスタは、図２に示されるように、
(イ) ゲート層１１の裏面にゲート電極を形成する工程、
(ロ) ゲート層１１の表面全体に電気絶縁層（１３）を形
成する工程、(ハ) 前記電気絶縁層（１３）をスパッタリ
ング、エッチング等の手段によりストライブ状にパター
ニングしてゲート電気絶縁層１３を形成する工程、(ニ)
前記ゲート電気絶縁層１３をマスクとして、パターニン
グの際に露出したゲート層１１の表面にソース電気絶縁
層１４及びドレイン電気絶縁層１５を形成する工程、
(ホ) 前記ゲート電気絶縁層１３をマスクとして、前記ソ
ース電気絶縁層１４及びドレイン電気絶縁層１５の上に
それぞれソース電極１６及びドレイン電極１７を形成す
る工程、並びに、(ヘ) 前記ゲート電気絶縁層１３上にこ
れを埋めるように有機半導体材料で有機半導体層１８を
形成する工程、を順次経て製造される。(I) Production Example 1 of Thin Film Transistor of the Present Invention As shown in FIG.
(A) A step of forming a gate electrode on the back surface of the gate layer 11,
(B) a step of forming an electric insulating layer (13) on the entire surface of the gate layer 11, (c) a gate electric insulating layer by patterning the electric insulating layer (13) in a stripe shape by means such as sputtering or etching. Step of forming 13 (d)
Forming a source electrical insulation layer 14 and a drain electrical insulation layer 15 on the surface of the gate layer 11 exposed during patterning using the gate electrical insulation layer 13 as a mask;
(E) A step of forming a source electrode 16 and a drain electrode 17 on the source electrical insulation layer 14 and the drain electrical insulation layer 15, respectively, using the gate electrical insulation layer 13 as a mask, and (f) the gate electrical insulation The layer 13 is manufactured by sequentially performing a step of forming an organic semiconductor layer 18 of an organic semiconductor material so as to fill the layer 13.
【００５７】前記本発明の薄膜トランジスタの製造例１
の各製造工程は、好ましくは、次のように具体化され
る。
・前記(イ) 工程
基板の裏面にアルミニウム膜を真空蒸着、スパッタリン
グ等の手段により成膜して１μ厚のゲート電極１２を形
成する［図２（Ａ）］。
・前記(ロ) 工程
基板の表面の全面に、例えば、温度を７５０〜９００
℃、時間を３０〜４５分程度として、Ｓｉ３Ｎ４膜を約
５００Åの膜厚で成膜し、次に、アルゴンガスを用いた
スパッタリング法やＣＦ４等を用いた反応性イオンエッ
チング等によりストライブ状にパターニングしてゲート
電気絶縁層１３を形成する［図２（Ｂ）］。
・前記(ハ) 工程
残存するゲート電気絶縁層１３をマスクとして、露出し
たシリコン基板表面を例えば温度１０００℃から１１０
０℃、時間が６０分から９０分でパイロ酸化法によりＳ
ｉＯ２ 膜を１μ厚に成膜する。これにより、ソース電
気絶縁層１４とドレイン電気絶縁層１５が形成される
［図２（Ｃ）］。
・前記(ニ) 工程
Ｃｒ膜とＡｕ膜とをメタルマスクを用いて蒸着してＣｒ
膜とＡｕ膜とのニ層構造から成るソース電極とドレイン
電極とを形成する［図２（Ｄ）］。
・前記(ホ) 工程
ソース領域（１４、１６）とドレイン領域（１５、１
７）の間のゲート電気絶縁層１３上を有機半導体材料で
埋めるようにして配置したメタルマスクを用いて、例え
ば、有機半導体であるポリアルキルチオフェンをスピン
コートにより約３０００ｒｐｍで１０００〜３０００Å
の厚みに成膜して有機半導体層１８を形成する［図２
（Ｅ）］。Production Example 1 of the thin film transistor of the present invention
Each manufacturing step of is preferably embodied as follows. An aluminum film is formed on the back surface of the substrate of step (a) by vacuum evaporation, sputtering, or the like to form a 1 μm thick gate electrode 12 [FIG. 2 (A)]. The temperature of 750 to 900 is applied to the entire surface of the (b) process substrate, for example.
A Si3N4 film is formed with a film thickness of about 500 Å at a temperature of about 30 to 45 minutes, and then formed into a stripe by a sputtering method using argon gas or reactive ion etching using CF4 or the like. The gate electric insulation layer 13 is formed by patterning [FIG. 2 (B)]. Using the gate electrical insulation layer 13 remaining in the step (c) as a mask, the exposed silicon substrate surface is heated at a temperature of, for example, 1000 ° C.
S at 0 ° C for 60 to 90 minutes by pyrooxidation
An iO 2 film is formed to a thickness of 1 μm. As a result, the source electric insulation layer 14 and the drain electric insulation layer 15 are formed [FIG. 2 (C)]. In the step (d), the Cr film and the Au film are vapor-deposited using a metal mask to form Cr.
A source electrode and a drain electrode having a two-layer structure of a film and an Au film are formed [FIG. 2 (D)].・ (E) Process source region (14, 16) and drain region (15, 1)
Using, for example, a polyalkylthiophene, which is an organic semiconductor, by spin coating at a speed of about 3000 rpm at 1000 to 3000 Å, using a metal mask arranged so as to fill the gate electrical insulation layer 13 between 7) with an organic semiconductor material.
To form an organic semiconductor layer 18 with a thickness of [FIG.
(E)].
【００５８】前記ポリチオフェンに代表されるπ共役系
導電性高分子は、通常は、不溶不融のポリマーであるの
で、その構造解析は限られた手段でしか行われていな
い。そこで、ポリチオフェンの側鎖にアルキル基などを
導入することによって、一般的な溶媒への溶解性、加工
性及び安定性が大きく向上することが知られている。ポ
リアルキルチオフェンは、結合位置による位置規則性が
存在しており、この中でもhead-to-tail(頭−尾)結合を
有するユニットでは、立体障害が小さいため、head-to-
head(頭−頭)結合を有するユニットに比べて、電気伝導
度が優れたものとなることが知られている。有機半導体
層１８に前記ポリアリキルチオフェン以外のπ共役系導
電性高分子を用いても良いことは言うまでもない。有機
半導体層１８を水分や空気から保護するための、図示し
ない封止処理を施した後に、本発明による薄膜トランジ
スタが完成する。Since the π-conjugated conductive polymer represented by the polythiophene is usually an insoluble and infusible polymer, its structural analysis has been conducted only by a limited means. Therefore, it is known that by introducing an alkyl group or the like into the side chain of polythiophene, the solubility, processability and stability in general solvents are greatly improved. Polyalkylthiophene has regioregularity depending on the bonding position, and among them, in units having a head-to-tail bond, steric hindrance is small, so head-to-tail
It is known to have better electrical conductivity than a unit having a head-to-head bond. It goes without saying that a π-conjugated conductive polymer other than the above polyaralkylthiophene may be used for the organic semiconductor layer 18. After performing a sealing treatment (not shown) for protecting the organic semiconductor layer 18 from moisture and air, the thin film transistor according to the present invention is completed.
【００５９】（ＩＩ）本発明の薄膜トランジスタの製造
例２
本発明の薄膜トランジスタは、(イ) シリコン基板１１の
裏面にゲート電極１２を形成する工程、(ロ) シリコン基
板１１の表面全体に窒化ケイ素よりなる電気絶縁層（１
３ａ）を形成する工程、(ハ) 前記窒化ケイ素よりなる電
気絶縁層（１３ｂ）をスパッタリング、エッチング等の
手段を用いてストライブ状にパターニングして１０〜１
５０ｎｍ厚の第２のゲート電気絶縁層１３ｂを形成する
工程、(ニ) 前記第２のゲート電気絶縁層１３ｂを形成し
たシリコン基板１１を水素及び酸素の存在下において１
０００〜１１００℃で６０〜９０分間加熱して、パター
ニングの際に露出したシリコン基板の表面を酸化するこ
とにより二酸化ケイ素よりなるソース電気絶縁層１４及
びドレイン電気絶縁層１５を形成すると共に、前記第２
のゲート電気絶縁層１３ｂの多数の微少間隙を通じて前
記第２のゲート電気絶縁層１３ｂの下のシリコン基板１
１の表面から気化してきた気体状ケイ素の酸化により生
成する二酸化ケイ素で、前記微少間隙の内壁に膜を少な
くとも部分的に付着させ、且つ、前記第２のゲート電気
絶縁層１３ｂの表面に５〜１０ｎｍ厚の第１のゲート電
気絶縁層１３ａを形成する工程、(ホ) 前記ゲート電気絶
縁層１３をマスクとして、前記ソース電気絶縁層１４及
びドレイン電気絶縁層１５の上にそれぞれソース電極１
６及びドレイン電極１７を形成する工程、並びに、(ヘ)
前記ゲート電気絶縁層１３上にこれを埋めるように有機
半導体材料で有機半導体層１８を形成する工程、を順次
経て製造される。(II) Manufacturing Example 2 of Thin Film Transistor of the Present Invention The thin film transistor of the present invention comprises: (a) a step of forming the gate electrode 12 on the back surface of the silicon substrate 11, and (b) silicon nitride on the entire surface of the silicon substrate 11. Electrical insulation layer (1
3a) is formed, (c) The electrically insulating layer (13b) made of silicon nitride is patterned into a stripe shape by means of sputtering, etching, or the like, and 10 to 1 is formed.
A step of forming a second gate electric insulation layer 13b having a thickness of 50 nm, and (d) the silicon substrate 11 on which the second gate electric insulation layer 13b is formed in the presence of hydrogen and oxygen.
The source electrical insulating layer 14 and the drain electrical insulating layer 15 made of silicon dioxide are formed by oxidizing the surface of the silicon substrate exposed at the time of patterning by heating at 000 to 1100 ° C. for 60 to 90 minutes, and at the same time, Two
Of the silicon substrate 1 under the second gate electrical insulation layer 13b through a large number of minute gaps in the gate electrical insulation layer 13b.
Silicon dioxide produced by the oxidation of gaseous silicon vaporized from the surface of No. 1 at least partially adheres the film to the inner wall of the minute gap, and 5 to the surface of the second gate electrical insulation layer 13b. A step of forming a first gate electric insulation layer 13a having a thickness of 10 nm, (e) using the gate electric insulation layer 13 as a mask, the source electrode 1 on the source electric insulation layer 14 and the drain electric insulation layer 15 respectively.
6 and the step of forming the drain electrode 17, and (f)
The step of forming an organic semiconductor layer 18 of an organic semiconductor material on the gate electric insulation layer 13 so as to fill the gate electric insulation layer 13 is sequentially performed.
【００６０】前記本発明の薄膜トランジスタの製造例２
の各製造工程は、好ましくは、次のように具体化され
る。
・前記(イ) 工程
Ｎ型或いはＰ型シリコン基板１１、例えば、比抵抗０．
０１Ω・ｃｍの単結晶Ｓｉ（００１）基板の裏面にアル
ミニウム膜を真空蒸着、スパッタリング等の手段により
成膜して１μ厚のゲート電極１２を形成する［図２
（Ａ）］。
・前記(ロ) 工程
シリコン基板１１の表面の全面に、例えば、温度を７０
０〜９００℃、時間を２０〜４０分程度としたジクロロ
シラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３ ）を
用いた熱ＣＶＤ法などの化学気相法によりＳｉ３Ｎ４膜
を１００〜１５００Åの膜厚で成膜し、次に、アルゴン
ガスを用いたスパッタリング法やＣ２Ｆ６、ＣＦ４ や
ＣＨＦ３ 等を用いた反応性イオンエッチング等により
ストライブ状にパターニングしてゲート電気絶縁層１３
を形成する［図２（Ｂ）］。
・前記(ハ) 工程
前記第２のゲート電気絶縁層１３ｂを形成したシリコン
基板１１を水素及び酸素の存在下において１０００〜１
１００℃で６０〜９０分間加熱して、パターニングの際
に露出したシリコン基板の表面を酸化することにより二
酸化ケイ素よりなる３００〜１０００ｎｍ厚のソース電
気絶縁層１４及びドレイン電気絶縁層１５を形成すると
共に、前記第２のゲート電気絶縁層１３ｂの多数の微少
間隙を通じて前記第２のゲート電気絶縁層１３ｂの下の
シリコン基板１１の表面から気化してきた気体状ケイ素
の酸化により生成する二酸化ケイ素で、前記微少間隙の
内壁に膜を少なくとも部分的に付着させ、且つ、前記第
２のゲート電気絶縁層１３ｂの表面に５〜１０ｎｍ厚の
第１のゲート電気絶縁層１３ａを形成する［図２
（Ｃ）、図４］。
・前記(ニ) 工程
Ｃｒ膜とＡｕ膜とをメタルマスクを用いて蒸着してＣｒ
膜とＡｕ膜とのニ層構造から成るソース電極とドレイン
電極とを形成する［図２（Ｄ）］。
・前記(ホ) 工程
ソース領域（１４、１６）とドレイン領域（１５、１
７）の間のゲート電気絶縁層１３上を有機半導体材料で
埋めるようにして配置したメタルマスクを用いて、例え
ば、有機半導体であるポリアルキルチオフェンをスピン
コートにより約３０００ｒｐｍで１０００〜３０００Å
の厚みに成膜して有機半導体層１８を形成する［図２
（Ｅ）］。Production Example 2 of the thin film transistor of the present invention
Each manufacturing step of is preferably embodied as follows. -(A) Step N-type or P-type silicon substrate 11, for example, specific resistance 0.
An aluminum film is formed on the back surface of a 01 Ω · cm single crystal Si (001) substrate by means such as vacuum deposition and sputtering to form a 1 μ thick gate electrode 12 [FIG.
(A)]. In the (b) step, the entire surface of the silicon substrate 11 is heated to, for example, 70
A Si3N4 film having a film thickness of 100 to 1500 Å is formed by a chemical vapor phase method such as a thermal CVD method using dichlorosilane (SiH2Cl2) and ammonia (NH3) at 0 to 900 ° C for about 20 to 40 minutes. Then, the gate electric insulation layer 13 is formed by patterning in a stripe shape by a sputtering method using argon gas or reactive ion etching using C2F6, CF4, CHF3 or the like.
Are formed [FIG. 2 (B)]. -(C) Step The silicon substrate 11 on which the second gate electric insulation layer 13b is formed is 1000 to 1 in the presence of hydrogen and oxygen.
By heating the surface of the silicon substrate exposed at the time of patterning at 100 ° C. for 60 to 90 minutes to oxidize the surface of the silicon substrate, a source electric insulating layer 14 and a drain electric insulating layer 15 of silicon dioxide having a thickness of 300 to 1000 nm are formed. Silicon dioxide generated by oxidation of gaseous silicon vaporized from the surface of the silicon substrate 11 under the second gate electrical insulation layer 13b through a large number of minute gaps in the second gate electrical insulation layer 13b, A film is at least partially attached to the inner wall of the minute gap, and a first gate electric insulation layer 13a having a thickness of 5 to 10 nm is formed on the surface of the second gate electric insulation layer 13b [FIG.
(C), FIG. 4]. In the step (d), the Cr film and the Au film are vapor-deposited using a metal mask to form Cr.
A source electrode and a drain electrode having a two-layer structure of a film and an Au film are formed [FIG. 2 (D)].・ (E) Process source region (14, 16) and drain region (15, 1)
Using, for example, a polyalkylthiophene, which is an organic semiconductor, by spin coating at a speed of about 3000 rpm at 1000 to 3000 Å, using a metal mask arranged so as to fill the gate electrical insulation layer 13 between 7) with an organic semiconductor material.
To form an organic semiconductor layer 18 with a thickness of [FIG.
(E)].
【００６１】本発明の電気絶縁膜１３は、Ｓｉ３Ｎ４、
ＳｉｘＮｙ（ｘ、ｙ＞０）、ＳｉＯＮｘ等の窒化ケイ素
化合物よりなる１０〜１５０ｎｍ厚の第２の電気絶縁層
１３ｂとその上に設けた二酸化ケイ素化合物よりなる５
〜１０ｎｍ厚の第１の電気絶縁層１３ａとを有してい
る。そして、前記第２の電気絶縁層１３ａの多数の微少
間隙の内壁は、好ましくは、二酸化ケイ素化合物の膜を
少なくとも部分的に有している。The electric insulating film 13 of the present invention is made of Si3N4,
SixNy (x, y> 0), SiONx and other second electrically insulating layer 13b made of a silicon nitride compound having a thickness of 10 to 150 nm and a silicon dioxide compound provided thereon 5
And a first electrically insulating layer 13a having a thickness of 10 nm. Then, the inner walls of the plurality of minute gaps of the second electric insulating layer 13a preferably have at least partially a film of a silicon dioxide compound.
【００６２】このような電気絶縁膜１３は、(イ) シリコ
ン基板１１の表面にＳｉ３Ｎ４、ＳｉｘＮｙ（ｘ、ｙ＞
０）、ＳｉＯＮｘ等の窒化ケイ素化合物よりなる１０〜
１５０ｎｍ厚の第２の電気絶縁層１３ａを形成する行
程、及び、(ロ) 前記第２の電気絶縁層１３ａを形成した
シリコン基板１１を水素及び酸素の存在下において１０
００〜１１００℃で６０〜９０分間加熱して、前記第２
の電気絶縁層１３ａの多数の微少間隙を通じて前記第２
の電気絶縁層１３ａの下のシリコン基板１１の表面から
気化してきた気体状ケイ素の酸化により生成する酸化ケ
イ素化合物で、前記微少間隙の内壁に膜を少なくとも部
分的に付着させ、且つ、前記第２の電気絶縁層１３ｂの
表面に５〜１０ｎｍ厚の第１の電気絶縁層１３ａを形成
する工程、を順次経て製造される。Such an electric insulating film 13 is formed on the surface of the silicon substrate 11 by (3) Si3N4, SixNy (x, y>
0), a silicon nitride compound such as SiONx 10 to 10
The step of forming the second electrically insulating layer 13a having a thickness of 150 nm, and (b) the silicon substrate 11 having the second electrically insulating layer 13a formed thereon in the presence of hydrogen and oxygen.
After heating at 00 to 1100 ° C. for 60 to 90 minutes, the second
Through the plurality of minute gaps in the electric insulating layer 13a of
A silicon oxide compound generated by the oxidation of gaseous silicon vaporized from the surface of the silicon substrate 11 under the electrical insulating layer 13a of FIG. 2 to at least partially attach the film to the inner wall of the minute gap, and And the step of forming the first electrically insulating layer 13a having a thickness of 5 to 10 nm on the surface of the electrically insulating layer 13b.
【００６３】図３は、本発明の製造例により制作された
薄膜トランジスタの性能、即ち、静特性（Ｖｓｄ−Ｉｓ
ｄ特性）を測定したグラフであるが、このグラフにより
本発明の薄膜トランジスタの基本動作が確認できてい
る。図中、ソース−ドレイン電圧並びにソース−ドレイ
ン電流は任意単位である。FIG. 3 shows the performance of the thin film transistor manufactured by the manufacturing example of the present invention, that is, the static characteristic (Vsd-Is).
The graph shows the basic operation of the thin film transistor of the present invention. In the figure, the source-drain voltage and the source-drain current are arbitrary units.
【００６４】[0064]
【発明の効果】（１）請求項１，１７〜１９に記載され
た発明によれば、トランジスタ動作のしきい電圧を低減
したものとすることができる。
（２）請求項２に記載された発明によれば、ソース電極
とゲート電極との間或いはドレイン電極とゲート電極と
の間のリーク電流を抑制することができる。
（３）請求項３〜５に記載された発明によれば、ゲート
電気絶縁層に印加する電圧のゲート電気絶縁層内におけ
る均一化が図れる。(1) According to the invention described in claims 1 and 17 to 19, the threshold voltage of the transistor operation can be reduced. (2) According to the invention described in claim 2, it is possible to suppress a leak current between the source electrode and the gate electrode or between the drain electrode and the gate electrode. (3) According to the invention described in claims 3 to 5, the voltage applied to the gate electric insulation layer can be made uniform in the gate electric insulation layer.
【００６５】（４）請求項６，８に記載された発明によ
れば、ゲート電極、ソース電極及びドレイン電極の接触
抵抗を低減して電気特性を改善することができる。
（５）請求項７に記載された発明によれば、ゲート電
極、ソース電極及びドレイン電極の接触抵抗をいっそう
低減して電気特性を改善することができ、また、それら
の電極を剥がれにくくし、そのために、歩留まりを向上
させることができる。
（６）請求項９，１１に記載された発明によれば、ゲー
ト電気絶縁層中に空乏層が発生しやすくなり、トランジ
スタ動作のしきい電圧を低減することとなる。(4) According to the invention described in claims 6 and 8, the contact resistance of the gate electrode, the source electrode and the drain electrode can be reduced and the electrical characteristics can be improved. (5) According to the invention described in claim 7, the contact resistance of the gate electrode, the source electrode and the drain electrode can be further reduced to improve the electrical characteristics, and the electrodes can be prevented from peeling off easily. Therefore, the yield can be improved. (6) According to the invention described in claims 9 and 11, a depletion layer is easily generated in the gate electric insulating layer, and the threshold voltage of the transistor operation is reduced.
【００６６】（７）請求項１０に記載された発明によれ
ば、ゲート電気絶縁層中に空乏層がいっそう発生しやす
くなり、トランジスタ動作のしきい電圧をさらに低減す
ることとなる。
（８）請求項１２〜１４，２０〜２１に記載された発明
によれば、ゲート電気絶縁層を二層にすることによっ
て、下地に形成された薄い窒化ケイ素よりなる第２のゲ
ート電気絶縁層にピンホールがあった場合であっても上
層に形成された二酸化ケイ素よりなる第１のゲート電気
絶縁層によって覆われるので、有機半導体層とゲート電
気絶縁層間に発生する可能性のあるリーク電流を抑制す
ることができ、そのために、トランジスタ動作のしきい
電圧をさらに低減したものとすることができ、また、第
２のゲート電気絶縁層の多数の微少間隙の内壁に酸化ケ
イ素の膜を少なくとも部分的に有し、かかる酸化ケイ素
の膜がアンカー効果を奏するので、窒化ケイ素よりなる
第２のゲート電気絶縁層の上に設けられた二酸化ケイ素
よりなる第１のゲート電気絶縁層が第２のゲート電気絶
縁層から剥離しにくくなる。(7) According to the invention described in claim 10, a depletion layer is more likely to be generated in the gate electric insulation layer, and the threshold voltage of the transistor operation is further reduced. (8) According to the invention described in claims 12 to 14 and 20 to 21, the second gate electric insulation layer made of thin silicon nitride is formed on the base by forming the gate electric insulation layer into two layers. Even if there is a pinhole in the layer, since it is covered with the first gate electrical insulation layer made of silicon dioxide formed in the upper layer, there is a possibility that leakage current that may occur between the organic semiconductor layer and the gate electrical insulation layer will occur. The threshold voltage of the transistor operation can be further reduced for that reason, and the silicon oxide film is at least partially formed on the inner wall of the many small gaps of the second gate electric insulation layer. And the silicon oxide film has an anchor effect, so that the first gate made of silicon dioxide is provided on the second gate electrically insulating layer made of silicon nitride. Electrical insulating layer is less likely to peel from the second gate electrically insulating layer.
【００６７】（９）請求項１５に記載された発明によれ
ば、ゲート領域直下にかかる電界が均一にすることがで
きるのでチャネル領域で空乏層の発生制御がし易くな
り、また、電子がソース−ドレイン間の強い電界に高速
で引かれてドレイン領域に吸収され易くなる。それらの
ために、トランジスタ動作のしきい電圧を低減したもの
とすることができる。
（１０）請求項１６に記載された発明によれば、有機半
導体材料が、ナフタレン、アントラセン、テトラセ
ン、ペンタセン、ヘキサセン及びそれらの誘導体よりな
る群から選択されるアセン分子材料、フタロシアニン
系化合物、アゾ系化合物及びペリレン系化合物よりなる
群から選ばれる顔料及びその誘導体、ヒドラゾン化合
物、トリフェニルメタン化合物、ジフェニルメタン化合
物、スチルベン化合物、アリールビニル化合物、ピラゾ
リン化合物、トリフェニルアミン化合物及びトリアリー
ルアミン化合物よりなる群から選択される低分子化合物
及びその誘導体、或いは、ポリ−Ｎ−ビニルカルバゾ
ール、ハロゲン化ポリ−Ｎ−ビニルカルバゾール、ポリ
ビニルピレン、ポリビニルアントラセン、ピレンホルム
アルデヒド樹脂及びエチルカルバゾールホルムアルデヒ
ド樹脂よりなる群から選択される高分子化合物などを具
体的に示したので、本発明が実施しやすい。(9) According to the fifteenth aspect of the present invention, since the electric field applied directly under the gate region can be made uniform, it is easy to control the generation of the depletion layer in the channel region, and the electrons are the source. -It is easily attracted by the strong electric field between the drain and the drain region. For these reasons, the threshold voltage of transistor operation can be reduced. (10) According to the invention described in claim 16, the organic semiconductor material is an acene molecular material selected from the group consisting of naphthalene, anthracene, tetracene, pentacene, hexacene and derivatives thereof, a phthalocyanine compound, and an azo compound. A pigment and its derivative selected from the group consisting of a compound and a perylene compound, a hydrazone compound, a triphenylmethane compound, a diphenylmethane compound, a stilbene compound, an aryl vinyl compound, a pyrazoline compound, a triphenylamine compound and a triarylamine compound. Selected low molecular weight compounds and their derivatives, or poly-N-vinylcarbazole, halogenated poly-N-vinylcarbazole, polyvinylpyrene, polyvinylanthracene, pyreneformaldehyde resin and ethylcapsules. Since specifically showing such high molecular compound selected from the group consisting of Ba tetrazole formaldehyde resins, the present invention is easily implemented.
【００６８】（１１）請求項２２〜２４に記載された発
明によれば、下地に形成された薄い窒化ケイ素よりなる
第２のゲート電気絶縁層にピンホールがあった場合であ
っても上層に形成された二酸化ケイ素よりなる第１のゲ
ート電気絶縁層によって覆われるので、有機半導体層と
ゲート電気絶縁層間に発生する可能性のあるリーク電流
を抑制することができ、そのために、トランジスタ動作
のしきい電圧をさらに低減したものとすることができ、
また、第２のゲート電気絶縁層の多数の微少間隙の内壁
に酸化ケイ素の膜を少なくとも部分的に有し、かかる酸
化ケイ素の膜がアンカー効果を奏するので、窒化ケイ素
よりなる第２のゲート電気絶縁層の上に設けられた二酸
化ケイ素よりなる第１のゲート電気絶縁層が第２のゲー
ト電気絶縁層から剥離しにくくなる。(11) According to the invention described in claims 22 to 24, even if there is a pinhole in the second gate electric insulation layer made of thin silicon nitride formed on the underlayer, it is formed on the upper layer. Since it is covered with the formed first gate electric insulation layer made of silicon dioxide, it is possible to suppress a leak current which may occur between the organic semiconductor layer and the gate electric insulation layer, and therefore, the transistor operation is prevented. The threshold voltage can be further reduced,
In addition, since a silicon oxide film is at least partially provided on the inner walls of a large number of minute gaps in the second gate electric insulation layer, and the silicon oxide film has an anchor effect, the second gate electric insulation layer made of silicon nitride is used. The first gate electric insulation layer made of silicon dioxide provided on the insulation layer is less likely to be peeled off from the second gate electric insulation layer.
【図１】本発明の一実施の形態を示す薄膜トランジスタ
の断面図である。FIG. 1 is a cross-sectional view of a thin film transistor showing an embodiment of the present invention.
【図２】本発明の一実施の形態を示す薄膜トランジスタ
の製造工程を示す説明図である。FIG. 2 is an explanatory diagram showing a manufacturing process of the thin film transistor according to the embodiment of the present invention.
【図３】本発明の製造例により制作された薄膜トランジ
スタの性能を測定したグラフである。FIG. 3 is a graph in which the performance of a thin film transistor manufactured according to a manufacturing example of the present invention is measured.
【図４】本発明の他の一実施の形態を示す薄膜トランジ
スタの断面図である。FIG. 4 is a cross-sectional view of a thin film transistor showing another embodiment of the present invention.
【図５】従来の薄膜トランジスタの断面図である。FIG. 5 is a cross-sectional view of a conventional thin film transistor.
１１ ゲート層（基板） １２ ゲート電極 １３ ゲート電気絶縁層 １３ａ 第１のゲート電気絶縁層 １３ｂ 第２のゲート電気絶縁層 １４ ソース電気絶縁層 １５ ドレイン電気絶縁層 １６ ソース電極 １７ ドレイン電極 １８ 有機半導体層 11 Gate layer (substrate) 12 Gate electrode 13 Gate electrical insulation layer 13a First gate electrical insulation layer 13b Second gate electrical insulation layer 14 Source electrical insulation layer 15 Drain electrical insulation layer 16 Source electrode 17 Drain electrode 18 Organic semiconductor layer
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F058 BD01 BD02 BD04 BD05 BD10 BD15 BJ01 BJ10 5F110 AA06 AA30 CC07 DD01 DD02 DD03 DD05 EE01 EE02 EE03 EE04 EE44 FF01 FF02 FF03 FF04 FF09 GG01 GG05 GG41 GG42 HK02 HK04 HK21 HK32 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5F058 BD01 BD02 BD04 BD05 BD10 BD15 BJ01 BJ10 5F110 AA06 AA30 CC07 DD01 DD02 DD03 DD05 EE01 EE02 EE03 EE04 EE44 FF01 FF02 FF03 FF04 FF09 GG01 GG05 GG41 GG42 HK02 HK04 HK21 HK32
Claims (24)
らなるソース領域と、(ロ) ドレイン電極及びドレイン電
気絶縁層からなるドレイン領域と、(ハ) 前記ソース領域
と前記ドレイン領域とを結ぶ少なくとも有機半導体材料
で構成される有機半導体層からなるチャネル領域と、
(ニ) 前記ソース領域と前記ドレイン領域との間の前記
チャネル領域の下面に沿って設けたゲート電気絶縁層、
前記ソース領域、前記ゲート電気絶縁層及び前記ドレ
イン領域の同一平面となる下面に設けた半導体材料で構
成されるゲート層並びに前記ゲート層に設けたゲート
電極からなるゲート領域と、を備えたことを特徴とする
薄膜トランジスタ。1. A source region comprising a source electrode and a source electrical insulating layer, (b) a drain region comprising a drain electrode and a drain electrical insulating layer, and (c) connecting the source region and the drain region. At least a channel region made of an organic semiconductor layer made of an organic semiconductor material,
(D) a gate electrical insulating layer provided along the lower surface of the channel region between the source region and the drain region,
A source region, a gate layer made of a semiconductor material provided on the same lower surface of the gate electric insulation layer and the drain region, and a gate region formed of a gate electrode provided on the gate layer. Characteristic thin film transistor.
域の一部であるゲート層の表面に配置されると共に、チ
ャネル領域がゲート領域の一部であるゲート電気絶縁層
を介して前記ゲート層の表面に配置され、ゲート領域の
一部であるゲート電極が前記ゲート層の裏面に配置され
ることを特徴とする請求項１記載の薄膜トランジスタ。2. A source region and a drain region are disposed on a surface of a gate layer which is a part of the gate region, and a channel region is a surface of the gate layer through a gate electric insulating layer which is a part of the gate region. 2. The thin film transistor according to claim 1, wherein the gate electrode, which is a part of the gate region, is arranged on the back surface of the gate layer.
とする請求項１又は２記載の薄膜トランジスタ。3. The thin film transistor according to claim 1, wherein the gate layer also serves as a substrate.
英、アンドープ・シリコン（Ｓｉ単結晶）及び高ドープ
・シリコン（Ｓｉ単結晶）からなる群より選択される材
料で構成されていることを特徴とする請求項３記載の薄
膜トランジスタ。4. The substrate is made of a material selected from the group consisting of glass, plastic, quartz, undoped silicon (Si single crystal) and highly doped silicon (Si single crystal). The thin film transistor according to claim 3.
マイラー及びポリイミドからなる群から選択されること
を特徴とする請求項４記載の薄膜トランジスタ。5. The plastic is polycarbonate,
The thin film transistor according to claim 4, wherein the thin film transistor is selected from the group consisting of Mylar and polyimide.
ン電極が、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃ
ｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タ
ングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パ
ラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、錫（Ｓ
ｎ）、導電性ポリアニリン、導電性ポリピロール、導電
性ポリチアジル及び導電性ポリマとこれらの組合せより
なる群から選択される材料で構成されていることを特徴
とする請求項１〜５のいずれかに記載の薄膜トランジス
タ。6. The gate electrode, the source electrode, and the drain electrode are made of chromium (Cr), titanium (Ti), copper (C).
u), aluminum (Al), molybdenum (Mo), tungsten (W), nickel (Ni), gold (Au), palladium (Pd), platinum (Pt), silver (Ag), tin (S).
n), a conductive polyaniline, a conductive polypyrrole, a conductive polythiazyl, a conductive polymer and a material selected from the group consisting of a combination thereof. Thin film transistor.
れぞれ、Ａｕ膜とＣｒ膜からなる二層電極又はＡｕ膜と
Ｐｔ膜からなる二層電極により構成されていることを特
徴とする請求項１〜６のいずれかに記載の薄膜トランジ
スタ。7. The source electrode and the drain electrode are each composed of a two-layer electrode composed of an Au film and a Cr film or a two-layer electrode composed of an Au film and a Pt film. 6. The thin film transistor according to any one of 6 above.
ン電極が、１００〜５００ｎｍの厚みを有することを特
徴とする請求項１〜７のいずれかに記載の薄膜トランジ
スタ。8. The thin film transistor according to claim 1, wherein the gate electrode, the source electrode and the drain electrode have a thickness of 100 to 500 nm.
素、チタン酸バリウムストロンチウム、ジルコニウム酸
チタン酸バリウム、ジルコニウム酸チタン酸鉛、チタン
酸鉛ランタン、チタン酸ストロンチウム、チタン酸バリ
ウム、フッ化バリウムマグネシウム、チタン酸ビスマ
ス、チタン酸ストロンチウムビスマス、五酸化タンタ
ル、タンタル酸ストロンチウムビスマス、タンタル酸ニ
オブ酸ビスマス、二酸化チタン及び三酸化イットリウム
とこれらの組合せよりなる群から選択される材料で構成
されていることを特徴とする請求項１〜８のいずれかに
記載の薄膜トランジスタ。9. The gate electrical insulation layer comprises silicon dioxide, barium strontium titanate, barium zirconate titanate, lead zirconate titanate, lead lanthanum titanate, strontium titanate, barium titanate, barium magnesium fluoride, Characterized by comprising a material selected from the group consisting of bismuth titanate, strontium bismuth titanate, tantalum pentoxide, strontium bismuth tantalate, bismuth tantalate niobate, titanium dioxide and yttrium trioxide, and combinations thereof. The thin film transistor according to any one of claims 1 to 8.
ＳｉｘＮｙ（ｘ、ｙ＞０）、ＳｉＯＮｘ 等の窒化ケイ
素で構成されていることを特徴とする請求項１〜８のい
ずれかに記載の薄膜トランジスタ。10. The gate electrical insulation layer is Si3N4,
The thin film transistor according to claim 1, wherein the thin film transistor is made of silicon nitride such as SixNy (x, y> 0) and SiONx.
０ｎｍの厚みを有することを特徴とする請求項１〜１０
のいずれかに記載の薄膜トランジスタ。11. The gate electrical insulation layer comprises 10-15.
1 to 10 having a thickness of 0 nm.
5. The thin film transistor according to any one of 1.
４、ＳｉｘＮｙ（ｘ、ｙ＞０）、ＳｉＯＮｘ等の窒化ケ
イ素よりなる第２のゲート電気絶縁層とその上に設けら
れた二酸化ケイ素よりなる第１のゲート電気絶縁層とを
有することを特徴とする請求項１〜１１のいずれかに記
載の薄膜トランジスタ。12. The gate electrical insulation layer is Si3N
4. A second gate electric insulating layer made of silicon nitride such as SixNy (x, y> 0) and SiONx, and a first gate electric insulating layer made of silicon dioxide provided thereon. The thin film transistor according to any one of claims 1 to 11.
０ｎｍの厚みを有し、そして、前記第２のゲート電気絶
縁層が１０〜１５０ｎｍの厚みを有することを特徴とす
る請求項１２記載の薄膜トランジスタ。13. The first gate electrical insulation layer is 5-5.
13. The thin film transistor according to claim 12, wherein the thin film transistor has a thickness of 0 nm, and the second gate electric insulation layer has a thickness of 10 to 150 nm.
微少間隙の内壁が酸化ケイ素の膜を少なくとも部分的に
有することを特徴とする請求項１２又は１３記載の薄膜
トランジスタ。14. The thin film transistor according to claim 12, wherein an inner wall of the plurality of minute gaps of the second gate electric insulation layer at least partially has a film of silicon oxide.
絶縁層との厚みは、同等であって、前記ゲート電気絶縁
層の厚みよりも厚いことを特徴とする請求項１〜１４の
いずれかに記載の薄膜トランジスタ。15. The source electrical insulation layer and the drain electrical insulation layer have the same thickness and are thicker than the gate electrical insulation layer. Thin film transistor.
ン、アントラセン、テトラセン、ペンタセン、ヘキサセ
ン及びそれらの誘導体よりなる群から選択されるアセン
分子材料、フタロシアニン系化合物、アゾ系化合物及
びペリレン系化合物よりなる群から選ばれる顔料及びそ
の誘導体、ヒドラゾン化合物、トリフェニルメタン化
合物、ジフェニルメタン化合物、スチルベン化合物、ア
リールビニル化合物、ピラゾリン化合物、トリフェニル
アミン化合物及びトリアリールアミン化合物よりなる群
から選択される低分子化合物及びその誘導体、或いは、
ポリ−Ｎ−ビニルカルバゾール、ハロゲン化ポリ−Ｎ
−ビニルカルバゾール、ポリビニルピレン、ポリビニル
アントラセン、ピレンホルムアルデヒド樹脂及びエチル
カルバゾールホルムアルデヒド樹脂よりなる群から選択
される高分子化合物であることを特徴とする請求項１〜
１５のいずれかに記載の薄膜トランジスタ。16. The organic semiconductor material comprises an acene molecular material selected from the group consisting of naphthalene, anthracene, tetracene, pentacene, hexacene and derivatives thereof, a phthalocyanine compound, an azo compound and a perylene compound. Low molecular weight compounds selected from the group consisting of selected pigments and their derivatives, hydrazone compounds, triphenylmethane compounds, diphenylmethane compounds, stilbene compounds, aryl vinyl compounds, pyrazoline compounds, triphenylamine compounds and triarylamine compounds and their derivatives Or
Poly-N-vinylcarbazole, halogenated poly-N
-A polymer compound selected from the group consisting of vinylcarbazole, polyvinylpyrene, polyvinylanthracene, pyreneformaldehyde resin, and ethylcarbazoleformaldehyde resin.
16. The thin film transistor according to any one of 15.
成する工程、 (ロ) ゲート層の表面全体に電気絶縁層を形成する工程、 (ハ) 前記電気絶縁層をスパッタリング、エッチング等の
手段によりストライブ状にパターニングしてゲート電気
絶縁層を形成する工程、 (ニ) 前記ゲート電気絶縁層をマスクとして、パターニン
グの際に露出したゲート層の表面にソース電気絶縁層及
びドレイン電気絶縁層を形成する工程、 (ホ) 前記ゲート電気絶縁層をマスクとして、前記ソース
電気絶縁層及びドレイン電気絶縁層の上にそれぞれソー
ス電極及びドレイン電極を形成する工程、並びに、 (ヘ) 前記ゲート電気絶縁層上にこれを埋めるように有機
半導体材料で有機半導体層を形成する工程、を順次有す
ることを特徴とする薄膜トランジスタの製造方法。17. (a) a step of forming a gate electrode on the back surface of the gate layer; (b) a step of forming an electrically insulating layer on the entire front surface of the gate layer; Forming a gate electric insulation layer by patterning in a stripe pattern by means of (d) a source electric insulation layer and a drain electric insulation layer on the surface of the gate layer exposed during patterning, using the gate electric insulation layer as a mask And (e) forming a source electrode and a drain electrode on the source electrical insulation layer and the drain electrical insulation layer, respectively, using the gate electrical insulation layer as a mask, and (f) the gate electrical insulation A method for manufacturing a thin film transistor, which comprises sequentially forming an organic semiconductor layer with an organic semiconductor material so as to fill the layer.
パッタリング、熱ＣＶＤ法、ドライ酸化、ウエット酸
化、塗布等の手段で形成することを特徴とする請求項１
７記載の薄膜トランジスタの製造方法。18. The electrically insulating gate layer is formed by means such as vacuum deposition, sputtering, thermal CVD, dry oxidation, wet oxidation, and coating.
7. The method for manufacturing a thin film transistor according to 7.
スピンコーティング、印刷、塗布及びベーキング、エレ
クトロポリマラインゼーション、分子ビーム付着、溶液
からのセルフ・アセンブリ、並びに、これらの組合せよ
りなる群から選択される手段を用いて有機半導体材料で
形成することを特徴とする請求項１７又は１８記載の薄
膜トランジスタの製造方法。19. The organic semiconductor layer is deposited by vapor deposition, chemical vapor deposition,
Forming an organic semiconductor material using a means selected from the group consisting of spin coating, printing, coating and baking, electropolymerization, molecular beam deposition, self assembly from solution, and combinations thereof. The method for manufacturing a thin film transistor according to claim 17 or 18.
を形成する工程、 (ロ) シリコン基板の表面全体に窒化ケイ素よりなる１０
〜１５０ｎｍ厚の電気絶縁層を形成する工程、 (ハ) 前記窒化ケイ素よりなる電気絶縁層をスパッタリン
グ、エッチング等の手段を用いてストライブ状にパター
ニングして第２のゲート電気絶縁層を形成する工程、 (ニ) 前記第２のゲート電気絶縁層を形成したシリコン基
板を水素及び酸素の存在下において１０００〜１１００
℃で６０〜９０分間加熱して、パターニングの際に露出
したシリコン基板の表面を酸化することにより二酸化ケ
イ素よりなるソース電気絶縁層及びドレイン電気絶縁層
を形成すると共に、前記第２のゲート電気絶縁層の多数
の微少間隙を通じて前記第２のゲート電気絶縁層の下の
シリコン基板の表面から気化してきた気体状ケイ素の酸
化により生成する二酸化ケイ素で、前記微少間隙の内壁
に膜を少なくとも部分的に付着させ、且つ、前記第２の
ゲート電気絶縁層の表面に５〜５０ｎｍ厚の第１のゲー
ト電気絶縁層を形成する工程、 (ホ) 前記ゲート電気絶縁層をマスクとして、前記ソース
電気絶縁層及びドレイン電気絶縁層の上にそれぞれソー
ス電極及びドレイン電極を形成する工程、並びに、 (ヘ) 前記ゲート電気絶縁層上にこれを埋めるように有機
半導体材料で有機半導体層を形成する工程、を順次有す
ることを特徴とする薄膜トランジスタの製造方法。20. (a) A step of forming a gate electrode on the back surface of a silicon substrate; (b) 10 consisting of silicon nitride on the entire front surface of the silicon substrate.
A step of forming an electrically insulating layer having a thickness of up to 150 nm, (c) the second gate electrically insulating layer is formed by patterning the electrically insulating layer made of silicon nitride into stripes by means of sputtering, etching or the like. (D) The silicon substrate on which the second gate electric insulation layer is formed is subjected to 1000 to 1100 in the presence of hydrogen and oxygen.
By heating the surface of the silicon substrate exposed at the time of patterning for 60 to 90 minutes to oxidize the surface of the silicon substrate, a source electric insulation layer and a drain electric insulation layer of silicon dioxide are formed, and the second gate electric insulation is formed. Silicon dioxide produced by the oxidation of gaseous silicon that has been vaporized from the surface of the silicon substrate beneath the second gate electrical insulation layer through a number of microgaps in the layer, at least partially forming a film on the inner walls of the microgaps. Adhering and forming a first gate electrical insulation layer having a thickness of 5 to 50 nm on the surface of the second gate electrical insulation layer, (e) the source electrical insulation layer using the gate electrical insulation layer as a mask And a step of forming a source electrode and a drain electrode on the drain electric insulation layer, respectively, and (f) filling the gate electric insulation layer on the gate electric insulation layer. A method of manufacturing the thin film transistor and having a step of forming an organic semiconductor layer in sea urchin organic semiconductor material, sequentially.
スピンコーティング、印刷、塗布及びベーキング、エレ
クトロポリマラインゼーション、分子ビーム付着、溶液
からのセルフ・アセンブリ、並びに、これらの組合せよ
りなる群から選択される手段を用いて有機半導体材料で
形成することを特徴とする請求項２０記載の薄膜トラン
ジスタの製造方法。21. The organic semiconductor layer is deposited by vapor deposition, chemical vapor deposition,
Forming an organic semiconductor material using a means selected from the group consisting of spin coating, printing, coating and baking, electropolymerization, molecular beam deposition, self assembly from solution, and combinations thereof. The method of manufacturing a thin film transistor according to claim 20, wherein.
０）、ＳｉＯＮｘ等の窒化ケイ素化合物よりなる１０〜
１５０ｎｍ厚の第２の電気絶縁層とその上に設けた二酸
化ケイ素化合物よりなる５〜５０ｎｍ厚の第１の電気絶
縁層とを有することを特徴とする電気絶縁膜。22. Si3N4, SixNy (x, y>
0), a silicon nitride compound such as SiONx 10 to 10
An electrical insulating film comprising a second electrical insulating layer having a thickness of 150 nm and a first electrical insulating layer having a thickness of 5 to 50 nm made of a silicon dioxide compound provided thereon.
隙の内壁が二酸化ケイ素化合物の膜を少なくとも部分的
に有することを特徴とする請求項２２記載の電気絶縁
膜。23. The electrically insulating film according to claim 22, wherein the inner walls of the plurality of minute gaps of the second electrically insulating layer at least partially include a film of a silicon dioxide compound.
ＳｉｘＮｙ（ｘ、ｙ＞０）、ＳｉＯＮｘ等の窒化ケイ素
化合物よりなる１０〜１５０ｎｍ厚の第２の電気絶縁層
を形成する行程、及び、 (ロ) 前記第２の電気絶縁層を形成したシリコン基板を水
素及び酸素の存在下において１０００〜１１００℃で６
０〜９０分間加熱して、前記第２の電気絶縁層の多数の
微少間隙を通じて前記第２の電気絶縁層の下のシリコン
基板の表面から気化してきた気体状ケイ素の酸化により
生成する酸化ケイ素化合物で、前記微少間隙の内壁に膜
を少なくとも部分的に付着させ、且つ、前記第２の電気
絶縁層の表面に５〜５０ｎｍ厚の第１の電気絶縁層を形
成する工程、を順次有することを特徴とする電気絶縁膜
の製造方法。24. (a) Si3N4 on the surface of a silicon substrate,
SixNy (x, y> 0), a step of forming a second electrically insulating layer made of a silicon nitride compound such as SiONx and having a thickness of 10 to 150 nm, and (b) a silicon substrate on which the second electrically insulating layer is formed. 6 at 1000-1100 ° C. in the presence of hydrogen and oxygen.
A silicon oxide compound produced by oxidation of gaseous silicon vaporized from the surface of the silicon substrate below the second electric insulating layer through a large number of minute gaps in the second electric insulating layer by heating for 0 to 90 minutes. And a step of at least partially attaching a film to the inner wall of the minute gap and forming a first electrically insulating layer having a thickness of 5 to 50 nm on the surface of the second electrically insulating layer. A method for producing a characteristic electric insulating film.
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