JPH04334063A - Thin film memory transistor and its manufacture - Google Patents
Thin film memory transistor and its manufactureInfo
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明はシリコン窒化膜を酸化し
て酸化シリコン薄膜を形成する薄膜メモリトランジスタ
及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film memory transistor in which a silicon oxide thin film is formed by oxidizing a silicon nitride film, and a method for manufacturing the same.
【０００２】0002
【従来の技術】図４は従来の薄膜メモリトランジスタを
示す。即ち、絶縁基板１上にはノンドープポリシリコン
よりなる半導体層２が形成され、この半導体層２はエッ
ジ部がエッチングされてデバイスエリアが決定される。
前記半導体層２は熱酸化され表面に極めて薄い酸化シリ
コン薄膜３が形成され、この酸化シリコン薄膜３上には
ＣＶＤによりＳｉ３ Ｎ４ よりなるシリコン窒化膜４
が形成される。このシリコン窒化膜４上の略中央部には
リンをドープしたポリシリコンよりなるゲート電極５が
形成され、このゲート電極５をマスクとして前記半導体
層２にリンがドープされてソース領域Ｓ及びドレイン領
域Ｄが形成される。前記ゲート電極５及びシリコン窒化
膜４上にはＣＶＤでＳｉＯ２ よりなる絶縁膜６が被覆
される。この絶縁膜６，シリコン窒化膜４及び酸化シリ
コン薄膜３を貫通して前記ソース領域Ｓ及びドレイン領
域Ｄに達するコンタクトホールを設けてアルミニウム配
線によりソース電極７及びドレイン電極８が形成される
。2. Description of the Related Art FIG. 4 shows a conventional thin film memory transistor. That is, a semiconductor layer 2 made of non-doped polysilicon is formed on an insulating substrate 1, and the edge portion of this semiconductor layer 2 is etched to determine a device area. The semiconductor layer 2 is thermally oxidized to form an extremely thin silicon oxide thin film 3 on its surface, and a silicon nitride film 4 made of Si3 N4 is formed on this silicon oxide thin film 3 by CVD.
is formed. A gate electrode 5 made of polysilicon doped with phosphorus is formed approximately at the center of the silicon nitride film 4. Using this gate electrode 5 as a mask, the semiconductor layer 2 is doped with phosphorus to form a source region S and a drain region. D is formed. The gate electrode 5 and silicon nitride film 4 are coated with an insulating film 6 made of SiO2 by CVD. Contact holes are provided that penetrate through the insulating film 6, silicon nitride film 4, and silicon oxide thin film 3 to reach the source region S and drain region D, and a source electrode 7 and a drain electrode 8 are formed using aluminum wiring.
【０００３】0003
【発明が解決しようとする課題】しかしながら、ポリシ
リコンよりなる半導体層２の表面に形成される酸化シリ
コン薄膜３は、２０オングストローム以下の極めて薄い
膜厚が要求されるので、ポリシリコンを室温に放置して
おくだけで酸化される１０オングストローム以下の自然
酸化膜の影響が無視できない。この自然酸化膜は凹凸が
ありトンネル酸化膜としては質が悪い。又、半導体層２
であるポリシリコンのエッジ部はエッチングによるもの
であるためシャープになっている。その為、半導体層２
であるポリシリコンを直接酸化すると、ステップ部で耐
圧劣化を生じ易い。[Problems to be Solved by the Invention] However, since the silicon oxide thin film 3 formed on the surface of the semiconductor layer 2 made of polysilicon is required to have an extremely thin film thickness of 20 angstroms or less, it is necessary to leave the polysilicon at room temperature. The influence of a natural oxide film of 10 angstroms or less, which is oxidized by simply leaving it, cannot be ignored. This natural oxide film has irregularities and is of poor quality as a tunnel oxide film. Moreover, the semiconductor layer 2
The edges of the polysilicon are sharp because they are etched. Therefore, the semiconductor layer 2
If polysilicon is directly oxidized, breakdown voltage deterioration is likely to occur at the step portion.
【０００４】本発明は上記の実情に鑑みてなされたもの
で、自然酸化膜の影響を少なくし得、且つステップ部で
の耐圧劣化が生じ難いトンネル酸化膜を容易に形成でき
る薄膜メモリトランジスタ及びその製造方法を提供する
ことを目的とする。The present invention has been made in view of the above-mentioned circumstances, and provides a thin film memory transistor and its thin film memory transistor that can easily form a tunnel oxide film that can reduce the influence of a natural oxide film and that does not easily cause breakdown voltage deterioration in the step portion. The purpose is to provide a manufacturing method.
【０００５】[0005]
【課題を解決するための手段】本発明は上記課題を解決
するために、絶縁基板上にゲート電極を形成し、このゲ
ート電極上に直接もしくは他の絶縁膜を介してシリコン
窒化膜を形成し、このシリコン窒化膜上に酸化シリコン
薄膜を形成し、この酸化シリコン薄膜上にソース領域及
びドレイン領域を有する半導体層を形成することを特徴
とする。[Means for Solving the Problems] In order to solve the above problems, the present invention forms a gate electrode on an insulating substrate, and forms a silicon nitride film directly or through another insulating film on the gate electrode. , a silicon oxide thin film is formed on this silicon nitride film, and a semiconductor layer having a source region and a drain region is formed on this silicon oxide thin film.
【０００６】[0006]
【作用】上記手段により、シリコン窒化膜上に酸化シリ
コン薄膜を形成することより、シリコン窒化膜の酸化さ
れ難い性質より自然酸化膜の影響を少なくでき、且つシ
リコン窒化膜をエッチングしないことからエッチングに
よるシャープなエッジ部が存在しないステップ部の丸味
形状から、ステップ部での耐圧劣化が生じ難くなる。し
たがって、薄く良質の酸化シリコン薄膜よりなるトンネ
ル酸化膜を容易に形成できる。[Operation] By forming a silicon oxide thin film on a silicon nitride film by the above means, the effect of the natural oxide film can be reduced due to the silicon nitride film's oxidation-resistant property, and since the silicon nitride film is not etched, it is possible to reduce the influence of the natural oxide film. Due to the rounded shape of the step portion without sharp edges, deterioration in pressure resistance at the step portion is less likely to occur. Therefore, a tunnel oxide film made of a thin, high-quality silicon oxide thin film can be easily formed.
【０００７】[0007]
【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【０００８】図１は本発明の第１の実施例の製造方法を
示す。即ち、図１（ａ）に示すように、絶縁基板１１上
にプラズマＣＶＤによりリンをドープしたポリシリコン
よりなるゲート電極１２を形成して後、図１（ｂ）に示
すように、前記ゲート電極１２及び絶縁基板１１上にＳ
ｉＨ２ ｃｌ２ とＮＨ３ の混合ガスを用いた減圧Ｃ
ＶＤ等によりＳｉ３ Ｎ４を２００オングストローム程
度堆積してシリコン窒化膜１３を形成する。その後、図
１（ｃ）に示すように、Ｈ２ ，Ｈ２ Ｏ，Ｏ２，Ｈｃ
ｌ等の混合ガスを用いた酸化炉での酸化法もしくは分圧
酸化法により、前記シリコン窒化膜１３のＳｉ３ Ｎ４
の表面を酸化して２０オングストローム程度の厚さの
トンネル酸化膜となる酸化シリコン薄膜１５を形成する
。次に、図１（ｄ）に示すように、前記酸化シリコン薄
膜１５上に減圧ＣＶＤ，プラズマＣＶＤ等によりノンド
ープシリコンを堆積して半導体層１６を形成し、この半
導体層１６の略中央部に形成したフォトレジストをマス
クとしてリンをドープしてｎ＋ 高濃度領域よりなるソ
ース領域Ｓ及びドレイン領域Ｄを選択的に形成する。そ
の後、図１（ｅ）に示すように、前記半導体層１６及び
酸化シリコン薄膜１５上にＣＶＤによりＳｉＯ２ を堆
積して絶縁膜１７を形成して後、この絶縁膜１７を貫通
して前記ソース領域Ｓ及びドレイン領域Ｄに達するコン
タクトホールを設け、このコンタクトホールにスパッタ
等によりアルミニウム配線を施してソース電極１８及び
ドレイン電極１９を形成する。FIG. 1 shows a manufacturing method of a first embodiment of the present invention. That is, as shown in FIG. 1(a), a gate electrode 12 made of polysilicon doped with phosphorus is formed on an insulating substrate 11 by plasma CVD, and then the gate electrode 12 is formed as shown in FIG. 1(b). 12 and on the insulating substrate 11
Reduced pressure C using a mixed gas of iH2 cl2 and NH3
A silicon nitride film 13 is formed by depositing approximately 200 angstroms of Si3 N4 using VD or the like. After that, as shown in Figure 1(c), H2, H2O, O2, Hc
Si3N4 of the silicon nitride film 13 is oxidized by an oxidation method in an oxidation furnace using a mixed gas such as
The surface of the silicon oxide film 15 is oxidized to form a silicon oxide thin film 15 having a thickness of about 20 angstroms and serving as a tunnel oxide film. Next, as shown in FIG. 1(d), non-doped silicon is deposited on the silicon oxide thin film 15 by low pressure CVD, plasma CVD, etc. to form a semiconductor layer 16. Using the prepared photoresist as a mask, phosphorus is doped to selectively form a source region S and a drain region D consisting of n+ high concentration regions. Thereafter, as shown in FIG. 1E, SiO2 is deposited by CVD on the semiconductor layer 16 and the silicon oxide thin film 15 to form an insulating film 17, and then the insulating film 17 is penetrated to form the source region. A contact hole reaching S and drain region D is provided, and aluminum wiring is applied to the contact hole by sputtering or the like to form a source electrode 18 and a drain electrode 19.
【０００９】以上のようにして製造したＭＮＯＳ型の薄
膜メモリトランジスタの書込みについて説明する。即ち
、ゲート電極１２に正電圧ＶＰ を印加すると共にソー
ス電極１８及びドレイン電極１９を接地する。即ち、ゲ
ート電極１２がドレイン領域Ｄに対して正電圧ＶＰ と
なるため、半導体層１６から電子がそれぞれトンネル酸
化膜の酸化シリコン薄膜１５をトンネルし、シリコン窒
化膜１３中にトラップされる。シリコン窒化膜１３中に
トラップされた電子の作用によりしきい値電圧ＶＴはプ
ラス側にシフトし「０」状態となる。この後、ゲート電
極１２を電圧０とした時もシリコン窒化膜１３中にトラ
ップされ電子は保持され、このシリコン窒化膜１３中に
保持された電子の作用によりＭＮＯＳ型の薄膜メモリト
ランジスタのしきい値電圧ＶＴ がＶＴ ＞ＶＴ ｉｎ
ｉｔｉａｌ に保たれる。Writing to the MNOS type thin film memory transistor manufactured as described above will be explained. That is, a positive voltage VP is applied to the gate electrode 12, and the source electrode 18 and drain electrode 19 are grounded. That is, since the gate electrode 12 has a positive voltage VP with respect to the drain region D, electrons from the semiconductor layer 16 tunnel through the silicon oxide thin film 15 of the tunnel oxide film and are trapped in the silicon nitride film 13. Due to the action of the electrons trapped in the silicon nitride film 13, the threshold voltage VT shifts to the positive side and becomes a "0" state. Thereafter, even when the voltage of the gate electrode 12 is set to 0, the electrons are trapped and retained in the silicon nitride film 13, and due to the action of the electrons retained in the silicon nitride film 13, the threshold value of the MNOS type thin film memory transistor is Voltage VT is VT > VT in
itial.
【００１０】次に、消去の場合は、ソース電極１８及び
ドレイン電極１９にそれぞれ正電圧ＶＰ を印加すると
共にゲート電極１２を接地する。即ち、ゲート電極１２
がドレイン領域Ｄに対して負電圧−ＶＰ となるため、
半導体層１６から正孔がトンネル酸化膜の酸化シリコン
薄膜１５をトンネルし、シリコン窒化膜１３中にトラッ
プされる。シリコン窒化膜１３中にトラップされた正孔
の作用によりしきい値電圧ＶＴ はマイナス側にシフト
し「１」状態となる。この後、ゲート電極１２を電圧０
とした時もシリコン窒化膜１３中にトラップされた正孔
は保持され、このシリコン窒化膜１３中に保持された正
孔の作用によりＭＮＯＳ型の薄膜メモリトランジスタの
しきい値電圧ＶＴ がＶＴ ＜ＶＴ ｉｎｉｔｉａｌ
に保たれる。Next, in the case of erasing, a positive voltage VP is applied to the source electrode 18 and the drain electrode 19, respectively, and the gate electrode 12 is grounded. That is, the gate electrode 12
becomes a negative voltage -VP with respect to the drain region D, so
Holes from the semiconductor layer 16 tunnel through the silicon oxide thin film 15 of the tunnel oxide film and are trapped in the silicon nitride film 13. Due to the action of the holes trapped in the silicon nitride film 13, the threshold voltage VT shifts to the negative side and becomes a "1" state. After this, the voltage of the gate electrode 12 is 0.
The holes trapped in the silicon nitride film 13 are retained even when initial
is maintained.
【００１１】図２は本発明の第２の実施例を示し、図１
のように製造されたＭＮＯＳ型の薄膜メモリトランジス
タのメモリ用トランジスタＭＴＲのソース領域Ｓ及びド
レイン領域Ｄにそれぞれ選択用トランジスタＳＴＲ１，
ＳＴＲ２が直列に接続されたＭＮＯＳ型の薄膜メモリト
ランジスタである。FIG. 2 shows a second embodiment of the invention, and FIG.
Selection transistors STR1 and STR1 are provided in the source region S and drain region D of the memory transistor MTR of the MNOS type thin film memory transistor manufactured as shown in FIG.
This is an MNOS type thin film memory transistor in which STR2 is connected in series.
【００１２】即ち、ｎ＋ 高濃度領域よりなるソース領
域Ｓ及びドレイン領域Ｄのそれぞれ外側の半導体層１６
にはそれぞれ対応してノンドープポリシリコン部２０１
、２０２を介してｎ＋ 高濃度領域よりなるソース領域
ＳＳ及びドレイン領域ＤＤが形成される。前記ソース領
域Ｓ，ＳＳ及びドレイン領域Ｄ，ＤＤのそれぞれノンド
ープポリシリコン部２０１、２０２側にはｎ− 低濃度
領域２１１，２１２，２１３，２１４が形成される。前
記ｎ− 低濃度領域２１１と２１２間の上には厚さ数１
０００オングストローム程度のＳｉ Ｏ２ よりなるゲ
ート絶縁膜１７を介してリンをドープしたポリシリコン
よりなる選択用トランジスタＳＴＲ１のゲート電極２２
１が形成される。前記ｎ− 低濃度領域２１３と２１４
間の上には厚さ数１０００オングストローム程度のＳｉ
Ｏ２ よりなるゲート絶縁膜１７を介してリンをドー
プしたポリシリコンよりなる選択用トランジスタＳＴＲ
２のゲート電極２２２が形成される。この場合、ｎ−
低濃度領域２１１，２１２，２１３，２１４はゲート電
極２２１，２２２とセルフアラインで形成され、かつ容
量を十分小さくして無視できるように形成される。前記
ゲート電極２２１，２２２及び絶縁膜１７の上にはＳｉ
Ｏ２ よりなる絶縁膜２３が被覆される。前記ソース
領域ＳＳにはアルミニウムよりなるソース電極２４１が
前記絶縁膜２３，１７を貫通して形成され、前記ドレイ
ン領域ＤＤにはアルミニウムよりなるドレイン電極２４
２が前記絶縁膜２３，１７を貫通して形成される。That is, the semiconductor layer 16 outside the source region S and the drain region D, each consisting of an n+ high concentration region.
Non-doped polysilicon portion 201 corresponds to each
, 202, a source region SS and a drain region DD made of n+ high concentration regions are formed. N- low concentration regions 211, 212, 213, and 214 are formed on the non-doped polysilicon portions 201 and 202 sides of the source regions S, SS and drain regions D, DD, respectively. Above the n- low concentration regions 211 and 212, a thickness of several 1 is formed.
The gate electrode 22 of the selection transistor STR1 made of polysilicon doped with phosphorus is interposed through the gate insulating film 17 made of SiO2 of about 000 angstroms.
1 is formed. The n- low concentration regions 213 and 214
On top of the gap is a layer of Si with a thickness of about 1000 angstroms.
A selection transistor STR made of polysilicon doped with phosphorus via a gate insulating film 17 made of O2
Two gate electrodes 222 are formed. In this case, n-
The low concentration regions 211, 212, 213, and 214 are formed in self-alignment with the gate electrodes 221, 222, and are formed so that the capacitance is sufficiently small to be ignored. Si is formed on the gate electrodes 221, 222 and the insulating film 17.
An insulating film 23 made of O2 is coated. A source electrode 241 made of aluminum is formed in the source region SS, penetrating the insulating films 23 and 17, and a drain electrode 241 made of aluminum is formed in the drain region DD.
2 is formed to penetrate through the insulating films 23 and 17.
【００１３】図３は本発明の第３の実施例を示し、ＭＮ
ＯＳ型のメモリ用トランジスタＭＴＲのドレイン領域Ｄ
（又はソース領域Ｓ）に選択用トランジスタＳＴＲが直
列に接続された逆コプラナ型の薄膜メモリトランジスタ
である。FIG. 3 shows a third embodiment of the present invention, in which MN
Drain region D of OS type memory transistor MTR
This is an inverse coplanar thin film memory transistor in which a selection transistor STR is connected in series to (or source region S).
【００１４】即ち、絶縁基板３１上にはリンをドープし
たポリシリコンよりなるメモリゲート電極３２，リンを
ドープしたポリシリコンよりなる選択ゲート電極３３，
アルミニウムよりなるソース電極３４，アルミニウムよ
りなるドレイン電極３５，及びＳｉ３ Ｎ４ よりなる
絶縁膜３６が形成される。前記メモリゲート電極３２上
にはＳｉ３ Ｎ４ を２００オングストローム程度堆積
してシリコン窒化膜３７が形成され、このシリコン窒化
膜３７上には２０オングストローム程度の厚さのトンネ
ル酸化膜となる酸化シリコン薄膜３８が形成される。前
記選択ゲート電極３３，ソース電極３４，ドレイン電極
３５，及び絶縁膜３６の上には厚さ数１０００オングス
トローム程度のＳｉ３ Ｎ４ よりなる絶縁膜３９が形
成され、前記絶縁膜３９及び酸化シリコン薄膜３８の上
にはノンドープシリコンよりなる半導体層４０が形成さ
れる。この半導体層４０には選択的にｎ＋ 高濃度領域
４１１，４１２，４１３が形成され、このｎ＋ 高濃度
領域４１２と４１３の対向面にはｎ− 低濃度領域４２
１，４２２が形成される。前記ソース電極３４は絶縁膜
３９を貫通してｎ＋ 高濃度領域４１１まで形成され、
前記ドレイン電極３５は絶縁膜３９を貫通してｎ＋ 高
濃度領域４１３まで形成される。前記半導体層４０及び
絶縁膜３９の上にはＳｉ Ｏ２ よりなる絶縁膜４３が
被覆される。That is, on the insulating substrate 31 are a memory gate electrode 32 made of polysilicon doped with phosphorus, a selection gate electrode 33 made of polysilicon doped with phosphorus,
A source electrode 34 made of aluminum, a drain electrode 35 made of aluminum, and an insulating film 36 made of Si3 N4 are formed. On the memory gate electrode 32, a silicon nitride film 37 is formed by depositing Si3N4 to a thickness of about 200 angstroms, and on this silicon nitride film 37, a silicon oxide thin film 38 which becomes a tunnel oxide film with a thickness of about 20 angstroms is formed. It is formed. An insulating film 39 made of Si3N4 with a thickness of approximately several thousand angstroms is formed on the selection gate electrode 33, source electrode 34, drain electrode 35, and insulating film 36. A semiconductor layer 40 made of non-doped silicon is formed thereon. In this semiconductor layer 40, n+ high concentration regions 411, 412, and 413 are selectively formed, and on the opposing surface of these n+ high concentration regions 412 and 413, an n− low concentration region 42 is formed.
1,422 are formed. The source electrode 34 is formed through the insulating film 39 to the n+ high concentration region 411,
The drain electrode 35 is formed to penetrate the insulating film 39 and reach the n+ high concentration region 413. The semiconductor layer 40 and the insulating film 39 are covered with an insulating film 43 made of SiO2.
【００１５】尚、上記実施例ではＭＮＯＳ型の薄膜メモ
リトランジスタについて説明したが、これに限らずＭＯ
ＮＯＳ型等の薄膜メモリトランジスタについても同様に
実施することができる。In the above embodiment, an MNOS type thin film memory transistor has been described, but the present invention is not limited to this.
The same method can be applied to thin film memory transistors such as NOS type.
【００１６】[0016]
【発明の効果】以上述べたように本発明によれば、シリ
コン窒化膜上に酸化シリコン薄膜を形成することより、
シリコン窒化膜の酸化され難い性質より自然酸化膜の影
響を少なくでき、且つシリコン窒化膜をエッチングしな
いことからエッチングによるシャープなエッジ部が存在
しないステップ部の丸味形状から、ステップ部での耐圧
劣化が生じ難くなる。したがって、薄く良質の酸化シリ
コン薄膜よりなるトンネル酸化膜を容易に形成すること
ができる。[Effects of the Invention] As described above, according to the present invention, by forming a silicon oxide thin film on a silicon nitride film,
Due to the oxidation-resistant nature of the silicon nitride film, the influence of the natural oxide film can be reduced, and since the silicon nitride film is not etched, there are no sharp edges caused by etching, and the round shape of the step part prevents breakdown voltage deterioration at the step part. It becomes difficult to occur. Therefore, a tunnel oxide film made of a thin, high-quality silicon oxide thin film can be easily formed.
【図１】本発明の第１の実施例の製造工程を示す断面図
である。FIG. 1 is a sectional view showing the manufacturing process of a first embodiment of the present invention.
【図２】本発明の第２の実施例を示す断面図である。FIG. 2 is a sectional view showing a second embodiment of the invention.
【図３】本発明の第３の実施例を示す断面図である。FIG. 3 is a sectional view showing a third embodiment of the present invention.
【図４】従来のＭＮＯＳ型薄膜メモリトランジスタを示
す断面図である。FIG. 4 is a cross-sectional view showing a conventional MNOS thin film memory transistor.
１１…絶縁基板、１２…ゲート電極、１３…シリコン窒
化膜、１５…酸化シリコン薄膜、１６…半導体層、１７
…絶縁膜、１８…ソース電極、１９…ドレイン電極。DESCRIPTION OF SYMBOLS 11... Insulating substrate, 12... Gate electrode, 13... Silicon nitride film, 15... Silicon oxide thin film, 16... Semiconductor layer, 17
...Insulating film, 18... Source electrode, 19... Drain electrode.
Claims (5)
このゲート電極上に直接もしくは他の絶縁膜を介してシ
リコン窒化膜が形成され、このシリコン窒化膜上に酸化
シリコン薄膜が形成され、この酸化シリコン薄膜上にソ
ース領域及びドレイン領域を有する半導体層が形成され
たことを特徴とする薄膜メモリトランジスタ。Claim 1: A gate electrode is formed on an insulating substrate,
A silicon nitride film is formed directly or via another insulating film on this gate electrode, a silicon oxide thin film is formed on this silicon nitride film, and a semiconductor layer having a source region and a drain region is formed on this silicon oxide thin film. A thin film memory transistor characterized by being formed.
域にそれぞれ選択用トランジスタが直列に接続されたこ
とを特徴とする請求項１記載の薄膜メモリトランジスタ
。2. The thin film memory transistor according to claim 1, wherein a selection transistor is connected in series to each of the source region and the drain region of the semiconductor layer.
ン領域のどちらか一方に選択用トランジスタが直列に接
続されたことを特徴とする請求項１記載の薄膜メモリト
ランジスタ。3. The thin film memory transistor according to claim 1, further comprising a selection transistor connected in series to either a source region or a drain region of the semiconductor layer.
程と、この工程により形成されたゲート電極上にシリコ
ン窒化膜を形成する工程と、この工程により形成された
シリコン窒化膜を酸化して酸化シリコン薄膜を形成する
工程と、この工程により形成された酸化シリコン薄膜上
にＣＶＤにより半導体層を形成する工程と、この工程に
より形成された半導体層に不純物を選択的にドープして
ソース領域及びドレイン領域を形成する工程とを具備し
たことを特徴とする薄膜メモリトランジスタの製造方法
。4. A step of forming a gate electrode on an insulating substrate, a step of forming a silicon nitride film on the gate electrode formed by this step, and a step of oxidizing the silicon nitride film formed by this step. A step of forming a silicon thin film, a step of forming a semiconductor layer by CVD on the silicon oxide thin film formed by this step, and a step of selectively doping impurities into the semiconductor layer formed by this step to form a source region and a drain. 1. A method of manufacturing a thin film memory transistor, comprising the step of forming a region.
面を熱酸化することにより形成することを特徴とする請
求項４記載の薄膜メモリトランジスタの製造方法。5. The method of manufacturing a thin film memory transistor according to claim 4, wherein the silicon oxide thin film is formed by thermally oxidizing the surface of the silicon nitride film.
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| JP03104351A JP3082288B2 (en) | 1991-05-09 | 1991-05-09 | Thin film memory transistor and method of manufacturing the same |
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| JPH04334063A true JPH04334063A (en) | 1992-11-20 |
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| JP (1) | JP3082288B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6184946B1 (en) * | 1996-11-27 | 2001-02-06 | Hitachi, Ltd. | Active matrix liquid crystal display |
| JP2003086805A (en) * | 2001-09-07 | 2003-03-20 | Ricoh Co Ltd | Thin film transistor and electrical insulation film and method of manufacturing these |
| JP2014017507A (en) * | 2007-06-29 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | Semiconductor device and electronic apparatus |
-
1991
- 1991-05-09 JP JP03104351A patent/JP3082288B2/en not_active Expired - Fee Related
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| US6184946B1 (en) * | 1996-11-27 | 2001-02-06 | Hitachi, Ltd. | Active matrix liquid crystal display |
| JP2003086805A (en) * | 2001-09-07 | 2003-03-20 | Ricoh Co Ltd | Thin film transistor and electrical insulation film and method of manufacturing these |
| JP2014017507A (en) * | 2007-06-29 | 2014-01-30 | Semiconductor Energy Lab Co Ltd | Semiconductor device and electronic apparatus |
| US9184173B2 (en) | 2007-06-29 | 2015-11-10 | Semiconductor Enery Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| Publication number | Publication date |
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| JP3082288B2 (en) | 2000-08-28 |
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