JP3232161B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JP3232161B2
JP3232161B2 JP12351893A JP12351893A JP3232161B2 JP 3232161 B2 JP3232161 B2 JP 3232161B2 JP 12351893 A JP12351893 A JP 12351893A JP 12351893 A JP12351893 A JP 12351893A JP 3232161 B2 JP3232161 B2 JP 3232161B2
Authority
JP
Japan
Prior art keywords
polysilicon
semiconductor substrate
semiconductor device
channel region
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP12351893A
Other languages
Japanese (ja)
Other versions
JPH06310530A (en
Inventor
雄一 江川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Steel Corp
Original Assignee
Nippon Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Steel Corp filed Critical Nippon Steel Corp
Priority to JP12351893A priority Critical patent/JP3232161B2/en
Publication of JPH06310530A publication Critical patent/JPH06310530A/en
Application granted granted Critical
Publication of JP3232161B2 publication Critical patent/JP3232161B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体基板上のポリシリコンからの拡散に
よりソース、ドレイン拡散層を形成する構造の半導体装
置の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device having a structure in which source and drain diffusion layers are formed by diffusion from polysilicon on a semiconductor substrate.

【0002】[0002]

【従来の技術】従来の半導体装置の製造方法において
は、「S.Kimura et al,IEDM Tech.dig.,pp950-952,199
1」に記載のように、半導体基板上にポリシリコンを堆
積し、該ポリシリコンの全面に酸化膜を堆積しパターニ
ングを行い、その後前記ポリシリコンからの拡散により
半導体基板表面近傍にソース、ドレイン拡散層を形成し
ていた。
2. Description of the Related Art A conventional semiconductor device manufacturing method is disclosed in S. Kimura et al, IEDM Tech.dig., Pp. 950-952,199.
As described in 1), polysilicon is deposited on a semiconductor substrate, an oxide film is deposited on the entire surface of the polysilicon, patterning is performed, and then source and drain diffusions are formed near the semiconductor substrate surface by diffusion from the polysilicon. Layer was formed.

【0003】[0003]

【発明が解決しようとする課題】従来の半導体装置の製
造方法においては、前記ポリシリコンをパターニングす
る工程で、チャンネル領域上の前記ポリシリコンをエッ
チングする際、半導体基板は該ポリシリコンと同質のシ
リコンであるためエッチングの終点を検出するのが困難
であり、半導体基板をも削ってしまい、これによりチャ
ンネル表面の平坦性が劣化しキャリアの移動度が低下
し、トランジスタの駆動能力が低下するという問題があ
った。
In the conventional method of manufacturing a semiconductor device, in the step of patterning the polysilicon, when etching the polysilicon on the channel region, the semiconductor substrate is made of silicon having the same quality as the polysilicon. Therefore, it is difficult to detect the end point of the etching, and the semiconductor substrate is also scraped, thereby deteriorating the flatness of the channel surface, lowering the carrier mobility, and lowering the driving capability of the transistor. was there.

【0004】そこで本発明は、チャンネル領域上のポリ
シリコンをエッチングする際、その下の半導体基板が削
れてしまうことなく、良好な平坦性を持つチャンネル表
面を実現することができる半導体装置の製造方法を提供
することを目的とする。
Therefore, the present invention provides a method of manufacturing a semiconductor device capable of realizing a channel surface having good flatness without etching a semiconductor substrate thereunder when etching polysilicon on a channel region. The purpose is to provide.

【0005】[0005]

【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、第一導電型半導体基板上に、素子分離
酸化膜を形成する工程と、この工程の後、前記半導体基
板上にポリシリコンを堆積し、選択的に該ポリシリコン
を酸化し、これによりできる酸化膜を除去することによ
り、該ポリシリコンの、チャンネル領域上以外の少なく
とも一部の膜厚を、チャンネル上のポリシリコンの膜厚
よりも薄くする工程と、この工程の後、イオン注入によ
り、前記ポリシリコンに第二導電型の不純物を導入する
工程と、この工程の後、レジスト塗布及びパターニング
の後、前記膜厚の薄いポリシリコン部分下の前記素子分
離酸化膜をエッチング終点検知手段として該ポリシリコ
ンにエッチングを施すことにより、チャンネル領域上の
該ポリシリコンの一部を残す工程と、この工程の後、前
記チャンネル領域上に残っているポリシリコンを酸化
し、該酸化されたポリシリコンを除去する工程と、前記
ポリシリコンからの拡散により前記半導体基板中に第二
導電型拡散層を形成する工程とを有する。その場合、前
記酸化されたポリシリコンを除去した後、チャンネル領
域の半導体基板を酸化することにより、該半導体基板上
にゲート絶縁膜を形成する工程を更に含むことが好まし
い。
According to a method of manufacturing a semiconductor device according to the present invention, a step of forming an element isolation oxide film on a semiconductor substrate of a first conductivity type, and after this step, a step of forming a polysilicon film on the semiconductor substrate. By depositing silicon and selectively oxidizing the polysilicon and removing the resulting oxide film, at least a part of the thickness of the polysilicon other than on the channel region is reduced by the thickness of the polysilicon on the channel. A step of making the polysilicon thinner than the film thickness, a step of introducing an impurity of the second conductivity type into the polysilicon by ion implantation after this step, and a step of resist coating and patterning after this step. By etching the polysilicon using the device isolation oxide film below the thin polysilicon portion as an etching end point detecting means, the polysilicon on the channel region is etched. Leaving a portion, after this step, oxidizing the polysilicon remaining on the channel region to remove the oxidized polysilicon, and diffusing the polysilicon from the polysilicon to form a second portion in the semiconductor substrate. Forming a two-conductivity type diffusion layer. In that case, it is preferable that the method further includes a step of forming a gate insulating film on the semiconductor substrate by oxidizing the semiconductor substrate in the channel region after removing the oxidized polysilicon.

【0006】[0006]

【作用】本発明にかかる半導体装置の製造方法において
は、半導体基板上に堆積したポリシリコンの、チャンネ
ル領域上以外の少なくとも一部の膜厚を、チャンネル領
域上のポリシリコンの膜厚よりも薄くすることにより、
該ポリシリコンをエッチングする際、該薄くした部分の
ポリシリコン下の素子分離酸化膜が露出した時点でエッ
チングを終了することにより、チャンネル領域上のポリ
シリコンを部分的に半導体基板上に残し、それを酸化し
て、半導体基板の材料であるシリコンとは異質の、酸化
膜にしてから該酸化膜を除去することにより、半導体基
板のチャンネル領域表面における削れを防止する。更
に、上記のようにチャンネル領域上のポリシリコンを酸
化してから該酸化膜を除去した後、改めてチャンネル領
域上に、半導体基板の材料である単結晶シリコンを酸化
してゲート絶縁膜を形成することにより、ポリシリコン
を酸化した前記酸化膜よりも欠陥密度の低い良質のゲー
ト絶縁膜が実現できる。
In the method of manufacturing a semiconductor device according to the present invention, the thickness of at least a portion of the polysilicon deposited on the semiconductor substrate other than on the channel region is made smaller than the thickness of the polysilicon on the channel region. By doing
When etching the polysilicon, the etching is terminated when the element isolation oxide film under the polysilicon in the thinned portion is exposed, so that the polysilicon on the channel region is partially left on the semiconductor substrate, Is oxidized to form an oxide film different from silicon which is a material of the semiconductor substrate, and then the oxide film is removed, thereby preventing the channel region of the semiconductor substrate from being scraped. Furthermore, after oxidizing the polysilicon on the channel region and removing the oxide film as described above, the gate insulating film is formed on the channel region again by oxidizing single crystal silicon, which is a material of the semiconductor substrate. Thus, a high-quality gate insulating film having a lower defect density than the oxide film obtained by oxidizing polysilicon can be realized.

【0007】[0007]

【実施例】以下、図1乃至図3を用いて本発明に係る半
導体装置の製造方法の一実施例を説明する。図1乃至図
3は実施例による半導体装置の製造方法を工程順に示す
概略断面図である。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to FIGS. 1 to 3 are schematic sectional views showing a method of manufacturing a semiconductor device according to an embodiment in the order of steps.

【0008】まず、図1(a)に示すように、第一導電
型半導体基板1上にSiO2 からなる素子分離膜2を形
成し、ポリシリコン膜3を膜厚300nm程度になるよ
うに堆積する。
[0008] First, as shown in FIG. 1 (a), is deposited as an element isolation film 2 made of SiO 2 on the first conductivity type semiconductor substrate 1 is formed, the polysilicon film 3 with a thickness of about 300nm I do.

【0009】次に、図1(b)に示すように、ポリシリ
コン膜3上に、酸化防止材として例えばシリコン窒化膜
4を堆積し、公知のフォトリソグラフィー法により所定
形状にパターニングを行う。
Next, as shown in FIG. 1B, for example, a silicon nitride film 4 is deposited on the polysilicon film 3 as an antioxidant, and is patterned into a predetermined shape by a known photolithography method.

【0010】次に、図1(c)に示すように、酸素雰囲
気でアニールすることにより、シリコン窒化膜4で被覆
されていない部分のポリシリコン膜3を酸化し、酸化膜
5を形成する。このとき、酸化膜5の膜厚は、酸化時間
を調節することにより、容易にかつ精度良く制御でき
る。
Next, as shown in FIG. 1C, the portion of the polysilicon film 3 not covered with the silicon nitride film 4 is oxidized by annealing in an oxygen atmosphere to form an oxide film 5. At this time, the thickness of the oxide film 5 can be easily and accurately controlled by adjusting the oxidation time.

【0011】次に、図1(d)に示すように、酸化膜5
及びシリコン窒化膜4を除去する。
Next, as shown in FIG.
And the silicon nitride film 4 is removed.

【0012】次に、図2(a)に示すように、該半導体
装置の全面に、第二導電型の不純物として砒素を例えば
30keV,1×1016/cm2 の条件でイオン注入6
を行う。
Next, as shown in FIG. 2A, arsenic is ion-implanted as an impurity of the second conductivity type at, for example, 30 keV and 1 × 10 16 / cm 2 over the entire surface of the semiconductor device.
I do.

【0013】次に、図2(b)に示すように、ポリシリ
コン膜3上にレジスト7を塗布し、公知のフォトリソグ
ラフィー法によりパターニングを行った後、素子分離膜
2をストッパーとしてポリシリコン膜3にエッチングを
施す。この時エッチングガスとして例えばSF6 とCl
2 とを用い、またエッチングの終点検出は、公知の方法
で行う。この結果、チャンネル領域上においてはポリシ
リコン膜3は完全にはエッチングされず、その一部8が
残る。
Next, as shown in FIG. 2B, a resist 7 is coated on the polysilicon film 3 and patterned by a known photolithography method, and then the polysilicon film 3 is used as a stopper by using the element isolation film 2 as a stopper. 3 is etched. At this time, for example, SF 6 and Cl are used as etching gases.
2 and the end point of the etching is detected by a known method. As a result, the polysilicon film 3 is not completely etched on the channel region, and a part 8 thereof remains.

【0014】次に、図2(c)に示すように、酸素雰囲
気でアニールすることにより、残りのポリシリコン膜3
を酸化し酸化膜9を形成する。酸化条件は、例えばWet
2雰囲気で900℃、20分間行う。この熱酸化の
際、ポリシリコン膜3からの砒素イオンの拡散により半
導体基板1表面近傍に第二導電型のソース、ドレイン拡
散層10が形成される。
Next, as shown in FIG. 2C, the remaining polysilicon film 3 is annealed in an oxygen atmosphere.
Is oxidized to form an oxide film 9. The oxidation conditions are, for example, Wet
Performed at 900 ° C. for 20 minutes in an O 2 atmosphere. During this thermal oxidation, source and drain diffusion layers 10 of the second conductivity type are formed near the surface of the semiconductor substrate 1 by diffusion of arsenic ions from the polysilicon film 3.

【0015】次に、酸化膜9上にレジストを塗布し、公
知のフォトリソグラフィー法によりパターニングを行
い、酸化膜エッチングを行うことによりチャンネル領域
上の酸化膜9を除去する。然る後、図3に示すように、
チャンネル領域の半導体基板1を熱酸化することによ
り、ゲート絶縁膜11を膜厚6nm程度になるように形
成する。
Next, a resist is applied on the oxide film 9, patterned by a known photolithography method, and the oxide film is etched to remove the oxide film 9 on the channel region. After that, as shown in FIG.
The gate insulating film 11 is formed to have a thickness of about 6 nm by thermally oxidizing the semiconductor substrate 1 in the channel region.

【0016】次に、図3に示すように、ゲート絶縁膜1
1上に、ポリシリコンによりゲート電極12を形成し、
然る後該半導体装置の全面に層間絶縁膜13を形成し、
然る後層間絶縁膜13をポリシリコン膜3に至るまで開
孔し、ソース、ドレイン引出電極14を形成する。
Next, as shown in FIG.
A gate electrode 12 is formed of polysilicon on
Thereafter, an interlayer insulating film 13 is formed on the entire surface of the semiconductor device,
After that, the interlayer insulating film 13 is opened to reach the polysilicon film 3, and the source and drain lead electrodes 14 are formed.

【0017】[0017]

【発明の効果】以上説明したように本発明によれば、チ
ャンネル領域上のポリシリコンをエッチングする際、エ
ッチングの終点を確実に検知することができるため、半
導体基板のチャンネル領域表面における削れを防止する
ことができ、この結果良好な平坦性を持つチャンネル表
面を得ることができ、所望の特性の半導体装置を実現す
ることができる。
As described above, according to the present invention, when etching the polysilicon on the channel region, the end point of the etching can be reliably detected, so that the abrasion on the surface of the channel region of the semiconductor substrate is prevented. As a result, a channel surface having good flatness can be obtained, and a semiconductor device having desired characteristics can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例による半導体装置の製造方法
を説明するための概略断面図である。
FIG. 1 is a schematic sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【図2】本発明の一実施例による半導体装置の製造方法
を説明するための概略断面図である。
FIG. 2 is a schematic cross-sectional view for explaining a method of manufacturing a semiconductor device according to one embodiment of the present invention.

【図3】本発明の一実施例による半導体装置の製造方法
を説明するための概略断面図である。
FIG. 3 is a schematic sectional view illustrating a method for manufacturing a semiconductor device according to an embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 第一導電型半導体基板 2 素子分離膜 3 ポリシリコン膜 5 選択的酸化による酸化膜 6 イオン注入 7 レジスト 8 チャンネル領域上に残されたポリシリコン膜の一部 9 酸化膜 10 第二導電型拡散層 11 ゲート絶縁膜 DESCRIPTION OF SYMBOLS 1 First conductivity type semiconductor substrate 2 Element isolation film 3 Polysilicon film 5 Oxide film by selective oxidation 6 Ion implantation 7 Resist 8 Part of polysilicon film left on channel region 9 Oxide film 10 Second conductivity type diffusion Layer 11 Gate insulating film

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 第一導電型半導体基板上に、素子分離酸
化膜を形成する第一の工程と、 この第一の工程の後、前記半導体基板上にポリシリコン
を堆積し、選択的に該ポリシリコンを酸化し、これによ
りできる酸化膜を除去することにより、該ポリシリコン
の膜厚を、部分的にチャンネル上のポリシリコンの膜厚
よりも薄くする第二の工程と、 この第二の工程の後、イオン注入により、前記ポリシリ
コンに第二導電型の不純物を導入する第三の工程と、 この第三の工程の後、レジスト塗布及びパターニングの
後、前記膜厚の薄いポリシリコン部分下の前記素子分離
酸化膜をエッチング終点検知手段として該ポリシリコン
にエッチングを施すことにより、チャンネル領域上の該
ポリシリコンの一部を残す第四の工程と、 この第四の工程の後、前記チャンネル領域上に残ってい
るポリシリコンを酸化し、該酸化されたポリシリコンを
除去する第五の工程と、 前記ポリシリコンからの拡散により前記半導体基板中に
第二導電型拡散層を形成する第六の工程とを有すること
を特徴とする半導体装置の製造方法。
A first step of forming an element isolation oxide film on a semiconductor substrate of a first conductivity type; and after the first step, depositing polysilicon on the semiconductor substrate; A second step of oxidizing the polysilicon and removing an oxide film formed thereby to make the thickness of the polysilicon partly smaller than the thickness of the polysilicon on the channel; After the step, a third step of introducing an impurity of the second conductivity type into the polysilicon by ion implantation, After the third step, after resist coating and patterning, the polysilicon portion having the thin film thickness A fourth step of etching the polysilicon using the lower element isolation oxide film as an etching end point detecting means to leave a part of the polysilicon on the channel region; and after the fourth step, A fifth step of oxidizing polysilicon remaining on the channel region and removing the oxidized polysilicon, and forming a second conductivity type diffusion layer in the semiconductor substrate by diffusion from the polysilicon. A method of manufacturing a semiconductor device, comprising:
【請求項2】 請求項1に記載の半導体装置の製造方法
において、前記第五の工程は、前記酸化されたポリシリ
コンを除去した後、チャンネル領域の半導体基板を酸化
することにより、該半導体基板上にゲート絶縁膜を形成
する工程を更に含むことを特徴とする半導体装置の製造
方法。
2. The method of manufacturing a semiconductor device according to claim 1, wherein in the fifth step, the semiconductor substrate in a channel region is oxidized after removing the oxidized polysilicon. A method for manufacturing a semiconductor device, further comprising a step of forming a gate insulating film thereon.
JP12351893A 1993-04-27 1993-04-27 Method for manufacturing semiconductor device Expired - Fee Related JP3232161B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12351893A JP3232161B2 (en) 1993-04-27 1993-04-27 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12351893A JP3232161B2 (en) 1993-04-27 1993-04-27 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JPH06310530A JPH06310530A (en) 1994-11-04
JP3232161B2 true JP3232161B2 (en) 2001-11-26

Family

ID=14862603

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12351893A Expired - Fee Related JP3232161B2 (en) 1993-04-27 1993-04-27 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP3232161B2 (en)

Also Published As

Publication number Publication date
JPH06310530A (en) 1994-11-04

Similar Documents

Publication Publication Date Title
JP2870485B2 (en) Method for manufacturing semiconductor device
KR940007654B1 (en) Method of fabricating a nonvolatile semiconductor memory device
JP2924763B2 (en) Method for manufacturing semiconductor device
US6340829B1 (en) Semiconductor device and method for manufacturing the same
JP2935083B2 (en) Method for manufacturing thin film transistor
JPS63137457A (en) Manufacture of semiconductor device
JP3232161B2 (en) Method for manufacturing semiconductor device
JPH023244A (en) Manufacture of semiconductor device
JPH077157A (en) Manufacture of thin film transistor
JPH0231468A (en) Manufacture of floating gate type semiconductor memory device
JP2002198437A (en) Semiconductor device and its fabricating method
JPH0567634A (en) Manufacture of mis type semiconductor device
JPS6154661A (en) Manufacture of semiconductor device
KR0147705B1 (en) Method for manufacturing thin film transistor
JPH07106443A (en) Nonvolatile semiconductor memory and fabrication thereof
JPH04354138A (en) Manufacture of mis type semiconductor device
JPH04137650A (en) Manufacture of semiconductor element
JPH05160404A (en) Manufacture of semiconductor device
JPH02126679A (en) Mos transistor
JPH0846191A (en) Manufacture of semiconductor device
JPH06232154A (en) Manufacture of semiconductor device
JPH06252411A (en) Manufacture for semiconductor memory device
JPH04145666A (en) Electrically erasable nonvolatile semiconductor memory
Krimmel et al. Silicon Nitride in Field Effect Transistor-Based Integrated Circuits (FET ICs)
JPH06275839A (en) Manufacture of vertical semiconductor element

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20010814

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070914

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080914

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110914

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120914

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees