JPS62283663A - Thin film transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔発明の利用分野〕
本発明は、薄膜トランジスタの高性能化技術に関するも
のである。Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Application of the Invention] The present invention relates to a technology for improving the performance of thin film transistors.
第３図は従来の薄膜トランジスタの一例の製造工程図で
ある（例えば、特開昭５８−３１５７５号に記載）。FIG. 3 is a manufacturing process diagram of an example of a conventional thin film transistor (described, for example, in Japanese Patent Application Laid-open No. 31575/1983).
第３図の装置は、絶縁基板１の上に多結晶シリコン膜２
とＳｉｏ、膜３とを形成し、その後、多結晶シリコン膜
２に不純物領域４を形成した後、ゲート酸化膜６を形成
するものである。The device shown in FIG. 3 has a polycrystalline silicon film 2 on an insulating substrate 1.
After that, an impurity region 4 is formed in the polycrystalline silicon film 2, and then a gate oxide film 6 is formed.
上記のごとき構造および製法は、第４図に示すごときバ
ルクＳｉを用いたＡＭゲートＭｏＳトランジスタと同様
である。The above structure and manufacturing method are similar to the AM gate MoS transistor using bulk Si as shown in FIG.
なお、第３図において、工程（Ｃ）から次の工程（Ｄ）
へ移るとき、不純物領域４とゲート部とのＳｉＯ□膜を
除去してからゲート酸化膜６を形成する工程になってい
るが、このままではゲート電極とソース、ドレイン領域
間の寄生容量が大きくなり、また、ピンホール等による
ゲート電極とソース、ドレイン間の短絡不良の発生確率
が大きくなるという問題があるため、通常は第４図の（
Ｖ）に示したように、ゲート部のみのＳｉＯ２膜を除去
し、ゲート酸化膜を形成することによって上記の問題を
解決するのが一般的である。In addition, in FIG. 3, from step (C) to the next step (D)
When moving to the next step, the SiO□ film between the impurity region 4 and the gate region is removed, and then the gate oxide film 6 is formed, but if this continues, the parasitic capacitance between the gate electrode and the source and drain regions will increase. In addition, there is a problem that the probability of short-circuit failure between the gate electrode, source, and drain due to pinholes, etc. increases.
As shown in V), the above problem is generally solved by removing the SiO2 film only in the gate portion and forming a gate oxide film.
このような従来技術においては、厚いＳ ｉ Ｏ、ＩＩ
Ｉの下にもソース、ドレイン領域を形成する必要がある
ため、最初にソース、ドレイン領域を形成し。In such prior art, thick S i O, II
Since it is necessary to form source and drain regions also under I, the source and drain regions are formed first.
次にゲート酸化膜を形成するプロセスが用いられている
。Next, a process is used to form a gate oxide film.
また、多結晶シリコンを用いた薄膜トランジスタを微細
化するためには、ゲート酸化時におけるソース、ドレイ
ン領域の横方向拡散を小さくするため、低温（例えば７
００〜９００℃）のウェット０２雰囲気中で酸化を行な
うが、この場合、第５図に示すように、多結晶シリコン
は不純物濃度が大きくなるにつれて酸化速度が大きくな
ることが知られている。In addition, in order to miniaturize thin film transistors using polycrystalline silicon, it is necessary to reduce the lateral diffusion of the source and drain regions during gate oxidation at low temperatures (for example,
Oxidation is carried out in a wet 02 atmosphere at a temperature of 00 to 900°C. In this case, as shown in FIG. 5, it is known that the oxidation rate of polycrystalline silicon increases as the impurity concentration increases.
一方、多結晶シリコンの薄膜トランジスタを高性能化す
るためには、チャネル領域の多結晶シリコン膜を薄くす
ればよいことが知られている（例えば、ハヤシ他「ポリ
シリコンス−パースインフィルム トランジスタＪ ｒ
Ｐｏｌｙｓｉｌｉｃｏｎ Ｓｕｐｅｒ−Ｔｈｉｎ−Ｆｉ
ｌｍＴｒａｎｓｉｓｔｏｒＪ “Ｊａｐａｎｅｓｅ
Ｊｏｕｒｎａｌ ｏｆＡｐｐｌｅｄ Ｐｈｙｓｉｃｓ”
Ｖｏｌ、２３ Ｎｏ、１１ Ｎｏｖ、１９８４ ｐｐＬ
８１９−Ｌ８２０に記載）。On the other hand, it is known that in order to improve the performance of polycrystalline silicon thin film transistors, the polycrystalline silicon film in the channel region can be made thinner (for example, Hayashi et al.
Polysilicon Super-Thin-Fi
lmTransistorJ “Japanese
Journal of Applied Physics”
Vol, 23 No, 11 Nov, 1984 ppL
819-L820).
上記のごとき理由により、第３図のごとき薄膜トランジ
スタを高性能化するためには、例えば。For the above reasons, in order to improve the performance of a thin film transistor as shown in FIG. 3, for example.
第３図の多結晶シリコン膜２を薄くすればよい。The polycrystalline silicon film 2 shown in FIG. 3 may be made thinner.
しかしながら、上記のごとき従来の薄膜トランジスタに
おいては、ソース、ドレイン領域を形成した後、ゲート
領域の酸化膜を除去し、その後、多結晶シリコン膜を酸
化することによってゲート絶縁膜を形成するようになっ
ていたため、薄膜トランジスタを高性能化するために薄
膜半導体層（多結晶シリコン膜）を薄くしていくと１次
のごとき問題が生じる。However, in conventional thin film transistors as described above, after forming the source and drain regions, the oxide film in the gate region is removed, and then the gate insulating film is formed by oxidizing the polycrystalline silicon film. Therefore, when thin film semiconductor layers (polycrystalline silicon films) are made thinner in order to improve the performance of thin film transistors, a first-order problem occurs.
すなわち、前記第５図の特性がら判るように、多結晶シ
リコンは不純物濃度の大きい方が酸化速度が大きいので
、ゲート酸化を行なうときに、不純物濃度の大きいソー
ス、ドレイン部分の酸化膜厚が不純物濃度の小さいチャ
ネル部の酸化膜厚より大きくなる。In other words, as can be seen from the characteristics shown in FIG. 5, the oxidation rate of polycrystalline silicon is faster when the impurity concentration is higher. This becomes larger than the oxide film thickness in the channel portion where the concentration is low.
したがって、ソース、ドレイン部の薄膜半導体層の厚さ
はチャネル部の薄膜半導体層の厚さよりも薄くなり、遂
にはソース、ドレイン部の薄膜半導体層が全て酸化され
て断線してしまうという問題があった。Therefore, the thickness of the thin film semiconductor layer in the source and drain parts becomes thinner than the thickness of the thin film semiconductor layer in the channel part, and there is a problem in that the thin film semiconductor layer in the source and drain parts are all oxidized and disconnection occurs. Ta.
本発明は、上記のごとき従来技術の問題を解決するため
になされたものであり、薄膜半導体層の厚さを充分薄く
し、高性能化することの出来る薄膜トランジスタを提供
することを目的とするものである。The present invention was made in order to solve the problems of the prior art as described above, and an object of the present invention is to provide a thin film transistor that can sufficiently reduce the thickness of the thin film semiconductor layer and improve performance. It is.
上記の目的を達成するため、本発明においては。 In order to achieve the above object, in the present invention.
半導体薄膜上に設けた第１の絶縁膜（ゲート酸化膜とな
る部分）の上に該第１の絶縁膜に対して選択比の大きな
エツチング特性を有する材料、例えば、適当なエッチ液
に対して第１の絶縁膜と選択比が大きく異なる特性の材
料からなる第２の絶縁膜を設けるように構成している。A material having etching properties with a high selectivity for the first insulating film, for example, with respect to an appropriate etchant, is applied onto the first insulating film (the part that will become the gate oxide film) provided on the semiconductor thin film. The structure is such that a second insulating film made of a material having characteristics significantly different in selectivity from the first insulating film is provided.
上記のように本発明においては、ゲート酸化膜を構成す
る第１の絶縁膜の上に該第１の絶縁膜に対して選択比の
大きなエツチング特性を有する材料からなる第２の絶縁
膜（例えば、窒化シリコン膜）を設けているので、ゲー
ト酸化膜に対して選択的にゲート領域上の厚い酸化膜を
除去することが出来、そのため、ソース、ドレインの不
純物を添加する前にゲート酸化を行なうことが出来る。As described above, in the present invention, on the first insulating film constituting the gate oxide film, a second insulating film (for example, , silicon nitride film), the thick oxide film on the gate region can be removed selectively with respect to the gate oxide film. Therefore, gate oxidation is performed before adding source and drain impurities. I can do it.
したがって、ゲート酸化を行なう際には、薄膜半導体層
が均一な不純物濃度であるため、極めて薄い半導体膜を
均一に形成することが可能となる。Therefore, when performing gate oxidation, since the thin film semiconductor layer has a uniform impurity concentration, it is possible to uniformly form an extremely thin semiconductor film.
第１図は、本発明の一実施例の断面図である。 FIG. 1 is a sectional view of one embodiment of the present invention.
第１図において、シリコン基板１０１の上には。In FIG. 1, on a silicon substrate 101.
酸化膜１０２が形成され、その上に多結晶シリコン膜１
０３が形成されている。An oxide film 102 is formed, and a polycrystalline silicon film 1 is formed thereon.
03 is formed.
そして、多結晶シリコン膜１０３内には、ソース、ドレ
イン領域１０５とチャネル領域１０６とが形成されてい
る。A source and drain region 105 and a channel region 106 are formed in the polycrystalline silicon film 103.
また、多結晶シリコン膜１０３の上には、ゲート酸化膜
１０４が形成され、その上に窒化シリコン膜１０７が形
成されている。また、１０８は層間絶縁膜、１０９は總
電極、１１０はパッシベーション膜である。Furthermore, a gate oxide film 104 is formed on the polycrystalline silicon film 103, and a silicon nitride film 107 is formed thereon. Further, 108 is an interlayer insulating film, 109 is a wire electrode, and 110 is a passivation film.
次に、第２図に基づいて第１図の装置の製造工程を説明
する。Next, the manufacturing process of the device shown in FIG. 1 will be explained based on FIG.
まず、第２図の（Ａ）において、シリコン基板１０１を
熱酸化して酸化膜１０２を形成する。なお、シリコン基
板１０１と酸化膜１０２どの代わりに耐熱性をもつ絶縁
基板を用いてもよい。First, in FIG. 2A, a silicon substrate 101 is thermally oxidized to form an oxide film 102. As shown in FIG. Note that a heat-resistant insulating substrate may be used instead of the silicon substrate 101 or the oxide film 102.
次に、上記の酸化膜１０２の上に、厚さ７００人の多結
晶シリコン膜をＬＰＣＶＤ法によって形成した後、フォ
トエツチングによって必要な部分を残すことにより、多
結晶シリコン膜１０３を形成する。Next, a polycrystalline silicon film 103 is formed on the above oxide film 102 by forming a polycrystalline silicon film with a thickness of 700 nm by the LPCVD method, and then photoetching, leaving necessary portions.
次に、（Ｂ）において、多結晶シリコン膜１０３を熱酸
化することにより１例えば、厚さ１０００人のゲート酸
化膜１０４を形成する。このとき、多結晶シリコン膜１
０３の厚さは約２５０人になる。Next, in (B), the polycrystalline silicon film 103 is thermally oxidized to form a gate oxide film 104 having a thickness of, for example, 1,000 wafers. At this time, polycrystalline silicon film 1
The thickness of 03 will be approximately 250 people.
次に、フォトリソグラフィ技術とイオン注入技術とによ
って多結晶シリコン膜１０３内にソース、ドレイン領域
１０５とチャネル領域１０６とを形成する。Next, source and drain regions 105 and channel region 106 are formed in polycrystalline silicon film 103 by photolithography and ion implantation.
なお、チャネル領域１０６は、ノンドープのままでもよ
いし、必要に応じて不純物をドープしてもよい。Note that the channel region 106 may be left undoped, or may be doped with impurities as necessary.
次に、（Ｃ）において、窒化シリコンｌ［１０７をＬＰ
ＣＶＤ法で形成し、その上に眉間絶縁膜１０８として、
例えば、ＰＳＧ膜を常圧ＣＶＤ法で形成し、熱アニール
を行なう、このとき、前記（Ｂ）でイオン注入した不純
物の活性化も同時に行なう。Next, in (C), silicon nitride l [107 is LP
It is formed by the CVD method, and a glabellar insulating film 108 is formed thereon.
For example, a PSG film is formed by atmospheric pressure CVD and thermally annealed. At this time, the impurities ion-implanted in step (B) are simultaneously activated.
次に、ＣＤ）において、フォトエツチングによって層間
絶縁膜１０８のうちのゲート領域２０１とコンタクト領
域２０２の部分を除去する。Next, in CD), portions of the interlayer insulating film 108 corresponding to the gate region 201 and the contact region 202 are removed by photoetching.
次に、（Ｅ）において、上記（Ｄ）で形成した層間絶縁
膜のパターンをマスクとして、例えば、熱リン酸をエッ
チ液としてゲート領域２０１とコンタクト領域２０２の
部分の窒化シリコン膜１０７を除去する。Next, in (E), using the interlayer insulating film pattern formed in (D) as a mask, the silicon nitride film 107 in the gate region 201 and contact region 202 is removed using, for example, hot phosphoric acid as an etchant. .
このとき、窒化シリコン膜１０７とゲート酸化膜１０４
との熱リン酸に対するエツチング速度は２０倍以上差が
あるため、選択的に窒化シリコン膜１０７のみを除去す
ることが出来る。At this time, the silicon nitride film 107 and the gate oxide film 104
Since the etching speed of hot phosphoric acid and hot phosphoric acid is more than 20 times different, only the silicon nitride film 107 can be selectively removed.
次に、（Ｆ）において、フォトエツチングによってコン
タクト領域２０２の部分のゲート酸化膜１０４を除去し
、ソース、ドレイン領域の一部を露出させる。Next, in (F), the gate oxide film 104 in the contact region 202 is removed by photoetching to expose part of the source and drain regions.
次に、（Ｇ）において、 Ａｌｌ電極１０９による配線
とパッジベージコン！ｌ！１１０とを形成することによ
り、第１図のごとき薄膜トランジスタが完成する。Next, in (G), the wiring using the All electrode 109 and the pad base connection! l! By forming 110, a thin film transistor as shown in FIG. 1 is completed.
次に１作用を説明する。Next, one effect will be explained.
上記の実施例においては、層間絶縁膜１０８とゲート酸
化膜１０４との間に窒化シリコン膜１０７を設けた点が
従来と異なっている。The above embodiment differs from the conventional one in that a silicon nitride film 107 is provided between the interlayer insulating film 108 and the gate oxide film 104.
前記のごとく、薄い多結晶シリコン膜を用いた薄膜トラ
ンジスタを実現するためには、ゲート酸化時におけるソ
ース、ドレイン間の断線を防ぐことが重要であり、その
ためには、ソース、ドレインの不純物を添加する前にゲ
ート酸化を行なうことが必要となる。。As mentioned above, in order to realize a thin film transistor using a thin polycrystalline silicon film, it is important to prevent disconnection between the source and drain during gate oxidation. It is necessary to perform gate oxidation beforehand. .
ところが、従来の薄膜トランジスタにおいては、ゲート
電極を形成する部分の厚い酸化膜を制御性よく薄くする
ためには、一旦、酸化膜を除去した後に薄いゲート酸化
膜を付は直すことが必要となっており、そのため、ソー
ス、ドレインの不純物を添加する前にゲート酸化を行な
うことが困難であった。However, in conventional thin film transistors, in order to thin the thick oxide film where the gate electrode is formed with good control, it is necessary to remove the oxide film and then re-apply a thin gate oxide film. Therefore, it has been difficult to perform gate oxidation before adding source and drain impurities.
上記の問題を解決するためには、ゲート酸化膜に対して
選択的にゲート領域上の厚い酸化膜を除去することが必
要となる。そのため本発明においては、ゲート酸化膜の
上にゲート酸化膜に対して選択比の大きなエツチング特
性を有する材料、例えば、窒化シリコンからなる第２の
絶縁膜を設け、前記第２図の（Ｅ）で示したごとく、ゲ
ート領域とコンタクト領域との窒化シリコン膜のみを選
択的に除去するように構成したものである。In order to solve the above problem, it is necessary to selectively remove the thick oxide film on the gate region with respect to the gate oxide film. Therefore, in the present invention, a second insulating film made of a material having a high etching selectivity with respect to the gate oxide film, such as silicon nitride, is provided on the gate oxide film, and the etching process shown in FIG. As shown in , this structure is such that only the silicon nitride film in the gate region and the contact region is selectively removed.
以上説明したごとく、本発明においては、ゲート絶縁膜
となる第１の絶縁膜の上に、該第１の絶縁膜に対して選
択比の大きなエツチング特性を有する材料からなる第２
の絶縁膜を設けることにより、ソース、ドレイン領域形
成以前にゲート酸化膜を形成するように構成しているの
で、薄膜トランジスタを高性能化するために薄膜半導体
層を薄くしてもチャネル部とソース、ドレイン部との半
導体層を同じ厚さに精密に設定することができ、したが
って、ソース、ドレイン間の断線を防止することが出来
、高性能な薄膜トランジスタを実現することが出来る、
という効果が得られる。As explained above, in the present invention, a second insulating film made of a material having etching characteristics with a high selectivity with respect to the first insulating film is formed on the first insulating film serving as the gate insulating film.
By providing an insulating film of The semiconductor layer and the drain part can be precisely set to have the same thickness, thus preventing disconnection between the source and drain, making it possible to realize a high-performance thin film transistor.
This effect can be obtained.
第１図は本発明の一実施例の断面図、第２図は第１図の
装置の製造工程図、第３図および第４図はそれぞれ従来
装置の製造工程図、第５図は多結晶シリコンの不純物濃
度と酸化速度との関係図である。
く符号の説明〉
１０１・・・シリコン基板 １０２・・・酸化膜１０
３・・・多結晶シリコン膜
１０４・・・ゲート酸化膜
１０５・・・ソース、ドレイン領域
１０６・・・チャネル領域 １０７・・・窒化シリコ
ン膜１０８・・・層間絶縁膜 １０９・・・Ａｍ電
極１１０・・・パッシベーション膜
代理人弁理士 中 村 純之助
′ｌＦｌ 医
１０２ 誦噴イ乙咽〔１０７賢乙シＩノコ＞膿１０５
ｙ−ス ド閾〉４艶裔（１１０ハ′１．シベ°−ンタ
〉護１’３ 図
？４ 図
ＩＦ５図
４皓轟Ｓｉ粂１嗜４ｃ、 ｌ（ｉけるＯ潰４Ｃ鳩４ヒ］
−物濃屋ｉ間棟Fig. 1 is a sectional view of an embodiment of the present invention, Fig. 2 is a manufacturing process diagram of the device shown in Fig. 1, Figs. 3 and 4 are manufacturing process diagrams of the conventional device, respectively, and Fig. 5 is a polycrystalline FIG. 3 is a relationship diagram between silicon impurity concentration and oxidation rate. Explanation of symbols> 101...Silicon substrate 102...Oxide film 10
3... Polycrystalline silicon film 104... Gate oxide film 105... Source, drain region 106... Channel region 107... Silicon nitride film 108... Interlayer insulating film 109... Am electrode 110 ...Passivation membrane representative patent attorney Junnosuke Nakamura'lFl Medical 102 Recitation of throat [107 Ken Otsushi I Noko> Pus 105
y-sudo threshold>4 gloss (110ha'1.shibenta>protection1'3 Fig?4 Fig. IF5 Fig.4 皓郎Si粂1 4c, l(i keru O crush 4C pigeon 4hi)
-Mononoya i-kan building
Claims (1)
挟んでソース領域とドレイン領域とを形成し、更に上記
半導体薄膜上に第１の絶縁膜を設け、該第１の絶縁膜を
介して上記チャネル形成領域の上にゲート電極を設けた
薄膜トランジスタにおいて、上記第１の絶縁膜上に、該
第１の絶縁膜に対して選択比の大きなエッチング特性を
有する材料からなる第２の絶縁膜を設けたことを特徴と
する薄膜トランジスタ。A source region and a drain region are formed in a semiconductor thin film provided on an insulating substrate with a channel formation region in between, and a first insulating film is further provided on the semiconductor thin film, and the channel is formed through the first insulating film. In a thin film transistor in which a gate electrode is provided on a formation region, a second insulating film made of a material having etching characteristics with a large selectivity with respect to the first insulating film is provided on the first insulating film. A thin film transistor characterized by:
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| JP12565486A JPS62283663A (en) | 1986-06-02 | 1986-06-02 | Thin film transistor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12565486A JPS62283663A (en) | 1986-06-02 | 1986-06-02 | Thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62283663A true JPS62283663A (en) | 1987-12-09 |
Family
ID=14915361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12565486A Pending JPS62283663A (en) | 1986-06-02 | 1986-06-02 | Thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62283663A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206132A (en) * | 1989-02-06 | 1990-08-15 | Casio Comput Co Ltd | Manufacture of thin-film transistor |
-
1986
- 1986-06-02 JP JP12565486A patent/JPS62283663A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206132A (en) * | 1989-02-06 | 1990-08-15 | Casio Comput Co Ltd | Manufacture of thin-film transistor |
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