JP2003086606A - Semiconductor device and field effect transistor - Google Patents
Semiconductor device and field effect transistorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置に関
し、より具体的にはナイトライド系化合物半導体材料へ
のオーミックコンタクトを用いた電界効果トランジスタ
を含む半導体装置に関するものでる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a field effect transistor using ohmic contact with a nitride compound semiconductor material.
【０００２】[0002]
【従来の技術】従来の半導体装置として、たとえばナイ
トライド系化合物半導体材料へのｎ型オーミックコンタ
クト、及びこのオーミックコンタクトを用いたナイトラ
イド系ｎ型電界効果トランジスタ（以下、ＦＥＴ（Fiel
d Effect Transistor）という）について説明する。2. Description of the Related Art As a conventional semiconductor device, for example, an n-type ohmic contact to a nitride compound semiconductor material and a nitride n-type field effect transistor (hereinafter referred to as FET (Fiel
d Effect Transistor))).
【０００３】図５は従来のＦＥＴの代表的な構造を示す
説明図であり、図５（ａ）は平面図、図５（ｂ）は図５
（ａ）におけるｂ−ｂ線断面図である。同図において、
５−１は半導体多層構造であり、サファイア（０００
１）基板５−０上にＡｌＮ（４０ｎｍ）のバッファ層Ｂ
Ｆ、ＧａＮ（３μｍ）のチャネル層ＣＨ、Ａｌ0.25Ｇａ
0.75Ｎ（３ｎｍ）のスペーサ層ＳＰ、所定の濃度のＳｉ
ドナをドープしたＡｌ0.25Ｇａ0.75Ｎ（８ｎｍ）のキャ
リア供給層ＣＡ、ＧａＮ（４ｎｍ）のショットキー層Ｓ
Ｈを順次エピタキシャル成長（例えば、ＭＯＣＶＤやＭ
ＢＥ等）することによって形成されている。FIG. 5 is an explanatory view showing a typical structure of a conventional FET. FIG. 5 (a) is a plan view and FIG. 5 (b) is FIG.
It is the bb sectional view taken on the line in (a). In the figure,
5-1 is a semiconductor multi-layer structure, and sapphire (000
1) AlN (40 nm) buffer layer B on the substrate 5-0
F, GaN (3 μm) channel layer CH, Al 0.25 Ga
0.75 N (3 nm) spacer layer SP, predetermined concentration of Si
Donor-doped carrier supply layer CA of Al 0.25 Ga 0.75 N (8 nm) and Schottky layer S of GaN (4 nm)
Sequential epitaxial growth of H (for example, MOCVD or M
BE and the like).
【０００４】この半導体多層構造５−１においては、熱
平衡状態におけるＡｌ0.25Ｇａ0.75ＮとＧａＮの格子定
数の違いにより、Ａｌ0.25Ｇａ0.75Ｎのスペーサ層ＳＰ
及びキャリア供給層ＣＡ中に伸張性のひずみが発生す
る。Ａｌ0.25Ｇａ0.75Ｎのピエゾ電気効果により、同ひ
ずみによってスペーサ層ＳＰとチャネル層ＣＨの界面に
正の電荷が誘起される。また、Ａｌ0.25Ｇａ0.75Ｎの自
発分極の違いによって同界面に正の電荷が誘起される。
更に、キャリア供給層ＣＡ中のドナは正の電荷を有する
イオンとなる。これらの正の電荷を中和する作用を有す
る電子ガスがチャネル層ＣＨ中のスペーサ層ＳＰとの界
面付近に形成される。In this semiconductor multilayer structure 5-1, the spacer layer SP of Al 0.25 Ga 0.75 N is formed due to the difference in the lattice constant of Al 0.25 Ga 0.75 N and GaN in the thermal equilibrium state.
Also, tensile strain occurs in the carrier supply layer CA. Due to the piezoelectric effect of Al 0.25 Ga 0.75 N, the same strain induces a positive charge at the interface between the spacer layer SP and the channel layer CH. Further, a positive charge is induced at the same interface due to the difference in spontaneous polarization of Al 0.25 Ga 0.75 N.
Further, the donor in the carrier supply layer CA becomes an ion having a positive charge. An electron gas having a function of neutralizing these positive charges is formed near the interface with the spacer layer SP in the channel layer CH.
【０００５】図５では、例えば塩素ガスを用いてドライ
エッチングすることにより、半導体多層構造５−１を半
導体メサ領域５−２としている。そして、この半導体メ
サ領域５−２の表面（半導体多層構造５−１の表面）の
所定の領域に、オーミック性の接触を形成する金属材料
からなるオーミック電極層（例えば、Ｔｉ／Ａｌ）を蒸
着し、アニールすることにより、局所的にオーミックコ
ンタクト領域が形成され、半導体多層構造５−１中の電
子ガスと電気的に接続される。In FIG. 5, the semiconductor multi-layer structure 5-1 is formed into the semiconductor mesa region 5-2 by dry etching using chlorine gas, for example. Then, an ohmic electrode layer (for example, Ti / Al) made of a metal material forming an ohmic contact is vapor-deposited on a predetermined region of the surface of the semiconductor mesa region 5-2 (the surface of the semiconductor multilayer structure 5-1). Then, by annealing, an ohmic contact region is locally formed and electrically connected to the electron gas in the semiconductor multilayer structure 5-1.
【０００６】図５において、５−５及び５−６は上記の
方法により形成されたソース電極及びドレイン電極のオ
ーミックコンタクト領域であって、半導体多層構造５−
１中の電子ガスと電気的に接続されている。５−７はゲ
ート電極である。ゲート電極５−７は、ソース電極５−
５とドレイン電極５−６との間に、半導体多層構造５−
１に対してショットキー障壁を形成する金属材料からな
るショットキー電極層（例えば、Ｎｉ／Ａｕ）を順次局
所的に堆積することにより形成されている。In FIG. 5, reference numerals 5-5 and 5-6 denote ohmic contact regions of the source electrode and the drain electrode formed by the above method, and the semiconductor multilayer structure 5-
1 is electrically connected to the electron gas. Reference numeral 5-7 is a gate electrode. The gate electrode 5-7 is the source electrode 5-
5 and the drain electrode 5-6, a semiconductor multilayer structure 5-
1 is formed by sequentially locally depositing a Schottky electrode layer (for example, Ni / Au) made of a metal material that forms a Schottky barrier.
【０００７】このようにして作成されるＦＥＴにおいて
は、ゲート電極５−７にバイアス電圧を印加することに
より、半導体メサ領域５−２のゲート電極５−７が接触
する部分の電子ガス濃度が変調され、ソース・ドレイン
間の導通が変化し、トランジスタ動作が実現される。In the FET thus manufactured, by applying a bias voltage to the gate electrode 5-7, the concentration of electron gas in the portion of the semiconductor mesa region 5-2 in contact with the gate electrode 5-7 is modulated. Then, the conduction between the source and the drain is changed, and the transistor operation is realized.
【０００８】[0008]
【発明が解決しようとする課題】優れたトランジスタ動
作を実現するためには、ソース電極５−５及びドレイン
電極５−６において発生するコンタクト抵抗を低下させ
ることが不可欠である。そのためには、半導体メサ領域
５−２のこれらの電極が接触する部分において、チャネ
ル層ＣＨ中の電子ガス濃度を可能な限り高くする必要が
ある。In order to realize excellent transistor operation, it is essential to reduce the contact resistance generated at the source electrode 5-5 and the drain electrode 5-6. For that purpose, it is necessary to make the electron gas concentration in the channel layer CH as high as possible in the portion of the semiconductor mesa region 5-2 in contact with these electrodes.
【０００９】図５に示した従来構造においては、チャネ
ル層ＣＨ中の電子ガス濃度は、チャネル層ＣＨとスペー
サ層ＳＰ，キャリア供給層ＣＡのＡｌＮ組成（チャネル
層ＣＨ中で０、スペーサ層ＳＰ，キャリア供給層ＣＡで
０．２５）の違い及びキャリア供給層ＣＡ中のドナ濃度
によって規定される。In the conventional structure shown in FIG. 5, the electron gas concentration in the channel layer CH is such that the channel layer CH and the spacer layer SP, the AlN composition of the carrier supply layer CA (0 in the channel layer CH, the spacer layer SP, The difference is 0.25) in the carrier supply layer CA and the donor concentration in the carrier supply layer CA.
【００１０】ところが、スペーサ層ＳＰ及びキャリア供
給層ＣＡのＡｌＮ組成を０．３以上とすることは結晶成
長上困難であり、また、キャリア供給層ＣＡに正常にド
ーピング可能なドナ濃度にも上限があるため、図５に示
した従来構造によっては、オーミックコンタクト領域の
直下部分の電子ガス濃度を増加させることができない。
すなわち、図５に示した従来構造では、ソース電極５−
５及びドレイン電極５−６に付随するコンタクト抵抗
（ソース抵抗，ドレイン抵抗）を充分低くすることがで
きず、耐圧特性及び高周波パワー特性に優れたＦＥＴを
得ることが困難であった。However, it is difficult for the spacer layer SP and the carrier supply layer CA to have an AlN composition of 0.3 or more in view of crystal growth, and the upper limit is also imposed on the donor concentration at which the carrier supply layer CA can be normally doped. Therefore, depending on the conventional structure shown in FIG. 5, the electron gas concentration in the portion directly below the ohmic contact region cannot be increased.
That is, in the conventional structure shown in FIG. 5, the source electrode 5-
However, the contact resistance (source resistance, drain resistance) associated with the drain electrode 5 and the drain electrode 5-6 cannot be sufficiently reduced, and it is difficult to obtain an FET having excellent withstand voltage characteristics and high frequency power characteristics.
【００１１】本発明はこのような課題を解決するために
なされたもので、その目的とするところは、ナイトライ
ド系化合物半導体材料に対してコンタクト抵抗の低い優
れたオーミックコンタクトを提供することにある。ま
た、ソース抵抗及びドレイン抵抗を低減し、優れたトラ
ンジスタ特性を有する電界効果トランジスタを提供する
ことにある。The present invention has been made to solve such a problem, and an object thereof is to provide an excellent ohmic contact having a low contact resistance with respect to a nitride compound semiconductor material. . Another object of the present invention is to provide a field effect transistor which has reduced source resistance and drain resistance and excellent transistor characteristics.
【００１２】[0012]
【課題を解決するための手段】このような目的を達成す
るために、第１発明（請求項１に係る発明）は、基板上
に形成された半導体多層構造中に電子ガス濃度の高い領
域と低い領域とを作り、この半導体多層構造の表面に少
なくとも電子ガス濃度の高い領域に対応してオーミック
電極層を形成したものである。In order to achieve such an object, the first invention (the invention according to claim 1) is to provide a region having a high electron gas concentration in a semiconductor multilayer structure formed on a substrate. A low region is formed, and an ohmic electrode layer is formed on the surface of this semiconductor multilayer structure at least corresponding to a region having a high electron gas concentration.
【００１３】この発明によれば、オーミック電極層が半
導体多層構造中の電子ガス濃度の高い領域と接続され、
オーミック電極層に付随するコンタクト抵抗が低くな
る。なお、半導体多層構造中に電子ガス濃度の高い領域
と低い領域とを作る方法として、例えば、半導体多層構
造の表面に伸張性の内部応力を伴う絶縁膜を形成する方
法や加速器を使って選択的にドナを注入する方法などが
考えられる。According to the present invention, the ohmic electrode layer is connected to a region having a high electron gas concentration in the semiconductor multilayer structure,
The contact resistance associated with the ohmic electrode layer is reduced. As a method of forming a region having a high electron gas concentration and a region having a low electron gas concentration in the semiconductor multi-layer structure, for example, a method of forming an insulating film accompanied by an extensible internal stress on the surface of the semiconductor multi-layer structure or using an accelerator selectively A method of injecting dona into the can be considered.
【００１４】第２発明（請求項２に係る発明）は、基板
上に形成された半導体多層構造の表面に伸張性の内部応
力を伴う絶縁膜を形成し、半導体多層構造の表面の少な
くとも前記絶縁膜に覆われていない部分にオーミック電
極層を形成したものである（図１参照）。A second invention (the invention according to claim 2) is characterized in that an insulating film accompanied by extensible internal stress is formed on a surface of a semiconductor multilayer structure formed on a substrate, and at least the insulating film on the surface of the semiconductor multilayer structure is formed. An ohmic electrode layer is formed on the portion not covered with the film (see FIG. 1).
【００１５】半導体多層構造中の絶縁膜に覆われている
領域は、絶縁膜中の応力の反作用により圧縮性のひずみ
を伴い、覆われていない領域は伸張性のひずみを伴う。
半導体多層構造中の絶縁膜に覆われている領域において
は、同領域に発生する圧縮性のひずみの効果により、ピ
エゾ電気効果によって同領域の電子ガスの面密度は絶縁
膜がない場合と比較して著しく減少する。これに対し、
半導体多層構造中の絶縁膜に覆われていない領域におい
ては、同領域に発生する伸張性のひずみの効果により、
ピエゾ電気効果によって同領域の電子ガスの面密度は絶
縁膜がない場合と比較して著しく増加する。従って、半
導体多層構造中に電子ガスの面密度が著しく高い領域と
低い領域とが形成され、すなわち電子ガス濃度の高い領
域と低い領域とが形成され、電子ガスの面密度が著しく
増加した領域の表面にオーミック電極層を形成すること
により、オーミック電極層が半導体多層構造中の電子ガ
ス濃度の高い領域と接続され、オーミック電極層に付随
するコンタクト抵抗が低くなる。The region covered with the insulating film in the semiconductor multilayer structure is accompanied by compressive strain due to the reaction of the stress in the insulating film, and the uncovered region is accompanied by tensile strain.
In the area covered by the insulating film in the semiconductor multilayer structure, due to the effect of compressive strain generated in the same area, the areal density of the electron gas in the same area due to the piezoelectric effect is compared to that in the case without the insulating film. Significantly reduced. In contrast,
In the region of the semiconductor multilayer structure not covered by the insulating film, due to the effect of the tensile strain generated in the region,
Due to the piezoelectric effect, the areal density of the electron gas in the same region remarkably increases as compared with the case where no insulating film is provided. Therefore, in the semiconductor multilayer structure, a region having a significantly high surface density of electron gas and a region having a low electron gas density are formed, that is, a region having a high electron gas concentration and a region having a low electron gas concentration are formed, and a region having a significantly increased electron gas surface density is formed. By forming the ohmic electrode layer on the surface, the ohmic electrode layer is connected to the region having a high electron gas concentration in the semiconductor multilayer structure, and the contact resistance associated with the ohmic electrode layer is reduced.
【００１６】なお、本発明においては、絶縁膜を覆うよ
うにしてオーミック電極層を形成してもよいが、必ずし
も絶縁膜を覆うように形成しなくてもよい。すなわち、
オーミック電極層を形成した後、オーミック電極層で覆
われていない半導体多層構造の表面に、すなわちオーミ
ック電極層の下部に位置しないように、伸張性の内部応
力を伴う絶縁膜を形成するようにしてもよい。また、絶
縁膜を帯状に複数本設けてもよいが、１本設けるように
してもよい。In the present invention, the ohmic electrode layer may be formed so as to cover the insulating film, but it need not necessarily be formed so as to cover the insulating film. That is,
After forming the ohmic electrode layer, an insulating film with an extensible internal stress is formed on the surface of the semiconductor multilayer structure not covered with the ohmic electrode layer, that is, so as not to be located under the ohmic electrode layer. Good. Further, a plurality of insulating films may be provided in a band shape, but one insulating film may be provided.
【００１７】第３発明（請求項３に係る発明）は、基板
上に形成された半導体多層構造と、この半導体多層構造
の表面に形成されたソース電極，ドレイン電極，ゲート
電極とを備え、ソース電極とドレイン電極との間にゲー
ト電極が形成されている電界効果トランジスタにおい
て、半導体多層構造の表面のソース電極の形成領域から
ドレイン電極の形成領域に至る方向に伸張性の内部応力
を伴う絶縁膜を形成し、半導体多層構造の表面の少なく
とも前記絶縁膜に覆われていない部分にソース電極を形
成し、半導体多層構造の表面の少なくとも前記絶縁膜に
覆われていない部分にドレイン電極を形成したものであ
る（図２参照）。A third invention (the invention according to claim 3) comprises a semiconductor multilayer structure formed on a substrate and a source electrode, a drain electrode, and a gate electrode formed on the surface of the semiconductor multilayer structure. In a field effect transistor in which a gate electrode is formed between an electrode and a drain electrode, an insulating film accompanied by an extensible internal stress in a direction from a source electrode formation region to a drain electrode formation region on a surface of a semiconductor multilayer structure. A source electrode is formed on at least a portion of the surface of the semiconductor multilayer structure not covered by the insulating film, and a drain electrode is formed on at least a portion of the surface of the semiconductor multilayer structure not covered by the insulating film. (See FIG. 2).
【００１８】ソース電極の形成領域からドレイン電極の
形成領域に至る方向に上記絶縁膜を形成することによ
り、上述したようなピエゾ電気効果によって、半導体多
層構造中に電子ガスの面密度が著しく高い領域と低い領
域とが形成され、すなわち電子ガス濃度の高い領域と低
い領域とが形成され、電子ガスの面密度が著しく増加し
た領域の表面にソース電極及びドレイン電極を形成する
ことにより、ソース電極及びドレイン電極に付随するコ
ンタクト抵抗が低くなる。By forming the insulating film in the direction from the formation region of the source electrode to the formation region of the drain electrode, the area where the surface density of electron gas is extremely high in the semiconductor multilayer structure due to the piezoelectric effect as described above. And a low region are formed, that is, a region having a high electron gas concentration and a low region are formed, and the source electrode and the drain electrode are formed on the surface of the region where the surface density of the electron gas is significantly increased. The contact resistance associated with the drain electrode is reduced.
【００１９】なお、本発明においては、絶縁膜を覆うよ
うにしてソース電極，ゲート電極，ドレイン電極を形成
してもよいが、必ずしも絶縁膜を覆うように形成しなく
てもよい。すなわち、ソース電極およびドレイン電極を
形成した後、ソース電極およびドレイン電極で覆われて
いない半導体多層構造の表面に、すなわちソース電極お
よびドレイン電極の下部に位置しないように、伸張性の
内部応力を伴う絶縁膜を形成するようにしてもよい。ま
た、絶縁膜を帯状に複数本設けてもよいが、１本設ける
ようにしてもよい。In the present invention, the source electrode, the gate electrode and the drain electrode may be formed so as to cover the insulating film, but they need not necessarily be formed so as to cover the insulating film. That is, after forming the source electrode and the drain electrode, an extensible internal stress accompanies the surface of the semiconductor multilayer structure which is not covered with the source electrode and the drain electrode, that is, is not located under the source electrode and the drain electrode. An insulating film may be formed. Further, a plurality of insulating films may be provided in a band shape, but one insulating film may be provided.
【００２０】第４発明（請求項４に係る発明）は、第３
発明の電界効果トランジスタにおいて、伸張性の内部応
力を伴う絶縁膜を帯状とし、その幅をソース電極からゲ
ート電極に向かって、またドレイン電極からゲート電極
に向かって、狭くしたものである（図３参照）。The fourth invention (the invention according to claim 4) is the third invention.
In the field-effect transistor of the invention, the insulating film accompanied by an extensible internal stress is formed into a band shape and its width is narrowed from the source electrode to the gate electrode and from the drain electrode to the gate electrode (FIG. 3). reference).
【００２１】この発明によれば、ゲート電極と絶縁膜と
が交差する位置における絶縁膜が、ソース電極及びドレ
イン電極と絶縁膜とが交差する位置における絶縁膜と比
較して狭い幅を有するので、半導体多層構造中、ゲート
電極と絶縁膜とが交差する位置において絶縁膜に覆われ
ている部分に、圧縮性のひずみが集中する。その結果、
同部分においては、ソース電極及びドレイン電極と絶縁
膜とが交差する位置における絶縁膜に覆われている部分
と比較して、著しく高濃度の負電荷が誘起され、電子ガ
スが存在し得ない状態を形成することができる。すなわ
ち、この発明では、ゲート電極と絶縁膜とが交差する位
置における絶縁膜を狭い幅とすることにより、絶縁膜に
覆われている部分を介してソース電極・ドレイン電極間
を電流が流れることを不可能とし、絶縁膜に覆われてい
る部分の電気的導通の影響を受けない電界トランジスタ
を形成することが可能となる。According to the present invention, the insulating film at the position where the gate electrode and the insulating film intersect has a narrower width than the insulating film at the position where the source electrode and the drain electrode intersect with the insulating film. In the semiconductor multi-layer structure, compressive strain concentrates on a portion covered by the insulating film at a position where the gate electrode and the insulating film intersect. as a result,
In this portion, a significantly high concentration of negative charges is induced compared to the portion covered by the insulating film at the position where the source electrode and the drain electrode intersect with the insulating film, and electron gas cannot exist. Can be formed. That is, in the present invention, the width of the insulating film is narrow at the position where the gate electrode and the insulating film intersect, so that the current flows between the source electrode and the drain electrode through the portion covered with the insulating film. This makes it impossible to form an electric field transistor that is not affected by electrical conduction in the portion covered with the insulating film.
【００２２】第５発明（請求項５に係る発明）は、基板
上に形成された半導体多層構造と、この半導体多層構造
の表面に形成されたソース電極，ドレイン電極，ゲート
電極とを備え、ソース電極とドレイン電極との間にゲー
ト電極が形成されている電界効果トランジスタにおい
て、半導体多層構造の表面のソース電極の形成領域から
ゲート電極の形成領域に至る方向に先端を向けて伸張性
の内部応力を伴うくさび状の第１の絶縁膜を形成し、半
導体多層構造の表面のドレイン電極の形成領域からゲー
ト電極の形成領域に至る方向に先端を向けて伸張性の内
部応力を伴うくさび状の第２の絶縁膜を形成し、半導体
多層構造の表面の少なくとも第１の絶縁膜に覆われてい
ない部分にソース電極を形成し、半導体多層構造の表面
の少なくとも第２の絶縁膜に覆われていない部分にドレ
イン電極を形成したものであり、第１の絶縁膜の先端と
第２の絶縁膜の先端とを互いに離間したものである（図
４参照）。A fifth invention (the invention according to claim 5) comprises a semiconductor multi-layer structure formed on a substrate and a source electrode, a drain electrode and a gate electrode formed on the surface of the semiconductor multi-layer structure. In a field-effect transistor in which a gate electrode is formed between an electrode and a drain electrode, an extensible internal stress with a tip directed in the direction from the source electrode formation region to the gate electrode formation region on the surface of the semiconductor multilayer structure A wedge-shaped first insulating film is formed, and the wedge-shaped first insulating film with a tensile internal stress is directed toward the tip of the surface of the semiconductor multilayer structure from the drain electrode formation region to the gate electrode formation region. A second insulating film is formed, a source electrode is formed on at least a portion of the surface of the semiconductor multilayer structure not covered with the first insulating film, and at least a second surface of the semiconductor multilayer structure is formed. It is obtained by forming a drain electrode on a portion which is not covered with the border membrane, in which the tip of the first insulating film and a distal end of the second insulating film separately from each other (see FIG. 4).
【００２３】この発明によれば、半導体多層構造中、く
さび状とされた第１の絶縁膜及び第２の絶縁膜の先端に
対応する部分に、圧縮性の歪みが集中し、著しく高濃度
の負電荷が誘起され、ソース電極・ドレイン電極間を電
流が流れることが不可能となる。また、第１の絶縁膜の
先端と第２の絶縁膜の先端との間が離れており、ここに
ゲート電極を形成するようにすれば、ソース電極からド
レイン電極に至る電気的な導通を全てゲート電極へ印加
されるバイアス電圧によって変調することが可能とな
る。According to the present invention, in the semiconductor multi-layer structure, compressive strain is concentrated on the portions corresponding to the tips of the wedge-shaped first insulating film and the second insulating film, so that a very high concentration is obtained. Negative charge is induced and it becomes impossible for current to flow between the source electrode and the drain electrode. Further, the tip of the first insulating film and the tip of the second insulating film are separated from each other, and if the gate electrode is formed here, all electrical continuity from the source electrode to the drain electrode is prevented. It becomes possible to modulate by the bias voltage applied to the gate electrode.
【００２４】[0024]
【発明の実施の形態】以下、本発明を図面に基づいて詳
細に説明する。
〔実施の形態１：オーミックコンタクト〕図１は本発明
に係る半導体装置の一実施の形態（オーミックコンタク
ト）の構造を示す説明図である。同図において、１−１
は半導体多層構造であり、サファイア（０００１）基板
１−０上にＡｌＮ（４０ｎｍ）のバッファ層ＢＦ、Ｇａ
Ｎ（３μｍ）のチャネル層ＣＨ、Ａｌ0.25Ｇａ0.75Ｎ
（３ｎｍ）のスペーサ層ＳＰ、所定の濃度のＳｉドナを
ドープしたＡｌ0.25Ｇａ0.75Ｎ（８ｎｍ）のキャリア供
給層ＣＡ、ＧａＮ（４ｎｍ）のショットキー層ＳＨを順
次エピタキシャル成長（例えば、ＭＯＣＶＤやＲＦ Ｍ
ＢＥ等）することによって形成されている。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described below in detail with reference to the drawings. [First Embodiment: Ohmic Contact] FIG. 1 is an explanatory view showing a structure of an embodiment (ohmic contact) of a semiconductor device according to the present invention. In the figure, 1-1
Is a semiconductor multi-layer structure, and includes AlN (40 nm) buffer layers BF and Ga on a sapphire (0001) substrate 1-0.
N (3 μm) channel layer CH, Al 0.25 Ga 0.75 N
A spacer layer SP of (3 nm), a carrier supply layer CA of Al 0.25 Ga 0.75 N (8 nm) doped with Si donor of a predetermined concentration, and a Schottky layer SH of GaN (4 nm) are sequentially epitaxially grown (for example, MOCVD or RF M).
BE and the like).
【００２５】本実施の形態では、この半導体多層構造１
−１の表面に、例えば５×１０9 ｄｙｎ／ｃｍ2 （５×
１０8 Ｎ／ｍ2 ）なる伸張性の内部応力を伴う帯状の複
数本の絶縁膜１−３をその各々が例えば厚さ１μｍ、幅
０．５μｍ、及び間隔０．５μｍなる形状にて形成して
いる。更に、絶縁膜１−３を覆うようにして、また半導
体多層構造１−１の表面の絶縁膜１−３に覆われていな
い部分を覆うようにして、例えばＴｉ／Ａｌからなるオ
ーミック電極層１−４を形成している。そして、アニー
ルすることにより、オーミック電極層１−４と半導体多
層構造１−１中の電子ガスとを電気的に接続させ、もっ
て本実施の形態に係るオーミックコンタクトを形成して
いる。In the present embodiment, this semiconductor multilayer structure 1
−1 on the surface of, for example, 5 × 10 9 dyn / cm 2 (5 ×
A plurality of strip-shaped insulating films 1-3 having a tensile internal stress of 10 8 N / m 2 ) are formed, for example, each having a thickness of 1 μm, a width of 0.5 μm, and an interval of 0.5 μm. ing. Further, the ohmic electrode layer 1 made of, for example, Ti / Al is formed so as to cover the insulating film 1-3 and cover a portion of the surface of the semiconductor multilayer structure 1-1 which is not covered by the insulating film 1-3. -4 is formed. Then, by annealing, the ohmic electrode layer 1-4 and the electron gas in the semiconductor multilayer structure 1-1 are electrically connected, thereby forming the ohmic contact according to the present embodiment.
【００２６】このオーミックコンタクトでは、帯状の絶
縁膜１−３は伸張性の内部応力を伴っているので、半導
体多層構造１−１中の絶縁膜１−３に覆われている部分
には、上記応力の反作用の結果、圧縮性のひずみが生じ
る。これにより同部分にはピエゾ電気効果による負の電
荷が発生する。この負の電荷により同部分における電子
ガスの面密度は著しく低下する。一方、半導体多層構造
１−１中の絶縁膜１−３に覆われていない部分において
は、伸張性のひずみが生じる。これにより同部分にはピ
エゾ電気効果による正の電荷が発生する。この正の電荷
を中和するために、半導体多層構造１−１中の絶縁膜１
−３に覆われていない部分においては、電子ガスの面密
度が著しく増加する。その結果、帯状の絶縁膜１−３の
配置にあわせて、半導体多層構造１−１中に電子ガスの
面密度の高い領域と低い領域、すなわち電子ガス濃度の
高い領域と低い領域とが形成される。In this ohmic contact, the strip-shaped insulating film 1-3 is accompanied by an extensible internal stress, so that the portion covered with the insulating film 1-3 in the semiconductor multilayer structure 1-1 has the above-mentioned structure. The reaction of stress results in compressive strain. As a result, negative charges due to the piezoelectric effect are generated in the same portion. Due to this negative charge, the areal density of the electron gas in the same portion is significantly reduced. On the other hand, tensile strain occurs in the portion of the semiconductor multilayer structure 1-1 not covered with the insulating film 1-3. As a result, positive charges are generated in the same portion due to the piezoelectric effect. In order to neutralize this positive charge, the insulating film 1 in the semiconductor multilayer structure 1-1 is
The area density of the electron gas significantly increases in the portion not covered with -3. As a result, a region having a high surface density of electron gas and a region having a low electron gas density, that is, a region having a high electron gas concentration and a region having a low electron gas concentration are formed in the semiconductor multilayer structure 1-1 in accordance with the arrangement of the band-shaped insulating film 1-3. It
【００２７】この実施の形態では、半導体多層構造１−
１の表面の絶縁膜１−３に覆われていない部分がオーミ
ック電極層１−４により覆われているので、オーミック
電極層１−４が半導体多層構造１−１中の電子ガスの面
密度が著しく増加した領域と接続される。したがって、
オーミック電極層１−４に付随するコンタクト抵抗が低
くなり、半導体多層構造１−１中の電子ガスの面密度が
均一である場合と比較して、コンタクト抵抗が低い優れ
たオーミックコンタクトが実現される。In this embodiment, the semiconductor multilayer structure 1-
Since the portion of the surface of No. 1 which is not covered with the insulating film 1-3 is covered with the ohmic electrode layer 1-4, the ohmic electrode layer 1-4 has a surface density of electron gas in the semiconductor multilayer structure 1-1. Connected with a significantly increased area. Therefore,
The contact resistance associated with the ohmic electrode layer 1-4 becomes low, and an excellent ohmic contact with low contact resistance is realized as compared with the case where the surface density of the electron gas in the semiconductor multilayer structure 1-1 is uniform. .
【００２８】〔実施の形態２：ＦＥＴ〕図２は本発明に
係る半導体装置の一実施の形態（オーミックコンタクト
を用いたＦＥＴ）の構造を示す説明図であり、図２
（ａ）は平面図、図２（ｂ）は図２（ａ）におけるｂ−
ｂ線断面図、図２（ｃ）は図２（ａ）におけるｃ−ｃ線
断面図である。[Embodiment 2: FET] FIG. 2 is an explanatory view showing the structure of an embodiment (FET using ohmic contact) of the semiconductor device according to the present invention.
2A is a plan view, and FIG. 2B is b- in FIG.
2B is a sectional view taken along the line b, and FIG. 2C is a sectional view taken along the line cc in FIG.
【００２９】同図において、２−１は半導体多層構造で
あり、サファイア（０００１）基板２−０上にＡｌＮ
（４０ｎｍ）のバッファ層ＢＦ、ＧａＮ（３μｍ）のチ
ャネル層ＣＨ、Ａｌ0.25Ｇａ0.75Ｎ（３ｎｍ）のスペー
サ層ＳＰ、所定の濃度のＳｉドナをドープしたＡｌ0.25
Ｇａ0.75Ｎ（８ｎｍ）のキャリア供給層ＣＡ、ＧａＮ
（４ｎｍ）のショットキー層ＳＨを順次エピタキシャル
成長（例えば、ＭＯＣＶＤやＲＦ ＭＢＥ等）すること
によって形成されている。なお、この例では、例えば塩
素ガスを用いてドライエッチングすることにより、半導
体多層構造２−１を所定の形状を有する半導体メサ領域
２−２としている。In the figure, 2-1 is a semiconductor multi-layer structure, and AlN is formed on a sapphire (0001) substrate 2-0.
(40 nm) buffer layer BF, GaN (3 μm) channel layer CH, Al 0.25 Ga 0.75 N (3 nm) spacer layer SP, and Al 0.25 doped with a predetermined concentration of Si donor.
Ga 0.75 N (8 nm) carrier supply layer CA, GaN
It is formed by sequentially epitaxially growing (4 nm) Schottky layer SH (for example, MOCVD or RF MBE). In this example, the semiconductor multi-layer structure 2-1 is formed into the semiconductor mesa region 2-2 having a predetermined shape by dry etching using chlorine gas, for example.
【００３０】そして、この半導体メサ領域２−２の表
面、すなわち半導体多層構造２−１の表面のソース電極
２−５の形成領域からドレイン電極２−６の形成領域に
至る方向に、例えば５×１０9 ｄｙｎ／ｃｍ2 なる伸張
性の内部応力を伴う帯状の複数本の絶縁膜２−３をその
各々が例えば厚さ１μｍ、幅０．５μｍ、及び間隔０．
５μｍなる形状にて形成している。Then, in the direction from the formation region of the source electrode 2-5 to the formation region of the drain electrode 2-6 on the surface of the semiconductor mesa region 2-2, that is, the surface of the semiconductor multilayer structure 2-1, for example, 5 ×. A plurality of strip-shaped insulating films 2-3 having a tensile internal stress of 10 9 dyn / cm 2 are formed, for example, each having a thickness of 1 μm, a width of 0.5 μm, and an interval of 0.
The shape is 5 μm.
【００３１】更に、半導体メサ領域２−２の表面の一方
側の端部（ソース電極２−５の形成領域）に、絶縁膜２
−３および絶縁膜２−３に覆われていない部分を覆うよ
うに、例えばＴｉ／Ａｌからなるオーミック電極層を形
成し、アニールすることによって、ソース電極２−５を
形成している。同様に、半導体メサ領域２−２の表面の
他方側の端部（ドレイン電極２−６の形成領域）に、絶
縁膜２−３および絶縁膜２−３に覆われていない部分を
覆うように、例えばＴｉ／Ａｌからなるオーミック電極
層を形成し、アニールすることによって、ドレイン電極
２−５を形成している。Further, the insulating film 2 is formed on one end of the surface of the semiconductor mesa region 2-2 (region where the source electrode 2-5 is formed).
-3 and the portion not covered with the insulating film 2-3, an ohmic electrode layer made of, for example, Ti / Al is formed and annealed to form the source electrode 2-5. Similarly, the other end of the surface of the semiconductor mesa region 2-2 (the region where the drain electrode 2-6 is formed) covers the insulating film 2-3 and the portion not covered by the insulating film 2-3. The drain electrode 2-5 is formed by forming an ohmic electrode layer made of, for example, Ti / Al and annealing it.
【００３２】更に、ソース電極２−５とドレイン電極２
−６との間に、絶縁膜２−３を覆うように例えばショッ
トキー電極層としてＷＳｉＮ／Ａｕを局所的に堆積する
ことによって、ゲート電極２−７を形成している。すな
わち、ソース電極２−５とドレイン電極２−６との間
に、絶縁膜２−３および絶縁膜２−３に覆われていない
部分を覆うように、ゲート電極２−７を形成している。Further, the source electrode 2-5 and the drain electrode 2
The gate electrode 2-7 is formed by locally depositing, for example, WSiN / Au as a Schottky electrode layer so as to cover the insulating film 2-3 between the gate electrode 2-6 and -6. That is, the gate electrode 2-7 is formed between the source electrode 2-5 and the drain electrode 2-6 so as to cover the insulating film 2-3 and the portion not covered by the insulating film 2-3. .
【００３３】この実施の形態２においても、実施の形態
１と同様に、帯状の絶縁膜２−３は伸張性の内部応力を
伴っているので、半導体メサ領域２−２中の絶縁膜２−
３に覆われている部分には、上記応力の反作用の結果、
圧縮性のひずみが生ずる。これにより同部分にはピエゾ
電気効果による負の電荷が発生する。この負の電荷によ
り同部分における電子ガスの面密度は著しく低下する。
一方、半導体メサ領域２−２の絶縁膜２−３に覆われて
いない部分においては、伸張性のひずみが生ずる。これ
により同部分にはピエゾ電気効果による正の電荷が発生
する。この正の電荷を中和するために、半導体メサ領域
２−２中の絶縁膜２−３に覆われていない部分において
は、電子ガスの面密度が著しく増加する。その結果、帯
状の絶縁膜２−３の配置にあわせて、半導体メサ領域２
−２中に電子ガスの面密度の高い領域と低い領域、すな
わち電子ガス濃度の高い領域と低い領域とが形成され
る。Also in the second embodiment, as in the first embodiment, since the strip-shaped insulating film 2-3 is accompanied by the tensile internal stress, the insulating film 2-in the semiconductor mesa region 2-2 is formed.
As a result of the reaction of the above stress,
Compressive strain occurs. As a result, negative charges due to the piezoelectric effect are generated in the same portion. Due to this negative charge, the areal density of the electron gas in the same portion is significantly reduced.
On the other hand, tensile strain occurs in the portion of the semiconductor mesa region 2-2 not covered with the insulating film 2-3. As a result, positive charges are generated in the same portion due to the piezoelectric effect. In order to neutralize this positive charge, the surface density of the electron gas remarkably increases in the portion of the semiconductor mesa region 2-2 which is not covered with the insulating film 2-3. As a result, the semiconductor mesa region 2 is aligned with the arrangement of the strip-shaped insulating film 2-3.
-2, a region having a high areal density of electron gas and a region having a low electron gas density, that is, a region having a high electron gas concentration and a region having a low electron gas concentration are formed.
【００３４】この実施の形態では、半導体メサ領域２−
２の表面の絶縁膜２−３に覆われていない部分がソース
電極２−５及びドレイン電極２−６により覆われている
ので、ソース電極２−５及びドレイン電極２−６が半導
体メサ領域２−２中の電子ガスの面密度が著しく増加し
た領域と接続される。したがって、ソース電極２−５及
びドレイン電極２−６に付随するコンタクト抵抗が低く
なり、半導体メサ領域２−２中の電子ガスの面密度が均
一である場合と比較して、コンタクト抵抗（ソース抵
抗，ドレイン抵抗）が低い優れたトランジスタ特性を有
するＦＥＴが実現される。In this embodiment, the semiconductor mesa region 2-
2 is covered with the source electrode 2-5 and the drain electrode 2-6, the source electrode 2-5 and the drain electrode 2-6 are not covered with the insulating film 2-3. -2 is connected to a region where the areal density of the electron gas is significantly increased. Therefore, the contact resistance associated with the source electrode 2-5 and the drain electrode 2-6 is reduced, and the contact resistance (source resistance) is higher than that when the surface density of the electron gas in the semiconductor mesa region 2-2 is uniform. , Drain resistance) and excellent transistor characteristics are realized.
【００３５】〔実施の形態３：ＦＥＴ〕図３はオーミッ
クコンタクトを用いたＦＥＴの他の実施の形態の構造を
示す説明図であり、図３（ａ）は平面図、図３（ｂ）は
図３（ａ）におけるｂ−ｂ線断面図、図３（ｃ）は図３
（ａ）におけるｃ−ｃ線断面図である。[Third Embodiment: FET] FIGS. 3A and 3B are explanatory views showing the structure of another embodiment of the FET using ohmic contacts. FIG. 3A is a plan view and FIG. 3B is a sectional view taken along line bb in FIG. 3A, and FIG.
It is the CC sectional view taken on the line in (a).
【００３６】同図において、３−１は半導体多層構造で
あり、サファイア（０００１）基板３−０上にＡｌＮ
（４０ｎｍ）のバッファ層ＢＦ、ＧａＮ（３μｍ）のチ
ャネル層ＣＨ、Ａｌ0.25Ｇａ0.75Ｎ（３ｎｍ）のスペー
サ層ＳＰ、所定の濃度のＳｉドナをドープしたＡｌ0.25
Ｇａ0.75Ｎ（８ｎｍ）キャリア供給層のＣＡ、ＧａＮ
（４ｎｍ）のショットキー層ＳＨを順次エピタキシャル
成長（例えば、ＭＯＣＶＤやＲＦ ＭＢＥ等）すること
によって形成されている。なお、この例では、例えば塩
素ガスを用いてドライエッチングすることにより、半導
体多層構造３−１を所定の形状を有する半導体メサ領域
３−２としている。In the figure, 3-1 is a semiconductor multi-layered structure, in which AlN is formed on a sapphire (0001) substrate 3-0.
(40 nm) buffer layer BF, GaN (3 μm) channel layer CH, Al 0.25 Ga 0.75 N (3 nm) spacer layer SP, and Al 0.25 doped with a predetermined concentration of Si donor.
Ga 0.75 N (8 nm) carrier supply layer CA, GaN
It is formed by sequentially epitaxially growing (4 nm) Schottky layer SH (for example, MOCVD or RF MBE). In this example, the semiconductor multilayer structure 3-1 is formed into the semiconductor mesa region 3-2 having a predetermined shape by dry etching using chlorine gas, for example.
【００３７】そして、この半導体メサ領域３−２の表
面、すなわち半導体多層構造３−１の表面のソース電極
３−５の形成領域からドレイン電極３−６の形成領域に
至る方向に、例えば５×１０9 ｄｙｎ／ｃｍ2 なる伸張
性の内部応力を伴う帯状の複数本の絶縁膜３−３をその
各々が例えば厚さ１μｍ、及び幅０．５μｍなる形状に
て形成している。Then, in the direction from the formation region of the source electrode 3-5 to the formation region of the drain electrode 3-6 on the surface of the semiconductor mesa region 3-2, that is, the surface of the semiconductor multilayer structure 3-1, for example, 5 ×. A plurality of strip-shaped insulating films 3-3 accompanied by a tensile internal stress of 10 9 dyn / cm 2 are formed, for example, each having a thickness of 1 μm and a width of 0.5 μm.
【００３８】更に、半導体メサ領域３−２の表面の一方
側の端部（ソース電極３−５の形成領域）に、絶縁膜３
−３および絶縁膜３−３に覆われていない部分を覆うよ
うに、例えばＴｉ／Ａｌからなるオーミック電極層を形
成し、アニールすることによって、ソース電極３−５を
形成している。同様に、半導体メサ領域３−２の表面の
他方側の端部（ドレイン電極３−６の形成領域）に、絶
縁膜３−３および絶縁膜３−３に覆われていない部分を
覆うように、例えばＴｉ／Ａｌからなるオーミック電極
層を形成し、アニールすることによって、ドレイン電極
２３５を形成している。Further, the insulating film 3 is formed on one end of the surface of the semiconductor mesa region 3-2 (region where the source electrode 3-5 is formed).
-3 and a portion not covered with the insulating film 3-3, an ohmic electrode layer made of, for example, Ti / Al is formed and annealed to form the source electrode 3-5. Similarly, the other end of the surface of the semiconductor mesa region 3-2 (region where the drain electrode 3-6 is formed) covers the insulating film 3-3 and a portion not covered by the insulating film 3-3. The drain electrode 235 is formed by forming an ohmic electrode layer made of, for example, Ti / Al and annealing it.
【００３９】更に、ソース電極３−５とドレイン電極３
−６との間に、絶縁膜３−３を覆うように例えばショッ
トキー電極層としてＷＳｉＮ／Ａｕを局所的に堆積する
ことにより、ゲート電極３−７を形成している。すなわ
ち、ソース電極３−５とドレイン電極３−６との間に、
絶縁膜３−３および絶縁膜３−３に覆われていない部分
を覆うように、ゲート電極３−７を形成している。Further, the source electrode 3-5 and the drain electrode 3
The gate electrode 3-7 is formed by locally depositing, for example, WSiN / Au as a Schottky electrode layer so as to cover the insulating film 3-3 with the gate electrode 3-6. That is, between the source electrode 3-5 and the drain electrode 3-6,
The gate electrode 3-7 is formed so as to cover the insulating film 3-3 and the portion not covered with the insulating film 3-3.
【００４０】なお、この実施の形態では、絶縁膜３−３
の形状を、その中央部がゲート電極３−７に集まるパタ
ーン形状としている。また、絶縁膜３−３の幅を、ソー
ス電極３−５からゲート電極３−７に向かって、またド
レイン電極３−６からゲート電極３−７に向かって、狭
くしている。この例では、絶縁膜３−３の幅を、ソース
電極３−５及びドレイン電極３−６と交差する部分にお
いて０．５μｍとし、ゲート電極３−７と交差する部分
において０．１μｍとしている。In this embodiment, the insulating film 3-3 is used.
Is a pattern shape in which the central portion is gathered in the gate electrode 3-7. The width of the insulating film 3-3 is narrowed from the source electrode 3-5 toward the gate electrode 3-7 and from the drain electrode 3-6 toward the gate electrode 3-7. In this example, the width of the insulating film 3-3 is set to 0.5 μm at the portion intersecting with the source electrode 3-5 and the drain electrode 3-6, and is set to 0.1 μm at the portion intersecting with the gate electrode 3-7.
【００４１】この実施の形態において、ゲート電極３−
７と絶縁膜３−３とが交差する位置における絶縁膜３−
３は、ソース電極３−５及びドレイン電極３−６と絶縁
膜３−３とが交差する位置における絶縁膜３−３と比較
して狭い幅を有する。したがって、半導体メサ領域３−
２中、ゲート電極３−７と絶縁膜３−３とが交差する位
置において絶縁膜３−３に覆われている部分には、圧縮
性のひずみが集中し、ソース電極３−５及びドレイン電
極３−６と絶縁膜３−３とが交差する位置における絶縁
膜３−３に覆われている部分と比較して、著しく高濃度
の負電荷が誘起される。In this embodiment, the gate electrode 3-
7 and the insulating film 3-3 at the position where the insulating film 3-3 intersects
3 has a narrower width than the insulating film 3-3 at a position where the source electrode 3-5 and the drain electrode 3-6 intersect with the insulating film 3-3. Therefore, the semiconductor mesa region 3-
2, the gate electrode 3-7 and the insulating film 3-3 intersect at the position covered by the insulating film 3-3, the compressive strain concentrates, and the source electrode 3-5 and the drain electrode 3-5. Compared with the portion covered by the insulating film 3-3 at the position where 3-6 and the insulating film 3-3 intersect, a significantly high concentration of negative charges is induced.
【００４２】この高濃度の負電荷の作用により、ゲート
電極３−７と絶縁膜３−３とが交差する位置において、
半導体メサ領域３−２中の絶縁膜３−３に覆われている
部分には電子ガスが存在しなくなる。これにより、絶縁
膜３−３に覆われている部分を介してソース電極３−５
とドレイン電極３−６との間を電流が流れることが不可
能となり、半導体メサ領域３−２の絶縁膜３−３に覆わ
れている部分の電気的導通の影響を受けないＦＥＴが形
成される。At the position where the gate electrode 3-7 and the insulating film 3-3 intersect, due to the action of this high concentration negative charge,
The electron gas does not exist in the portion covered with the insulating film 3-3 in the semiconductor mesa region 3-2. This allows the source electrode 3-5 to pass through the portion covered by the insulating film 3-3.
A current cannot flow between the drain electrode 3-6 and the drain electrode 3-6, and a FET is formed that is not affected by electrical conduction in the portion of the semiconductor mesa region 3-2 covered by the insulating film 3-3. It
【００４３】〔実施の形態４：ＦＥＴ〕図４はオーミッ
クコンタクトを用いたＦＥＴの別の実施の形態の構造を
示す説明図であり、図４（ａ）は平面図、図４（ｂ）は
図４（ａ）におけるｂ−ｂ線断面図、図４（ｃ）は図４
（ａ）におけるｃ−ｃ線断面図である。[Fourth Embodiment: FET] FIG. 4 is an explanatory view showing the structure of another embodiment of an FET using ohmic contacts. FIG. 4A is a plan view and FIG. 4B is a sectional view taken along line bb in FIG. 4A, and FIG.
It is the CC sectional view taken on the line in (a).
【００４４】同図において、４−１は半導体多層構造で
あり、サファイア（０００１）基板４−０上にＡｌＮ
（４０ｎｍ）のバッファ層ＢＦ、ＧａＮ（３μｍ）のチ
ャネル層ＣＨ、Ａｌ0.25Ｇａ0.75Ｎ（３ｎｍ）のスペー
サ層ＳＰ、所定の濃度のＳｉドナをドープしたＡｌ0.25
Ｇａ0.75Ｎ（８ｎｍ）キャリア供給層のＣＡ、ＧａＮ
（４ｎｍ）のショットキー層ＳＨを順次エピタキシャル
成長（例えば、ＭＯＣＶＤやＲＦ ＭＢＥ等）すること
によって形成されている。なお、この例では、例えば塩
素ガスを用いてドライエッチングすることにより、半導
体多層構造４−１を所定の形状を有する半導体メサ領域
４−２としている。In the figure, reference numeral 4-1 designates a semiconductor multi-layer structure, in which AlN is formed on a sapphire (0001) substrate 4-0.
(40 nm) buffer layer BF, GaN (3 μm) channel layer CH, Al 0.25 Ga 0.75 N (3 nm) spacer layer SP, and Al 0.25 doped with a predetermined concentration of Si donor.
Ga 0.75 N (8 nm) carrier supply layer CA, GaN
It is formed by sequentially epitaxially growing (4 nm) Schottky layer SH (for example, MOCVD or RF MBE). In this example, the semiconductor multi-layer structure 4-1 is formed into the semiconductor mesa region 4-2 having a predetermined shape by dry etching using chlorine gas, for example.
【００４５】そして、この半導体メサ領域４−２の表
面、すなわち半導体多層構造４−１の表面のソース電極
４−５の形成領域からゲート電極４−７の形成領域に至
る方向に先端を向けて、例えば５×１０9 ｄｙｎ／ｃｍ
2 なる伸張性の内部応力を伴うくさび状の複数本の絶縁
膜４−３１を、例えば厚さ１μｍ、及び間隔０．５μｍ
なる形状にて形成している。同様に、半導体メサ領域４
−２の表面のドレイン電極４−６の形成領域からゲート
電極４−７の形成領域に至る方向に先端を向けて、例え
ば５×１０9 ｄｙｎ／ｃｍ2 なる伸張性の内部応力を伴
うくさび状の複数本の絶縁膜４−３２を、例えば厚さ１
μｍ、及び間隔０．５μｍなる形状にて形成している。
なお、本実施の形態において、絶縁膜４−３１の先端と
絶縁膜４−３２の先端との離間幅をゲート電極４−７の
幅以上としている。The tip is directed toward the surface of the semiconductor mesa region 4-2, that is, the surface of the semiconductor multilayer structure 4-1 from the formation region of the source electrode 4-5 to the formation region of the gate electrode 4-7. , For example 5 × 10 9 dyn / cm
2. A plurality of wedge-shaped insulating films 4-31 with a tensile internal stress of 2 are formed, for example, with a thickness of 1 μm and an interval of 0.5 μm.
It is formed in the following shape. Similarly, the semiconductor mesa region 4
-2, with its tip facing in the direction from the formation region of the drain electrode 4-6 to the formation region of the gate electrode 4-7 on the surface of -2, for example, a wedge shape accompanied by a tensile internal stress of 5 × 10 9 dyn / cm 2. A plurality of insulating films 4-32 of 1
It is formed in a shape of μm and a gap of 0.5 μm.
Note that in this embodiment mode, the distance between the tip of the insulating film 4-31 and the tip of the insulating film 4-32 is set to be greater than or equal to the width of the gate electrode 4-7.
【００４６】更に、くさび状の絶縁膜４−３１及び４−
３２の根本部（ソース電極４−５およびドレイン電極４
−６の形成領域）を覆うように、例えばＴｉ／Ａｌから
なるオーミック電極層を形成しアニールすることによっ
て、ソース電極４−５及びドレイン電極４−６を形成し
ている。すなわち、くさび状の絶縁膜４−３１及び４−
３２の根本部を覆うように、また半導体メサ領域４−２
の表面の絶縁膜４−３１及び４−３２に覆われていない
部分を覆うように、ソース電極４−５及びドレイン電極
４−６を形成している。Further, wedge-shaped insulating films 4-31 and 4-
32 base (source electrode 4-5 and drain electrode 4
A source electrode 4-5 and a drain electrode 4-6 are formed by forming an ohmic electrode layer made of, for example, Ti / Al so as to cover the (-6 formation region) and annealing. That is, the wedge-shaped insulating films 4-31 and 4-
32 so as to cover the root part of 32 and the semiconductor mesa region 4-2.
A source electrode 4-5 and a drain electrode 4-6 are formed so as to cover a portion of the surface of the substrate which is not covered with the insulating films 4-31 and 4-32.
【００４７】更に、絶縁膜４−３１の先端と絶縁膜４−
３２の先端との間に、例えばショットキー電極層として
ＷＳｉＮ／Ａｕを局所的に堆積することによって、ゲー
ト電極４−７を形成している。すなわち、ソース電極４
−５とドレイン電極４−６との間の絶縁膜４−３１及び
４−３２により覆われていない部分に、ゲート電極４−
７を形成している。Further, the tip of the insulating film 4-31 and the insulating film 4-31.
The gate electrode 4-7 is formed by locally depositing WSiN / Au, for example, as a Schottky electrode layer between the tip of the gate electrode 32 and 32. That is, the source electrode 4
-5 and the drain electrode 4-6 between the insulating film 4-31 and 4-32 is not covered by the gate electrode 4-.
Forming 7.
【００４８】この実施の形態では、絶縁膜４−３１及び
４−３２がくさび状とされていることから、半導体メサ
領域４−２中の絶縁膜４−３１及び４−３２のくさび状
の先端に対応する部分に圧縮性のひずみが集中し、電子
ガスが存在しなくなり、絶縁膜４−３１及び４−３２に
覆われている部分を介してソース電極４−５とドレイン
電極４−６との間を電流が流れることが不可能となる。
また、ゲート電極４−７の直下部分は、絶縁膜４−３１
及び４−３２に覆われていないため、全ての領域におい
て面密度の高い電子ガスが存在する。したがって、ソー
ス電極４−５からドレイン電極４−６に至る電気的な導
通を全てゲート電極４−７へ印加されるバイアス電圧に
よって変調することのできるＦＥＴが形成される。In this embodiment, since the insulating films 4-31 and 4-32 are wedge-shaped, the wedge-shaped tips of the insulating films 4-31 and 4-32 in the semiconductor mesa region 4-2 are formed. The compressive strain is concentrated on the portion corresponding to the above, the electron gas does not exist, and the source electrode 4-5 and the drain electrode 4-6 are connected via the portion covered with the insulating films 4-31 and 4-32. It becomes impossible for current to flow between them.
The insulating film 4-31 is formed immediately below the gate electrode 4-7.
And 4-32, there is electron gas with high areal density in all regions. Therefore, an FET is formed in which all electrical conduction from the source electrode 4-5 to the drain electrode 4-6 can be modulated by the bias voltage applied to the gate electrode 4-7.
【００４９】なお、上述した実施の形態１〜４では、半
導体多層構造の表面に伸張性の内部応力を伴う絶縁膜を
形成し、半導体多層構造中の電子ガス濃度を空間的に変
調するようにしたが、電子ガス濃度を空間的に変調する
方法は絶縁膜に限られるものではない。また、加速器を
使って選択的にドナーを注入するなどして、半導体多層
構造中に電子ガス濃度の高い領域と低い領域を作るよう
にしてもよい。すなわち、本発明の趣旨は、オーミック
コンタクト及び電界効果トランジスタのソース電極及び
ドレイン電極において、電子ガス濃度が高い領域に選択
的にオーミックコンタクトを形成することにある。した
がって、半導体多層構造中に電子ガス濃度の高い領域と
低い領域とを作り出すことができれば、どのような方法
をとってもよい。In the first to fourth embodiments described above, an insulating film accompanied by a tensile internal stress is formed on the surface of the semiconductor multilayer structure so that the electron gas concentration in the semiconductor multilayer structure is spatially modulated. However, the method of spatially modulating the electron gas concentration is not limited to the insulating film. Alternatively, a region where the electron gas concentration is high and a region where the electron gas concentration is low may be formed in the semiconductor multilayer structure by selectively injecting a donor using an accelerator. That is, the gist of the present invention is to selectively form ohmic contacts in regions where the electron gas concentration is high in the ohmic contacts and the source and drain electrodes of the field effect transistor. Therefore, any method may be used as long as a region having a high electron gas concentration and a region having a low electron gas concentration can be created in the semiconductor multilayer structure.
【００５０】また、半導体多層構造の層構造、オーミッ
ク電極層の構造及びアニールの条件などオーミックコン
タクトの形成方法、更に電界効果トランジスタにおける
ソース電極、ドレイン電極、ゲート電極の形成方法の詳
細において変更を行ったオーミックコンタクト及びそれ
を用いた電界効果トランジスタも本発明に含まれること
は明らかである。Further, the details of the method of forming ohmic contacts such as the layer structure of the semiconductor multilayer structure, the structure of the ohmic electrode layer and the annealing conditions, and the method of forming the source electrode, drain electrode and gate electrode in the field effect transistor are changed. Obviously, the ohmic contact and the field effect transistor using the same are also included in the present invention.
【００５１】また、上述した実施の形態１〜４では、絶
縁膜を覆うようにしてオーミック電極層やソース電極，
ドレイン電極を形成しているが、必ずしも絶縁膜を覆う
ように形成しなくてもよい。すなわち、オーミック電極
層やソース電極，ドレイン電極を形成した後、オーミッ
ク電極層やソース電極，ドレイン電極で覆われていない
半導体多層構造の表面に、すなわちオーミック電極層や
ソース電極，ドレイン電極の下部に位置しないように、
伸張性の内部応力を伴う絶縁膜を形成するようにしても
よい。また、絶縁膜も複数本設けているが、１本でもよ
い。また、絶縁膜の形状も、実施の形態に示されるよう
な形状に限られるものではない。In the first to fourth embodiments described above, the ohmic electrode layer, the source electrode, and the
Although the drain electrode is formed, it does not necessarily have to be formed so as to cover the insulating film. That is, after forming the ohmic electrode layer, the source electrode, and the drain electrode, on the surface of the semiconductor multilayer structure that is not covered with the ohmic electrode layer, the source electrode, and the drain electrode, that is, below the ohmic electrode layer, the source electrode, and the drain electrode. Not to be located
You may make it form the insulating film with a stretchable internal stress. Further, although a plurality of insulating films are provided, the number of insulating films may be one. The shape of the insulating film is not limited to the shape shown in the embodiment.
【００５２】[0052]
【発明の効果】以上説明したことから明らかなように、
本願の第１及び第２発明によれば、オーミック電極層が
半導体多層構造中の電子ガス濃度の高い領域と接続さ
れ、オーミック電極層に付随するコンタクト抵抗が低く
なり、ナイトライド系化合物半導体材料に対してコンタ
クト抵抗の低い優れたオーミックコンタクトを提供する
ことができるようになる。また、本願の第３〜第５発明
によれば、ソース電極及びドレイン電極が半導体多層構
造中の電子ガス濃度の高い領域と接続され、ソース電極
及びドレイン電極に付随するコンタクト抵抗（ソース抵
抗，ドレイン抵抗）が低くなり、優れたトランジスタ特
性を有する電界効果トランジスタを提供することができ
るようになる。As is apparent from the above description,
According to the first and second inventions of the present application, the ohmic electrode layer is connected to a region having a high electron gas concentration in the semiconductor multilayer structure, the contact resistance associated with the ohmic electrode layer is reduced, and a nitride compound semiconductor material is obtained. On the other hand, it becomes possible to provide an excellent ohmic contact with low contact resistance. Further, according to the third to fifth inventions of the present application, the source electrode and the drain electrode are connected to the region having a high electron gas concentration in the semiconductor multilayer structure, and the contact resistance (source resistance, drain) associated with the source electrode and the drain electrode. The resistance can be reduced, and a field effect transistor having excellent transistor characteristics can be provided.
【図１】 本発明に係るオーミックコンタクトの一実施
の形態（実施の形態１）の構造を示す説明図である。FIG. 1 is an explanatory diagram showing a structure of an embodiment (Embodiment 1) of an ohmic contact according to the present invention.
【図２】 本発明に係るオーミックコンタクトを用いた
ＦＥＴの一実施の形態（実施の形態２）の構造を示す説
明図である。FIG. 2 is an explanatory diagram showing a structure of an embodiment (embodiment 2) of an FET using an ohmic contact according to the present invention.
【図３】 本発明に係るオーミックコンタクトを用いた
ＦＥＴの他の実施の形態（実施の形態３）の構造を示す
説明図である。FIG. 3 is an explanatory diagram showing a structure of another embodiment (Embodiment 3) of the FET using the ohmic contact according to the present invention.
【図４】 本発明に係るオーミックコンタクトを用いた
ＦＥＴの別の実施の形態（実施の形態４）の構造を示す
説明図である。FIG. 4 is an explanatory diagram showing the structure of another embodiment (Embodiment 4) of the FET using the ohmic contact according to the present invention.
【図５】 従来のＦＥＴの代表的な構造を示す説明図で
ある。FIG. 5 is an explanatory diagram showing a typical structure of a conventional FET.
１−０，２−０，３−０，４−０…基板、１−１，２−
１，３−１，４−１…半導体多層構造、２−２，３−
２，４−２…半導体メサ領域、１−３，２−３，３−
３，４−３１，４−３２…絶縁膜、１−４…オーミック
電極層、３−５，４−５…ソース電極、３−６，４−６
…ドレイン電極、３−７，４−７…ゲート電極、ＢＦ…
バッファ層、ＣＨ…チャネル層、ＳＰ…スペーサ層、Ｃ
Ａ…キャリア層、ＳＨ…ショットキー層。1-0, 2-0, 3-0, 4-0 ... Substrate, 1-1,2-
1, 3-1, 4-1 ... Semiconductor multilayer structure, 2-2, 3-
2, 4-2 ... Semiconductor mesa region, 1-3, 2-3, 3-
3, 4-31, 4-32 ... Insulating film, 1-4 ... Ohmic electrode layer, 3-5, 4-5 ... Source electrode, 3-6, 4-6
... Drain electrode, 3-7, 4-7 ... Gate electrode, BF ...
Buffer layer, CH ... Channel layer, SP ... Spacer layer, C
A ... Carrier layer, SH ... Schottky layer.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 榎木 孝知 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5F102 FA03 GB01 GC01 GD01 GJ10 GK04 GL04 GM04 GM08 GQ01 GR09 GS01 GT03 GT05 GT06 HC01 HC16 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Takachi Enoki 2-3-1, Otemachi, Chiyoda-ku, Tokyo Inside Telegraph and Telephone Corporation F-term (reference) 5F102 FA03 GB01 GC01 GD01 GJ10 GK04 GL04 GM04 GM08 GQ01 GR09 GS01 GT03 GT05 GT06 HC01 HC16
Claims (5)
半導体層からなる半導体多層構造と、 この半導体多層構造中に作られた電子ガス濃度の高い領
域と低い領域と、 前記半導体多層構造の表面に少なくとも前記電子ガス濃
度の高い領域に対応して形成されたオーミック電極層と
を備えたことを特徴とする半導体装置。1. A semiconductor multilayer structure composed of compound semiconductor layers having different compositions formed on a substrate, regions having high and low electron gas concentrations formed in the semiconductor multilayer structure, and a surface of the semiconductor multilayer structure. And an ohmic electrode layer formed corresponding to at least the region having a high electron gas concentration.
半導体層からなる半導体多層構造と、 この半導体多層構造の表面に形成された伸張性の内部応
力を伴う絶縁膜と、 前記半導体多層構造の表面の少なくとも前記絶縁膜に覆
われていない部分に形成されたオーミック電極層とを備
えたことを特徴とする半導体装置。2. A semiconductor multilayer structure composed of compound semiconductor layers having different compositions formed on a substrate, an insulating film formed on the surface of this semiconductor multilayer structure with an extensible internal stress, and said semiconductor multilayer structure. A semiconductor device comprising: an ohmic electrode layer formed on at least a portion of the surface not covered with the insulating film.
半導体層からなる半導体多層構造と、この半導体多層構
造の表面に形成されたソース電極，ドレイン電極，ゲー
ト電極とを備え、前記ソース電極と前記ドレイン電極と
の間に前記ゲート電極が形成されている電界効果トラン
ジスタにおいて、 前記半導体多層構造の表面の前記ソース電極の形成領域
から前記ドレイン電極の形成領域に至る方向に伸張性の
内部応力を伴う絶縁膜が形成されており、 前記ソース電極およびドレイン電極は、それぞれの形成
領域の少なくとも前記絶縁膜に覆われていない部分にお
いて前記半導体多層構造の表面と接することを特徴とす
る電界効果トランジスタ。3. A semiconductor multilayer structure composed of compound semiconductor layers having different compositions formed on a substrate, and a source electrode, a drain electrode and a gate electrode formed on the surface of the semiconductor multilayer structure, the source electrode In the field effect transistor in which the gate electrode is formed between the drain electrode and the drain electrode, a tensile internal stress is applied in a direction from the source electrode formation region on the surface of the semiconductor multilayer structure to the drain electrode formation region. An accompanying insulating film is formed, and the source electrode and the drain electrode are in contact with the surface of the semiconductor multilayer structure in at least a portion of each formation region which is not covered with the insulating film.
スタにおいて、 前記絶縁膜が帯状とされ、その幅が前記ソース電極から
前記ゲート電極に向かって、また前記ドレイン電極から
前記ゲート電極に向かって、狭くされていることを特徴
とする電界効果トランジスタ。4. The field effect transistor according to claim 3, wherein the insulating film has a band shape, and the width of the insulating film is from the source electrode to the gate electrode and from the drain electrode to the gate electrode. , A field effect transistor characterized by being narrowed.
半導体層からなる半導体多層構造と、この半導体多層構
造の表面に形成されたソース電極，ドレイン電極，ゲー
ト電極とを備え、前記ソース電極と前記ドレイン電極と
の間に前記ゲート電極が形成されている電界効果トラン
ジスタにおいて、 前記半導体多層構造の表面の前記ソース電極の形成領域
から前記ゲート電極の形成領域に至る方向に先端を向け
て伸張性の内部応力を伴うくさび状の第１の絶縁膜が形
成されており、 前記半導体多層構造の表面の前記ドレイン電極の形成領
域から前記ゲート電極の形成領域に至る方向に先端を向
けて伸張性の内部応力を伴うくさび状の第２の絶縁膜が
形成されており、 前記ソース電極は、その形成領域の少なくとも前記第１
の絶縁膜に覆われていない部分において前記半導体多層
構造の表面と接し、 前記ドレイン電極は、その形成領域の少なくとも前記第
２の絶縁膜に覆われていない部分において前記半導体多
層構造の表面と接し、 前記第１の絶縁膜の先端と前記第２の絶縁膜の先端とは
互いに離間していることを特徴とする電界効果トランジ
スタ。5. A semiconductor multilayer structure composed of compound semiconductor layers having different compositions formed on a substrate, and a source electrode, a drain electrode and a gate electrode formed on the surface of the semiconductor multilayer structure, the source electrode In a field effect transistor in which the gate electrode is formed between the drain electrode and the drain electrode, the extensibility is directed toward a direction from the formation region of the source electrode on the surface of the semiconductor multilayer structure to the formation region of the gate electrode. A first insulating film having a wedge shape with internal stress is formed, and the first insulating film is stretchable with its tip directed in the direction from the drain electrode formation region to the gate electrode formation region on the surface of the semiconductor multilayer structure. A wedge-shaped second insulating film accompanied by internal stress is formed, and the source electrode has at least the first region in a formation region thereof.
Contact the surface of the semiconductor multi-layer structure in a portion not covered by the insulating film, and the drain electrode contacts the surface of the semiconductor multi-layer structure in at least a portion of the formation region not covered by the second insulating film. A field effect transistor, wherein a tip of the first insulating film and a tip of the second insulating film are separated from each other.
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