JP2003069185A - Circuit board containing capacitor - Google Patents

Circuit board containing capacitor

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JP2003069185A
JP2003069185A JP2001260074A JP2001260074A JP2003069185A JP 2003069185 A JP2003069185 A JP 2003069185A JP 2001260074 A JP2001260074 A JP 2001260074A JP 2001260074 A JP2001260074 A JP 2001260074A JP 2003069185 A JP2003069185 A JP 2003069185A
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Japan
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layer
circuit board
electrically conductive
thin film
base substrate
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Application number
JP2001260074A
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Japanese (ja)
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Eiji Matsuzaki
永二 松崎
Takehiko Hasebe
健彦 長谷部
Naoki Matsushima
直樹 松嶋
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto

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  • Parts Printed On Printed Circuit Boards (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a circuit board having a high manufacturing yield in the circuit board containing a thin film capacitor having a low equivalent series resistance and a large capacity density. SOLUTION: The circuit board comprises electrically conductive base boards 1, 5, a first electrically conductive layer 2, a dielectric layer 3 and a second electrically conductive layer 4 sequentially laminated on at least one main surface of each of the boards 1, 5.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、キャパシタを内蔵
した回路基板に係わり、特に、高周波ノイズの除去や集
積回路素子の電源電圧変動の抑制に好適な、キャパシタ
を内蔵した回路基板に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit board having a built-in capacitor, and more particularly to a circuit board having a built-in capacitor suitable for removing high frequency noise and suppressing fluctuations in power supply voltage of integrated circuit elements.

【0002】[0002]

【従来の技術】最近、半導体チップでは、集積回路素子
(以下、ICと呼ぶことにする)の高密度化が進み、動作
速度は年々上昇している。ICの動作速度が上昇する
と、半導体チップ内部で発生するスイッチングノイズが
ICを誤動作させる要因となるという問題がある。スイ
ッチングノイズの低減には、等価直列インダクタンスの
小さいキャパシタをデカップリングキャパシタとして接
地端子と電源端子の間に設置することが有効である。
2. Description of the Related Art Recently, in semiconductor chips, integrated circuit elements
As the density of (hereinafter referred to as IC) becomes higher, the operating speed is increasing year by year. When the operating speed of the IC increases, there is a problem that switching noise generated inside the semiconductor chip may cause the IC to malfunction. To reduce switching noise, it is effective to install a capacitor having a small equivalent series inductance as a decoupling capacitor between the ground terminal and the power supply terminal.

【0003】デカップリングキャパシタを外付け部品と
して配線基板上に配置させると、これらの部品と半導体
チップの間の接続距離が長くなり、配線インダクタンス
が大きくなるため、デカップリングキャパシタの効果が
不十分となってしまう。そのため、デカップリングキャ
パシタはできるだけLSIに近いことが求められてお
り、半導体チップに直接形成することが望ましい。しか
し、この場合、半導体チップの面積が増大してコスト高
となり、また、製造工程が複雑で長くなるため、デカッ
プリングキャパシタの不良によって半導体チップ自身の
歩留りが低下する。これらの問題に対応するため、半導
体チップを配線基板に実装する場合に用いられる中間基
板(インターポーザ、あるいは、半導体チップキャリア)
に、デカップリングキャパシタを内蔵させることが特開
平6−318672号公報や特開平8−148595号
公報、特開平9−213835号公報等で提案されてい
る。
When the decoupling capacitors are arranged on the wiring board as external parts, the connection distance between these parts and the semiconductor chip becomes long and the wiring inductance becomes large, so that the effect of the decoupling capacitors is insufficient. turn into. Therefore, the decoupling capacitor is required to be as close to the LSI as possible, and it is desirable to directly form the decoupling capacitor on the semiconductor chip. However, in this case, the area of the semiconductor chip increases, the cost increases, and the manufacturing process becomes complicated and long, so that the yield of the semiconductor chip itself decreases due to the defect of the decoupling capacitor. An intermediate substrate (interposer or semiconductor chip carrier) used when mounting a semiconductor chip on a wiring substrate to address these problems.
It has been proposed in JP-A-6-318672, JP-A-8-148595, JP-A-9-213835, etc. to incorporate a decoupling capacitor therein.

【0004】特開平8−148595号公報では、ガラ
スセラミック基板からなるチップキャリアの内部に厚膜
キャパシタを内蔵させる構成を開示しているが、誘電体
層を薄くすることが困難であるため、等価直列インダク
タンスの低減には限界があった。特開平6−31867
2号公報や特開平9−213835号公報では、絶縁性
ベース基板の表面に等価直列インダクタンスを低減でき
る薄膜キャパシタを形成する構成を開示しているが、絶
縁性のベース基板上に形成するキャパシタの下部電極の
膜厚を大きくすることができず、下部電極の電気抵抗が
高くなる点が問題であった。
Japanese Unexamined Patent Publication (Kokai) No. 8-148595 discloses a structure in which a thick film capacitor is built in a chip carrier made of a glass ceramic substrate. However, it is difficult to make the dielectric layer thin, so that it is equivalent. There was a limit to the reduction of series inductance. JP-A-6-31867
Japanese Unexamined Patent Application Publication No. 2 and Japanese Patent Application Laid-Open No. 9-213835 disclose a structure in which a thin film capacitor capable of reducing an equivalent series inductance is formed on the surface of an insulating base substrate. There is a problem in that the film thickness of the lower electrode cannot be increased and the electric resistance of the lower electrode increases.

【0005】そこで、ベース基板として、モリブデン
(Mo)、タンタル(Ta)、タングステン(W)等の
高融点金属を用い、金属製ベース基板をキャパシタの下
部電極の一部として用いることにより、下部電極部の抵
抗を低下させる回路基板が特開平8−88318号公報
で提案されている。特開平8−88318号公報では、
キャパシタの誘電体膜としてSrTiO3膜、Srxa
1-xTiO3膜(0<x<1)を用いることを開示して
いる。これらの誘電体膜は、成膜後にアニールが必要で
あるが、高融点金属製のベース基板を用いているため、
ベース基板ごとアニールすることが可能である。
Therefore, a refractory metal such as molybdenum (Mo), tantalum (Ta), or tungsten (W) is used as the base substrate, and the metal base substrate is used as a part of the lower electrode of the capacitor. Japanese Patent Application Laid-Open No. 8-88318 proposes a circuit board for reducing the resistance of a part. In Japanese Patent Laid-Open No. 8-88318,
SrTiO 3 film and Sr xa B as dielectric film of capacitor
It is disclosed that an a 1-x TiO 3 film (0 <x <1) is used. These dielectric films need to be annealed after they are formed, but because a base substrate made of a refractory metal is used,
It is possible to anneal the base substrate together.

【0006】また、ベース基板としてアルミニウム系合
金を用い、それをアルマイト処理してアルマイト被膜を
形成し、これを誘電体として用いるキャパシタを内蔵し
た回路基板が、特開平11−298104号公報で提案
されている。
A circuit board having a built-in capacitor in which an aluminum-based alloy is used as a base substrate, which is anodized to form an alumite coating and which is used as a dielectric is proposed in Japanese Patent Laid-Open No. 11-298104. ing.

【0007】[0007]

【発明が解決しようとする課題】上述の特開平8−88
318号公報のようにベースとして金属基板を用い、こ
の上に薄膜キャパシタを形成する回路基板は、内蔵させ
たキャパシタの等価直列抵抗や等価直列インダクタンス
成分を低減でき、また、ベース基板をグランド層に用い
ることにより、グランド層の強化もできるという利点が
ある。しかしながら、特開平8−88318号公報の回
路基板は、誘電体膜を成膜により形成しているため、ピ
ンホールの発生や微小異物の混入により誘電体層の絶縁
性が劣化しやすく、製造歩留まりを確保することが困難
であった。
DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
A circuit board using a metal substrate as a base and forming a thin film capacitor on the metal substrate as in Japanese Patent No. 318 can reduce the equivalent series resistance and the equivalent series inductance component of the built-in capacitor, and use the base substrate as a ground layer. By using it, there is an advantage that the ground layer can be strengthened. However, since the circuit board of Japanese Patent Laid-Open No. 8-88318 has a dielectric film formed by film formation, the dielectric properties of the dielectric layer are likely to deteriorate due to the generation of pinholes and the inclusion of minute foreign matter, resulting in a manufacturing yield. Was difficult to secure.

【0008】また、特開平11−298104号公報の
アルマイト皮膜を誘電体膜として用いる回路基板は、ア
ルマイト皮膜の絶縁性を確保するために、1〜10マイ
クロメートルの膜厚を必要とし、得られる内蔵キャパシ
タの容量密度は0.01〜0.1pF/mm2であっ
た。このため、内蔵キャパシタの容量増大と等価直列イ
ンダクタンス成分の低減には限界があり、その適用範囲
も制限される。
The circuit board using the alumite film as the dielectric film disclosed in Japanese Patent Laid-Open No. 11-298104 requires a film thickness of 1 to 10 μm in order to secure the insulating property of the alumite film. The capacitance density of the built-in capacitor was 0.01 to 0.1 pF / mm 2 . Therefore, there is a limit to increase the capacity of the built-in capacitor and reduce the equivalent series inductance component, and the applicable range is also limited.

【0009】本発明は、以上のことに鑑みてなされたも
のであり、等価直列抵抗が低く、容量密度の大きな薄膜
キャパシタを内蔵した回路基板であって、製造歩留まり
の高い回路基板を提供することを目的とする。
The present invention has been made in view of the above, and provides a circuit board having a low equivalent series resistance and a built-in thin film capacitor having a large capacitance density, which has a high manufacturing yield. With the goal.

【0010】[0010]

【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、以下のようなキャパシタを内蔵し
た回路基板が提供される。
In order to achieve the above object, according to the present invention, there is provided a circuit board having a built-in capacitor as described below.

【0011】すなわち、電気伝導性のベース基板と、該
ベース基板の少なくとも一つの主表面上に順に積層され
た、第1の電気伝導性層と、誘電体層と、第2の電気伝
導性層とを有し、前記基板、前記第1の電気伝導性層、
前記誘電体層、および、前記第2の電気伝導性層は、前
記基板および前記第1の電気伝導性層を第1の電極とし
て用い、前記第2の電気伝導性層を第2の電極として用
いるキャパシタを構成し、前記第1の電気伝導性層は、
タンタルを含む電気伝導性材料からなり、前記誘電体層
は、前記第1の電気伝導性層の一部を酸化することによ
り形成した、酸化タンタルを含む誘電体材料からなるこ
とを特徴とするキャパシタを内蔵した回路基板が提供さ
れる。
That is, an electrically conductive base substrate, a first electrically conductive layer, a dielectric layer, and a second electrically conductive layer, which are sequentially laminated on at least one main surface of the base substrate. And the substrate, the first electrically conductive layer,
The dielectric layer and the second electrically conductive layer use the substrate and the first electrically conductive layer as a first electrode, and the second electrically conductive layer as a second electrode. A capacitor used, wherein the first electrically conductive layer is
A capacitor, which is made of an electrically conductive material containing tantalum, wherein the dielectric layer is made of a dielectric material containing tantalum oxide, which is formed by oxidizing a part of the first electrically conductive layer. A circuit board having a built-in is provided.

【0012】また、上記目的を達成するために、本発明
の第2の態様によれば、以下のような回路基板が提供さ
れる。
In order to achieve the above object, according to the second aspect of the present invention, the following circuit board is provided.

【0013】すなわち、電気伝導性のベース基板と、該
ベース基板の少なくとも一つの主表面上に順に積層され
た、第1の電気伝導性層と、複数の誘電体層と、第2の
電気伝導性層とを有し、前記基板、前記第1の電気伝導
性層、前記複数の誘電体層、および、前記第2の電気伝
導性層は、前記基板および前記第1の電気伝導性層を第
1の電極として用い、前記第2の電気伝導性層を第2の
電極として用いるキャパシタを構成し、前記第1の電気
伝導性層は、タンタルを含む電気伝導性材料からなり、
前記複数の誘電体層のうち最も前記第1の電気伝導性層
側に位置する層は、前記第1の電気伝導性層の一部を酸
化することにより形成した、酸化タンタルを含む誘電体
材料からなることを特徴とするキャパシタを内蔵した回
路基板である。
That is, an electrically conductive base substrate, a first electrically conductive layer, a plurality of dielectric layers, and a second electrically conductive layer, which are sequentially laminated on at least one main surface of the base substrate. A conductive layer, the substrate, the first electrically conductive layer, the plurality of dielectric layers, and the second electrically conductive layer include the substrate and the first electrically conductive layer. A capacitor used as a first electrode and using the second electrically conductive layer as a second electrode, wherein the first electrically conductive layer is made of an electrically conductive material containing tantalum,
The layer closest to the first electrically conductive layer among the plurality of dielectric layers is a dielectric material containing tantalum oxide, which is formed by oxidizing a part of the first electrically conductive layer. It is a circuit board having a built-in capacitor.

【0014】上記第2の態様のキャパシタを内蔵した回
路基板において、前記複数の誘電体層のうちの少なくと
も一層は、ペロブスカイト構造を有する酸化物により構
成することができる。かかる構成によれば、SrTiO
3やSrxBr1-xTiO3等、ペロブスカイト構造を有す
る酸化物の誘電率が高いので、内蔵させたキャパシタの
容量を増大させることができる。
In the circuit board incorporating the capacitor of the second aspect, at least one of the plurality of dielectric layers can be made of an oxide having a perovskite structure. According to this structure, SrTiO 3
Since oxides having a perovskite structure, such as 3 and Sr x Br 1-x TiO 3 , have a high dielectric constant, the capacitance of the built-in capacitor can be increased.

【0015】上記第1および第2の態様の回路基板は、
ベース基板として、ニッケル(Ni)、クロム(C
r)、コバルト(Co)、アルミニウム(Al)のうち
のいずれか一つを含む鉄(Fe)系合金、該鉄系合金に
銅(Cu)クラッドを施した鉄系複合材、タングステン
(W)、タンタル(Ta)、モリブデン(Mo)、ニッ
ケル(Ni)、銅(Cu)、アルミニウム(Al)のう
ちのいずれかにより構成された部材を有する構成にする
ことができる。かかる構成によれば、ベース基板が表面
研磨等で平滑にできるため、薄膜キャパシタの形成が可
能になる。W、Ta、Mo、Ni、CuやFe系合金は
1000℃以上の高融点金属であるため、ペロブスカイ
ト構造酸化物等誘電率の高い誘電体層の形成が可能にな
り、内蔵させるキャパシタの大容量化に寄与する。ま
た、W、Ta、MoやFe系合金はSiとの熱膨張係数
差が小さく、Si半導体チップとの接合信頼性を上げる
ことができる。CuとAlは熱伝導率にも優れ、Alは
回路基板の軽量化にも寄与する。さらに、Fe系合金は
スルーホール加工性に優れ、多数の貫通ビアを有するイ
ンターポーザに適した回路基板も提供できる。
The circuit boards of the first and second aspects are
As a base substrate, nickel (Ni), chromium (C
r), cobalt (Co), iron (Fe) -based alloy containing any one of aluminum (Al), iron-based composite material obtained by applying copper (Cu) clad to the iron-based alloy, tungsten (W) , Tantalum (Ta), molybdenum (Mo), nickel (Ni), copper (Cu), or aluminum (Al). According to this structure, the base substrate can be smoothed by surface polishing or the like, so that a thin film capacitor can be formed. Since W, Ta, Mo, Ni, Cu, and Fe-based alloys are refractory metals of 1000 ° C. or higher, it is possible to form a dielectric layer having a high dielectric constant such as a perovskite structure oxide, and a large capacity of a built-in capacitor. Contribute to Further, W, Ta, Mo, and Fe-based alloys have a small difference in coefficient of thermal expansion from Si, and can improve the reliability of bonding with Si semiconductor chips. Cu and Al also have excellent thermal conductivity, and Al also contributes to weight reduction of the circuit board. Further, the Fe-based alloy has excellent through-hole processability, and can provide a circuit board suitable for an interposer having a large number of through vias.

【0016】また、上記第1および第2の態様の回路基
板において、上記ベース基板は、前記主表面の少なくと
も一部に電気伝導性の材料からなる薄膜保護層を有する
構成にすることができ、該薄膜保護層は、白金族金属材
料、あるいは、酸化インジウム、酸化スズ、酸化インジ
ウム・酸化スズ混合物、酸化亜鉛、酸化ルテニウム、酸
化レニウム、酸化イリジウム、酸化オスミウム等の電気
伝導性の酸化物、あるいは、クロム(Cr)、チタン
(Ti)、タングステン(W)、モリブデン(Mo)等
の高融点金属のいずれかより選択した材料により形成す
ることができる。かかる構成により、その上層に形成す
る第1の電極を構成する第1の電気伝導性層のベース基
板に対する付着力が増し、また、回路基板の製造プロセ
スからベース基板を保護することにより、ベース基板の
酸化による粗面化や腐食を防止できる。
In the circuit boards of the first and second aspects, the base substrate may have a thin film protective layer made of an electrically conductive material on at least a part of the main surface, The thin film protective layer is a platinum group metal material, or an electrically conductive oxide such as indium oxide, tin oxide, a mixture of indium oxide and tin oxide, zinc oxide, ruthenium oxide, rhenium oxide, iridium oxide, osmium oxide, or the like. , High-melting-point metal such as chromium (Cr), titanium (Ti), tungsten (W), molybdenum (Mo), or the like. With this configuration, the adhesion of the first electrically conductive layer forming the first electrode formed on the upper layer to the base substrate is increased, and the base substrate is protected from the manufacturing process of the circuit substrate. It is possible to prevent roughening and corrosion due to the oxidation of.

【0017】また、上記第1および第2の態様の回路基
板において、ベース基板内に表裏2つの主表面を電気的
に接続する導電性ビアが設け、該導電性ビアは上記ベー
ス基板より電気的に絶縁する構成にすることができる。
かかる構成によれば、キャパシタを形成している主表面
上に設けられた接続端子に半導体チップを、その反対側
の主表面に設けられた接続端子に配線基板を接続するこ
とによって、インターポーザとして適用できる、キャパ
シタを内蔵した回路基板を提供できる。ここで、上記接
続端子をバンプにすると、表面実装が可能になり、実装
密度を高くできる。
In the circuit boards of the first and second aspects, conductive vias for electrically connecting the two main surfaces of the front and back are provided in the base board, and the conductive vias are electrically connected to the base board. It can be configured to be insulated.
According to this structure, the semiconductor chip is connected to the connection terminal provided on the main surface forming the capacitor, and the wiring board is connected to the connection terminal provided on the main surface on the opposite side of the semiconductor chip. It is possible to provide a circuit board having a built-in capacitor. Here, if the connection terminals are bumps, surface mounting becomes possible and the mounting density can be increased.

【0018】また、上記導電性ビアの少なくとも一部を
上記ベース基板と同じ材料により構成することができ
る。かかる構成によれば、導電性ビアをその周囲のベー
ス基板を加工することによって形成することができるた
め、キャパシタを内蔵した回路基板の製造プロセスの簡
略化が可能である。
At least a part of the conductive via may be made of the same material as the base substrate. With such a configuration, the conductive via can be formed by processing the base substrate around the conductive via, and therefore, the manufacturing process of the circuit substrate having the capacitor built therein can be simplified.

【0019】また、上述してきた回路基板において、表
裏少なくとも一方の主表面上に、絶縁層と配線層からな
る多層配線部を設ける構成にすることができる。かかる
構成により、内蔵したキャパシタの第1の電極、第2の
電極を電源層あるいは接地層に利用できるようになり、
半導体チップの搭載基板として利用できるキャパシタを
内蔵した回路基板を提供できる。
In addition, in the above-described circuit board, it is possible to provide a multi-layer wiring portion including an insulating layer and a wiring layer on at least one of the front and back main surfaces. With this configuration, the first electrode and the second electrode of the built-in capacitor can be used for the power supply layer or the ground layer,
A circuit board having a built-in capacitor that can be used as a mounting board for a semiconductor chip can be provided.

【0020】また、上記多層配線部の中にインダクタン
ス素子および/または抵抗素子を内蔵させる構成にする
ことができる。かかる構成により、終端抵抗やフィルタ
も内蔵させたキャパシタ内蔵回路基板を提供できる。
Further, an inductance element and / or a resistance element may be built in the multilayer wiring section. With such a configuration, it is possible to provide a circuit board with a built-in capacitor that also includes a terminating resistor and a filter.

【0021】また、上述してきた種々の回路基板は、表
裏少なくとも一方の主表面上に半導体素子を搭載する構
成にすることができる。かかる構成によれば、内蔵させ
たキャパシタをデカップリングキャパシタとして用いる
ことにより、スイッチングノイズを低減できる半導体装
置を提供できる。
In addition, the various circuit boards described above may be configured such that semiconductor elements are mounted on at least one of the front and back main surfaces. With this configuration, it is possible to provide a semiconductor device that can reduce switching noise by using the built-in capacitor as a decoupling capacitor.

【0022】[0022]

【発明の実施の形態】(第1の実施の形態)本発明の第
1の実施の形態の回路基板1000を図1を用いて説明
する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A circuit board 1000 according to a first embodiment of the present invention will be described with reference to FIG.

【0023】図1の回路基板1000は、キャパシタ4
00を内蔵している。回路基板1000の構成は、導電
性部材からなるベース基板1と、その上面に積層され
た、電気導電性材料からなる薄膜保護層5と、電気伝導
性材料からなる第1薄膜層2とを有する。ベース基板1
は、熱膨張係数がSiに近い42アロイ(鉄(Fe)と
ニッケル(Ni)を主成分とする合金)からなり、薄膜
保護層5は、厚さ200nmのCr膜である。第1薄膜
層2は、厚さ100nm以上の窒素を含むタンタル膜で
ある。ベース基板1、薄膜保護層5および第1薄膜層2
は、キャパシタ400の下部電極41を構成する。
The circuit board 1000 shown in FIG.
00 is built in. The structure of the circuit board 1000 includes a base substrate 1 made of a conductive member, a thin film protective layer 5 made of an electrically conductive material, and a first thin film layer 2 made of an electrically conductive material, which are stacked on the upper surface of the base substrate 1. . Base substrate 1
Is made of 42 alloy (alloy having iron (Fe) and nickel (Ni) as main components) having a thermal expansion coefficient close to that of Si, and the thin film protective layer 5 is a Cr film having a thickness of 200 nm. The first thin film layer 2 is a tantalum film containing nitrogen having a thickness of 100 nm or more. Base substrate 1, thin film protective layer 5 and first thin film layer 2
Form the lower electrode 41 of the capacitor 400.

【0024】第1薄膜層2の上面には、第1薄膜層2の
一部を酸化することにより形成した酸化層3が搭載され
ている。よって、酸化層3は、窒素を含む酸化タンタル
膜であり、その厚さは200〜400nmである。酸化
層3は、キャパシタ400の誘電体層として用いられ
る。
An oxide layer 3 formed by oxidizing a part of the first thin film layer 2 is mounted on the upper surface of the first thin film layer 2. Therefore, the oxide layer 3 is a tantalum oxide film containing nitrogen, and its thickness is 200 to 400 nm. The oxide layer 3 is used as a dielectric layer of the capacitor 400.

【0025】酸化層3の上面には、電気伝導性材料から
なる第2薄膜層4が配置されている。第2薄膜層4は、
キャパシタ400の上部電極として用いられる。第2薄
膜層4は、Cr層、Cu層、Cr層を順に積層した積層
膜である。Cr層の膜厚は50〜200nm、Cu層の
膜厚は1000〜5000nmである。
A second thin film layer 4 made of an electrically conductive material is arranged on the upper surface of the oxide layer 3. The second thin film layer 4 is
It is used as the upper electrode of the capacitor 400. The second thin film layer 4 is a laminated film in which a Cr layer, a Cu layer, and a Cr layer are sequentially laminated. The thickness of the Cr layer is 50 to 200 nm, and the thickness of the Cu layer is 1000 to 5000 nm.

【0026】上部電極の第2薄膜層4および一部露出さ
れている下部電極41の第1薄膜層2の上面には、これ
らを覆うように有機材料の絶縁層6で覆われている。絶
縁層6には、上部電極の第2薄膜層および下部電極41
の第1薄膜層2に達するスルーホールが形成され、スル
ーホールは導電体層7により充填されされている。ま
た、絶縁層6の上には、さらに有機材料の絶縁層8が配
置されている。絶縁層8には、絶縁層6のスルーホール
の導電体層7に接するようにスルーホールが形成され、
このスルーホールには、導電体層7と接触する接続端子
メタライズ層81,82,91,92が配置されてい
る。本実施の形態では導電体層7は銅からなる。メタラ
イズ層8は、外部端子と接続される際の接続方法に適合
した材料からなり、例えばはんだ接続を用いる場合に
は、Au層、Ni層、Cr層の積層膜や、NiCu合金
層、Cr層の積層膜や、NiW合金層、Cr層の積層膜
等を用いることができる。
The upper surface of the second thin film layer 4 of the upper electrode and the partially exposed lower electrode 41 of the first thin film layer 2 is covered with an insulating layer 6 of an organic material so as to cover them. The insulating layer 6 includes the second thin film layer of the upper electrode and the lower electrode 41.
A through hole reaching the first thin film layer 2 is formed, and the through hole is filled with the conductor layer 7. Further, an insulating layer 8 made of an organic material is further arranged on the insulating layer 6. Through holes are formed in the insulating layer 8 so as to be in contact with the conductor layers 7 of the through holes in the insulating layer 6,
Connection terminal metallized layers 81, 82, 91, 92 which are in contact with the conductor layer 7 are arranged in the through holes. In this embodiment, the conductor layer 7 is made of copper. The metallized layer 8 is made of a material suitable for a connection method when connecting to an external terminal. For example, when using solder connection, a laminated film of Au layer, Ni layer, Cr layer, NiCu alloy layer, Cr layer. And a NiW alloy layer, a Cr layer, or the like.

【0027】また、ベース基板1の裏面上には、薄膜保
護層501と有機絶縁層601とが積層されている。薄
膜保護層501は、ベース基板1の上面の薄膜保護層5
と同じCr膜である。
Further, a thin film protective layer 501 and an organic insulating layer 601 are laminated on the back surface of the base substrate 1. The thin film protective layer 501 is the thin film protective layer 5 on the upper surface of the base substrate 1.
The same Cr film as

【0028】なお、図1では、薄膜層によって構成され
る部分の詳細をわかりやすくするため、回路基板の主表
面の部分を拡大して示している。特に、膜厚方向を拡大
している。
In FIG. 1, the main surface portion of the circuit board is shown in an enlarged manner in order to facilitate understanding of the details of the portion formed by the thin film layer. In particular, the thickness direction is enlarged.

【0029】図1の回路基板1000は、キャパシタ4
00の下部電極41が、第1薄膜層2のみでなく抵抗が
低いベース基板1によっても構成されているため、キャ
パシタ400の等価直列抵抗を低くできる。
The circuit board 1000 shown in FIG.
Since the lower electrode 41 of No. 00 is configured not only by the first thin film layer 2 but also by the base substrate 1 having low resistance, the equivalent series resistance of the capacitor 400 can be reduced.

【0030】また、キャパシタ400の誘電体層である
酸化層3を、第1薄膜層2の一部を酸化することによっ
て形成する。この第1の薄膜層2を酸化する手法として
は、例えば、陽極酸化法、プラズマ酸化法、熱酸化法等
を用いることができる。これらの酸化方法は、原理的に
ピンホール等の欠陥発生が抑制されるため、高周波スパ
ッタリング法やCVD法、ゾルーゲル法によって形成し
た場合に比べて、キャパシタの製造歩留まりを高くする
ことができる。これにより、等価直列抵抗が低いキャパ
シタ400を内蔵した回路基板1000を高い歩留まり
で製造することができる。
The oxide layer 3 which is the dielectric layer of the capacitor 400 is formed by oxidizing a part of the first thin film layer 2. As a method of oxidizing the first thin film layer 2, for example, an anodic oxidation method, a plasma oxidation method, a thermal oxidation method or the like can be used. Since the generation of defects such as pinholes is suppressed in principle by these oxidation methods, it is possible to increase the manufacturing yield of capacitors as compared with the case where they are formed by a high frequency sputtering method, a CVD method, or a sol-gel method. As a result, the circuit board 1000 having the built-in capacitor 400 having a low equivalent series resistance can be manufactured with a high yield.

【0031】この回路基板1000は、接続端子メタラ
イズ層82と92に半導体チップを搭載し、接続端子メ
タライズ層81を電源層(または接地層)に、接続端子
メタライズ層91を接地層(または電源層)に接続する
ことにより、内蔵させたキャパシタ400をデカップリ
ングキャパシタとして作用させることができる。
In this circuit board 1000, semiconductor chips are mounted on the connection terminal metallization layers 82 and 92, the connection terminal metallization layer 81 is used as a power supply layer (or ground layer), and the connection terminal metallization layer 91 is used as a ground layer (or power supply layer). ), The built-in capacitor 400 can act as a decoupling capacitor.

【0032】次に、図1の回路基板1000の製造方法
を図2(A)〜(E)および図3(A)〜(E)を用い
て説明する。
Next, a method of manufacturing the circuit board 1000 of FIG. 1 will be described with reference to FIGS. 2 (A) to (E) and FIGS. 3 (A) to (E).

【0033】図2(A): ベース基板1の準備 まず、42アロイ(鉄(Fe)とニッケル(Ni)を主
成分とする合金)を適正な大きさに切り出し、必要に応
じて表面研磨等により平滑にし、ベース基板1とする。
次いで、ベース基板1の脱脂処理、中性洗剤やアルカリ
洗剤による洗浄を行い、表面を清浄にする。
FIG. 2 (A): Preparation of Base Substrate 1 First, 42 alloy (alloy containing iron (Fe) and nickel (Ni) as main components) is cut into an appropriate size, and the surface is polished as necessary. To make the base substrate 1.
Then, the base substrate 1 is degreased and washed with a neutral detergent or an alkaline detergent to clean the surface.

【0034】図2(B):薄膜保護層5、501の形成 ベース基板1の上面および裏面の主表面上に、スパッタ
リング法を用いて200nmの膜厚でCr膜を形成し、
薄膜保護層5、501とする。ここでは、保護膜として
Crを用いているが、薄膜保護層5,501の材料や膜
厚は、処理温度等のプロセス条件やベース基板1に対す
る被覆性に応じて任意に定めることができる。たとえ
ば、薄膜保護層5、501の材料としては、白金族金属
材料、あるいは、酸化インジウム、酸化スズ、酸化イン
ジウム・酸化スズ混合物、酸化亜鉛、酸化ルテニウム、
酸化レニウム、酸化イリジウム、酸化オスミウム等の電
気伝導性の酸化物、あるいは、クロム(Cr)、チタン
(Ti)、タングステン(W)、モリブデン(Mo)、
ニッケル(Ni)等の高融点金属のうちから適宜選択し
たものを用いることができる。また、成膜手法もスパッ
タリング法に限定されるものではなく、真空蒸着法、化
学蒸着法、ゾルゲル法、MOD(Metal OrganicDecompos
ition)法、めっき法等、周知の手法の中から、薄膜保護
層5,501の材料の種類やベース基板1の材質に応じ
て選択して方法を用いることができる。
FIG. 2 (B): Formation of thin film protective layers 5 and 501 A Cr film having a thickness of 200 nm is formed on the upper and lower main surfaces of the base substrate 1 by a sputtering method.
The thin film protective layers 5 and 501 are used. Although Cr is used as the protective film here, the material and film thickness of the thin film protective layers 5 and 501 can be arbitrarily determined according to the process conditions such as the processing temperature and the covering property with respect to the base substrate 1. For example, as the material of the thin film protective layers 5 and 501, a platinum group metal material, indium oxide, tin oxide, a mixture of indium oxide and tin oxide, zinc oxide, ruthenium oxide,
Electrically conductive oxides such as rhenium oxide, iridium oxide and osmium oxide, or chromium (Cr), titanium (Ti), tungsten (W), molybdenum (Mo),
It is possible to use one appropriately selected from refractory metals such as nickel (Ni). Further, the film forming method is not limited to the sputtering method, and may be a vacuum vapor deposition method, a chemical vapor deposition method, a sol-gel method, a MOD (Metal Organic Decompos
ition) method, a plating method, or the like, a method can be selected and used according to the type of material of the thin film protective layers 5 and 501 and the material of the base substrate 1.

【0035】図2(C):第1薄膜層2の形成 ベース基板1の上面側の主表面の薄膜保護層5の上に、
窒素を含むタンタル薄膜を反応性スパッタリング法によ
り成膜し、第1薄膜層2とする。膜厚はこの後の工程で
形成する酸化層3の膜厚等を考慮して設定すればよい
が、例えば200〜400nmにすることができる。こ
こでは、窒素を含むタンタル薄膜を第1薄膜層2とした
が、これに限定されるものではなく、酸化処理によって
緻密な酸化層が形成される材料であれば用いることがで
きるが、酸化処理方法として陽極酸化や熱酸化を用いる
場合、酸化層3としてピンホールの少ない品質の高い層
を得るためには、純タンタルや、窒素および/または酸
素を含む導電性のタンタル系薄膜が適している。
FIG. 2C: Formation of first thin film layer 2 On the thin film protective layer 5 on the main surface of the upper surface of the base substrate 1,
A tantalum thin film containing nitrogen is formed as a first thin film layer 2 by a reactive sputtering method. The film thickness may be set in consideration of the film thickness of the oxide layer 3 to be formed in the subsequent process, and can be set to, for example, 200 to 400 nm. Here, the tantalum thin film containing nitrogen is used as the first thin film layer 2, but the present invention is not limited to this, and any material that can form a dense oxide layer by the oxidation treatment can be used, but the oxidation treatment can be used. When anodic oxidation or thermal oxidation is used as the method, pure tantalum or a conductive tantalum-based thin film containing nitrogen and / or oxygen is suitable for obtaining a high-quality layer with few pinholes as the oxide layer 3. .

【0036】図2(D):第1薄膜層2の酸化(誘電体
層となる酸化層3の形成) ベース基板1の上面側の主表面の第1薄膜層2の上に、
周知のフォトリソグラフィー法により開口部を設けたレ
ジストパターンを形成する。開口部は、誘電体層である
酸化層3を形成すべき部分に開ける。つぎに、電解液中
に、ベース基板1を配置し、ベース基板1を陽極とし
て、陽極酸化法によりレジストパターン開口部より露出
した第1薄膜層2を酸化する。これにより、厚みが20
0〜400nmの酸化層3を形成する。レジストを除去
した後、200〜300℃の温度で熱処理を行う。これ
により、ピンホールの少ない緻密な酸化層3を形成する
ことができ、0.5〜1nF/mm2の容量密度を有す
るキャパシタ400を得ることができる。なお、この実
施の形態では、酸化層3の下に100nm以上の第1薄
膜層2(すなわち、窒素を含むタンタル膜)を残すよう
にしている。
FIG. 2D: Oxidation of the first thin film layer 2 (formation of the oxide layer 3 to be a dielectric layer) On the first thin film layer 2 on the main surface on the upper surface side of the base substrate 1,
A resist pattern having an opening is formed by a well-known photolithography method. The opening is formed in a portion where the oxide layer 3 which is a dielectric layer is to be formed. Next, the base substrate 1 is placed in the electrolytic solution, and the first thin film layer 2 exposed through the resist pattern opening is oxidized by the anodic oxidation method using the base substrate 1 as an anode. This gives a thickness of 20
An oxide layer 3 having a thickness of 0 to 400 nm is formed. After removing the resist, heat treatment is performed at a temperature of 200 to 300 ° C. Thereby, the dense oxide layer 3 with few pinholes can be formed, and the capacitor 400 having a capacitance density of 0.5 to 1 nF / mm 2 can be obtained. In this embodiment, the first thin film layer 2 (that is, the tantalum film containing nitrogen) having a thickness of 100 nm or more is left below the oxide layer 3.

【0037】図2(E):第2薄膜層4の形成 つぎに、ベース基板1の上面側の主表面の全面に、スパ
ッタリング法等の手法を用いてCuをCrで挟んだCr
/Cu/Cr積層膜を成膜する(ただし、A/BはBの
上にAが積層されることを示している)。次いで、周知
のフォトエッチング等を用いることによりCr/Cu/
Cr積層膜を、酸化層3の上部のみに残すようにパター
ン分離を行い、上部電極となる第2薄膜層4を形成す
る。CrとCuの膜厚は、第2薄膜層4と誘電体層であ
る酸化層3との密着強度や、第2薄膜層4の電極として
の抵抗を考慮して定める。例えば、Cr膜厚としては5
0〜200nm、Cu膜厚としては1000〜5000
nmとすることができる。これにより、第2の薄膜層4
のシート抵抗を20mΩ/□以下の低抵抗にできる。な
お、第2薄膜層4を構成する材料は、誘電体層として用
いられる酸化層3の材質にあわせて選択して材料を用い
ることができる。
FIG. 2 (E): Formation of second thin film layer 4 Next, on the entire main surface on the upper surface side of the base substrate 1, Cu is sandwiched by Cr using a method such as a sputtering method.
/ Cu / Cr laminated film is formed (however, A / B indicates that A is laminated on B). Then, by using well-known photo etching or the like, Cr / Cu /
Pattern separation is performed so that the Cr laminated film is left only above the oxide layer 3, and the second thin film layer 4 serving as the upper electrode is formed. The film thickness of Cr and Cu is determined in consideration of the adhesion strength between the second thin film layer 4 and the oxide layer 3 which is a dielectric layer, and the resistance of the second thin film layer 4 as an electrode. For example, the Cr film thickness is 5
0-200 nm, Cu film thickness is 1000-5000
can be nm. Thereby, the second thin film layer 4
Sheet resistance can be made as low as 20 mΩ / □ or less. The material forming the second thin film layer 4 can be selected and used according to the material of the oxide layer 3 used as the dielectric layer.

【0038】続けて、図3(A)〜(D)を参照して説
明する。 図3(A):表裏絶縁層6,601の形成 ベース基板1の上面および裏面の主表面に、真空ホット
プレス法等の手法を用いてプリプレグ等の有機絶縁シー
トを貼り付け、第1の主表面側の絶縁層6と第2の主表
面側の絶縁層601を形成する。次いで、レーザ加工法
等、周知の方法を用いて、上面側の絶縁層6にスルーホ
ール610を形成する。なお、有機絶縁材料としてはプ
リプレグに限定されるものではなく、その他の材料を用
いることができ、例えば、液状あるいはペースト状の絶
縁材料をディップ法や印刷法、スプレー塗布、転写法
等、別の手法を用いて膜を形成し、絶縁層6,601を
形成することが可能である。また、スルーホール6の形
成方法としても、絶縁材料によっては、フォトエッチン
グ法(ウェットエッチング、ドライエッチング等)の適用
が可能であり、絶縁材料として感光性材料を用いた場合
には、周知のフォトリソグラフィー法により、絶縁層6
とスルーホール610を同時に形成できる。
Next, description will be made with reference to FIGS. FIG. 3 (A): Formation of front and back insulating layers 6 and 601 An organic insulating sheet such as a prepreg is attached to the upper and lower main surfaces of the base substrate 1 by using a method such as a vacuum hot pressing method, and the first main The insulating layer 6 on the front surface side and the insulating layer 601 on the second main surface side are formed. Then, a through hole 610 is formed in the insulating layer 6 on the upper surface side by using a known method such as a laser processing method. Note that the organic insulating material is not limited to prepreg, and other materials can be used. For example, a liquid or paste insulating material can be used by another method such as dipping method, printing method, spray coating, transfer method, or the like. A film can be formed by a method to form the insulating layers 6 and 601. Also, as a method of forming the through hole 6, a photo-etching method (wet etching, dry etching, etc.) can be applied depending on the insulating material. When a photosensitive material is used as the insulating material, a well-known photo etching method can be used. The insulating layer 6 is formed by the lithography method.
And the through hole 610 can be formed at the same time.

【0039】図3(B):導電体層7の形成 つぎに、絶縁層6上に、スパッタリング法や真空蒸着
法、化学蒸着法、めっき法等の周知の手法を用いて、導
電体層7を成膜し、スルーホール610を充填する。次
いで、フォトエッチング等、周知の手法を用いて導電体
層7を加工し、スルーホール610を充填する部分のみ
に導電体層7を残し、周囲の導電体層7を除去する。導
電体層7としては、抵抗が低い金属、ここではCuを用
いる。
FIG. 3B: Formation of Conductor Layer 7 Next, the conductor layer 7 is formed on the insulating layer 6 by a well-known method such as a sputtering method, a vacuum vapor deposition method, a chemical vapor deposition method or a plating method. Is formed and the through hole 610 is filled. Then, the conductor layer 7 is processed by a well-known method such as photoetching, the conductor layer 7 is left only in the portion where the through holes 610 are filled, and the surrounding conductor layer 7 is removed. As the conductor layer 7, a metal having low resistance, here Cu is used.

【0040】図3(C):表面絶縁層8の形成 絶縁層6の上に、スピン塗布法など周知の手法により有
機系絶縁樹脂を塗布し、乾燥、硬化を行って、絶縁層8
を成膜する。次いで、フォトエッチング等の周知の手法
を用いてスルーホール810を形成する。なお、有機系
絶縁樹脂として感光性材料を用い、塗布、乾燥、露光、
現像、硬化の各工程により形成することもできる。この
場合には、スルーホール810を形成するためにエッチ
ングする工程を省略できる。また、有機系絶縁樹脂とし
てプリプレグ等の絶縁シートを用い、この絶縁シートを
真空ホットプレス法等によりに絶縁層6の上に貼り付
け、レーザ加工等によりスルーホール810を形成する
こともできる。
FIG. 3C: Formation of surface insulating layer 8 On the insulating layer 6, an organic insulating resin is applied by a well-known method such as a spin coating method, dried and cured to form the insulating layer 8.
To form a film. Then, a through hole 810 is formed by using a known method such as photo etching. A photosensitive material is used as the organic insulating resin, and coating, drying, exposure,
It can also be formed by each step of development and curing. In this case, the etching process for forming the through hole 810 can be omitted. It is also possible to use an insulating sheet such as prepreg as the organic insulating resin, attach the insulating sheet on the insulating layer 6 by a vacuum hot pressing method, etc., and form the through hole 810 by laser processing or the like.

【0041】図3(D):接続端子メタライズ層81,
82,91,92の形成 回路基板1000に搭載する半導体素子等の電子部品と
の接続に用いる接続手法に適合した材料を、スパッタリ
ング法や真空蒸着法、めっき法等の周知の成膜手法によ
り絶縁層8上に成膜し、フォトエッチング法等の周知の
手法により接続端子の形状にパターン分離を行い、回路
基板1000の第1の主表面側に接続端子メタライズ層
81、91、82、92を形成する。例えば、はんだ接
続に適するメタライズ層81,82,91,92として
は、Au/Ni/Cr積層膜やNi−Cu/Cr積層
膜、Ni−W/Cr積層膜等を用いることができる。
FIG. 3D: connection terminal metallized layer 81,
Formation of 82, 91, 92 Insulating a material suitable for a connection method used for connection with an electronic component such as a semiconductor element mounted on the circuit board 1000 by a known film forming method such as a sputtering method, a vacuum vapor deposition method, or a plating method. A film is formed on the layer 8 and pattern separation is performed into the shape of the connection terminal by a well-known method such as a photoetching method, and the connection terminal metallization layers 81, 91, 82, 92 are formed on the first main surface side of the circuit board 1000. Form. For example, as the metallized layers 81, 82, 91, 92 suitable for solder connection, an Au / Ni / Cr laminated film, a Ni—Cu / Cr laminated film, a Ni—W / Cr laminated film, or the like can be used.

【0042】以上の工程により、図1に示した回路基板
1000を製造することができる。本実施の形態の回路
基板1000の製造方法で特徴的な点は、ベース基板1
上にCr等からなる薄膜保護層5を設け、その上に第1
の薄膜層2としてタンタル系薄膜(ここでは窒素を含む
タンタル薄膜)を成膜し、陽極酸化法を用いてタンタル
系薄膜の一部を酸化し、窒素を含む酸化タンタルとする
ことにより誘電体層(酸化層3)を形成している点にあ
る。この陽極酸化によって誘電体層(酸化層3)を形成
する場合、本実施の形態ではベース基板1が金属である
ため、ベース金属1を陽極として電流を流すことができ
る。このため、給電用の配線パターンを回路基板上に別
途設ける等の複雑な工程が必要がない。また、陽極酸化
によって形成された酸化層3は、ピンホール等の欠陥が
少ないという特徴があるため、欠陥の少ない酸化層3を
容易に形成することができる。また、陽極酸化法には高
温は必要ないため、窒素を含む酸化タンタル膜からなる
誘電体層(酸化層3)を低温で形成することができる。
これにより、下地ベース基板1が高温に曝されることが
ないため、ベース基板1の表面が粗化される等のダメー
ジが少なく、誘電体層(酸化層3)にも欠陥が生じにく
い。よって、耐圧の優れたキャパシタを導電性ベース基
板上に形成できる。
Through the above steps, the circuit board 1000 shown in FIG. 1 can be manufactured. The characteristic point of the manufacturing method of the circuit board 1000 of the present embodiment is that the base board 1
A thin film protective layer 5 made of Cr or the like is provided on top of which a first
As a thin film layer 2 of, a tantalum-based thin film (here, a tantalum thin film containing nitrogen) is formed, and a part of the tantalum-based thin film is oxidized by an anodic oxidation method to obtain tantalum oxide containing nitrogen, thereby forming a dielectric layer. (Oxide layer 3) is formed. When the dielectric layer (oxide layer 3) is formed by this anodic oxidation, since the base substrate 1 is a metal in the present embodiment, a current can be passed using the base metal 1 as an anode. Therefore, there is no need for a complicated process such as separately providing a wiring pattern for power supply on the circuit board. Further, since the oxide layer 3 formed by anodic oxidation is characterized by having few defects such as pinholes, the oxide layer 3 having few defects can be easily formed. Further, since the anodic oxidation method does not require high temperature, the dielectric layer (oxide layer 3) made of a tantalum oxide film containing nitrogen can be formed at low temperature.
As a result, since the underlying base substrate 1 is not exposed to high temperature, damage such as roughening of the surface of the base substrate 1 is small, and defects are unlikely to occur in the dielectric layer (oxide layer 3). Therefore, a capacitor having an excellent breakdown voltage can be formed on the conductive base substrate.

【0043】また、タンタル薄膜2を陽極酸化法で形成
した酸化層3は、0.5〜1nF/mm2の容量密度を
得ることができるため、従来のようにアルミニウム系ベ
ース基板をアルマイト処理(陽極酸化)して誘電体層を
形成した構成(特開平11−298104公報参照)の
0.01〜0.1pF/mm2に比較すると、はるかに
大きな容量密度を得ることができる。
Further, since the oxide layer 3 formed by the anodizing method of the tantalum thin film 2 can obtain a capacitance density of 0.5 to 1 nF / mm 2 , an aluminum base substrate is anodized (as in the conventional case). Compared with the structure of 0.01 to 0.1 pF / mm 2 in which the dielectric layer is formed by anodic oxidation) (see Japanese Patent Laid-Open No. 11-298104), a much larger capacitance density can be obtained.

【0044】なお、本実施の形態では、熱膨張係数がS
iに近い42アロイをベース基板1としたが、これに限
定されるものではない。すなわち、42アロイ以外の鉄
系合金や、該鉄系合金に銅(Cu)クラッドを施した鉄
系複合材、タングステン(W)、タンタル(Ta)、モ
リブデン(Mo)、ニッケル(Ni)、銅(Cu)、ア
ルミニウム(Al)、等を用いることが可能である。
In this embodiment, the coefficient of thermal expansion is S
Although 42 alloy close to i was used as the base substrate 1, the present invention is not limited to this. That is, an iron-based alloy other than 42 alloy, an iron-based composite material obtained by subjecting the iron-based alloy to copper (Cu) cladding, tungsten (W), tantalum (Ta), molybdenum (Mo), nickel (Ni), copper. (Cu), aluminum (Al), or the like can be used.

【0045】以上述べてきたように、本実施例によれ
ば、等価直列抵抗が低く、容量密度の大きな薄膜キャパ
シタを集積させた回路基板を高い歩留まりで提供でき
る。また、この薄膜キャパシタをデカップリングキャパ
シタとして用いることにより、スイッチングノイズを低
減できる半導体装置を提供できる。
As described above, according to this embodiment, it is possible to provide a circuit board in which thin film capacitors having a low equivalent series resistance and a large capacitance density are integrated with a high yield. Further, by using this thin film capacitor as a decoupling capacitor, it is possible to provide a semiconductor device capable of reducing switching noise.

【0046】なお、回路基板1000では、絶縁層8を
形成し、その中のスルーホールを介して接続端子メタラ
イズ層81、91を設けているが、絶縁層8は必須では
なく、応力緩和や導電体層の保護など、必要に応じて設
ければよい。
In the circuit board 1000, the insulating layer 8 is formed, and the connection terminal metallization layers 81 and 91 are provided through the through holes in the insulating layer 8. However, the insulating layer 8 is not essential, and stress relaxation and conductivity can be achieved. It may be provided as necessary for protection of body layers.

【0047】(第2の実施の形態)本発明の第2の実施
の形態の回路基板2000を図4を用いて説明する。
(Second Embodiment) A circuit board 2000 according to a second embodiment of the present invention will be described with reference to FIG.

【0048】第2の実施の形態の図4の回路基板200
0は、基本的には、第1の実施の形態の回路基板100
0と同様の構成であるが、キャパシタ400を構成する
誘電体層40として、第1薄膜層2の一部を酸化して形
成した酸化層3と、その上に積層された第2誘電体層1
0の2層構造としたものである。これにより、キャパシ
タ400を構成する誘電体層40が2層構造となるた
め、キャパシタの耐圧が向上し、製造歩留まりを上げる
ことができる。また、第2誘電体層10として、SrT
iO3や(Ba,Sr)TiO3、Pb(Zr,Ti)O
3、Pb(Mg1/3Nb2/3)O3等の誘電率の高いペロブ
スカイト構造酸化物を用いることにより、キャパシタ4
00の容量を著しく増大させることができる。
The circuit board 200 of FIG. 4 according to the second embodiment.
0 is basically the circuit board 100 of the first embodiment.
0 has the same structure as the above, but as the dielectric layer 40 constituting the capacitor 400, an oxide layer 3 formed by oxidizing a part of the first thin film layer 2 and a second dielectric layer laminated thereon. 1
It has a two-layer structure of 0. As a result, the dielectric layer 40 forming the capacitor 400 has a two-layer structure, so that the breakdown voltage of the capacitor is improved and the manufacturing yield can be increased. In addition, as the second dielectric layer 10, SrT
iO 3 and (Ba, Sr) TiO 3, Pb (Zr, Ti) O
3 , Pb (Mg 1/3 Nb 2/3 ) O 3 or the like is used to form the capacitor 4 by using a perovskite structure oxide having a high dielectric constant.
00 capacity can be significantly increased.

【0049】また、図4の回路基板2000では、第1
薄膜層2がパターニングされており、酸化層3が配置さ
れる部分のみに第1薄膜層2が備えられている。
Further, in the circuit board 2000 of FIG.
The thin film layer 2 is patterned, and the first thin film layer 2 is provided only in the portion where the oxide layer 3 is arranged.

【0050】なお、図4の回路基板2000において、
図1の回路基板1000と同じ構成には同じ符号を付
し、説明を省略する。図4の場合にも、薄膜層によって
構成される部分の詳細をわかりやすくするため、キャパ
シタ400を形成している回路基板2000の主表面の
部分を拡大して示している。特に、膜厚方向を拡大して
示している。
In the circuit board 2000 of FIG. 4,
The same components as those of the circuit board 1000 of FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted. Also in the case of FIG. 4, in order to make the details of the portion formed by the thin film layer easy to understand, the portion of the main surface of the circuit board 2000 on which the capacitor 400 is formed is enlarged and shown. In particular, the film thickness direction is shown enlarged.

【0051】また、第2の実施の形態の回路基板200
0は、第1の実施の形態の回路基板1000と同じく、
導電性部材からなるベース基板1がキャパシタ400の
下部電極として作用するので、キャパシタ400の等価
直列抵抗を低くできる。また、この実施の形態の回路基
板2000場合も、第1の実施の形態と同様に、接続端
子メタライズ層82、92に半導体チップ(図示せず)
を搭載し、接続端子メタライズ層81を電源層(または
接地層)に、接続端子メタライズ層91を接地層(また
は電源層)に接続することにより、内蔵するキャパシタ
400をデカップリングキャパシタとして用いることが
できる。
Further, the circuit board 200 according to the second embodiment.
0 is the same as the circuit board 1000 of the first embodiment,
Since the base substrate 1 made of a conductive member acts as the lower electrode of the capacitor 400, the equivalent series resistance of the capacitor 400 can be reduced. Also in the case of the circuit board 2000 of this embodiment, a semiconductor chip (not shown) is formed on the connection terminal metallization layers 82 and 92 as in the first embodiment.
And connecting the connection terminal metallization layer 81 to the power supply layer (or the ground layer) and the connection terminal metallization layer 91 to the ground layer (or the power supply layer), the built-in capacitor 400 can be used as a decoupling capacitor. it can.

【0052】次に、第2の実施の形態の図4の回路基板
2000の製造方法の一例を簡単に説明する。まず、第
1の実施の形態の図2(A)〜(B)の工程と同じく、
42アロイ等の導電性部材からなるベース基板1を準備
し、その表面に薄膜保護層5、501を形成する。薄膜
保護層5の上に、反応性スパッタリング法により窒素を
含むタンタル膜を150〜200nmの膜厚で成膜し、
第1薄膜層2とする。次いで、第2薄膜層2をフォトエ
ッチング法(ウェットエッチング、ドライエッチングを
含む)等、周知の手法を用いて下部電極のパターンに加
工する。
Next, an example of a method of manufacturing the circuit board 2000 of FIG. 4 of the second embodiment will be briefly described. First, as in the steps of FIGS. 2A to 2B of the first embodiment,
A base substrate 1 made of a conductive material such as 42 alloy is prepared, and thin film protective layers 5 and 501 are formed on the surface thereof. A tantalum film containing nitrogen is formed on the thin film protective layer 5 by a reactive sputtering method to a film thickness of 150 to 200 nm,
This is the first thin film layer 2. Then, the second thin film layer 2 is processed into a pattern of the lower electrode by using a well-known method such as a photo etching method (including wet etching and dry etching).

【0053】次に、周知のフォトリソグラフィー法によ
り第1薄膜層2上に開口部を有するレジストパターンを
形成し、陽極酸化法を用いてレジストパターン開口部よ
り露出された第1薄膜層2酸化を行う。これにより、誘
電体40の一部を構成する酸化層3を100〜200n
mの膜厚で形成する。次いで、レジストを除去し、20
0〜300℃の熱処理を行う。この実施例では、100
nm以上の第1薄膜層2(すなわち、窒素を含むタンタ
ル膜)が酸化層3の下に残るようにしている。
Next, a resist pattern having an opening is formed on the first thin film layer 2 by a well-known photolithography method, and the first thin film layer 2 exposed from the opening of the resist pattern is oxidized by an anodic oxidation method. To do. As a result, the oxide layer 3 forming a part of the dielectric 40 is formed in a thickness of 100 to 200 n
It is formed with a film thickness of m. The resist is then removed, 20
Heat treatment is performed at 0 to 300 ° C. In this example, 100
The first thin film layer 2 (that is, a tantalum film containing nitrogen) having a thickness of nm or more is left below the oxide layer 3.

【0054】なお、ここでは、フォトリソグラフィー法
と陽極酸化の組み合わせによって第1薄膜層2を酸化し
ているが、フォトリソグラフィー法を用いずに、約50
0℃での熱酸化によって第1薄膜層2を酸化し、酸化層
3を形成することもできる。
Although the first thin film layer 2 is oxidized by the combination of the photolithography method and the anodic oxidation here, the photolithography method is not used.
It is also possible to oxidize the first thin film layer 2 by thermal oxidation at 0 ° C. to form the oxide layer 3.

【0055】つぎに、酸化層3の上に、スパッタリング
法や真空蒸着法、化学蒸着法、ゾルゲル法、MOD法等
の周知の成膜手法を用いて、第2誘電体層10を100
〜200nmの膜厚で形成する。キャパシタの容量を大
きくするために、第2誘電体層10の材料としてSrT
iO3や(Br,Sr)TiO3等のペロブスカイト構造
酸化物を用いることができる。第2誘電体層10に対し
て600〜800℃の熱処理を施すことにより結晶性を
改善した後、周知のフォトエッチング法を用いて第2誘
電体層10を酸化層3の上部のみに残し、周囲の余分な
部分を除去する。
Next, the second dielectric layer 10 is formed on the oxide layer 3 by a well-known film forming method such as a sputtering method, a vacuum evaporation method, a chemical vapor deposition method, a sol-gel method and a MOD method.
It is formed with a film thickness of up to 200 nm. In order to increase the capacitance of the capacitor, SrT is used as the material of the second dielectric layer 10.
A perovskite structure oxide such as iO 3 or (Br, Sr) TiO 3 can be used. After improving the crystallinity by performing a heat treatment at 600 to 800 ° C. on the second dielectric layer 10, the well-known photo-etching method is used to leave the second dielectric layer 10 only above the oxide layer 3, Remove the extra part around it.

【0056】次いで、第1の実施の形態の図2(E)の
工程と図3(A)〜(D)の工程により、第2薄膜層
4、絶縁層6、8、601、導電体層7、接続端子メタ
ライズ層81、91、82、92を形成することによっ
て、図4に示した回路基板2000を製造することがで
きる。
Then, the second thin film layer 4, the insulating layers 6, 8, and 601 and the conductor layer are processed by the process of FIG. 2E and the process of FIGS. 3A to 3D of the first embodiment. 7. By forming the connection terminal metallized layers 81, 91, 82, 92, the circuit board 2000 shown in FIG. 4 can be manufactured.

【0057】第2の実施の形態では、第1薄膜層2を酸
化して得られる酸化層3(誘電体層)の膜厚を小さく
し、誘電率の高いペロブスカイト構造酸化物からなる第
2誘電体層10を積層し、多層構造の誘電体層40とし
ている。そのため、第1の実施の形態の場合と比べ、内
蔵させるキャパシタ400の容量を大きくでき、1.5
nF/mm2以上の容量も可能となる。
In the second embodiment, the film thickness of the oxide layer 3 (dielectric layer) obtained by oxidizing the first thin film layer 2 is reduced, and the second dielectric layer made of a perovskite structure oxide having a high dielectric constant is used. The body layers 10 are laminated to form a dielectric layer 40 having a multilayer structure. Therefore, as compared with the case of the first embodiment, the capacity of the built-in capacitor 400 can be increased, and 1.5
A capacity of nF / mm 2 or more is also possible.

【0058】なお、本実施の形態では、熱膨張係数がS
iに近い42アロイをベース基板としたが、これに限定
されるものではない。すなわち、ペロブスカイト構造酸
化物の形成温度や熱酸化温度に耐性のある高融点金属で
あれば用いることができ、例えば、42アロイ以外の鉄
系合金や、該鉄系合金に銅(Cu)クラッドを施した鉄
系複合材、タングステン(W)、タンタル(Ta)、モ
リブデン(Mo)、ニッケル(Ni)、銅(Cu)、等
を用いることができる。
In this embodiment, the coefficient of thermal expansion is S
Although 42 alloy close to i was used as the base substrate, the present invention is not limited to this. That is, any refractory metal that is resistant to the formation temperature of the perovskite structure oxide and the thermal oxidation temperature can be used. For example, an iron-based alloy other than 42 alloy or a copper (Cu) clad to the iron-based alloy can be used. The applied iron-based composite material, tungsten (W), tantalum (Ta), molybdenum (Mo), nickel (Ni), copper (Cu), or the like can be used.

【0059】以上述べてきたように、本実施の形態によ
れば、等価直列抵抗が低く、容量密度の大きな薄膜キャ
パシタを集積させた回路基板を高い歩留まりで提供でき
る。また、この薄膜キャパシタをデカップリングキャパ
シタとして用いることにより、スイッチングノイズを低
減できる半導体装置を提供できる。
As described above, according to the present embodiment, it is possible to provide a circuit board in which thin film capacitors having a low equivalent series resistance and a large capacitance density are integrated with a high yield. Further, by using this thin film capacitor as a decoupling capacitor, it is possible to provide a semiconductor device capable of reducing switching noise.

【0060】(第3の実施の形態)本発明の第3の実施
の形態の回路基板3000を図5を用いて説明する。
(Third Embodiment) A circuit board 3000 according to a third embodiment of the present invention will be described with reference to FIG.

【0061】図5の回路基板3000は、第1の実施の
形態の図1の回路基板1000と似た構成であるが、ベ
ース基板1の裏面側にも接続端子メタライズ8101、
9101および導電体層701を設けている。また、ベ
ース基板1には、ベース基板1を貫通するスルーホール
が設けられ、絶縁層11が充填されている。これによ
り、絶縁層11で取り囲まれた導電性ビア12がベース
基板1内に形成されている。導電性ビア12は、回路基
板3000の上面側と裏面側とを電気的に接続してい
る。これにより、裏面側の接続端子メタライズ8101
は、裏面側の導電体層701と導電性ビア12とを介し
て、キャパシタ400の上部電極の第2薄膜層4および
上面側の導電体層7および接続端子メタライズ81に電
気的に接続されている。接続端子メタライズ層91、9
101はベース基板1に接続されている。
The circuit board 3000 shown in FIG. 5 has a structure similar to that of the circuit board 1000 shown in FIG. 1 according to the first embodiment, but the connection terminal metallization 8101 is formed on the back surface side of the base board 1.
9101 and a conductor layer 701 are provided. Further, the base substrate 1 is provided with through holes penetrating the base substrate 1 and filled with the insulating layer 11. As a result, the conductive via 12 surrounded by the insulating layer 11 is formed in the base substrate 1. The conductive via 12 electrically connects the upper surface side and the back surface side of the circuit board 3000. Thereby, the connection terminal metallization 8101 on the back surface side
Is electrically connected to the second thin film layer 4 of the upper electrode of the capacitor 400, the conductor layer 7 on the upper surface side, and the connection terminal metallization 81 through the conductor layer 701 on the back surface side and the conductive vias 12. There is. Connection terminal metallized layers 91, 9
Reference numeral 101 is connected to the base substrate 1.

【0062】図5の回路基板3000の他の符号は図1
〜図4の場合と同じである。図5の場合も、薄膜層によ
って構成される部分の詳細をわかりやすくするため、回
路基板3000の主表面の部分を拡大した。特に、膜厚
方向を拡大した。
Other reference numerals of the circuit board 3000 of FIG.
~ It is the same as the case of FIG. Also in the case of FIG. 5, the main surface portion of the circuit board 3000 is enlarged in order to facilitate understanding of the details of the portion formed by the thin film layer. In particular, the thickness direction was enlarged.

【0063】図5の回路基板3000の構成によれば、
ベース基板1を接地電極に、キャパシタ400の上部電
極(第2の薄膜層4)と接続された導電性ビア12を電
源電極に接続することにより、キャパシタ400をデカ
ップリングキャパシタとして作用させることができる。
また、回路基板3000は、上面の接続端子メタライズ
層81と91に半導体チップ(図示せず)を接続すると
ともに、裏面に設けられた接続端子メタライズ層810
1と9101に配線基板(マザーボードやモジュール基
板、図示せず)を接続することができるので、図5の回
路基板3000により、デカップリングキャパシタを内
蔵した、インターポーザとして好適な回路基板を提供で
きる。
According to the configuration of the circuit board 3000 shown in FIG.
By connecting the base substrate 1 to the ground electrode and the conductive via 12 connected to the upper electrode (the second thin film layer 4) of the capacitor 400 to the power supply electrode, the capacitor 400 can act as a decoupling capacitor. .
Further, in the circuit board 3000, a semiconductor chip (not shown) is connected to the connection terminal metallization layers 81 and 91 on the upper surface, and the connection terminal metallization layer 810 provided on the back surface.
Since a wiring board (motherboard or module board, not shown) can be connected to 1 and 9101, the circuit board 3000 of FIG. 5 can provide a circuit board having a built-in decoupling capacitor and suitable as an interposer.

【0064】また、図5の回路基板3000の場合に
も、キャパシタ400の下部電極41が第1の薄膜層2
のみでなく抵抗が低いベース基板1によっても構成さ
れ、誘電体層はタンタル系薄膜から構成される酸化層3
によって形成されているので、第1の実施の形態と同じ
効果が得られる。すなわち、等価直列抵抗が低く、容量
密度の大きな薄膜キャパシタを高い歩留まりで集積化さ
せた回路基板を提供できる。
In the case of the circuit board 3000 shown in FIG. 5, the lower electrode 41 of the capacitor 400 is also the first thin film layer 2.
In addition to the base substrate 1 having a low resistance, the dielectric layer is an oxide layer 3 made of a tantalum-based thin film.
Since it is formed by, the same effect as that of the first embodiment can be obtained. That is, it is possible to provide a circuit board in which thin film capacitors having a low equivalent series resistance and a large capacitance density are integrated with a high yield.

【0065】なお、回路基板3000では、絶縁層8、
801を形成し、その中のスルーホールを介して接続端
子メタライズ層81、91、8101、9101を設け
ているが、絶縁層8、801は必須条件ではなく、応力
緩和や導電体層の保護など、必要に応じて設ければよ
い。
In the circuit board 3000, the insulating layer 8,
801 is formed, and the connection terminal metallized layers 81, 91, 8101, 9101 are provided through the through holes therein, but the insulating layers 8, 801 are not essential conditions, but stress relaxation, protection of the conductor layer, etc. , May be provided if necessary.

【0066】次に、第3の実施の形態の図5の回路基板
3000の製造方法を図6(A)〜(E)と図7(A)
〜(E)を用いて説明する。
Next, a method of manufacturing the circuit board 3000 of FIG. 5 of the third embodiment will be described with reference to FIGS. 6 (A) to 6 (E) and FIG. 7 (A).
This will be described with reference to (E).

【0067】図6(A):キャパシタ400の形成 第1の実施の形態と同様に、図2(A)〜(E)に示し
た工程により、42アロイ等導電性部材からなるベース
基板1の上面に、Cr等からなる薄膜保護層5、タンタ
ル系薄膜からなる第1の薄膜層2、該第1の薄膜層2の
酸化層3、Cr/Cu/Cr積層膜からなる第2の薄膜
層を形成する。これにより、ベース基板1の上面に薄膜
キャパシタ400を形成する。また、基板1の裏面には
Cr等からなる薄膜保護層501を形成する。
FIG. 6A: Formation of Capacitor 400 Similar to the first embodiment, the base substrate 1 made of a conductive material such as 42 alloy is formed by the steps shown in FIGS. 2A to 2E. On the upper surface, a thin film protective layer 5 made of Cr or the like, a first thin film layer 2 made of a tantalum-based thin film, an oxide layer 3 of the first thin film layer 2, and a second thin film layer made of a Cr / Cu / Cr laminated film. To form. As a result, the thin film capacitor 400 is formed on the upper surface of the base substrate 1. Further, a thin film protective layer 501 made of Cr or the like is formed on the back surface of the substrate 1.

【0068】図6(B):導電性ビア12の形成 フォトエッチング法やレーザ加工法等の周知の方法を用
いて、ベース基板1の上面側から導電性ビア12の形成
すべき領域の周囲を除去し、導電性ビア12の周囲を囲
むようにリング状の溝1110を形成する。
FIG. 6B: Formation of conductive via 12 Using a well-known method such as a photoetching method or a laser processing method, the periphery of the region where the conductive via 12 is to be formed is formed from the upper surface side of the base substrate 1. Then, a ring-shaped groove 1110 is formed so as to surround the conductive via 12.

【0069】図6(C):絶縁層6の形成 真空ホットプレス法等の手法を用いてプリプレグ等の有
機絶縁シートをベース基板1の上面側に貼り付け、リン
グ状溝1110に有機絶縁膜からなる絶縁層11を充填
するとともに、絶縁層6を形成する。なお、有機絶縁材
料としてはプリプレグに限定されるものではなく、その
他の材料を用いても良く、液状(あるいはペースト状)
の絶縁材料をディップ法や印刷法、スプレー塗布、転写
法等、別の手法を用いて絶縁層11および絶縁層6を形
成することができる。
FIG. 6C: Formation of insulating layer 6 An organic insulating sheet such as a prepreg is attached to the upper surface of the base substrate 1 by using a method such as a vacuum hot pressing method, and the ring-shaped groove 1110 is formed from the organic insulating film. The insulating layer 6 is formed and the insulating layer 6 is formed. The organic insulating material is not limited to the prepreg, other materials may be used, and liquid (or paste) may be used.
The insulating layer 11 and the insulating layer 6 can be formed by another method such as a dipping method, a printing method, a spray coating method, or a transfer method.

【0070】図6(D):ベース基板1のエッチング キャパシタ400を形成しているベース基板1の上面側
を保護しながら、エッチングや研磨等、周知の手法を用
いてベース基板1の裏面を予め定めた厚さだけ除去し、
絶縁層11を露出させる。次いで、平滑化と洗浄を行
い、ベース基板1の新たな裏面を清浄にする。
FIG. 6D: While protecting the upper surface side of the base substrate 1 on which the etching capacitor 400 of the base substrate 1 is formed, the back surface of the base substrate 1 is previously formed by a known method such as etching or polishing. Remove only the specified thickness,
The insulating layer 11 is exposed. Next, smoothing and cleaning are performed to clean the new back surface of the base substrate 1.

【0071】図6(E):ベース基板1の裏面上への絶
縁層601の形成 図6(C)と同様に、真空ホットプレス法等の手法を用
いてプリプレグ等の有機絶縁シートをベース基板1の第
2の主表面側に貼り付け、有機絶縁膜からなる絶縁層6
01を形成する。この場合にも、有機絶縁材料としては
プリプレグに限定されるものではなく、その他の材料を
用いても良く、液状(あるいはペースト状)の絶縁材料
をディップ法や印刷法、スプレー塗布、転写法等、別の
手法を用いて絶縁層601を形成することが可能であ
る。
FIG. 6 (E): Formation of insulating layer 601 on the back surface of the base substrate 1. Similar to FIG. 6 (C), an organic insulating sheet such as a prepreg is formed on the base substrate by using a method such as a vacuum hot pressing method. 1. An insulating layer 6 made of an organic insulating film attached to the second main surface side of 1.
01 is formed. Also in this case, the organic insulating material is not limited to the prepreg, and other materials may be used, and a liquid (or paste) insulating material may be used for the dipping method, the printing method, the spray coating, the transfer method, etc. The insulating layer 601 can be formed using another method.

【0072】以下、図7(A)〜(D)を参照にしなが
ら説明する。
Description will be given below with reference to FIGS. 7 (A) to 7 (D).

【0073】図7(A):絶縁層6、601へのスルー
ホール形成 フォトエッチング法やレーザ加工法等の周知の手法を用
いて、上面側の絶縁層6と裏面側の絶縁層601に、ス
ルーホール610、6010をそれぞれ形成する。この
場合、絶縁層6、601として感光性樹脂を用いている
場合、塗布、乾燥、露光、現像、硬化の各工程により形
成でき、スルーホール形成工程を簡略化できる。
FIG. 7A: Through hole formation in the insulating layers 6 and 601 The insulating layer 6 on the upper surface side and the insulating layer 601 on the rear surface side are formed by a well-known method such as a photoetching method or a laser processing method. Through holes 610 and 6010 are formed, respectively. In this case, when a photosensitive resin is used as the insulating layers 6 and 601, it can be formed by each step of coating, drying, exposing, developing and curing, and the through hole forming step can be simplified.

【0074】図7(B):導電体層7,701の形成 スパッタリング法等の物理的手法、化学蒸着法、ゾル−
ゲル法、めっき法等の周知の手法を用いて、ベース基板
1の上面および裏面上に導電性薄膜層を成膜し、次い
で、フォトエッチング法等、周知の手法を用いてパター
ン化を行う。これにより導電体層7、701が形成され
る。導電体層7,701の材料としては、CuやAl等
の低抵抗材料を用いることができる。
FIG. 7B: Formation of conductor layers 7, 701 Physical method such as sputtering method, chemical vapor deposition method, sol-
A conductive thin film layer is formed on the upper surface and the back surface of the base substrate 1 by using a known method such as a gel method and a plating method, and then patterning is performed by using a known method such as a photoetching method. Thereby, the conductor layers 7 and 701 are formed. As a material for the conductor layers 7 and 701, a low resistance material such as Cu or Al can be used.

【0075】図7(C):絶縁層8、801の形成 ベース基板1の上面および裏面上に、スピン塗布法や印
刷法等の周知の手法により有機系絶縁樹脂を塗布し、乾
燥、硬化を行って絶縁層8、801を成膜する。次い
で、フォトエッチング法やレーザ加工法等の周知の手法
により、絶縁層8,801にそれぞれスルーホール81
0、8010を形成する。この場合、図6(C)と同様
に、真空ホットプレス法等の手法を用いてプリプレグ等
の有機絶縁シートを貼り付けても良いし、有機系絶縁樹
脂として感光性材料を用い、塗布、乾燥、露光、現像、
硬化の各工程により形成することもできる。
FIG. 7C: Formation of insulating layers 8 and 801 An organic insulating resin is applied to the upper surface and the back surface of the base substrate 1 by a well-known method such as a spin coating method or a printing method, and then dried and cured. Then, the insulating layers 8 and 801 are formed. Then, through holes 81 are formed in the insulating layers 8 and 801 by a well-known method such as a photoetching method or a laser processing method.
0, 8010 is formed. In this case, as in the case of FIG. 6C, an organic insulating sheet such as a prepreg may be attached by using a method such as a vacuum hot pressing method, or a photosensitive material may be used as the organic insulating resin, and coating and drying may be performed. , Exposure, development,
It can also be formed by each step of curing.

【0076】図7(D):接続端子メタライズ層81,
81,8101,9101の形成 半導体素子等との接続に用いる接続手法に適合した材料
をスパッタ法や真空蒸着法、めっき法等の周知の成膜手
法により、ベース基板1の上面および裏面に成膜し、フ
ォトエッチング法等の周知の手法によりパターン化を行
い、接続端子メタライズ層81、91、8101、91
01を形成する。はんだ接続を前提にする場合には、A
u/Ni/Cr積層膜やNi−Cu/Cr積層膜、Ni
−W/Cr積層膜等を用いればよい。ここで、A/Bは
Bの上にAが積層されることを示す。
FIG. 7D: connection terminal metallization layer 81,
81, 8101, 9101 are formed on the upper surface and the back surface of the base substrate 1 by a well-known film forming method such as a sputtering method, a vacuum evaporation method, a plating method, etc. Then, patterning is performed by a well-known method such as a photo etching method, and the connection terminal metallized layers 81, 91, 8101, 91 are formed.
01 is formed. If solder connection is assumed, A
u / Ni / Cr laminated film, Ni-Cu / Cr laminated film, Ni
A -W / Cr laminated film or the like may be used. Here, A / B indicates that A is stacked on B.

【0077】以上により、回路基板3000が完成す
る。
With the above, the circuit board 3000 is completed.

【0078】ここで述べた製造方法の特徴は次の通りで
ある。 (1)ベース基板1上にキャパシタ400を形成してか
ら、ベース基板1内に導電性ビア12を形成している。
これにより、ベース基板1を貫通する導電性ビア12を
備える回路基板でありながら、キャパシタ400を平板
基板上に形成できるため、キャパシタ形成のプロセスが
容易である。 (2)導電性のベース基板1の上面に導電性ビア12芯
線部を形成する領域を残し、この領域外周部に所定深さ
の環状溝を形成することにより、ベース基板1と同一材
料からなる導電性ビア12を形成している。これによ
り、簡略化された工程により、機械的強度に優れた導電
性ビア12を得ることができる。
The features of the manufacturing method described here are as follows. (1) After forming the capacitor 400 on the base substrate 1, the conductive vias 12 are formed in the base substrate 1.
As a result, the capacitor 400 can be formed on the flat substrate even though the circuit board is provided with the conductive vias 12 penetrating the base substrate 1. Therefore, the capacitor forming process is easy. (2) It is made of the same material as the base substrate 1 by leaving a region for forming the conductive via 12 core portion on the upper surface of the conductive base substrate 1 and forming an annular groove of a predetermined depth at the outer peripheral portion of this region. The conductive via 12 is formed. Thereby, the conductive via 12 having excellent mechanical strength can be obtained by the simplified process.

【0079】なお、導電性ビア12は必ずしもベース基
板と同一材料で形成する必要はなく、ベース基板1とは
異なる導電性材料を絶縁層11に設けたスルーホールに
充填することにより形成しても差し支えない。また、本
実施の形態では、環状溝1110を充填する絶縁層11
と第1の主表面上の絶縁層6を同じ材料とし、真空プレ
ス法などを用いて同時形成を行っている。しかし、これ
に限定されるものではなく、異なる絶縁材料を用いて、
別々の工程により形成しても差し支えない。
The conductive via 12 does not necessarily have to be formed of the same material as the base substrate, but may be formed by filling a through hole provided in the insulating layer 11 with a conductive material different from that of the base substrate 1. It doesn't matter. In addition, in this embodiment, the insulating layer 11 filling the annular groove 1110 is used.
And the insulating layer 6 on the first main surface are made of the same material, and are simultaneously formed using a vacuum pressing method or the like. However, the present invention is not limited to this, and using different insulating materials,
They may be formed by separate steps.

【0080】つぎに、第3の実施の形態における別の回
路基板4000、5000、6000、7000、80
00を図8〜図12に示す。各図8〜図12において、
図1〜図7の符号と同じ符号を付したものは、図1〜図
7と同じ構成を示す。
Next, another circuit board 4000, 5000, 6000, 7000, 80 according to the third embodiment.
00 is shown in FIGS. 8 to 12,
The same reference numerals as those in FIGS. 1 to 7 indicate the same configurations as those in FIGS.

【0081】図8に示した回路基板4000は、図4に
示した第2の実施の形態と同様に、タンタル系薄膜から
なる第1の薄膜層2を上部電極の第2薄膜層4と同様の
形状に予めパターン分離し、その表面部分を酸化するこ
とによって、誘電体層3を形成したものである。
The circuit board 4000 shown in FIG. 8 is similar to the second embodiment shown in FIG. 4 in that the first thin film layer 2 made of a tantalum-based thin film is similar to the second thin film layer 4 of the upper electrode. The dielectric layer 3 is formed by preliminarily pattern-separating into the above shape and oxidizing the surface portion.

【0082】図9に示した回路基板5000は、ベース
基板1の上面側の接続端子メタライズ層81と91、な
らびに、裏面側の接続端子メタライズ層8101と91
01をそれぞれ隣接して配置した構成であり、キャパシ
タ400の下部電極41と上部電極の第2薄膜層4とを
流れる電流を逆方向にすることにより、キャパシタ40
0のインダクタンス成分を減少させようとしたものであ
る。
The circuit board 5000 shown in FIG. 9 has connection terminal metallization layers 81 and 91 on the upper surface side of the base substrate 1 and connection terminal metallization layers 8101 and 91 on the back surface side.
01 are arranged adjacent to each other, and the electric currents flowing through the lower electrode 41 and the second thin film layer 4 of the upper electrode of the capacitor 400 are made opposite to each other, so that the capacitor 40
This is an attempt to reduce the inductance component of 0.

【0083】図10に示した回路基板6000と図11
に示した回路基板7000は、第1の薄膜層2を、Pt
等の導電性材料からなる薄膜層21とタンタル系薄膜か
らなる薄膜層22との多層構造としたものである。回路
基板6000の場合には、上側のタンタル系薄膜からな
る薄膜層22の表面の部分的に酸化することによって誘
電体層3を形成し、回路基板7000の場合には、タン
タル系薄膜からなる薄膜層22全体を酸化することによ
って誘電体層3を形成している。回路基板7000の構
造は、タンタル系薄膜からなる薄膜層22の酸化を熱酸
化を用いて行う場合に適している。
The circuit board 6000 shown in FIG. 10 and FIG.
The circuit board 7000 shown in FIG.
It has a multi-layered structure including a thin film layer 21 made of a conductive material such as the above and a thin film layer 22 made of a tantalum-based thin film. In the case of the circuit board 6000, the dielectric layer 3 is formed by partially oxidizing the surface of the thin film layer 22 of the upper tantalum-based thin film, and in the case of the circuit board 7000, the thin film of the tantalum-based thin film. The dielectric layer 3 is formed by oxidizing the entire layer 22. The structure of the circuit board 7000 is suitable when the thin film layer 22 made of a tantalum-based thin film is oxidized by thermal oxidation.

【0084】図12に示した回路基板8000は、キャ
パシタ400の誘電体層40をタンタル系薄膜からなる
第1の薄膜層2の酸化層3とペロブスカイト構造酸化物
等からなる絶縁層10の多層構造とした例であり、内蔵
させるキャパシタの容量を増大させる場合に有効であ
る。
The circuit board 8000 shown in FIG. 12 has a multilayer structure in which the dielectric layer 40 of the capacitor 400 comprises the oxide layer 3 of the first thin film layer 2 made of a tantalum-based thin film and the insulating layer 10 made of perovskite structure oxide. The above is an example, and it is effective when increasing the capacity of a built-in capacitor.

【0085】上述してきた図8〜図12から明らかなよ
うに、回路基板4000、5000、6000、700
0、8000のいずれの場合にも、本発明の適用より図
5に示した回路基板3000と同じ効果が得られる。
As is apparent from FIGS. 8 to 12 described above, the circuit boards 4000, 5000, 6000, 700.
In any case of 0 and 8000, the same effect as the circuit board 3000 shown in FIG. 5 can be obtained by applying the present invention.

【0086】(第4の実施の形態)本発明の第4の実施
の形態の回路基板9000,10000を図13
(A),(B)を用いて説明する。
(Fourth Embodiment) FIG. 13 shows a circuit board 9000, 10000 according to a fourth embodiment of the present invention.
A description will be given using (A) and (B).

【0087】回路基板9000,10000は、ベース
基板1の裏面側にもキャパシタ40001を内蔵した構
成である。キャパシタ40001は、ベース基板1の裏
面側に配置された薄膜保護層501と、第1薄膜層20
1と、第1薄膜層201を酸化することによって得られ
た酸化層301と、第2薄膜層401とにより構成され
る。第1薄膜層201、酸化層301と、第2薄膜層4
01の構成および材質は、第1の実施の形態等で説明し
た第1薄膜層2、酸化層3と、第2薄膜層4と同じであ
る。ベース基板1、薄膜保護層501,第1薄膜層20
1は、下部電極4101を構成する。他の符号は図1〜
図12の場合と同じである。
The circuit boards 9000 and 10000 have a structure in which the capacitor 40001 is also built in on the back surface side of the base board 1. The capacitor 40001 includes a thin film protective layer 501 disposed on the back surface side of the base substrate 1 and a first thin film layer 20.
1, an oxide layer 301 obtained by oxidizing the first thin film layer 201, and a second thin film layer 401. First thin film layer 201, oxide layer 301, and second thin film layer 4
The structure and material of 01 are the same as those of the first thin film layer 2, the oxide layer 3 and the second thin film layer 4 described in the first embodiment and the like. Base substrate 1, thin film protection layer 501, first thin film layer 20
1 constitutes the lower electrode 4101. Other symbols are shown in FIGS.
This is the same as the case of FIG.

【0088】回路基板9000、10000では、ベー
ス基板1の上面及び裏面上にキャパシタ400,400
01がそれぞれ配置され、上面側のキャパシタ400の
上部電極となる第2薄膜層4と、裏面側のキャパシタ4
0001の上部電極となる第2薄膜層401とが導電性
ビア12によって接続されている。この点が第1〜第3
の実施の形態と異なる。かかる構成により、上面側及び
裏面側に形成されたキャパシタ400、40001が並
列接続されることになり、第1〜第3の実施の形態に比
べ、回路基板が内蔵するキャパシタの容量を増大させる
ことができる。
In the circuit boards 9000 and 10000, the capacitors 400 and 400 are provided on the upper surface and the back surface of the base substrate 1.
No. 01 is arranged respectively, the second thin film layer 4 serving as the upper electrode of the capacitor 400 on the upper surface side and the capacitor 4 on the rear surface side.
The second thin film layer 401, which serves as the upper electrode of 0001, is connected by the conductive via 12. This point is the first to third
Different from the embodiment. With such a configuration, the capacitors 400 and 40001 formed on the upper surface side and the rear surface side are connected in parallel, and the capacitance of the capacitor incorporated in the circuit board is increased as compared with the first to third embodiments. You can

【0089】なお、図13(A)に示した回路基板90
00では、接続端子メタライズ層81,91,810
1,9101が上面側と裏面側とに配置されている。接
続端子メタライズ層81、8101は導電性ビア12
に、接続端子メタライズ層91、9101はベース基板
1に、それぞれ接続されている。一方、図13(B)に
示した回路基板10000では、接続端子メタライズ層
81,82,91,92が、上面側にすべて配置されて
いる。接続端子メタライズ層81、82はキャパシタ4
00の上部電極となる第2薄膜層4に接続されるととも
に、導電性ビア12を介してキャパシタ40001の上
部電極となる第2薄膜層401と接続されている。接続
端子メタライズ層91、92は、ベース基板1に接続さ
れている。
The circuit board 90 shown in FIG.
00, the connection terminal metallization layers 81, 91, 810
1, 9101 are arranged on the upper surface side and the rear surface side. The connection terminal metallization layers 81 and 8101 are conductive vias 12.
Further, the connection terminal metallized layers 91 and 9101 are connected to the base substrate 1, respectively. On the other hand, in the circuit board 10000 shown in FIG. 13B, the connection terminal metallized layers 81, 82, 91, 92 are all arranged on the upper surface side. The connection terminal metallization layers 81 and 82 are the capacitors 4
The second thin film layer 4 serving as the upper electrode of the capacitor 00001 is connected to the second thin film layer 4 serving as the upper electrode of the capacitor 40001 through the conductive via 12. The connection terminal metallized layers 91 and 92 are connected to the base substrate 1.

【0090】回路基板9000,10000では、ベー
ス基板1を接地電極に、表裏2つの主表面上に形成され
たキャパシタ400、40001の第2の電極(第2薄
膜層4、401)と接続された導電性ビア12を電源電
極に接続することにより、表裏2つの主表面上に形成さ
れたキャパシタ400、40001をデカップリングキ
ャパシタとして作用させることができる。
In the circuit boards 9000 and 10000, the base board 1 is connected to the ground electrode and the second electrodes (second thin film layers 4 and 401) of the capacitors 400 and 40001 formed on the two main surfaces of the front and back. By connecting the conductive via 12 to the power supply electrode, the capacitors 400 and 40001 formed on the two main surfaces of the front and back can act as decoupling capacitors.

【0091】更に、回路基板9000の場合、上面側の
接続端子メタライズ層81と91に半導体チップ(図示
せず)を、裏面側の接続端子メタライズ層8101と9
101に配線基板(マザーボードやモジュール基板、図
示せず)を接続することができるので、この実施の形態
で示した回路基板9000により、デカップリングキャ
パシタを内蔵した、インターポーザとして好適な回路基
板を提供できる。
Further, in the case of the circuit board 9000, semiconductor chips (not shown) are provided on the connection terminal metallization layers 81 and 91 on the upper surface side, and the connection terminal metallization layers 8101 and 9 on the back surface side.
Since a wiring board (motherboard or module board, not shown) can be connected to 101, the circuit board 9000 shown in this embodiment can provide a circuit board having a built-in decoupling capacitor and suitable as an interposer. .

【0092】また、回路基板9000と回路基板100
00のいずれの場合にも、キャパシタ400、4000
1の下部電極41、4101が第1の薄膜層2、201
のみでなく、抵抗の低いベース基板1によっても構成さ
れ、誘電体層の酸化層3、301は、タンタル系薄膜か
ら構成される第1薄膜層2の一部を酸化することによっ
て形成される。従って、本発明の適用により、第1〜第
3の実施の形態と同じ効果が得られる。すなわち、等価
直列抵抗が低く、容量密度の大きな薄膜キャパシタを高
い歩留まりで集積化させた回路基板を提供できる。な
お、この実施の形態では、絶縁層8、801を形成し、
その中のスルーホールを介して接続端子メタライズ層8
1、91、8101、9101またはメタライズ層8
1、82、91、92を設けているが、絶縁層8、80
1は必須ではなく、応力緩和や回路基板の保護など、必
要に応じて設ければよい。
Further, the circuit board 9000 and the circuit board 100
In any case of 00, capacitors 400, 4000
One of the lower electrodes 41, 4101 is the first thin film layer 2, 201
Not only the base substrate 1 having a low resistance but also the oxide layers 3 and 301 of the dielectric layer are formed by oxidizing a part of the first thin film layer 2 formed of a tantalum-based thin film. Therefore, by applying the present invention, the same effects as those of the first to third embodiments can be obtained. That is, it is possible to provide a circuit board in which thin film capacitors having a low equivalent series resistance and a large capacitance density are integrated with a high yield. In this embodiment, the insulating layers 8 and 801 are formed,
Connection terminal metallization layer 8 through the through hole in it
1, 91, 8101, 9101 or metallized layer 8
1, 82, 91, 92 are provided, but insulating layers 8, 80
1 is not essential, and may be provided as necessary for stress relaxation, protection of the circuit board, and the like.

【0093】回路基板9000、10000は、ほぼ同
じ製造プロセスにより形成することができる。ここで
は、回路基板9000の製造方法を図14(A)〜
(E)、図15(A)〜(D)、図16(A)〜(C)
を用いて説明する。まず、図14(A)〜(D)を参照
にしながら、回路基板9000の製造工程について説明
する。
The circuit boards 9000 and 10000 can be formed by almost the same manufacturing process. Here, the manufacturing method of the circuit board 9000 will be described with reference to FIG.
(E), FIGS. 15 (A) to (D), and FIGS. 16 (A) to (C).
Will be explained. First, the manufacturing process of the circuit board 9000 will be described with reference to FIGS.

【0094】図14(A): ベース基板1の準備 たとえば、42アロイ等の導電性部材を適正な大きさに
切り出し、必要に応じて表面研磨等により平滑にし、ベ
ース基板1とする。次いで、ベース基板1の脱脂処理、
中性洗剤やアルカリ洗剤による洗浄を行い、表面を清浄
にする。
FIG. 14 (A): Preparation of Base Substrate 1 For example, a conductive member such as 42 alloy is cut into an appropriate size and, if necessary, surface-polished or the like to make the base substrate 1 smooth. Next, degreasing treatment of the base substrate 1,
Clean the surface by washing with neutral detergent or alkaline detergent.

【0095】図14(B):薄膜保護層5、501の形成 スパッタリング法等の手法を用いてベース基板1の上面
および裏面に、厚みが200nmのCr膜を形成し、薄
膜保護層5、501とする。ここでは、薄膜保護層とし
てCrを用いたが、薄膜保護層の種類や膜厚は、処理温
度等のプロセス条件やベース基板に対する被覆性で定め
ればよい。たとえば、白金族金属材料、あるいは、酸化
インジウム、酸化スズ、酸化インジウム・酸化スズ混合
物、酸化亜鉛、酸化ルテニウム、酸化レニウム、酸化イ
リジウム、酸化オスミウム等の電気伝導性の酸化物、あ
るいは、クロム(Cr)、チタン(Ti)、タングステ
ン(W)、モリブデン(Mo)、ニッケル(Ni)等の
高融点金属のいずれかより適宜選択すればよい。また、
成膜手法もスパッタリング法に限定されるものではな
く、真空蒸着法や、化学蒸着法、MOD(Metal Organic
Decomposition)法、ゾルゲル法、めっき法等の周知の
手法等の中から、薄膜保護層の種類やベース基板の材質
にあわせて選択して用いることができる。
FIG. 14B: Formation of thin film protective layers 5, 501 A Cr film having a thickness of 200 nm is formed on the upper surface and the back surface of the base substrate 1 by a method such as a sputtering method, and the thin film protective layers 5, 501 are formed. And Although Cr is used as the thin film protective layer here, the type and film thickness of the thin film protective layer may be determined by the process conditions such as the processing temperature and the coverage with the base substrate. For example, a platinum group metal material, an electrically conductive oxide such as indium oxide, tin oxide, a mixture of indium oxide and tin oxide, zinc oxide, ruthenium oxide, rhenium oxide, iridium oxide, osmium oxide, or chromium (Cr ), Titanium (Ti), tungsten (W), molybdenum (Mo), nickel (Ni), or any other refractory metal. Also,
The film forming method is not limited to the sputtering method, and may be a vacuum vapor deposition method, a chemical vapor deposition method, or a MOD (Metal Organic) method.
Decomposition method, sol-gel method, plating method and the like can be selected and used according to the type of the thin film protective layer and the material of the base substrate.

【0096】図14(C):第1薄膜層2,201の形
成 反応性スパッタリング法により、ベース基板1の上面お
よび裏面上に窒素を含むタンタル薄膜を成膜し、第1薄
膜層2、201とする。膜厚は、次工程で形成する酸化
層3,301の膜厚等を考慮して設定すればよいが、2
00〜400nmが代表的である。なお、ここでは、窒
素を含むタンタルを第1薄膜層2,201としたが、こ
れに限定されるものではなく、酸化処理によって緻密な
酸化層が形成される材料であれば差し支えない。しか
し、陽極酸化や熱酸化によって誘電体層を形成する場合
の酸化層の品質から考えると、純タンタルや、窒素およ
び/または酸素を含む導電性のタンタル系薄膜が適して
いる。
FIG. 14C: Formation of first thin film layers 2 and 201. A tantalum thin film containing nitrogen is formed on the upper surface and the back surface of the base substrate 1 by the reactive sputtering method, and the first thin film layers 2 and 201 are formed. And The film thickness may be set in consideration of the film thickness of the oxide layers 3 and 301 formed in the next step.
A typical range is 00 to 400 nm. Although the tantalum containing nitrogen is used as the first thin film layers 2 and 201 here, the material is not limited to this, and any material can be used as long as a dense oxide layer is formed by the oxidation treatment. However, considering the quality of the oxide layer when forming the dielectric layer by anodic oxidation or thermal oxidation, pure tantalum or a conductive tantalum-based thin film containing nitrogen and / or oxygen is suitable.

【0097】図14(D):第1薄膜層2,201の酸
化(誘電体層となる酸化層3,301の形成) 第1薄膜層2、201上に、周知のフオトリソグラフィ
ー法により酸化する領域を開口したレジストパターンを
形成する。次いで、第1薄膜層2、201のレジストパ
ターン開口部より露出した領域を陽極酸化法を用いて酸
化することにより、誘電体層となる酸化層3、301を
200〜400nmの膜厚で形成する。レジストを除去
した後、200〜300℃の温度で熱処理を行う。これ
で、0.5〜1nF/mm2の容量密度を有するキャパ
シタを得ることができる。なお、この実施の形態では、
100nm以上の第1薄膜層2、201(すなわち、窒
素を含むタンタル膜)を酸化層3、301の下に残して
いる。
FIG. 14D: Oxidation of the first thin film layers 2 and 201 (formation of oxide layers 3 and 301 to be dielectric layers) The first thin film layers 2 and 201 are oxidized by a well-known photolithography method. A resist pattern having an open area is formed. Then, the regions exposed from the resist pattern openings of the first thin film layers 2 and 201 are oxidized using an anodic oxidation method to form oxide layers 3 and 301 to be dielectric layers with a thickness of 200 to 400 nm. . After removing the resist, heat treatment is performed at a temperature of 200 to 300 ° C. This makes it possible to obtain a capacitor having a capacitance density of 0.5 to 1 nF / mm 2 . In addition, in this embodiment,
The first thin film layers 2 and 201 having a thickness of 100 nm or more (that is, the tantalum film containing nitrogen) are left under the oxide layers 3 and 301.

【0098】図14(E):第2薄膜層4,401の形
成 ベース基板1の上面および裏面に、スパッタリング法等
の手法を用いてCu膜をCr膜で挟んだCr/Cu/C
r積層膜を成膜する。次いで、フォトエッチング等、周
知の方法により、Cr/Cu/Cr積層膜のパターン分
離を行い、キャパシタ400、40001の上部電極と
なる第2薄膜層4、401を形成する。CrとCuの膜
厚は、第2薄膜層4、401の誘電体層への密着強度や
電極部抵抗を考慮して定めれることができるが、例え
ば、Cr膜厚としては50〜200nm、Cu膜厚とし
ては1000〜5000nmとすることができる。これ
により、第2薄膜層4、401のシート抵抗を20mΩ
/□以下にできる。なお、ここではスパッタリング法に
より成膜したCr/Cu/Cr積層膜を第2薄膜層4、
401としたが、これに限定されるものではない。誘電
体層として用いられる酸化層3、301にあわせて選択
すれば良い。
FIG. 14E: Formation of second thin film layers 4 and 401 Cr / Cu / C in which a Cu film is sandwiched between Cr films on the upper surface and the back surface of the base substrate 1 by a method such as a sputtering method.
r A laminated film is formed. Then, pattern separation of the Cr / Cu / Cr laminated film is performed by a well-known method such as photoetching to form the second thin film layers 4 and 401 to be the upper electrodes of the capacitors 400 and 40001. The film thicknesses of Cr and Cu can be determined in consideration of the adhesion strength of the second thin film layers 4 and 401 to the dielectric layer and the resistance of the electrode portion. For example, the Cr film thickness is 50 to 200 nm, and the Cu film thickness is Cu. The film thickness can be 1000 to 5000 nm. As a result, the sheet resistance of the second thin film layers 4 and 401 is 20 mΩ.
/ Can be less than or equal to Here, the Cr / Cu / Cr laminated film formed by the sputtering method is used as the second thin film layer 4,
Although it is set to 401, it is not limited to this. It may be selected according to the oxide layers 3 and 301 used as the dielectric layer.

【0099】以下、図15(A)〜(D)を参照にしな
がら説明する。
Description will be made below with reference to FIGS. 15 (A) to 15 (D).

【0100】図15(A):導電性ビア12の上面側部
分1201の形成 フォトエッチング法やレーザ加工法等、周知の方法を用
いて、ベース基板1の上面側から導電性ビア12の形成
領域の周囲を囲むように環状溝1110を形成し、導電
性ビア12の上面側部分1201を形成する。
FIG. 15A: Formation of the upper surface side portion 1201 of the conductive via 12 Using the well-known method such as the photo etching method or the laser processing method, the conductive via 12 forming region is formed from the upper surface side of the base substrate 1. The annular groove 1110 is formed so as to surround the periphery of the above, and the upper surface side portion 1201 of the conductive via 12 is formed.

【0101】図15(B):絶縁層11の上面側部分1
101の形成 真空ホットプレス法等の手法を用いてプリプレグ等の有
機絶縁シートをベース基板1の上面側に貼り付け、環状
溝1110に有機絶縁材料からなる絶縁層1101を充
填し、同時に、上面上に絶縁層6を形成する。なお、有
機絶縁材料はプリプレグに限定されるものではなく、そ
の他の材料を用いることができる。たとえば、液状(あ
るいはペースト状)の絶縁材料をディップ法や印刷法、
スプレー塗布、転写法等、別の手法を用いて形成するこ
とができる。
FIG. 15B: Upper surface side portion 1 of the insulating layer 11
Formation of 101 An organic insulating sheet such as a prepreg is attached to the upper surface side of the base substrate 1 by using a method such as a vacuum hot pressing method, the annular groove 1110 is filled with an insulating layer 1101 made of an organic insulating material, and at the same time, on the upper surface. Then, the insulating layer 6 is formed. The organic insulating material is not limited to the prepreg, and other materials can be used. For example, liquid (or paste) insulating material can be used for dipping or printing,
It can be formed by another method such as spray coating or transfer method.

【0102】図15(C):導電性ビア12の完成 上記図15(A)と図15(B)に示した工程をベース
基板1の裏面側から繰り返すことにより、ベース基板1
の裏面側に導電性ビア12の裏面側の部分を形成すると
ともに、裏面側の環状溝に絶縁層を充填する。これによ
り、絶縁層11によりベース基板1から分離された導電
性ビア12が完成され、同時に、裏面上に絶縁層601
が形成される。
FIG. 15C: Completion of conductive via 12 By repeating the steps shown in FIGS. 15A and 15B from the back surface side of base substrate 1, base substrate 1 is formed.
The back side portion of the conductive via 12 is formed on the back side, and the insulating groove is filled in the annular groove on the back side. As a result, the conductive via 12 separated from the base substrate 1 by the insulating layer 11 is completed, and at the same time, the insulating layer 601 is formed on the back surface.
Is formed.

【0103】図15(D):絶縁層6,604へのスル
ーホール形成 レーザ加工法やフォトエッチング法等、周知の方法を用
いて、上面および裏面の絶縁層6、601に、スルーホ
ール610、6010を形成する。
FIG. 15D: Formation of through holes in insulating layers 6 and 604. Through holes 610 are formed in the insulating layers 6 and 601 on the upper and lower surfaces by using a well-known method such as a laser processing method or a photoetching method. 6010 is formed.

【0104】以下、図16(A)〜(C)を参照しなが
ら説明する。
Hereinafter, description will be made with reference to FIGS. 16 (A) to 16 (C).

【0105】図16(A):導電体層7,701の形成 スパッタリング法や真空蒸着、化学蒸着法、めっき法
等、周知の手法を用いて、絶縁層6、601上に導電体
層7、701を成膜する。次いで、フォトエッチング
等、周知の手法を用いて導電体層7、701を加工し、
スルーホール610,6010を充填するように導電体
層7、701を残す。導電体層7、701の材料として
は、抵抗が低い導電体、ここではCuを用いる。
FIG. 16A: Formation of the conductor layers 7 and 701. The conductor layers 7 and 701 are formed on the insulating layers 6 and 601 by a well-known method such as a sputtering method, a vacuum deposition method, a chemical vapor deposition method or a plating method. 701 is formed into a film. Then, the conductor layers 7 and 701 are processed using a well-known method such as photoetching,
The conductor layers 7 and 701 are left so as to fill the through holes 610 and 6010. As a material for the conductor layers 7 and 701, a conductor having a low resistance, here Cu is used.

【0106】図16(B):表面絶縁層8,801の形
成 スピン塗布法など周知の手法により有機系絶縁樹脂を塗
布し、乾燥、硬化を行って、ベース基板1の上面および
裏面上に絶縁層8、801を成膜する。次いで、フォト
エッチング等、周知の手法を用いることにより、スルー
ホール810、8010を形成する。この場合、有機系
絶縁樹脂として感光性材料を選択し、塗布、乾燥、露
光、現像、硬化の各工程により形成しても良い。この場
合には、有機絶縁樹脂を加工(エッチング)する工程を省
略できる。また、プリプレグ等の絶縁シートを真空ホッ
トプレス法等により基板の両面に貼り付け、レーザ加工
等によりスルーホール810、8010を形成すること
もできる。
FIG. 16B: Formation of surface insulating layers 8 and 801 An organic insulating resin is applied by a known method such as a spin coating method, dried and cured to insulate the upper surface and the back surface of the base substrate 1. The layers 8 and 801 are formed. Then, through holes 810 and 8010 are formed by using a known method such as photo etching. In this case, a photosensitive material may be selected as the organic insulating resin, and the organic insulating resin may be formed by the steps of coating, drying, exposing, developing and curing. In this case, the step of processing (etching) the organic insulating resin can be omitted. Alternatively, an insulating sheet such as a prepreg may be attached to both surfaces of the substrate by a vacuum hot pressing method or the like, and the through holes 810 and 8010 may be formed by laser processing or the like.

【0107】図16(C):接続端子メタライズ層8
1,91,8101,9101の形成 半導体素子との接続方法に適合した材料をスパッタリン
グ法や真空蒸着法、めっき法等、周知の成膜手法により
成膜し、フォトエッチング法等の周知の手法によりパタ
ーン分離を行い、回路基板9000の上面側に接続端子
メタライズ層81、91を、裏面側に接続端子メタライ
ズ層8101、9101を形成する。接続端子メタライ
ズ層81、91、8101、9101として用いる材料
は接続手法によって選択されることになるが、はんだ接
続を前提にする場合には、Au/Ni/Cr積層膜やN
i−Cu/Cr積層膜、Ni−W/Cr積層膜等を用い
ればよい。ただし、A/BはBの上にAが積層されるこ
とを示す以上の工程により、図13(A)に示した回路
基板9000が完成する。
FIG. 16C: Connection terminal metallization layer 8
1, 91, 8101, 9101 are formed by a known film forming method such as a sputtering method, a vacuum vapor deposition method, a plating method, or the like, and a known material such as a photo etching method. The patterns are separated, and the connection terminal metallization layers 81 and 91 are formed on the upper surface side of the circuit board 9000, and the connection terminal metallization layers 8101 and 9101 are formed on the back surface side. The material used for the connection terminal metallized layers 81, 91, 8101, 9101 will be selected depending on the connection method. However, when solder connection is assumed, an Au / Ni / Cr laminated film or N
An i-Cu / Cr laminated film, a Ni-W / Cr laminated film, or the like may be used. However, A / B indicates that A is laminated on B. Through the above steps, the circuit board 9000 shown in FIG. 13A is completed.

【0108】ここで述べた回路基板9000の製造方法
は次に述べる特徴を有しており、等価直列抵抗が低く、
容量の大きなキャパシタを内蔵させた導電性ビア付きの
回路基板を高歩留まりで提供できる。 (1)ベース基板1の上面および裏面上にCr等からな
る薄膜保護層5を設け、その上に第1の薄膜層2として
タンタル系薄膜を成膜し、陽極酸化法を用いて前記タン
タル系薄膜の一部を酸化することにより誘電体層3、3
01を形成している。この陽極酸化によって誘電体層を
形成する場合、ベース基板1を陽極として電流を流せば
良く、給電用の配線パターン等の別途用意する必要がな
い。かかる製造方法によれば、ピンホール等の欠陥が少
ないタンタル酸化膜からなる誘電体層が低温で形成され
るため、下地ベース基板1に対するダメージが少なく、
耐圧の優れたキャパシタを導電性ベース基板上に形成で
きる。 (2)ベース基板1の上面および裏面上にキャパシタ4
00、40001を形成してから、ベース基板1内に導
電性ビア12を形成している。これにより、ベース基板
1を貫通する導電性ビア12を有する回路基板において
も、キャパシタ400、40001を平板基板上に形成
できるようになり、キャパシタ形成プロセスを容易なも
のとなっている。 (3)導電性のベース基板1の上面および裏面上に導電
性ビア12芯線部を形成する領域を残し、この領域外周
部に所定深さの環状溝を形成することにより、ベース基
板1と同一材料からなる導電性ビア12を形成してい
る。これにより、機械的強度に優れた導電性ビア12を
得ることができる。
The method of manufacturing the circuit board 9000 described here has the following characteristics, and has a low equivalent series resistance,
It is possible to provide a circuit board with a conductive via in which a large-capacity capacitor is built-in with a high yield. (1) A thin film protective layer 5 made of Cr or the like is provided on the upper surface and the back surface of the base substrate 1, a tantalum thin film is formed as a first thin film layer 2 on the thin film protective layer 5, and the tantalum-based thin film is formed using an anodizing method. Dielectric layers 3, 3 by oxidizing a part of the thin film
Forming 01. When the dielectric layer is formed by this anodic oxidation, the base substrate 1 may be used as an anode and an electric current may be passed therethrough, and it is not necessary to separately prepare a power supply wiring pattern or the like. According to this manufacturing method, since the dielectric layer made of a tantalum oxide film with few defects such as pinholes is formed at a low temperature, damage to the underlying base substrate 1 is small,
A capacitor having an excellent withstand voltage can be formed on the conductive base substrate. (2) Capacitor 4 is formed on the upper surface and the back surface of base substrate 1.
00, 40001 are formed, and then the conductive via 12 is formed in the base substrate 1. As a result, even in the circuit board having the conductive vias 12 penetrating the base board 1, the capacitors 400 and 40001 can be formed on the flat board, and the capacitor forming process is facilitated. (3) Same as the base substrate 1 by leaving a region for forming the conductive via 12 core portion on the upper surface and the back surface of the conductive base substrate 1 and forming an annular groove of a predetermined depth on the outer peripheral portion of this region. A conductive via 12 made of a material is formed. Thereby, the conductive via 12 having excellent mechanical strength can be obtained.

【0109】本実施の形態の場合、ベース基板1とし
て、ニッケル(Ni)、クロム(Cr)、コバルト(C
o)、アルミニウム(Al)のいずれか一つを含む鉄
(Fe)系合金、該鉄系合金に銅(Cu)クラッドを施
した鉄系複合材、タングステン(W)、タンタル(T
a)、モリブデン(Mo)、ニッケル(Ni)、銅(C
u)、アルミニウム(Al)、のいずれかを用いること
ができるが、ベース基板1の加工性等を考えると、42
アロイ等の鉄(Fe)系合金が好ましい。
In the case of this embodiment, as the base substrate 1, nickel (Ni), chromium (Cr), cobalt (C
o), an iron (Fe) -based alloy containing any one of aluminum (Al), an iron-based composite material obtained by applying a copper (Cu) clad to the iron-based alloy, tungsten (W), tantalum (T).
a), molybdenum (Mo), nickel (Ni), copper (C
u) or aluminum (Al) can be used, but in view of the workability of the base substrate 1, etc., 42
Iron (Fe) alloys such as alloys are preferable.

【0110】なお、本実施の形態では、第1の薄膜層
2、201をタンタル系薄膜の単一層としているが、P
t等、他の導電性薄膜との多層膜としても良い。誘電体
層もタンタル系薄膜からなる薄膜層2、201を酸化し
て形成した酸化層3,301より構成しているが、ペロ
ブスカイト構造酸化物等他の絶縁層との多層膜とするこ
ともできる。
In the present embodiment, the first thin film layers 2 and 201 are single layers of tantalum-based thin film, but P
It may be a multilayer film with another conductive thin film such as t. The dielectric layer is also composed of the oxide layers 3 and 301 formed by oxidizing the thin film layers 2 and 201 made of a tantalum-based thin film, but it may be a multilayer film with another insulating layer such as a perovskite structure oxide. .

【0111】また、導電性ビア12をベース基板1と同
じ材料により構成しているが、ベース基板1とは異なる
材料で構成しても差し支えない。また、本実施の形態で
は、導電性ビア12周囲の環状溝を充填する絶縁層11
と表裏2つの主表面上の絶縁層6、601を同じ材料と
し、真空プレス法などを用いて同時形成を行っている。
しかし、これに限定される必要はなく、異なる絶縁材料
を用いて、別々の工程により形成しても差し支えない。
Although the conductive via 12 is made of the same material as the base substrate 1, it may be made of a material different from that of the base substrate 1. Further, in the present embodiment, the insulating layer 11 filling the annular groove around the conductive via 12 is formed.
The insulating layers 6 and 601 on the two main surfaces of the front and back are made of the same material, and are simultaneously formed using a vacuum pressing method or the like.
However, it is not necessary to be limited to this, and different insulating materials may be used and they may be formed in separate steps.

【0112】(第5の実施の形態)本発明の第5の実施
の形態の回路基板11000,12000を図17
(A),(B)を用いて説明する。
(Fifth Embodiment) FIG. 17 shows circuit boards 11000 and 12000 according to a fifth embodiment of the present invention.
A description will be given using (A) and (B).

【0113】回路基板11000,12000は、導体
層と絶縁層を交互に積層した薄膜多層配線部13を有し
ている。他の符号で、図1〜図16と同じ符号は同じ構
成を示している。薄膜層によって構成される部分の詳細
をわかりやすくするため、回路基板11000、120
00の主表面の部分を拡大した。特に、膜厚方向を拡大
してしめしている。
The circuit boards 11000 and 12000 have a thin film multilayer wiring section 13 in which conductor layers and insulating layers are alternately laminated. Other reference numerals that are the same as those in FIGS. 1 to 16 indicate the same configurations. In order to make the details of the portion formed by the thin film layers easy to understand, the circuit boards 11000, 120
The main surface portion of 00 was enlarged. In particular, the thickness direction is enlarged.

【0114】この実施の形態の特徴は、キャパシタ40
0が形成されている上面側の絶縁層6と絶縁層8の間に
薄膜多層配線部13が配置されているところにある。回
路基板11000では、図1に示した回路基板1000
のキャパシタ400が形成されている上面側の絶縁層6
と絶縁層8の間に薄膜多層配線部13が形成されてい
る。回路基板12000では、図5に示した回路基板3
000のキャパシタ400が形成されている上面側の絶
縁層6と絶縁層8の間に薄膜多層配線部13が形成され
ている。回路基板11000は、上述してきた各実施の
形態の回路基板において、接続端子が上面側にのみ設け
られている回路基板の中に薄膜多層配線部13を配置し
た代表的な構成を示している。回路基板12000は、
接続端子が上面および裏面に設けられている回路基板の
中にに薄膜多層配線部を配置した構成を示している。な
お、回路基板12000の場合には、キャパシタを設け
ていない裏面側の絶縁層601と絶縁層801の間にも
薄膜多層配線部を配置することができる。
The feature of this embodiment is that the capacitor 40
The thin film multilayer wiring portion 13 is disposed between the insulating layer 6 and the insulating layer 8 on the upper surface side where 0 is formed. In the circuit board 11000, the circuit board 1000 shown in FIG.
Top insulating layer 6 on which the capacitor 400 of FIG.
The thin-film multilayer wiring portion 13 is formed between the insulating layer 8 and the insulating layer 8. In the circuit board 12000, the circuit board 3 shown in FIG.
Thin film multilayer wiring portion 13 is formed between the insulating layer 6 and the insulating layer 8 on the upper surface side where the capacitor 400 of No. The circuit board 11000 has a typical configuration in which the thin film multilayer wiring section 13 is arranged in the circuit board of each of the above-described embodiments in which the connection terminals are provided only on the upper surface side. The circuit board 12000 is
It shows a configuration in which a thin film multilayer wiring section is arranged in a circuit board having connection terminals provided on the upper surface and the back surface. In the case of the circuit board 12000, the thin film multilayer wiring portion can be arranged between the insulating layer 601 and the insulating layer 801 on the back surface side where no capacitor is provided.

【0115】回路基板11000,12000のように
薄膜多層配線部13を配置することにより、接続端子メ
タライズ層71,72,91,92ならびにメタライズ
層81,91の端子ピッチ(端子の間隔)を所望のピッ
チにすることができる。すなわち、薄膜多層配線部13
により、端子ピッチを変換することができる。これによ
り、搭載する半導体チップやダイオード、受動素子(キ
ャパシタ、コイル、抵抗、等)の端子ピッチとあわせる
ことができるため、半導体チップや電子部品の搭載基板
として利用できるキャパシタを内蔵した回路基板を提供
できる。そして、内蔵したキャパシタの下部電極41、
上部電極である第2薄膜層4を電源層あるいは接地層に
利用することにより、スイッチングノイズを低減できる
半導体装置を提供できる。
By arranging the thin film multilayer wiring portion 13 like the circuit boards 11000 and 12000, the connection terminal metallized layers 71, 72, 91 and 92 and the metallized layers 81 and 91 can have desired terminal pitches (terminal intervals). Can be on pitch. That is, the thin-film multilayer wiring section 13
Thus, the terminal pitch can be converted. As a result, it is possible to match the terminal pitch of the mounted semiconductor chips, diodes, and passive elements (capacitors, coils, resistors, etc.), and thus provide a circuit board with a built-in capacitor that can be used as a mounting board for semiconductor chips and electronic components. it can. Then, the lower electrode 41 of the built-in capacitor,
By using the second thin film layer 4 as the upper electrode for the power supply layer or the ground layer, it is possible to provide a semiconductor device capable of reducing switching noise.

【0116】また、薄膜多層配線部13の活用により、
半導体チップの検査パッドを形成したり、補修を行うこ
とが可能になり、半導体装置の製造歩留まり改善に寄与
できる。
Further, by utilizing the thin film multilayer wiring section 13,
It becomes possible to form an inspection pad for a semiconductor chip and perform repairs, which can contribute to an improvement in the manufacturing yield of semiconductor devices.

【0117】更に、この実施の形態の回路基板1100
0、12000の場合、上記薄膜多層配線部13の中に
インダクタンス素子や抵抗素子を内蔵させることも可能
であり、終端抵抗やフィルタを内蔵させたキャパシタ内
蔵回路基板を提供できる。
Furthermore, the circuit board 1100 of this embodiment
In the case of 0, 12000, it is possible to incorporate an inductance element or a resistance element in the thin film multilayer wiring portion 13, and it is possible to provide a circuit board with a built-in capacitor in which a termination resistor or a filter is incorporated.

【0118】[0118]

【発明の効果】上述してきたように、本発明によれば、
等価直列抵抗が低く、容量密度の大きな薄膜キャパシタ
を内蔵した回路基板であって、製造歩留まりの高い回路
基板を提供することができる。
As described above, according to the present invention,
It is possible to provide a circuit board having a low equivalent series resistance and a built-in thin film capacitor having a large capacitance density and a high manufacturing yield.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施の形態の回路基板1000
の構成を示す要部断面図である。
FIG. 1 is a circuit board 1000 according to a first embodiment of the present invention.
FIG. 3 is a cross-sectional view of an essential part showing the configuration of FIG.

【図2】(A)〜(E)図1の回路基板1000の製造
工程のフローを説明する要部断面図である。
2A to 2E are cross-sectional views of relevant parts for explaining the flow of the manufacturing process of the circuit board 1000 in FIG.

【図3】(A)〜(D)図2(E)に引き続き、図1の
回路基板1000の製造工程のフローを説明する要部断
面図である。
3A to 3D are cross-sectional views of main parts for explaining the flow of the manufacturing process of the circuit board 1000 of FIG. 1, following FIG. 2E.

【図4】本発明の第2の実施の形態の回路基板2000
の構成を示す要部断面図である。
FIG. 4 is a circuit board 2000 according to a second embodiment of the present invention.
FIG. 3 is a cross-sectional view of an essential part showing the configuration of FIG.

【図5】本発明の第3の実施の形態の回路基板3000
の構成を示す要部断面図である。
FIG. 5 is a circuit board 3000 according to a third embodiment of the present invention.
FIG. 3 is a cross-sectional view of an essential part showing the configuration of FIG.

【図6】(A)〜(E)図5の回路基板3000の製造
工程のフローを説明する要部断面図である。
6A to 6E are cross-sectional views of relevant parts for explaining the flow of the manufacturing process of the circuit board 3000 of FIG.

【図7】(A)〜(D)図6(E)に引き続き、図5の
回路基板3000の製造工程のフローを説明する要部断
面図である。
7A to 7D are cross-sectional views of main parts for explaining the flow of the manufacturing process of the circuit board 3000 of FIG. 5, following FIG. 6E.

【図8】本発明の第3の実施の形態の図5とは異なる回
路基板4000を示す要部断面図である。
FIG. 8 is a main-portion cross-sectional view showing a circuit board 4000 which is different from that in FIG. 5 in the third embodiment of the present invention.

【図9】本発明の第3の実施の形態の図5、図8とは異
なる回路基板5000を示す要部断面図である。
FIG. 9 is a cross-sectional view of essential parts showing a circuit board 5000, which is different from those of FIGS. 5 and 8 according to the third embodiment of the present invention.

【図10】本発明の第3の実施の形態の図5、図8、図
9とは異なる回路基板6000を示す要部断面図であ
る。
FIG. 10 is a cross-sectional view of essential parts showing a circuit board 6000 different from those of FIGS. 5, 8 and 9 according to the third embodiment of the present invention.

【図11】本発明の第3の実施の形態の図5、図8〜図
10とは異なる回路基板7000を示す要部断面図であ
る。
FIG. 11 is a cross-sectional view of essential parts showing a circuit board 7000 different from those of FIGS. 5 and 8 to 10 of the third embodiment of the present invention.

【図12】本発明の第3の実施の形態の図5、図8〜図
11とは異なる回路基板8000を示す要部断面図であ
る。
FIG. 12 is a cross-sectional view of essential parts showing a circuit board 8000 different from those of FIGS. 5 and 8 to 11 of the third embodiment of the present invention.

【図13】(A)本発明の第4の実施の形態の回路基板
9000を示す要部断面図である。(B)本発明の第4
の実施の形態の回路基板10000を示す要部断面図で
ある。
FIG. 13 (A) is a sectional view of a key portion showing a circuit board 9000 according to a fourth embodiment of the present invention. (B) Fourth aspect of the present invention
3 is a cross-sectional view of essential parts showing a circuit board 10000 of the embodiment of FIG.

【図14】(A)〜(E)図13(A)回路基板900
0の製造工程のフローを説明する要部断面図である。
14 (A) to (E) FIG. 13 (A) circuit board 900
It is a principal part sectional view explaining the flow of the manufacturing process of 0.

【図15】(A)〜(D)図14(E)に引き続き、回
路基板9000の製造工程のフローを説明する要部断面
図である。
15A to 15D are cross-sectional views of main parts for explaining the flow of the manufacturing process of the circuit board 9000 following FIG. 14E.

【図16】(A)〜(C)図15(D)に引き続き、回
路基板9000の製造工程のフローを説明する要部断面
図である。
16A to 16C are main-portion cross-sectional views illustrating the flow of the manufacturing process of the circuit board 9000, which is subsequent to FIG. 15D.

【図17】(A)本発明の第5の実施の形態の回路基板
11000を示す要部断面図である。(B)本発明の第
5の実施の形態の回路基板12000を示す要部断面図
である。
FIG. 17 (A) is a sectional view of a key portion showing a circuit board 11000 according to a fifth embodiment of the present invention. (B) It is an essential part sectional view showing circuit board 12000 of a 5th embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1…ベース基板、2…第1薄膜層、3…第1薄膜層の酸
化層、4…第2薄膜層、5,501…薄膜保護層、6,
8,11,601,801…絶縁層、7,701…導電
体層、10…第2誘電体層、12…導電性ビア、13…
薄膜多層配線部、81,82,91,92,8101,
9101…接続端子メタライズ層、40…キャパシタの
誘電体層、41…キャパシタの第1の電極、400…キ
ャパシタ、610,810,8010…スルーホール、
1110…環状溝、1000,2000,3000,4
000,5000,6000,7000,8000,9
000,10000…回路基板。
DESCRIPTION OF SYMBOLS 1 ... Base substrate, 2 ... 1st thin film layer, 3 ... Oxidized layer of 1st thin film layer, 4 ... 2nd thin film layer, 5, 501 ... Thin film protective layer, 6,
8, 11, 601, 801 ... Insulating layer, 7,701 ... Conductor layer, 10 ... Second dielectric layer, 12 ... Conductive via, 13 ...
Thin film multilayer wiring part, 81, 82, 91, 92, 8101,
9101 ... Connection terminal metallized layer, 40 ... Capacitor dielectric layer, 41 ... Capacitor first electrode, 400 ... Capacitor, 610, 810, 8010 ... Through hole,
1110 ... Annular groove, 1000, 2000, 3000, 4
000, 5000, 6000, 7000, 8000, 9
000, 10000 ... Circuit board.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H05K 3/46 H01L 23/12 N (72)発明者 松嶋 直樹 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Fターム(参考) 4E351 AA14 AA18 BB04 BB24 BB32 BB33 CC03 CC06 CC29 DD02 DD04 DD05 DD10 DD17 DD19 DD21 DD32 DD34 DD35 DD42 GG06 5E315 AA05 BB02 BB03 BB05 BB07 BB14 CC01 DD17 DD25 DD27 GG20 5E346 AA03 AA13 AA15 AA33 AA35 BB01 BB16 BB20 CC16 CC31 CC32 DD01 DD02 DD05 DD07 DD11 DD32 EE33 FF01 FF45 GG17 GG22 GG40 HH01 HH33─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H05K 3/46 H01L 23/12 N (72) Inventor Naoki Matsushima 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa F-Term (Reference) 4H351 AA14 AA18 BB04 BB24 BB32 BB33 CC03 CC06 CC29 DD02 DD04 DD05 DD10 DD17 DD19 DD21 DD32 DD34 DD35 DD42 GG06 5E315 AA05 BB02 BB03 BB05 BB07 BB14 CC01GG17 DD25 A346 A AA15 AA33 AA35 BB01 BB16 BB20 CC16 CC31 CC32 DD01 DD02 DD05 DD07 DD11 DD32 EE33 FF01 FF45 GG17 GG22 GG40 HH01 HH33

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】電気伝導性のベース基板と、該ベース基板
の少なくとも一つの主表面上に順に積層された、第1の
電気伝導性層と、誘電体層と、第2の電気伝導性層とを
有し、 前記ベース基板、前記第1の電気伝導性層、前記誘電体
層、および、前記第2の電気伝導性層は、前記ベース基
板および前記第1の電気伝導性層を第1の電極として用
い、前記第2の電気伝導性層を第2の電極として用いる
キャパシタを構成し、 前記第1の電気伝導性層は、タンタルを含む電気伝導性
材料からなり、 前記誘電体層は、前記第1の電気伝導性層の一部を酸化
することにより形成した、酸化タンタルを含む誘電体材
料からなることを特徴とするキャパシタを内蔵した回路
基板。
1. An electrically conductive base substrate, a first electrically conductive layer, a dielectric layer, and a second electrically conductive layer, which are sequentially laminated on at least one main surface of the base substrate. And a base substrate, the first electrically conductive layer, the dielectric layer, and the second electrically conductive layer, the base substrate and the first electrically conductive layer To form a capacitor using the second electrically conductive layer as a second electrode, wherein the first electrically conductive layer is made of an electrically conductive material containing tantalum, and the dielectric layer is A circuit board having a built-in capacitor, which is formed by oxidizing a part of the first electrically conductive layer and is made of a dielectric material containing tantalum oxide.
【請求項2】電気伝導性のベース基板と、該ベース基板
の少なくとも一つの主表面上に順に積層された、第1の
電気伝導性層と、複数の誘電体層と、第2の電気伝導性
層とを有し、 前記ベース基板、前記第1の電気伝導性層、前記複数の
誘電体層、および、前記第2の電気伝導性層は、前記ベ
ース基板および前記第1の電気伝導性層を第1の電極と
して用い、前記第2の電気伝導性層を第2の電極として
用いるキャパシタを構成し、 前記第1の電気伝導性層は、タンタルを含む電気伝導性
材料からなり、 前記複数の誘電体層のうち最も前記第1の電気伝導性層
側に位置する層は、前記第1の電気伝導性層の一部を酸
化することにより形成した、酸化タンタルを含む誘電体
材料からなることを特徴とするキャパシタを内蔵した回
路基板。
2. An electrically conductive base substrate, a first electrically conductive layer, a plurality of dielectric layers, and a second electrically conductive layer, which are sequentially laminated on at least one main surface of the base substrate. A conductive layer, the base substrate, the first electrically conductive layer, the plurality of dielectric layers, and the second electrically conductive layer, the base substrate and the first electrically conductive layer. A capacitor using the layer as a first electrode and the second electrically conductive layer as a second electrode, wherein the first electrically conductive layer is made of an electrically conductive material containing tantalum, The layer closest to the first electrically conductive layer among the plurality of dielectric layers is made of a dielectric material containing tantalum oxide, which is formed by oxidizing a part of the first electrically conductive layer. A circuit board with a built-in capacitor.
【請求項3】請求項2に記載のキャパシタを内蔵した回
路基板において、前記複数の誘電体層のうちの少なくと
も一層は、ペロブスカイト構造を有する酸化物により構
成されていることを特徴とするキャパシタを内蔵した回
路基板。
3. A circuit board having a built-in capacitor according to claim 2, wherein at least one of the plurality of dielectric layers is made of an oxide having a perovskite structure. Built-in circuit board.
【請求項4】請求項1、2または3に記載のキャパシタ
を内蔵した回路基板において、前記ベース基板は、ニッ
ケル(Ni)、クロム(Cr)、コバルト(Co)およ
びアルミニウム(Al)のうちの少なくとも一つを含む
鉄(Fe)系合金、該鉄系合金に銅(Cu)クラッドを
施した鉄系複合材、タングステン(W)、タンタル(T
a)、モリブデン(Mo)、ニッケル(Ni)、銅(C
u)、および、アルミニウム(Al)のうちのいずれか
により構成された部材を有することを特徴とするキャパ
シタを内蔵した回路基板。
4. A circuit board having a built-in capacitor according to claim 1, 2 or 3, wherein the base substrate is one of nickel (Ni), chromium (Cr), cobalt (Co) and aluminum (Al). Iron (Fe) -based alloy containing at least one, iron-based composite material obtained by applying copper (Cu) clad to the iron-based alloy, tungsten (W), tantalum (T
a), molybdenum (Mo), nickel (Ni), copper (C
A circuit board having a built-in capacitor, which has a member made of any one of u) and aluminum (Al).
【請求項5】請求項1、2、3または4に記載のキャパ
シタを内蔵した回路基板において、前記ベース基板は、
前記主表面の少なくとも一部に電気伝導性の材料からな
る薄膜保護層を有し、 該薄膜保護層は、白金族金属材料、酸化インジウム、酸
化スズ、酸化インジウム・酸化スズ混合物、酸化亜鉛、
酸化ルテニウム、酸化レニウム、酸化イリジウム、酸化
オスミウム、クロム(Cr)、チタン(Ti)、タング
ステン(W)、および、モリブデン(Mo)のうちのい
ずれかにより形成されていることを特徴とするキャパシ
タを内蔵した回路基板。
5. A circuit board having a built-in capacitor according to claim 1, 2, 3 or 4, wherein the base substrate is
At least a part of the main surface has a thin film protective layer made of an electrically conductive material, and the thin film protective layer comprises a platinum group metal material, indium oxide, tin oxide, a mixture of indium tin oxide and zinc oxide,
A capacitor formed of any one of ruthenium oxide, rhenium oxide, iridium oxide, osmium oxide, chromium (Cr), titanium (Ti), tungsten (W), and molybdenum (Mo). Built-in circuit board.
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