JP2003060500A - カウンタ回路 - Google Patents

Abstract

(57)【要約】 【課題】寄生発振も含めて計数動作の故障が検出でき、
しかも、低コストなカウンタ回路を提供する。 【解決手段】計数対象のパルス信号Ｐ１の入力数が所定
値になった時、パルス計数回路１０からの計数完了信号
Ｓｃ１により第１制御回路４０で切換え回路２０を制御
しパルス計数回路１０へ検査信号Ｓｏとして交流信号Ｓ
ｏ１を入力し、その時のパルス計数回路１０からの分周
出力Ｓｃ１の周波数正常／異常を第１周波数判定回路５
１で判定する。正常であれば第２制御回路５３で検査信
号Ｓｏ２を交流信号Ｓｏ２に切換え、その時のパルス計
数回路１０からの分周出力Ｓｃ１の周波数正常／異常を
第２周波数判定回路５２で判定する。正常であれば判定
回路５０から計数動作正常を示す判定出力Ｚ＝１を発生
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フェールセーフな
カウンタ回路に関し、特に、寄生発振も含めて故障を確
実に検出できるカウンタ回路に関する。

【０００２】

【従来の技術】故障時にカウント値に誤りのないカウン
タ回路や時間短縮のないタイマー回路は、工場等におけ
る作業者の安全確保や鉄道における列車・踏切制御等で
多用されている。例えば列車制御で用いられるタイマー
時間には１００秒以上の長時間の場合があり、このよう
な用途には高精度の計時を行える点でディジタルのカウ
ンタ回路が適している。

【０００３】ディジタルカウンタ回路の計数部は、一般
にバイナリカウンタで構成されており、フェールセーフ
性の実現にはバイナリカウンタの故障を配慮する必要が
ある。従来、バイナリカウンタの故障を配慮したフェー
ルセーフなカウンタ回路として、例えば国際公開ＷＯ９
７／１４０４４で開示されたものがある。

【０００４】このものは、計数対象のパルス信号をバイ
ナリカウンタで計数し所定値になった時に、バイナリカ
ウンタへの入力を計数対象のパルス信号から検査信号と
して高周波のパルス信号に切換える。そして、高周波パ
ルス信号の入力数が所定値になる毎にバイナリカウンタ
から発生する分周信号を周波数判定回路に入力し、分周
信号の周波数が所定周波数の時のみバイナリカウンタの
計数動作が正常であることを示す正常判定出力を周波数
判定回路から発生させる構成である。

【０００５】かかる従来装置において、出力が固定故障
した場合は分周信号が直流（周波数零）となり、入出力
が短絡故障した場合はバイナリカウンタの段数の減少と
考えれば分周信号の周波数が正常時の２倍以上高くな
る。従って、周波数判定回路の判別のための周波数範囲
を比較的広く設定しても、故障を容易に判定できる。

【０００６】

【発明が解決しようとする課題】ところで、バイナリカ
ウンタにＣＭＯＳディジタル回路やバイポーラディジタ
ル回路等の一般的な半導体集積回路を用いる場合、カウ
ンタの故障として前述した出力固定故障及び入出力短絡
故障の他に出力の寄生発振がある。この寄生発振はどの
ような周波数でも生じ得るため、寄生発振も配慮すると
周波数判定回路の判別用周波数範囲を狭く設定しなけれ
ばならず、周波数判定回路として狭帯域の帯域通過フィ
ルタを用いざるを得ない。

【０００７】しかしながら、狭帯域のフィルタは、周波
数調整等を必要とする場合が多くコスト高の要因とな
る。また、環境変化や劣化による通過帯域周波数の変動
により回路動作を不安定にする。更に、寄生発振周波数
が正常時の出力周波数と略同じである場合も考えられ、
この場合には帯域通過フィルタの通過帯域をいくら狭く
設定したとしても検出できない虞れある。

【０００８】本発明は上記問題点に鑑みなされたもの
で、出力固定故障及び入出力短絡故障は勿論、寄生発振
も確実に検出できるフェールセーフなカウンタ回路を提
供することを目的とする。

【０００９】

【課題を解決するための手段】このため、本発明の請求
項１では、入力するパルス信号の数を計数するパルス計
数手段と、該パルス計数手段に入力する前記パルス信号
を計数対象のパルス信号と検査信号とに切換え可能な信
号切換え手段と、前記計数対象のパルス信号の入力数が
所定値になった時に前記パルス計数手段から発生する計
数完了出力の入力により前記パルス計数手段へ前記検査
信号が入力するよう前記信号切換え手段を制御する制御
手段と、前記検査信号の入力により発生する前記パルス
計数手段の出力状態に基づいて計数動作が正常か否かを
判定する判別手段とを備えたカウンタ回路において、前
記判定手段を、周波数の異なる複数の検査信号の入力に
より発生する前記パルス計数手段の各分周出力がそれぞ
れ予め設定した所定周波数である時のみ計数動作正常と
判定する構成とした。

【００１０】かかる構成では、複数の検査信号について
パルス計数手段から出力されるそれぞれの分周出力が全
て正常の時のみ計数動作正常と判定するようになる。全
ての分周出力の周波数が正常と判定される異常は起こり
得ないので、カウンタ回路の異常検出の信頼性が向上す
る。判定手段における各分周出力判定のための周波数範
囲をそれぞれ重複なく設定することで、寄生発振も含め
たパルス計数手段の異常を検出できるようになる。

【００１１】前記判定手段は、請求項２のように、各検
査信号の分周出力判定用の周波数範囲がそれぞれ重複な
く設定されてそれぞれの分周出力周波数が正常か否かを
判定する周波数判定回路を有し、全ての周波数判定回路
から正常判定出力が発生したことをもって計数動作正常
を示す判定出力を発生する構成とするとよい。具体的に
は、請求項３のように、前記判定手段は、検査信号数に
対応する数だけ設けられ各検査信号の分周出力判定用の
周波数範囲がそれぞれ重複なく設定されてそれぞれの分
周出力周波数が正常か否かを判定する複数の周波数判定
回路と、先にパルス計数回路に入力した検査信号の分周
出力周波数が正常であることを条件として検査信号の切
換え制御出力を検査信号発生回路の信号切換回路に出力
する少なくとも１つの制御回路と、全ての周波数判定回
路から正常判定出力が発生した時に計数動作正常を示す
判定出力を発生する論理積回路とを備える構成とすれば
よい。

【００１２】前記周波数判定回路は、請求項４のよう
に、分周出力周波数が予め設定された前記周波数範囲内
か否かを判別する周波数弁別回路と、該周波数弁別回路
の出力を立上りを遅延して周波数判定回路出力を生成す
るオン・ディレー回路とを備える構成とするとよい。か
かる構成では、周波数弁別回路の論理値１の出力がオン
・ディレー回路のオン・ディレー時間以上継続した時に
周波数判定回路が周波数正常を示す出力を発生するよう
になる。これにより、周波数弁別回路の動作が不安定で
論理値１の出力が間欠的になるような場合は、周波数判
定回路から周波数正常を示す出力が発生せず、周波数判
定回路の動作を安定化できるようになる。

【００１３】請求項５の発明では、前記複数の検査信号
が、周波数零の直流信号を含む構成である。かかる構成
では、直流の検査信号では正常時には分周出力も直流と
なるが、寄生発振があれば分周出力は直流にはならず、
より一層確実に寄生発振の異常を検出できるようにな
る。

【００１４】この場合、請求項６のように、直流の検査
信号が入力した時のパルス計数手段の出力を判定する周
波数判定回路を、前記パルス計数手段の出力を整流し当
該整流出力を予め定めた基準レベルに重畳して出力する
整流回路と、前記基準レベルより低い下限閾値と基準レ
ベルより高くパルス計数手段の出力が交流の時の整流回
路出力より低い上限閾値を有し前記整流回路の出力が前
記上下限閾値範囲内の時に出力を発生する第１レベル検
定回路と、前記基準レベルより高くパルス計数手段の出
力が交流の時の整流回路出力より低い下限閾値を有し前
記整流回路の出力が前記下限閾値以上の時に出力を発生
する第２レベル検定回路とを備える構成とし、判定手段
は、前記第１及び第２レベル検定回路から出力が少なく
とも１度は発生したことを条件に計数動作正常の判定出
力の発生を可能とする構成とするとよい。

【００１５】かかる構成では、直流の検査信号により第
１レベル検定回路の出力が発生したことで、分周出力が
直流になったことを確認でき、更に、他の交流の検査信
号により第２レベル検定回路の出力が発生したことで寄
生発振はなく、また、整流回路が正常であることも確認
できる。また、分周出力の入力経路が正常であれば、直
流以外の検査信号の分周出力により第２レベル検定回路
から論理値１の出力が発生するが、分周出力の入力経路
が断線故障すると第２レベル検定回路から論理値１の出
力が発生しないので、分周出力の入力経路の断線故障を
検出できるようになる。

【００１６】請求項７の発明では、前記複数の検査信号
を周期的に切換えて前記パルス計数手段に入力する構成
とした。かかる構成では、先の検査信号で正常判定され
た後に、後の検査信号による検査中にその時の分周出力
判定用の周波数判定回路では正常と判定されてしまう周
波数の寄生発振が発生するような場合でも、先の検査信
号による検査が再度行われるので、寄生発振の検出が遅
れるようなことがない。この場合、具体的には、請求項
８のように、前記複数の検査信号を所定周期で交互に切
換えて前記信号切換え手段に入力する構成とし、前記判
定手段を、検査信号数に対応する数だけ設けられて各検
査信号の分周出力周波数が正常か否かを判定する複数の
周波数判定回路と、各周波数判定回路の各判定出力の立
下りを遅延する複数のオフ・ディレー回路と、該複数の
オフ・ディレー回路の出力を論理積演算する論理積回路
とを備え、前記オフ・ディレー回路のオフ・ディレー時
間を、全ての検査信号の分周出力周波数判定が終了する
切換え動作の１周期より長く設定する構成とすればよ
い。

【００１７】請求項９の発明では、入力するパルス信号
の数を計数するパルス計数手段と、該パルス計数手段に
入力する前記パルス信号を計数対象のパルス信号と検査
信号とに切換え可能な信号切換え手段と、前記計数対象
のパルス信号の入力数が所定値になった時に前記パルス
計数手段から発生する計数完了出力の入力により前記パ
ルス計数手段へ前記検査信号が入力するよう前記信号切
換え手段を制御する制御手段と、前記検査信号の入力に
より発生する前記パルス計数手段の出力状態に基づいて
計数動作が正常か否かを判定する判別手段とを備えたカ
ウンタ回路において、前記判定手段を、検査信号の入力
により発生する前記パルス計数手段の分周出力が、予め
設定した所定周波数で且つ前記検査信号と位相が同期し
ている時のみ計数動作正常と判定する構成とした。

【００１８】かかる構成では、寄生発振の周波数が検査
信号による分周出力と僅かにずれてさえいれば、徐々に
検査信号と寄生発振との同期がずれるので、１つの検査
信号によっても寄生発振を含めた計数動作の異常を検出
できるようになる。前記判定手段は、具体的には請求項
１０のように、前記分周出力周波数が正常か否かを判定
する周波数判定回路と、検査信号と前記分周出力との位
相が同期しているか否かを判定する位相判定回路と、前
記周波数判定回路と位相判定回路の各出力を論理積演算
して計数動作の判定出力を生成する論理積回路とを備え
る構成とすればよい。

【００１９】また、前記位相判定回路は、請求項１１の
ように、検査信号と前記分周出力との位相が同期してい
るか否かを検出し同期している時に出力を発生する同期
検定回路と、前記分周出力の正常時の１周期より長いオ
フ・ディレー時間を有し前記同期検定回路の出力の立下
りを遅延して位相判定出力を生成するオフ・ディレー回
路とを備える構成とすればよい。

【００２０】前記同期検定回路は、請求項１２のよう
に、前記検査信号の立上り又は立下りを検出して微分出
力を発生する回路と、前記分周出力の立上り又は立下り
を検出して微分出力を発生する回路と、前記両回路の微
分出力を論理積演算して同期検定出力を生成する論理積
回路とを備える構成とすればよい。請求項１３の発明で
は、前記パルス計数手段は、リセット信号の入力でパル
ス信号の入力数を計数するバイナリカウンタがリセット
されたことを確認してリセット確認信号を発生するリセ
ット確認回路を備える構成とした。

【００２１】具体的は、請求項１４のように、前記バイ
ナリカウンタは、従属接続される複数の分周回路からな
りリセット信号の入力で全ての分周回路の出力がハイレ
ベルになる構成であり、前記リセット確認回路は、前記
バイナリカウンタの最終段の分周回路出力の立下りを検
出する立下り検出回路と、パルス計数手段の計数動作が
有効であることを示すイネーブル信号と前記リセット信
号の反転信号を論理積演算するＡＮＤゲートと、ホール
ド端子に前記ＡＮＤゲートの出力が入力している状態で
トリガ端子に前記立下り検出回路の出力が入力した時に
リセット確認出力を発生し当該リセット確認出力を自己
保持する自己保持回路とを備える構成とすればよい。

【００２２】かかる構成では、バイナリカウンタのリセ
ットが確認された時のみカウント動作の有効を示す出力
が生成されるので、カウント動作の信頼性を高められ
る。請求項１５のように、前記制御手段を、前記リセッ
ト確認回路のリセット確認出力が入力していることを条
件としてパルス計数手段から計数完了出力が入力した時
に前記信号切換え手段へ制御出力を発生する構成とする
とよい。

【００２３】かかる構成では、バイナリカウンタのリセ
ットが確認された時のみパルス計数手段の計数完了信号
を有効として検査信号への切換えが行われるので、計数
動作の検査の信頼性を高められる。請求項１６の発明で
は、前記パルス計数手段は、パルス信号の計数値が前記
所定値となった時のバイナリカウンタ出力と前記検査信
号とを論理積演算してパルス計数手段の出力として発生
する論理回路と、該論理回路の出力と前記検査信号とを
合成しこの合成信号を前記信号切換え手段に検査信号と
して入力する合成回路と備え、前記合成回路が、パルス
信号の計数値が所定値でない時の論理回路出力が入力す
る時には入力検査信号を前記合成信号として出力し、パ
ルス信号の計数値が所定値の時の論理回路出力が入力す
る時には当該論理回路出力を前記合成信号として出力す
る構成とるとよい。

【００２４】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明に係るカウンタ回路
の第１実施形態を示す構成図である。図１において、本
実施形態のカウンタ回路は、入力するパルス信号の数を
計数して所定値になった時に出力を発生するパルス計数
手段であるパルス計数回路１０と、計数対象のパルス信
号Ｐ１と検査信号Ｓｏを切換えて出力信号Ｓｐ１として
パルス計数回路１０に入力する信号切換え手段としての
切換回路２０と、互いに周波数の異なる交流信号Ｓｏ
１，Ｓｏ２を切換えて前記検査信号Ｓｏとして切換回路
２０に入力する検査信号発生回路３０と、計数対象のパ
ルス信号Ｐ１の入力数が所定値になった時にパルス計数
回路１０から発生する出力Ｓｃ１（この時の出力Ｓｃ１
を計数完了出力とする）の入力によりパルス計数回路１
０へ検査信号Ｓｏが入力するよう切換回路２０を制御す
る制御手段としての第１制御回路４０と、前記検査信号
Ｓｏの入力数が所定値になる毎に発生する前記パルス計
数回路１０の出力Ｓｃ１（この時の出力Ｓｃ１を分周出
力とする）が各交流信号Ｓｏ１，Ｓｏ２（検査信号Ｓｏ
に相当する）について予め設定した所定周波数である時
のみ判定出力Ｚとしてパルス計数回路１０の計数動作正
常を示すＺ＝１（論理値１）を生成する判定手段として
の正常判定回路５０とを備えて構成される。

【００２５】前記パルス計数回路１０は、バイナリカウ
ンタ１１と論理回路１２とで構成される。バイナリカウ
ンタ１１は、リセット信号ＲＳの入力でリセットされた
後に入力信号Ｓｐ１が入力するとその入力数をカウント
してカウント数を示す計数信号を論理回路１２に入力す
る。論理回路１２は、バイナリカウンタ１１の計数信号
が予め設定した所定値になる毎に出力Ｓｃ１を発生す
る。

【００２６】前記切換回路２０は、第１制御回路４０の
制御出力Ｓｈ１の反転信号を生成するインバータ２１
と、計数対象のパルス信号Ｐ１とインバータ２１の出力
を入力するＡＮＤゲート２２と、検査信号Ｓｏと前記制
御出力Ｓｈ１を入力するＡＮＤゲート２３と、両ＡＮＤ
ゲート２２，２３の出力を論理和演算して信号Ｓｐ１を
発生するＯＲゲート２４とを備える。そして、切換回路
２０は、制御出力Ｓｈ１が論理値０（低レベル）の時に
計数対象のパルス信号Ｐ１を信号Ｓｐ１としてパルス計
数回路１０へ出力し、制御出力Ｓｈ１が論理値１（高レ
ベル）になるとパルス信号Ｐ１を検査信号Ｓｏに切換え
て信号Ｓｐ１としてパルス計数回路１０へ出力する。

【００２７】前記検査信号発生回路３０は、互いに周波
数の異なる交流信号Ｓｏ１，Ｓｏ２をそれぞれ発生する
発振器３１，３２と、後述する正常判定回路５０内の第
２制御回路５３からの制御出力Ｓｈ２に基づいて交流信
号Ｓｏ１，Ｓｏ２を切換えて検査信号Ｓｏとして切換回
路２０に入力する切換回路３３とを備える。前記切換回
路３３は、制御出力Ｓｈ２の反転信号を生成するインバ
ータ３３Ａと、発振器３１の交流信号Ｓｏ１とインバー
タ３３の出力を入力するＡＮＤゲート３３Ｂと、発振器
３２の交流信号Ｓｏ２と前記制御出力Ｓｈ２を入力する
ＡＮＤゲート３３Ｃと、両ＡＮＤゲート３３Ｂ，３３Ｃ
の出力を論理和演算して検査信号Ｓｏを発生するＯＲゲ
ート３３Ｄとを備える。そして、検査信号発生回路３０
は、制御出力Ｓｈ２が論理値０の時に交流信号Ｓｏ１を
検査信号Ｓｏとして切換回路２０へ出力し、制御出力Ｓ
ｈ２が論理値１の時に交流信号Ｓｏ２を検査信号Ｓｏと
して切換回路２０へ出力する。

【００２８】前記第１制御回路４０は、ＡＮＤゲート４
１、整流回路４２，４３及びフィードバック抵抗Ｒｆで
構成される自己保持回路からなる。自己保持回路のホー
ルド端子Ｈにはパルス計数回路１０の出力が有効である
ことを示すイネーブル信号ＣＳが入力し、トリガ端子Ｔ
にはパルス計数回路１０の計数完了出力Ｓｃ１が入力す
る。イネーブル信号ＣＳ＝１（論理値１）が入力してい
る状態で計数完了出力Ｓｃ１＝１が入力するとＡＮＤゲ
ート４１が交流信号を発生し、整流回路４２から制御出
力Ｓｈ１＝１を発生すると共に、整流回路４３の出力を
フィードバック抵抗Ｒｆを介してトリガ端子Ｔに帰還し
てトリガ入力を自己保持する。

【００２９】前記正常判定回路５０は、検査信号Ｓｏが
交流信号Ｓｏ１の時にパルス計数回路１０から発生する
分周出力Ｓｃ１の周波数を判定する第１周波数判定回路
５１と、検査信号Ｓｏが交流信号Ｓｏ２の時にパルス計
数回路１０から発生する分周出力Ｓｃ１の周波数を判定
する第２周波数判定回路５２と、前記イネーブル信号Ｃ
Ｓがホールド端子に入力し第１周波数判定回路５１から
周波数正常を示すＳｆ１＝１がトリガ端子Ｔに入力した
時に出力Ｓｈ２＝１を検査信号発生回路３０へ出力する
第２制御回路５３と、第２制御回路５３の出力Ｓｈ２と
第２周波数判定回路５２の出力Ｓｆ２を論理積演算し判
定出力Ｚを生成するＡＮＤゲート５４とを備える。

【００３０】前記第１周波数判定回路５１は、分周出力
Ｓｃ１が予め設定した所定周波数範囲ＦＷ１内の時に周
波数正常を示す出力Ｓｆ１＝１を出力する周波数弁別回
路５１Ａを備える。前記第２周波数判定回路５２は、分
周出力Ｓｃ１が前記周波数範囲ＦＷ１とは重複しないよ
う予め設定した所定周波数範囲ＦＷ２内の時に周波数正
常を示す出力Ｓｆ２＝１を出力する周波数弁別回路５２
Ａを備える。前記第２制御回路５３は、第１制御回路４
０と同様の自己保持回路で構成されている。

【００３１】本実施形態のカウンタ回路は、イネーブル
信号ＣＳ＝０の時はパルス計数回路１０のカウント動作
を無効とし、計数完了出力Ｓｃ１＝１が発生しても無視
する。イネーブル信号ＣＳ＝１の時にカウント動作を有
効とし、リセット信号ＲＳ＝１の入力でバイナリカウン
タ１１をリセットした後、カウントを開始する構成であ
る。

【００３２】図２のタイムチャートを参照して第１実施
形態の動作を説明する。イネーブル信号ＣＳ＝１になっ
た後、リセット信号ＲＳ＝１が入力するとバイナリカウ
ンタ１１がリセットされ、カウントが開始される（図２
中の時刻ｔ１）。この時点では、第１制御回路４０の制
御出力はＳｈ１＝０であり、切換回路２０のＡＮＤゲー
ト２２にインバータ２１から論理値１の出力が入力する
ので、切換回路２０の出力Ｓｐ１として計数対象のパル
ス信号Ｐ１がパルス計数回路１０に入力し、入力数を計
数する。パルス信号Ｐ１の入力数が所定値になるとパル
ス計数回路１０から計数完了出力Ｓｃ１＝１が発生し第
１制御回路４０のトリガ端子Ｔに入力する。これによ
り、第１制御回路４０の制御出力がＳｈ１＝１となり、
切換回路２０の出力Ｓｐ１が検査信号Ｓｏに切換わる
（図２中の時刻ｔ２）。この時点では第２制御回路５３
の出力はＳｈ２＝０であるので、検査信号Ｓｏとして交
流信号Ｓｏ１がパルス計数回路１０に入力する。尚、第
１制御回路４０の出力Ｓｈ１＝１は自己保持され、イネ
ーブル信号ＣＳ＝１の期間は継続する。

【００３３】交流信号Ｓｏｌはバイナリカウンタ１１で
計数されて入力数が所定値になる毎にパルス計数回路１
０から分周出力Ｓｃ１＝１が発生する。分周出力Ｓｃｌ
は、正常判定回路５０の第１及び第２周波数判定回路５
１，５２へ入力される。そして、交流信号Ｓｏ１に基づ
く前記分周出力Ｓｃ１の周波数が所定周波数範囲ＦＷ１
内であれば周波数正常として第１周波数判定回路５１の
出力がＳｆ１＝１となり、第２制御回路５３のトリガ端
子Ｔに入力する。これにより、第２制御回路５３の制御
出力がＳｈ２＝１となり、切換回路３３により検査信号
Ｓｏが交流信号Ｓｏ２に切換えられる（図２中の時刻ｔ
３）。第１周波数判定回路５１の出力Ｓｆ１は、検査パ
ルス信号Ｓｏが交流信号Ｓｏ２に切換わると分周出力Ｓ
ｃ１の周波数が所定周波数範囲ＦＷ１外となりＳｆ１＝
０になるが、第２制御回路５３はトリガ入力を自己保持
するので、制御出力Ｓｈ２＝１はイネーブル信号ＣＳ＝
１の期間は継続する。

【００３４】交流信号Ｓｏ２は、パルス計数回路１０へ
入力されて入力数が所定値になる毎にパルス計数回路１
０から分周出力Ｓｃ１＝１が出力される。分周出力Ｓｃ
１の周波数が所定周波数範囲ＦＷ２内であれば周波数正
常として第２周波数判定回路５２の出力がＳｆ２＝１と
なる。出力Ｓｆ２＝１が発生すると、ＡＮＤゲート５４
から判定出力Ｚ＝１が発生し、カウンタ回路の計数動作
が正常であることを通報する。この通報は、以下の説明
でも同様であるが、計数対象のパルス信号Ｐ１が所定値
になったとの計数結果を含む。

【００３５】尚、周波数弁別回路５１Ａ，５２Ａの出力
が間欠的に論理値１になるような不安定な場合には周波
数判定回路５１，５２の出力を論理値０に固定すること
が望ましく、このためには、図１に点線で示すように、
周波数弁別回路５１Ａ，５２Ａの後段にオン・ディレー
回路５１Ｂ，５２Ｂをそれぞれ設けるとよい。この場
合、周波数弁別回路５１Ａ，５２Ａの論理値１の出力が
オン・ディレー回路５１Ｂ，５２Ｂのオン・ディレー時
間以上継続した時のみＳｆ１＝１，Ｓｆ２＝１が生成す
るようになり、周波数判定回路５１，５２の出力安定化
を図ることができる。

【００３６】かかる第１実施形態によれば、バイナリカ
ウンタ１１に出力固定故障が発生した場合、パルス計数
回路１０の分周出力Ｓｃ１が直流（周波数零）となるの
で、周波数判定回路５１，５２から論理値１の出力が発
生せず、正常判定回路５０の判定出力はＺ＝０となり計
数動作異常が通報される。バイナリカウンタ１１に入出
力短絡（カウンタの段数減少）故障が発生した場合、パ
ルス計数回路１０の分周出力Ｓｃ１の周波数は正常時よ
りも高くなるので、出力固定故障と同様に周波数判定回
路５１，５２から論理値１の出力が発生せず、正常判定
回路５０の判定出力はＺ＝０となり計数動作異常が通報
される。尚、前記周波数範囲ＦＷ１及びＦＷ２の少なく
とも一方は、入出力短絡故障時の分周出力Ｓｃ１の周波
数を異常と見なすように設定されることは言うまでもな
い。

【００３７】更に、バイナリカウンタ１１に寄生発振が
起こった場合も、正常判定回路５０により計数動作の異
常が通報される。即ち、出力の寄生発振は、カウンタ回
路内部の意図しない信号帰還に因ると考えられ、普通、
発振効率のよい（損失のより少ない）周波数で安定す
る。内部発振であるので、出力は入力信号と無関係の交
流（パルス）信号となり、寄生発振周波数は入力信号と
無関係に略一定と考えられる。従って、予め設定する周
波数弁別回路５１Ａ，５２Ａの各所定周波数範囲ＦＷ
１，ＦＷ２を互いに重複しないように設定しておけば、
万一、寄生発振周波数がどちらかの所定周波数範囲ＦＷ
１又はＦＷ２に含まれたとしても、他方の周波数弁別回
路で検出できる。

【００３８】従って、周波数弁別回路５１Ａ，５２Ａの
所定周波数範囲ＦＷ１，ＦＷ２を狭帯域に設定しなくと
も互いに重複しない設定とすれば、安価な周波数弁別回
路５１Ａ，５２Ａにより出力固定故障及び入出力短絡故
障は勿論、寄生発振も含めてパルス計数回路１０の故障
を確実に検出でき、延いてはカウンタ回路のコストを安
価にできる。

【００３９】尚、寄生発振周波数に変動のあることが予
想される場合には、所定周波数範囲ＦＷ１，ＦＷ２を寄
生発振周波数の変動幅以上離して設定すればよい。ま
た、オン・ディレー回路５１Ｂ，５２Ｂを設けた場合に
は、そのオン・ディレー時間を寄生発振の変動周期以上
に設定するようにしてもよい。次に本発明の第２実施形
態を説明する。

【００４０】第２実施形態は、検査信号Ｓｏの一方を周
波数零、即ち直流とする構成例である。尚、第１実施形
態と同一要素には同一符号を付して説明を省略する。第
２実施形態の構成を示す図３において、本実施形態の検
査信号発生回路３０は、交流信号Ｓｏ２を発生する発振
器３２と、検査信号Ｓｏとして直流信号と交流信号Ｓｏ
２を切換えて切換回路２０に入力する切換回路３３′と
を備える。前記切換回路３３′は、ＡＮＤゲートで構成
され、第２制御回路５３の制御出力がＳｈ２＝０の時に
検査信号Ｓｏとして直流信号を出力し、制御出力がＳｈ
２＝１の時に検査信号Ｓｏを直流信号から交流信号Ｓｏ
２に切換えて出力する構成である。

【００４１】本実施形態の正常判定回路５０は、第１周
波数判定回路として、第１実施形態の第１周波数判定回
路５１に代えて、整流回路５５Ａと、第１及び第２レベ
ル検定回路５５Ｂ，５５Ｃとを備え、パルス計数回路１
０の出力Ｓｃ１が所定周波数以下であれば正常とし所定
周波数より高ければ異常として出力Ｓｃ１が直流である
ことを確認する第１周波数判定回路５５を備える。ま
た、第２制御回路５３の制御出力Ｓｈ２と第２レベル検
定回路５５Ｃの出力Ｓｊ２を論理積演算するＡＮＤゲー
ト５６を備える。正常判定回路５０のその他の構成は第
１実施形態と同様である。尚、第１実施形態と同様の理
由で、図中点線で示すように第１周波数判定回路５５に
もオン・ディレー回路５５Ｄを設けることが望ましい。

【００４２】前記整流回路５５Ａは、第１制御回路４０
の制御出力Ｓｈ１を基準レベルとしてパルス計数回路１
０の出力Ｓｃ１を整流する。第１レベル検定回路５５Ｂ
は、上下限閾値ＶＬ１、ＶＨ１を有するウィンドウ・コ
ンパレータと整流回路とで構成され、上限閾値ＶＨ１は
出力Ｓｃｌが直流の時の整流出力Ｓｊ１より高く、出力
Ｓｃｌが交流の時の整流出力Ｓｊ１よりも低く設定され
る。また、レベル検定回路５５Ｃは、下限閾値ＶＬ２を
有するウィンドウ・コンパレータと整流回路とで構成さ
れ、下限閾値ＶＬ２は制御出力Ｓｈ１と同レベルの整流
出力Ｓｊ１より高く出力Ｓｃ１が交流の時で制御出力Ｓ
ｈ１より高レベルの整流出力Ｓｊ１より低く設定され
る。尚、ＶＨ１＜ＶＬ２とすることが望ましい。

【００４３】第２実施形態のカウンタ回路も、イネーブ
ル信号がＣＳ＝０でパルス計数回路１０のカウント動作
は無効であり、イネーブル信号がＣＳ＝１になった後に
リセット信号ＲＳ＝１の入力でカウントが開始される構
成は第１実施形態と同様である。図４のタイムチャート
を参照して第２実施形態の動作を説明する。

【００４４】イネーブル信号がＣＳ＝１になった後、リ
セット信号ＲＳ＝１が入力しカウントが開始された時点
（図４中の時刻ｔ１）から切換回路２０の出力Ｓｐ１が
検査信号Ｓｏに切換わる（図４中の時刻ｔ２）までの動
作は第１実施形態と同様である。この時点では第２制御
回路５３の出力Ｓｈ２＝０であり、検査信号Ｓｏとして
周波数零の直流信号がパルス計数回路１０へ入力する。
パルス計数回路１０に寄生発振が生じていなければ出力
Ｓｃ１も周波数零の直流になる。出力Ｓｃ１が直流の時
は、第１周波数判別回路５５の整流回路５５Ａの出力Ｓ
ｊｌは基準レベルＳｈ１＝１と略同レベルの直流とな
り、第１レベル検定回路５５Ｂの上下限閾値ＶＬ１とＶ
Ｈ１の範囲内となる。これにより、第１レベル検定回路
５５Ｂの出力が論理値１となり第１周波数判定回路５５
の出力がＳｆ１＝１となり、第２制御回路５３からＳｈ
２＝１が発生し、検査信号発生回路３０′の検査信号Ｓ
ｏが交流信号Ｓｏ２に切換わる（図４中の時刻ｔ３）。
検査信号Ｓｏが交流信号Ｓｏ２になった後は、第１実施
形態と同様にして、分周出力Ｓｃ１の周波数が所定周波
数範囲ＦＷ２であれば第２周波数判定回路５２の出力が
Ｓｆ２＝１となる。また、検査信号Ｓｏが交流信号Ｓｏ
２に切換わった後は、整流回路５５Ａの出力Ｓｊ１は第
２レベル検定回路５５Ｃの下限閾値ＶＬ２より高レベル
となるので、第２レベル検定回路５５Ｃの出力がＳｊ２
＝１となる。これにより、ＡＮＤゲート５６の出力が論
理値１となり、正常判定回路５０のＡＮＤゲート５４か
ら判定出力Ｚ＝１が発生し、カウンタ回路の計数動作正
常を通報する。

【００４５】一方、検査信号Ｓｏが直流の時に出力Ｓｃ
１が交流であれば、整流回路５５Ａの出力Ｓｊ１は基準
レベルＳｈ１＝１に交流出力Ｓｃ１の整流レベルが加算
されるので、基準レベルＳｈ１＝１よりも高レベルの直
流になって第１レベル検定回路５５Ｂの上限閾値ＶＨ１
より高くなり、出力Ｓｆ１＝１となることはなくＳｆ１
＝０となり、正常判定回路５０の判定出力はＺ＝０で異
常が通報される。

【００４６】また、第２実施形態の構成では、第１周波
数判定回路５５の入力線が断線故障した場合、整流回路
５５Ａの出力Ｓｊ１が出力Ｓｃｌと無関係に制御出力Ｓ
ｈ１＝１と略同レベルになり、Ｓｆ１＝１となる。しか
し、この時には第２レベル検定回路５５Ｃの入力レベル
が下限閾値ＶＬ２より低レベルになり出力Ｓｊ２＝０と
なるので、ＡＮＤゲート５６の出力が論理値０となり、
判定出力Ｚ＝０となる。このように、第２レベル検定回
路５５Ｃを設けることにより、第１周波数判定回路５５
の入力線が断線故障した場合も異常が通報できる。

【００４７】かかる第２実施形態の構成によれば、第１
実施形態と同様、バイナリカウンタ１１に出力固定、入
出力短絡及び寄生発振のいずれの故障が発生した場で
も、正常判定回路５０の出力は異常を示す判定出力Ｚ＝
０となり異常を通報できる。しかも、検査信号Ｓｏの１
つに直流信号を用いたことにより、第１実施形態よりも
確実に寄生発振を検出できるようになる。また、第２レ
ベル検定回路５５Ｃを設けたことにより、検査信号Ｓｏ
に直流を使用しても出力Ｓｃ１の入力経路の断線故障が
検出できる。

【００４８】尚、整流回路５５Ａの基準レベルとして制
御出力Ｓｈ１に代えてイネーブル信号ＣＳを入力しても
よい。さて、図１及び図３において、Ｓｆ１＝１の発生
を確認し、その後、Ｓｆ２＝１の継続を条件として判定
出力Ｚ＝１を生成しているが、その逆、Ｓｆ２＝１の発
生を確認し、その後、Ｓｆ１＝１の継続を条件として判
定出力Ｚ＝１を生成する構成としても構わない。具体的
には、図１の構成において、インバータ回路３３Ａを、
ＡＮＤゲート３３ＣのＳｈ２入力端子へ付け替えると共
に、周波数判定回路５１と５２を入れ換えればよい。ま
た、図３の構成において、インバータ回路を設けて出力
Ｓｈ２を入力し、その出力を切換回路３３′へ出力Ｓｈ
２の代わりに入力する構成とすると共に、第２制御回路
５３のトリガ入力として出力Ｓｊ２とＳｆ２の論理積演
算結果を入力し、第２制御回路５３の出力Ｓｈ２と出力
Ｓｆ１の論理積演算結果を判定出力Ｚとすればよい。

【００４９】ところで、Ｓｆ２＝１の継続或いは上述の
ようにＳｆ１＝１の継続を条件として判定出力Ｚ＝１を
生成する構成としている理由は、Ｓｆ１及びＳｆ２の論
理値１出力が計数回路１０の正常を示しており、従っ
て、Ｓｆ１若しくはＳｆ２の論理値１出力の継続が計数
回路正常をある程度継続的に反映しているからである。
一方、計数完了後に生じた故障を次回の計数完了まで発
見できなくてもよいならば、計数完了後に複数の検査信
号Ｓｏにより正常確認を行い、その後、前記正常確認に
基づいて検査なしでイネーブル信号ＣＳ＝１が継続して
いる間、判定出力Ｚ＝１を継続する構成も有り得る。即
ち、図１及び図３の構成において、第２制御回路５３と
同様の自己保持回路を追加して設けてＳｆ２をそのトリ
ガ入力とし、また、ホールド入力を例えばイネーブル信
号ＣＳ（或いは制御出力Ｓｈ１）として、図１において
は追加の自己保持回路の出力とＳｈ２の論理積演算結果
を判定出力Ｚとし、図３においては追加の自己保持回路
の出力とＡＮＤゲート５６の出力の論理積演算結果を判
定出力Ｚとすればよい。つまり、Ｓｆ１＝１とＳｆ２＝
１をそれぞれ自己保持回路で記憶し、両自己保持回路の
出力の論理積演算結果を判定出力Ｚとすることになる。
更に、後述の図５の回路も同様に変形できるのであっ
て、Ｓｆ１′とＳｆ２′をそれぞれ自己保持回路のトリ
ガ入力とし、ホールド入力を例えばイネーブル信号ＣＳ
（或いは制御出力Ｓｈ１）として、両自己保持回路の出
力の論理積演算結果を判定出力Ｚとすればよい。即ち、
計数完了後にＳｆ１′＝１とＳｆ２′＝１が少なくとも
一度発生したことを条件としてＺ＝１を発生する構成で
ある。

【００５０】ただし、正常確認後に生じた計数回路１０
の故障は、次回の計数完了まで発見されないことにな
る。また、上述の第１及び第２実施形態の場合も、計数
完了後に一方の検査信号（図１の第１実施形態では交流
信号Ｓｏ１、図３の第２実施形態では直流）で検査され
た後は他方の検査信号（第１及び第２実施形態共に交流
信号Ｓｏ２）のみでの検査となる。その時に、万一バイ
ナリカウンタ１１に検査信号に近い周波数の寄生発振が
起きると検出できず、寄生発振の検出が遅れる虞れがあ
る。

【００５１】次に、上記問題点を解消する本発明の第３
実施形態を説明する。本実施形態は、カウンタ回路を２
つの検査信号Ｓｏで所定周期で交互に検査する構成であ
り、検査信号Ｓｏとして２つの交流信号Ｓｏ１，Ｓｏ２
を用いる例を示す。図５において、本実施形態の検査信
号発生回路３０は、切換回路３３への制御出力Ｓｈ２と
して信号源６０から所定周期で１／０を繰り返す信号を
供給する構成を除いて第１実施形態と同じ構成である。

【００５２】また、正常判定回路５０は、図１の第１実
施形態の構成から第２制御回路５３を取り除き、第１及
び第２周波数判定回路５１，５２の後段に第１及び第２
オフ・ディレー回路５７，５８を付加し、両オフ・ディ
レー回路５７，５８の出力Ｓｆ１′，Ｓｆ２′をＡＮＤ
ゲート５４に入力する構成である。第１及び第２オフ・
ディレー回路５７，５８のオフ・ディレー時間は、それ
ぞれ正常時の出力Ｓｆｌ＝０，Ｓｆ２＝０の各継続時間
より長く設定する。尚、図中の制御回路６１は、図１の
第１制御回路４０と同一構成である。

【００５３】第３実施形態の動作を説明する。計数対象
のパルス信号Ｐ１の入力によりパルス計数回路１０から
計数完了出力Ｓｃ１＝１が発生して制御回路６１から出
力Ｓｈ１＝１が発生し、切換回路２０の出力Ｓｐ１が検
査信号Ｓｏに切換わるまでの動作は上述の各実施形態と
同様である。

【００５４】計数完了信号Ｓｃ１＝１の発生により検査
信号Ｓｏがパルス計数回路１０に入力する時、例えば信
号源６０の制御出力がＳｈ２＝０で検査信号Ｓｏとして
交流信号Ｓｏ１を出力するとする。その時のパルス計数
回路１０の分周出力Ｓｃ１の周波数が正常であれば第１
周波数判定回路５１の出力がＳｆ１＝１となり、その間
は第２周波数判定回路５２の出力はＳｆ２＝０である。
信号源６０の制御出力がＳｈ２＝１になると、検査信号
Ｓｏとして交流信号Ｓｏ２が出力され、その時の分周出
力Ｓｃ１の周波数が正常であれば第２周波数判定回路５
２の出力がＳｆ２＝１となり、その間は第１周波数判定
回路５１の出力はＳｆ１＝０である。第１及び第２オフ
・ディレー回路５７，５８のオフ・ディレー時間は、そ
れぞれ正常時の出力Ｓｆｌ＝０，Ｓｆ２＝０の各継続時
間より長く設定されているので、カウンタ回路の計数動
作が正常であればオフ・ディレー回路５７（又は５８）
の出力がＳｆ１′（又はＳｆ２′）＝０となる以前にオ
フ・ディレー５７（又は５８）の入力がＳｆ１′（又は
Ｓｆ２′）＝１となり、ＡＮＤゲート５４から判定出力
Ｚ＝１が継続する。

【００５５】計数動作に異常が発生すれば、第１及び第
２周波数判定回路５１，５２の出力Ｓｆ１，Ｓｆ２の少
なくとも一方は論理値１にならないので、オフ・ディレ
ー時間の経過後に判定出力Ｚ＝０になり、異常が通報さ
れる。尚、図３の第２実施形態において、２つの信号で
交互に検査し続ける構成とするには、第２レベル検定回
路５５Ｃの出力Ｓｊ２を同様にオフ・ディレーさせるオ
フ・ディレー回路を別途設け、このオフ・ディレー回路
の出力を、出力Ｓｆ１′，Ｓｆ２′と共にＡＮＤゲート
５４に入力する構成とすればよい。

【００５６】かかる第３実施形態によれば、パルス計数
回路１０の計数動作を２つの周波数の異なる検査信号で
交互に検査し続けるので、一方の検査信号による検査終
了後に他方の検査信号の分周出力に近い周波数の寄生発
振が発生した場合でも、異常を早期に検出できる利点が
ある。図１、図３、図５において、検査信号の切換えは
切換回路３３（３３′）により行われている。ここで、
図１の発振器３１、３２、図３の発振器３２を１つにま
とめてＶＯＣ（Voltage Controlled Oscillator：電圧
制御発振器）とすれば、切換回路３３（３３′）は不要
となる。ＶＯＣは、入力される制御信号の電圧に応じて
出力信号周波数が変更される公知の交流源であり、図
１、図３、図５で、ＶＯＣの制御信号をＳｈ２とする。
図１において、ＶＯＣは、制御出力Ｓｈ２＝０で検査信
号Ｓｏ１を出力しＳｈ２＝１で検査信号Ｓｏ２を出力す
るように設定される。こうすれば、切換回路３３を省く
ことができる。また、図３において、ＶＯＣは、制御出
力Ｓｈ２＝０で直流の検査信号Ｓｏ１を出力しＳｈ２＝
１で検査信号Ｓｏ２を出力するように設定される。こう
すれば、切換回路３３′を省くことができる。図５にお
いても同様である。

【００５７】次に本発明の第４実施形態を説明する。本
実施形態は、１つの検査信号を用いその検査信号の分周
出力Ｓｃ１の周波数判定と位相判定（同期判定）により
カウンタの正常／異常を判定する構成例である。尚、図
６中、パルス計数回路１０、切換回路２０及び制御回路
６１は図５の第３実施形態と同一の構成である。

【００５８】図６において、発振器７０は、例えば交流
信号Ｓｏ１を検査信号Ｓｏとして発生するもので、検査
信号発生手段に相当する。本実施形態の正常判定回路８
０は、位相判定回路８１と、図１の第１周波数判定回路
５１と同様の構成の周波数判定回路８２と、ＡＮＤゲー
ト８３とを備え、検査信号Ｓｏとその分周出力Ｓｃ１と
が同期し、且つ、分周出力Ｓｃ１の周波数が所定周波数
範囲ＦＷ１内の時にＡＮＤゲート８３から正常を示す判
定出力Ｚ＝１を発生する構成である。

【００５９】前記位相判定回路８１は、同期検定回路８
１Ａと、オフ・ディレー回路８１Ｂと、オン・ディレー
回路８１Ｃとからなる。同期検定回路８１Ａは、インバ
ータＩＶ、コンデンサＣ１及び抵抗Ｒ１からなり検査信
号Ｓｏの立下りを検出して所定期間論理値１の出力Ｓａ
ｇ１を発生する立下り検出回路８１ａと、コンデンサＣ
２及び抵抗Ｒ２からなり分周出力Ｓｃ１の立上りを検出
して所定期間論理値１の出力Ｓａｇ２を発生する立上り
検出回路８１ｂと、出力Ｓａｇ１と出力Ｓａｇ２の論理
積を演算するＡＮＤゲート８１ｃとからなる。

【００６０】次に図７及び図８のタイムチャートを参照
して動作を説明する。計数対象のパルス信号Ｐ１の入力
によりパルス計数回路１０から計数完了出力Ｓｃ１＝１
が発生して制御回路６１から出力Ｓｈ１＝１が発生し、
切換回路２０の出力Ｓｐ１が検査信号Ｓｏに切換わるま
で（図７の時刻ｔ２）の動作は上述の各実施形態と同様
である。

【００６１】検査信号Ｓｏとして交流信号Ｓｏ１がパル
ス計数回路１０に入力し、その分周出力Ｓｃ１が正常判
定回路８０に入力する。正常判定回路８０の周波数判定
回路８２は、前述したように分周出力Ｓｃ１の周波数が
所定周波数範囲ＦＷ１内であれば正常としてＳｆ１＝１
を出力し、所定周波数範囲ＦＷ１外であれば異常として
Ｓｆ１＝０となる。これと同時に、位相判定回路８１に
より分周出力Ｓｃ１と検査信号Ｓｏとが同期しているか
否かを判定する。

【００６２】この同期判定動作を図７の実線で囲んだＡ
部を拡大した図８のタイムチャートを参照して説明す
る。尚、本実施形態では検査信号Ｓｏの立下りでカウン
タ動作は行われるものとする。同期検定回路８１Ａの立
下り検出回路８１ａは、検査信号ＳｏをインバータＩＶ
で反転し、インバータＩＶの出力が論理値０から１に立
上がった時、即ち、検査信号Ｓｏが論理値１から０に立
下がった時に、コンデンサＣ１と抵抗Ｒ１で構成された
微分回路から微分パルスＳａｇ１を発生する。ＡＮＤゲ
ート８１ｃは、立下り検出回路８１ａの出力Ｓａｇ１に
対して下限閾値ＶＬａを有し、下限閾値ＶＬａ以上の出
力Ｓａｇ１を論理値１、ＶＬａ未満の出力Ｓａｇ１を論
理値０と見なす。ここで、立下り検出回路８１ａの論理
値１の継続時間は出力Ｓａｇ１のレベル減少時定数と下
限閾値ＶＬａで定まる。

【００６３】立上り検出回路８１ｂは、分周出力Ｓｃ１
が論理値０から１に立上がった時にコンデンサＣ２と抵
抗Ｒ２で構成された微分回路から微分パルスＳａｇ２を
発生する。ＡＮＤゲート８１ｃは、立上り検出回路８１
ｂの出力Ｓａｇ２に対して下限閾値ＶＬｂを有し、下限
閾値ＶＬｂ以上の出力Ｓａｇ２を論理値１、ＶＬｂ未満
の出力Ｓａｇ２を論理値０と見なす。ここで、立上り検
出回路８１ａの論理値１の継続時間は出力Ｓａｇ２のレ
ベル減少時定数と下限閾値ＶＬｂで定まる。

【００６４】そして、出力Ｓａｇ１とＳａｇ２の論理値
１の出力が重複する時、即ち、検査信号Ｓｏと分周出力
Ｓｃ１が同期している時のみＡＮＤゲート８１ｃの出力
がＳｇ１＝１となる。オフ・ディレー回路８１Ｂは、正
常時の出力Ｓｇ１の論理値０継続時間より長いオフ・デ
ィレー時間Ｔｏｆが設定されているので、検査信号Ｓｏ
と分周出力Ｓｃ１が同期状態にあり、ＡＮＤゲート８１
ｃから出力Ｓｇ１＝１が周期的に発生すれば、オフ・デ
ィレー回路８１ＢからＳｇ２＝１が継続し、図７に示す
ようにオン・ディレー回路８１Ｃから出力Ｓｇ３＝１が
発生する。尚、オン・ディレー回路８１Ｃは、Ｓｇ２＝
１が間欠的に生じる等の不安定な状態の時にＳｇ３＝０
に固定するために設けたもので、本構成に不可欠な要素
ではない。オン・ディレー回路８１Ｃを省いて信号Ｓｇ
２を位相判定出力としてもよい。

【００６５】従って、検査信号Ｓｏと分周信号Ｓｃ１の
位相が同期しており且つ分周出力Ｓｃ１の周波数正常で
あれば、ＡＮＤゲート８３から判定出力Ｚ＝１が発生し
て計数動作正常を通報する。本実施形態の位相判定回路
８１で検出されない寄生発振は、正常時の分周出力Ｓｃ
１と同じ周波数で、且つ、同位相の場合だけである。寄
生発振の周波数が正常時の分周出力Ｓｃ１の周波数と僅
かでも異なれば、検査信号Ｓｏとの同期が徐々にずれて
行くので、いずれは同期ずれが検出される。

【００６６】以上のように第４実施形態によれば、寄生
発振の周波数が正常時の分周出力の周波数と極めて近く
周波数判定回路８２で検出できない場合でも、位相判定
回路８１により検出することが可能である。従って、周
波数判定と位相判定を同時に行うことにより、１つの検
査信号によっても寄生発振を含めたカウンタ故障を検出
できるようになる。しかも、周波数判定回路８２の所定
周波数範囲ＦＷ１は狭帯域でなくてよく、カウンタ回路
のコストを安価にできる。

【００６７】尚、検査信号と分周出力Ｓｃ１の同期検出
は、分周出力Ｓｃ１の立下りで検出する構成としてもよ
いことは言うまでもない。また、同期ずれの許容幅は、
立下り検出回路８１ａと立上り検出回路８１ｂの各論理
値１の継続時間に依存する。バイナリカウンタがＣＭＯ
Ｓ集積回路で構成されるとすれば一般に動作速度は非常
に速く、検査信号Ｓｏと分周出力Ｓｃ１は正常時にほと
んど遅れなく同期していると考えられるので、立下り検
出回路８１ａと立上り検出回路８１ｂの各論理値１の継
続時間は短くてよい。

【００６８】図９及び図１０に、本実施形態の周波数判
定回路５１，５２，８２等で用いる周波数弁別回路５１
Ａ，５２Ａの構成例を示す。図９は、帯域通過フィルタ
により周波数弁別を行う構成例であり、帯域通過フィル
タ９１と、整流回路９２と、レベル検定回路９３で構成
される。その動作は、分周出力Ｓｃ１の周波数が正常で
あれば帯域通過フィルタ９１から高レベルの交流信号が
発生し、整流回路９２で整流されてレベル検定回路９３
の閾値以上の高レベルの直流信号となり、レベル検定回
路９３から論理値１の出力が発生する。一方、分周出力
Ｓｃ１の周波数が異常であれば、帯域通過フィルタ９１
からの出力に基づく整流回路９２の整流出力レベルがレ
ベル検定回路９３の閾値未満となり、レベル検定回路９
３の出力が論理値０となる。

【００６９】前述のように、本発明のカウンタ回路構成
では、帯域通過フィルタの通過帯域が狭帯域でなくとも
パルス計数回路１０の寄生発振を検出できるので、帯域
通過フィルタ９１の周波数特性の調整を省け、安価に構
成できる。帯域通過フィルタ９１は、パルス計数回路１
０の入出力短絡に因る高い周波数の分周出力Ｓｃ１が入
力した時に、レベル検定回路９３の出力が論理値０にな
る程度の低レベルまで分周出力Ｓｃ１を減衰して出力で
きればよい。

【００７０】図１０は、分周出力Ｓｃ１のパルス幅検定
に基づいて分周出力Ｓｃ１の周波数弁別を行う構成例で
ある。図１０では、分周出力Ｓｃ１＝１の期間のパルス
幅を検定する第１パルス幅検定回路１０１と、分周出力
Ｓｃ１＝０の期間のパルス幅を検定する第２パルス幅検
定回路１０２を設け、両検定回路１０１，１０２の出力
をＡＮＤゲート１０３で論理積演算し、その演算結果を
周波数弁別回路５１Ａ（５２Ａ）の出力Ｓｆ１（Ｓｆ
２）とする構成である。

【００７１】第１パルス幅検定回路１０１は、レベル変
換回路１０１Ａ、オン・ディレー回路１０１Ｂ及びオフ
・ディレー回路１０１Ｃで構成されている。第２パルス
幅検定回路１０２は、レベル変換回路１０２Ａ、オン・
ディレー回路１０２Ｂ及びオフ・ディレー回路１０２Ｃ
に加えて、分周出力Ｓｃ１を反転してレベル変換回路１
０２Ａに入力する反転回路１０２Ｄを有する構成であ
る。

【００７２】図１０の回路の動作を説明する。オン・デ
ィレー回路１０１Ｂのオン・ディレー時間は、正常時の
Ｓｃ１＝１の継続時間より短く設定し、オフ・ディレー
回路１０１Ｃのオフ・ディレー時間はオン・ディレー回
路１０１Ｂの正常時の論理値０の出力時間より長く設定
する。分周出力Ｓｃ１の周波数が正常な場合、第１パル
ス幅検定回路１０１では、分周出力Ｓｃ１＝１の継続時
間がオン・ディレー回路１０１Ｂのオン・ディレー時間
以上継続すると、その後分周出力Ｓｃ１＝１が継続する
間、オン・ディレー回路１０１Ｂの出力は論理値１にな
る。分周出力Ｓｃ１＝１は所定周期で繰り返されるの
で、オン・ディレー回路１０１Ｂの出力も所定周期で論
理値１になる。オフ・ディレー回路１０１Ｃは、オン・
ディレー回路１０１Ｂの論理値１の出力が所定周期で繰
り返し入力される時に、論理値１を継続して出力する。

【００７３】第２パルス幅検定回路１０２は、反転回路
１０２Ｄにより分周出力Ｓｃ１が反転されてレベル変換
回路１０２Ａに入力する以外は、第１パルス幅検定回路
１０１の動作と同様であり説明は省略する。尚、オン・
ディレー回路１０２Ｂのオン・ディレー時間は、正常時
のＳｃ１＝０の継続時間より短く設定し、オフ・ディレ
ー回路１０２Ｃのオフ・ディレー時間はオン・ディレー
回路１０２Ｂの正常時の論理値０の出力時間より長く設
定する。

【００７４】図１０の回路構成では、分周出力Ｓｃ１の
論理値１のパルス幅と論理値０のパルス幅の両方が共に
正常の時に、ＡＮＤゲート１０３から論理値１のパルス
幅正常を示す出力が発生する。分周出力Ｓｃ１の周波数
が高くなった場合、Ｓｃ１＝１（又はＳｃ１＝０）の継
続時間は短くなるので、オン・ディレー回路１０１Ｂ
（又はオン・ディレー回路１０２Ｂ）から論理値１の出
力が発生せず、異常が通報される。また、分周出力Ｓｃ
１（又はＳｃ１＝０）の周波数が低くなった場合、オン
・ディレー回路１０１Ｂ（又はオン・ディレー回路１０
２Ｂ）の論理値０の継続時間がオフ・ディレー時間以上
となり、オフ・ディレー回路１０１Ｃ（又はオフ・ディ
レー回路１０２Ｃ）の出力が論理値０となり異常が通報
される。尚、このときの間欠的に出力されるＳｆ１（Ｓ
ｆ２）＝０を論理値０に固定するために、別途オン・デ
ィレー回路を設け、Ｓｆ１（Ｓｆ２）をオン・ディレー
回路に入力し、その出力を改めてＳｆ１（Ｓｆ２）とし
てもよい。

【００７５】図１０の構成において、第２パルス幅検定
回路１０２は省略してもよいが、図１０の構成のように
すれば、分周出力のＳｃ１＝１又はＳｃ１＝０のいずれ
か一方のパルス幅だけが異常であっても検出できるの
で、分周出力Ｓｃ１の周波数異常をより確実に検出でき
る利点がある。入出力短絡に因る高い周波数の分周出力
Ｓｃｌが入力した時を異常とするようにオン・ディレー
時間は設定する。例えば、入出力短絡で分周出力Ｓｃ１
の周波数が正常時の２倍以上となるならば、オン・ディ
レー時間を正常時の分周出力Ｓｃｌ＝１（又はＳｃ１＝
０）の継続時間の半分よりも長く設定すればよい。

【００７６】尚、図１０の構成において、オン・ディレ
ー回路１０１Ｂ（１０２Ｂ）の動作レベルと分周出力Ｓ
ｃｌの出力レベルが同じであれば、レベル変換回路１０
１Ａ（１０２Ａ）を省略してもよい。次に、上述した各
実施形態のカウンタ回路におけるカウント結果の信頼性
を高めるようにしたパルス計数回路１０の構成例を示
す。

【００７７】図１１のパルス計数回路１０は、バイナリ
カウンタ１１のリセットを確認するリセット確認回路を
備える構成である。図１１において、バイナリカウンタ
１１は、例えばＤ−フリップフロップのような分周回路
Ａ１〜Ａｎを従続接続し、各分周回路Ａ１〜Ａｎの各出
力Ｑ１〜Ｑｎが直接或いはインバータＩＶ１〜ＩＶｎに
より反転して論理回路１２に入力する構成である。論理
回路１２は、前記各出力Ｑ１〜Ｑｎの非反転出力と反転
出力を選択して計数対象のパルス信号Ｐ１の計数値を設
定するための各選択スイッチＳＷ１〜ＳＷｎと、各選択
スイッチＳＷ１〜ＳＷｎを介して入力されるカウンタ出
力を論理積演算するＡＮＤゲート１２Ａと、ＡＮＤゲー
ト１２Ａの出力Ｑ０の立上りで計数完了出力Ｓｃ１を制
御回路４０（又は６１）のトリガ端子Ｔに供給する立上
り検出回路１２Ｂとを備える。リセット確認回路１３
は、バイナリカウンタ１１の出力Ｑｎの論理値１から論
理値０への立下りを検出して所定期間論理値１を出力す
る立下り検出回路１３Ａと、リセット信号ＲＳの反転信
号とイネーブル信号ＣＳを論理積演算するＡＮＤゲート
１３Ｂと、立下り検出回路１３Ａの出力がトリガ端子Ｔ
に入力しＡＮＤゲート１３Ｂの出力がホールド端子Ｈに
入力しリセット確認出力を制御回路４０（又は６１）の
ホールド端子Ｈに入力すると共にトリガ端子Ｔに帰還し
てトリガ入力を自己保持する自己保持回路１３Ｃとを備
える。尚、図１１では、正常判定回路５０（又は８０）
に供給する分周出力をＳｃ１′で示してある。

【００７８】次に動作を説明する。リセット確認動作
は、先に示した国際公開ＷＯ９７／１４０４４で既に示
されているので、ここでは簡単に述べる。バイナリカウ
ンタ１１は、図１２のタイムチャートに示すように、イ
ネーブル信号がＣＳ＝１となりカウント有効の状態で、
リセット信号ＲＳ＝１が入力すると分周回路Ａ１〜Ａｎ
の出力Ｑ１〜Ｑｎは全て論理値１になる。リセット信号
ＲＳが１→０に変化すると、自己保持回路１３Ｃのホー
ルド端子Ｈに論理値１が入力する。この状態で、バイナ
リカウンタ１１に最初のパルス信号が入力されると、出
力Ｑ１〜Ｑｎは全て論理値０になる。立下り検出回路１
３Ａは、出力Ｑｎの１→０の立下りを検出すると論理値
１の出力を自己保持回路１３Ｃのトリガ端子Ｔに入力
し、自己保持回路１３Ｃから論理値１のリセット確認出
力が発生する。

【００７９】尚、リセット確認は分周回路Ａ１〜Ａｎの
出力Ｑ１〜Ｑｎが全て論理値１になったことの確認であ
るが、図１１の構成では、分周回路Ａｎの出力Ｑｎの１
→０への変化を確認してリセット確認としている。この
理由は、出力Ｑｎの１→０への変化は出力Ｑ１〜Ｑｎ全
てが論理値１なったことを前提として生じるためであ
る。

【００８０】図１１の構成のように、自己保持回路１３
Ｃのホールド入力を、イネーブル信号ＣＳ＝１とリセッ
ト信号ＲＳ＝１の反転信号の論理積出力とすることで、
リセットの確認がカウント開始直前に確認されることに
なる。しかも、イネーブル信号ＣＳ＝０でカウント無効
の時やリセット信号ＲＳ＝１が発生した時に、自己保持
回路１３Ｃの出力が論理値０となり、前回のリセット確
認が取り消され、改めて出力Ｑｎの１→０への立下りを
検出した時にリセット確認出力が生成されるようにな
る。また、リセット確認出力をイネーブル信号ＣＳの代
わりに制御回路４０（又は６１）に入力する構成とする
ことで、パルス計数回路１０のリセットが確認されてい
る時のみ制御出力Ｓｈ１＝１が生成される。

【００８１】上述のようにして、最初のパルス信号の入
力により分周回路Ａｎの出力Ｑｎの１→０への変化を確
認してリセットが確認された後は、バイナリカウンタ１
１は、その後のパルス信号の入力毎に、出力（Ｑ１，Ｑ
２，…，Ｑｎ−１，Ｑｎ）＝（１，０，…，０，０）→
（０，１，…，０，０）→（１，１，…，０，０）→…
と変化する。

【００８２】ここで、パルス計数回路１０の計数値は、
論理回路１２のスイッチＳＷ１〜ＳＷｎの接続状態を選
択して設定する。例えば、スイッチＳＷ１を反転側に、
その他のスイッチＳＷ２〜ＳＷｎを非反転側に接続設定
すれば、図１２に示すように、分周回路Ａ１〜Ａｎの出
力が（Ｑｌ，Ｑ２，…，Ｑｎ−１，Ｑｎ）＝（０，１，
…，１，１）となった時にＡＮＤゲート１２ＡからＱｏ
＝１が発生し、立上り検出回路１２ＢがＱｏ＝１の立上
りを検出して計数完了出力Ｓｃ１＝１を制御回路４０
（又は６１）に入力する。このように、分周回路Ａ１〜
Ａｎの出力が（Ｑｌ，Ｑ２，…，Ｑｎ−１，Ｑｎ）＝
（０，１，…，１，１）となった時のパルス信号入力数
がパルス計数回路１０の計数所定値となり、計数対象の
パルス信号Ｐ１から検査信号Ｓｏへの切換えが行われ
る。

【００８３】尚、立上り検出回路１２Ｂを省略してＡＮ
Ｄゲート１２ＡのＱｏ＝１を直接制御回路４０（又は６
１）に入力してもよい。ところで、論理回路１２の故障
について考えると、図１１のＡＮＤゲート１２Ａを個別
部品で構成すれば、入力レベルの固定故障が考えられ
る。説明を簡単にするために、ｎ＝３として（Ｑ１，Ｑ
２，Ｑ３）の場合で説明する。

【００８４】例えば、計数値の所定値を（Ｑ１，Ｑ２，
Ｑ３）＝（０，１，１）に設定したとする。この時、Ａ
ＮＤゲート１２Ａにおける出力Ｑ２入力端が故障で論理
値１に固定したとすると、ＡＮＤゲート１２Ａの動作は
出力Ｑ２の入力レベルと無関係になるので、（Ｑ１，Ｑ
２，Ｑ３）＝（０，１，１）の時だけでなく（０，０，
１）の時にもＱｏ＝１が生じ、Ｑｏ＝１が正常時の２倍
の頻度で発生する。これは計数対象のパルス信号Ｐ１の
入力時だけでなく検査信号Ｓｏの入力時も同じである。
この場合には、分周出力Ｓｃ１の周波数が正常時より高
くなるので、正常判定回路５０、８０で異常が検出でき
る。ＡＮＤゲート１２Ａの入力が論理値０に固定される
故障ではＱｏ＝０に固定されるので、同じく正常判定回
路５０、８０で検出できる。

【００８５】ところが、ＡＮＤゲート１２Ａの入力端の
中、最下位ビットであるＱ１の入力端が故障で論理値１
に固定にされると、Ｑｏ＝１が（Ｑ１，Ｑ２，Ｑ３）＝
（０，１，１）と（１，１，１）で生じ、この場合、
（Ｑｌ，Ｑ２，Ｑ３）＝（０，１，１）と（１，１，
１）が時間軸上で連続するため、分周出力Ｓｃ１＝１の
継続時間は正常時の２倍になるが、分周出力Ｓｃ１の周
波数は正常時と同じである。このため、周波数弁別回路
が図１０のパルス幅を検定する回路構成であれば異常を
検出できるが、図９の帯域通過フィルタを用いる回路構
成では異常を検出できない虞れがある。

【００８６】図１３に、周波数弁別回路が帯域通過フィ
ルタを用いた回路構成でも上述の故障が検出できるパル
ス計数回路の構成例を示す。図１３のパルス計数回路１
０は、検査信号発生回路３０の発生する検査信号Ｓｏを
ＡＮＤゲート１２Ａへ入力すると共に、ＡＮＤゲート１
２Ａの出力Ｑｏと検査信号Ｓｏを合成しその出力Ｓｏ′
を切換回路２０に検査信号として入力する合成回路１４
を備える構成である。

【００８７】前記合成回路１４は、出力Ｑｏの反転信号
と検査信号Ｓｏを論理積演算するＡＮＤゲート１４Ａ
と、ＡＮＤゲート１４Ａの出力と出力Ｑｏを論理和演算
するＯＲゲート１４Ｂとを備え、出力Ｑ１〜Ｑｎが設定
値と異なる時には検査信号Ｓｏをそのまま検査信号Ｓ
ｏ′として出力し、出力Ｑ１〜Ｑｎが設定値の時には出
力Ｑｏを検査信号Ｓｏ′として出力する。

【００８８】かかる構成によれば、検査信号Ｓｏが最下
位ビットになるので、ＡＮＤゲート１２Ａにおける出力
Ｑ１〜Ｑｎの入力端のいずれかにでも入力レベルの固定
故障が発生すると、分周出力Ｓｃ１′の出力周波数が正
常時の２倍以上となり異常が検出できる。また、ＡＮＤ
ゲート１２Ａにおける検査信号Ｓｏの入力端のレベル固
定故障についても、分周出力Ｓｃ１′が正常時と異なり
異常が検出できる。これについて以下に説明する。尚、
説明を簡単にするために、ｎ＝３として（Ｑ１，Ｑ２，
Ｑ３）の場合で説明する。

【００８９】例えば、論理回路１２の出力Ｑｏ＝１とな
る設定値を（Ｑ１，Ｑ２，Ｑ３）＝（１，１，０）とす
る。正常時にはＱ１〜Ｑ３が設定値（１，１，０）と異
なる時にはＱｏ＝０であり、合成回路１４はＡＮＤゲー
ト１４Ａ、ＯＲゲート１４Ｂを介して検査信号Ｓｏを出
力Ｓｏ′としてそのまま出力する。また、Ｑ１〜Ｑ３が
設定値（１，１，０）の時にはＱｏ＝１であり、合成回
路１４はＯＲゲート１４Ｂを介して出力Ｑｏを出力Ｓ
ｏ′として出力する。この場合、図１４のタイムチャー
トに示すようにＳｏ′＝Ｓｏとなり、検査信号Ｓｏが切
換回路２０に入力していることと同じ状態になる。

【００９０】一方、ＡＮＤゲート１２Ａの信号Ｓｏ入力
端に論理値１のレベル固定故障が生じると、出力Ｑ１〜
Ｑｎが設定値（１，１，０）の時に、図１４の点線で示
すように出力Ｑｏ＝１に固定され、合成回路１４の出力
がＳｏ′＝１に固定される。これにより、バイナリカウ
ンタ１１の動作が停止するため、分周出力Ｓｃ１′が固
定される。ＡＮＤゲート１２Ａの信号Ｓｏ入力端に論理
値０のレベル固定故障が生じた場合は、Ｑｏ＝Ｓｃ１′
＝０に固定される。従って、周波数弁別回路に帯域通過
フィルタを用いた場合でも異常が検出できる。

【００９１】図１３の回路において、計数パルス信号Ｐ
１のカウント中には、パルス信号Ｐ１が信号Ｓｐ１とし
てパルス計数回路１０へ入力され、入力数がカウント設
定値でなければＱｏ＝０であり、設定値の時はＱｏ＝Ｓ
ｏとなる。このとき、Ｑｏ＝Ｓｏ＝１として計数完了出
力が発生するようにするためには、パルス信号Ｐ１の最
大周波数より検査信号Ｓｏの周波数を高く設定しておけ
ばよい。或いは、計数完了までは検査信号Ｓｏを論理値
１に固定しておき、計数完了した時に検査信号Ｓｏを交
流信号に切換えるようにしてもよい。

【００９２】尚、周波数判定回路に入力する分周出力
は、論理回路の故障検出に配慮しなければ論理回路の出
力以外でもよい。例えば、バイナリカウンタのいずれか
の分周回路の出力を入力してもよい。ただし、少なくと
も一つの周波数判定回路に入力する分周出力は、論理回
路出力もしくは利用される分周回路の最終段出力として
バイナリカウンタの入出力短絡に因る高周波数の分周出
力入力時に異常を検出できるようにすることが安全上望
ましい。この場合、他方の周波数判定回路に入力する分
周出力は、論理回路出力もしくは利用される分周回路の
最終段出力を入力する周波数判定回路が、その出力につ
いて正常とみなす周波数範囲の寄生発振故障を生じ得る
分周出力のうちの最後段出力から利用される分周回路の
最終段出力までのいずれかの分周出力を選ぶことが望ま
しい。尚、分周回路の最終段出力以外の途中の分周出力
を判定に用いる場合、計数対象のパルス信号入力期間
に、そのパルス信号により計数回路の検査を計数動作と
同時に実行することもでき、特に、タイマ回路で有効で
ある。

【００９３】また、論理回路出力もしくは利用される分
周回路の最終段出力以外の分周出力を入力する周波数判
定回路の正常と判定する周波数範囲は、他方の周波数判
定回路がその出力に対して正常と判定する周波数範囲よ
りも高い方が望ましい。このようにすれば、寄生発振と
入出力短絡の故障が同時に生じた場合でも検出の信頼性
を保つことができる。

【００９４】尚、図１において、正常判定回路５０は第
１周波数判定回路５１と第２周波数判定回路５２と制御
回路５３とＡＮＤゲート５４を備えており、それぞれ個
別回路として構成してある。これら回路の機能を、例え
ばソフトウエアにより１チップ（ＣＰＵ等）で実現する
構成も有り得る。例えば正常判定回路の機能を実現する
ＣＰＵは、Ｓｈ１＝１で、まず第１周波数判定回路５１
の機能をソフトウエアで実現し、その結果をメモリに記
憶すると共に検査信号の切換え信号を出力し、次に第２
周波数判定回路５２の機能にソフトウエアで切換えて実
行し、その結果と先に記憶した結果に基づいて、判定出
力を生成すればよい。図１のその他の回路機能、並び
に、図３及び図５等についても同様である。

【００９５】上述の本発明に係る各カウンタ回路は、パ
ルス計数回路１０に定周波数のパルス信号Ｐ１を入力し
て所定値を計数することでタイマ回路として用いること
ができ、この場合、前記パルス信号Ｐ１として検査信号
発生回路に含まれる信号源からのパルス信号を用いても
構わないことは云うまでもない。尚、本実施形態の制御
回路や正常判定回路等で用いられているＡＮＤゲートを
フェールセーフ要素として構成する場合は、米国特許第
５、３４５、１３８号明細書、同４、６６１、８８０号
明細書、同５、０２７、１１４号明細書に開示されてい
るフェールセーフ・ウィンドゥ・コンパレータ／ＡＮＤ
ゲートを用いればよい。回路とその動作及びフェールセ
ーフ特性に関しては、電気学会論文誌Vol.109-C,No9,Se
p.1989（窓特性を持つフェールセーフ論理素子を使った
インタロックシステムの一構成法）で示してあり、ま
た、“Application Window Comparator to Majority Op
eration”Proc.of 19th International Symp. on Multi
pule-Valued Logic,IEEE Computer Society(May 1989)
等の文献でも示してある。また、オン・ディレー回路に
は、国際公開ＷＯ９４／２３３０３号、国際公開ＷＯ９
４／２３４９６号、特公平１−２３００６号公報、特公
平７−３１６９３４号公報等で公知のフェールセーフな
オン・ディレー回路を用いることができる。自己保持回
路には、国際公開ＷＯ９４／２３３０３号、国際公開Ｗ
Ｏ９４／２３４９６号等で公知のフェールセーフな自己
保持回路を用いることができる。また、整流回路のフェ
ールセーフ性は、例えば、国際公開ＷＯ９３／２３７７
２号等で詳述されている。尚、このようなフェールセー
フ要素を用いた場合、これらの論理値１入力及び出力は
電源電位よりも高レベルの信号を、論理値０入力及び出
力は電源電位と略同レベルの低レベルの信号をそれぞれ
意味する。このようなフェールセーフ要素を用いること
で、パルス計数回路に生じた故障を検出する正常判定回
路等をフェールセーフに実現でき、安全性の高いカウン
タ回路を構成できる。

【００９６】

【発明の効果】以上説明したように請求項１〜３の発明
によれば、周波数の異なる複数の検査信号を用いて計数
動作を検査する構成としたので、パルス計数手段の出力
固定故障、入出力短絡故障は勿論、寄生発振をも検出で
きる。また、分周出力の周波数弁別に通過帯域フィルタ
を利用する場合でも、狭帯域のフィルタを使用しなくと
もよくフィルタコストを低減でき、延いてはカウンタ回
路のコストを低減できる。

【００９７】請求項４の発明によれば、周波数弁別回路
出力が不安定な場合には周波数判定回路から正常判定出
力が発生しないので、周波数判定回路の動作が安定化す
る。請求項５の発明によれば、検査信号に直流を含める
ことにより、寄生発振の検出がより一層確実になる。請
求項６の発明によれば、第２レベル検定回路を設けたこ
とにより、検査信号に直流を用いても分周出力の入力経
路の断線故障等を検出できる。

【００９８】請求項７、８の発明によれば、複数の検査
信号を周期的に切換えることで、故障の検出遅れを防げ
る。請求項９〜１２の発明によれば、分周出力周波数
と、検査信号と分周出力との位相同期とを監視すること
により、１つの検査信号でパルス計数手段の出力固定故
障、入出力短絡故障は勿論、寄生発振をも検出できる。
また、分周出力の周波数弁別に通過帯域フィルタを利用
する場合でも、狭帯域のフィルタを使用しなくともよく
フィルタコストを低減でき、延いてはカウンタ回路のコ
ストを低減できる。

【００９９】請求項１３、１４の発明によれば、バイナ
リカウンタのリセットが確認された時のみカウント動作
の有効を示す出力が生成されるので、カウント動作の信
頼性を高められる。請求項１５の発明によれば、バイナ
リカウンタのリセットが確認された時のみパルス計数手
段の計数完了信号を有効として検査信号への切換えが行
われるので、計数動作の検査の信頼性を高められる。

【０１００】請求項１６の発明によれば、分周出力周波
数が正常時と変わらない、論理回路におけるバイナリカ
ウンタ最下位ビット入力端の固定故障が、周波数弁別に
通過帯域フィルタを用いても検出できるようになる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示す構成図

【図２】同上第１実施形態の動作タイムチャート

【図３】本発明の第２実施形態を示す構成図

【図４】同上第２実施形態の動作タイムチャート

【図５】本発明の第３実施形態を示す構成図

【図６】本発明の第４実施形態を示す構成図

【図７】同上第４実施形態の動作タイムチャート

【図８】同上第４実施形態の同期検定回路の動作タイム
チャート

【図９】周波数弁別回路の一例を示す構成図

【図１０】周波数弁別回路の別の例を示す構成図

【図１１】リセット確認回路を備えたパルス計数回路の
一例を示す構成図

【図１２】図１１のパルス計数回路の動作タイムチャー
ト

【図１３】パルス計数回路の別の例を示す構成図

【図１４】図１３のパルス計数回路の動作タイムチャー
ト

【符号の説明】

１０ パルス計数回路 １１ バイナリカウンタ １２ 論理回路 １３ リセット確認回路 １４ 合成回路 ２０ 切換回路 ３０ 検査信号発生回路 ４０ 第１制御回路 ５０ 正常判定回路 ５１、５５ 第１周波数判定回路 ５１Ａ 第１周波数弁別回路 ５１Ｂ、５２Ｂ、５５Ｄ、８１Ｃ オン・ディレー回
路 ５２ 第２周波数判定回路 ５２Ａ 第２周波数弁別回路 ５３ 第２制御回路 ５４ ＡＮＤゲート ５５Ａ 整流回路 ５５Ｂ 第１レベル検定回路 ５５Ｃ 第２レベル検定回路 ５７ 第１オフ・ディレー回路 ５８ 第２オフ・ディレー回路 ８１ 位相判定回路 ８１Ａ 同期検定回路 ８１Ｂ オフ・ディレー回路

Claims (16)

【特許請求の範囲】
1. 【請求項１】入力するパルス信号の数を計数するパルス
   計数手段と、該パルス計数手段に入力する前記パルス信
   号を計数対象のパルス信号と検査信号とに切換え可能な
   信号切換え手段と、前記計数対象のパルス信号の入力数
   が所定値になった時に前記パルス計数手段から発生する
   計数完了出力の入力により前記パルス計数手段へ前記検
   査信号が入力するよう前記信号切換え手段を制御する制
   御手段と、前記検査信号の入力により発生する前記パル
   ス計数手段の出力状態に基づいて計数動作が正常か否か
   を判定する判別手段とを備えたカウンタ回路において、 前記判定手段を、周波数の異なる複数の検査信号の入力
   により発生する前記パルス計数手段の各分周出力がそれ
   ぞれ予め設定した所定周波数である時のみ計数動作正常
   と判定する構成としたことを特徴とするカウンタ回路。
2. 【請求項２】前記判定手段は、各検査信号の分周出力判
   定用の周波数範囲がそれぞれ重複なく設定されてそれぞ
   れの分周出力周波数が正常か否かを判定する周波数判定
   回路を有し、全ての周波数判定回路から正常判定出力が
   発生したことをもって計数動作正常を示す判定出力を発
   生する構成である請求項１に記載のカウンタ回路。
3. 【請求項３】前記判定手段は、検査信号数に対応する数
   だけ設けられ各検査信号の分周出力判定用の周波数範囲
   がそれぞれ重複なく設定されてそれぞれの分周出力周波
   数が正常か否かを判定する複数の周波数判定回路と、先
   にパルス計数回路に入力した検査信号の分周出力周波数
   が正常であることを条件として検査信号の切換え制御出
   力を検査信号発生回路の信号切換回路に出力する少なく
   とも１つの制御回路と、全ての周波数判定回路から正常
   判定出力が発生した時に計数動作正常を示す判定出力を
   発生する論理積回路とを備える構成である請求項２に記
   載のカウンタ回路。
4. 【請求項４】前記周波数判定回路は、分周出力周波数が
   予め設定された前記周波数範囲内か否かを判別する周波
   数弁別回路と、該周波数弁別回路の出力を立上りを遅延
   して周波数判定回路出力を生成するオン・ディレー回路
   とを備える構成である請求項３に記載のカウンタ回路。
5. 【請求項５】前記複数の検査信号が、周波数零の直流信
   号を含む請求項１〜４のいずれか１つに記載のカウンタ
   回路。
6. 【請求項６】直流の検査信号が入力した時のパルス計数
   手段の出力を判定する周波数判定回路を、前記パルス計
   数手段の出力を整流し当該整流出力を予め定めた基準レ
   ベルに重畳して出力する整流回路と、前記基準レベルよ
   り低い下限閾値と基準レベルより高くパルス計数手段の
   出力が交流の時の整流回路出力より低い上限閾値を有し
   前記整流回路の出力が前記上下限閾値範囲内の時に出力
   を発生する第１レベル検定回路と、前記基準レベルより
   高くパルス計数手段の出力が交流の時の整流回路出力よ
   り低い下限閾値を有し前記整流回路の出力が前記下限閾
   値以上の時に出力を発生する第２レベル検定回路とを備
   える構成とし、 判定手段は、前記１及び第２レベル検定回路から出力が
   少なくとも１度は発生したことを条件に計数動作正常の
   判定出力の発生を可能とする構成である請求項５に記載
   のカウンタ回路。
7. 【請求項７】前記複数の検査信号を周期的に切換えて前
   記パルス計数手段に入力する構成とした請求項１〜６の
   いずれか１つに記載のカウンタ回路。
8. 【請求項８】前記複数の検査信号を所定周期で交互に切
   換えて前記信号切換え手段に入力する構成とし、 前記判定手段を、検査信号数に対応する数だけ設けられ
   て各検査信号の分周出力周波数が正常か否かを判定する
   複数の周波数判定回路と、各周波数判定回路の各判定出
   力の立下りを遅延する複数のオフ・ディレー回路と、該
   複数のオフ・ディレー回路の出力を論理積演算する論理
   積回路とを備え、前記オフ・ディレー回路のオフ・ディ
   レー時間を、全ての検査信号の分周出力周波数判定が終
   了する切換え動作の１周期より長く設定する構成とした
   請求項７に記載のカウンタ回路。
9. 【請求項９】入力するパルス信号の数を計数するパルス
   計数手段と、該パルス計数手段に入力する前記パルス信
   号を計数対象のパルス信号と検査信号とに切換え可能な
   信号切換え手段と、前記計数対象のパルス信号の入力数
   が所定値になった時に前記パルス計数手段から発生する
   計数完了出力の入力により前記パルス計数手段へ前記検
   査信号が入力するよう前記信号切換え手段を制御する制
   御手段と、前記検査信号の入力により発生する前記パル
   ス計数手段の出力状態に基づいて計数動作が正常か否か
   を判定する判別手段とを備えたカウンタ回路において、 前記判定手段を、検査信号の入力により発生する前記パ
   ルス計数手段の分周出力が、予め設定した所定周波数で
   且つ前記検査信号と位相が同期している時のみ計数動作
   正常と判定する構成としたことを特徴とするカウンタ回
   路。
10. 【請求項１０】前記判定手段は、前記分周出力周波数が
    正常か否かを判定する周波数判定回路と、検査信号と前
    記分周出力との位相が同期しているか否かを判定する位
    相判定回路と、前記周波数判定回路と位相判定回路の各
    出力を論理積演算して計数動作の判定出力を生成する論
    理積回路とを備える構成である請求項９に記載のカウン
    タ回路。
11. 【請求項１１】前記位相判定回路は、検査信号と前記分
    周出力との位相が同期しているか否かを検出し同期して
    いる時に出力を発生する同期検定回路と、前記分周出力
    の正常時の１周期より長いオフ・ディレー時間を有し前
    記同期検定回路の出力の立下りを遅延して位相判定出力
    を生成するオフ・ディレー回路とを備える構成である請
    求項１０に記載のカウンタ回路。
12. 【請求項１２】前記同期検定回路は、前記検査信号の立
    上り又は立下りを検出して微分出力を発生する回路と、
    前記分周出力の立上り又は立下りを検出して微分出力を
    発生する回路と、前記両回路の微分出力を論理積演算し
    て同期検定出力を生成する論理積回路とを備える構成で
    ある請求項１１に記載のカウンタ回路。
13. 【請求項１３】前記パルス計数手段は、リセット信号の
    入力でパルス信号の入力数を計数するバイナリカウンタ
    がリセットされたことを確認してリセット確認信号を発
    生するリセット確認回路を備える構成である請求項１〜
    １２に記載のカウンタ回路。
14. 【請求項１４】前記バイナリカウンタは、従属接続され
    る複数の分周回路からなりリセット信号の入力で全ての
    分周回路の出力がハイレベルとなる構成であり、 前記リセット確認回路は、前記バイナリカウンタの最終
    段の分周回路出力の立下りを検出する立下り検出回路
    と、パルス計数手段の計数動作が有効であることを示す
    イネーブル信号と前記リセット信号の反転信号を論理積
    演算するＡＮＤゲートと、ホールド端子に前記ＡＮＤゲ
    ートの出力が入力している状態でトリガ端子に前記立下
    り検出回路の出力が入力した時にリセット確認出力を発
    生し当該リセット確認出力を自己保持する自己保持回路
    とを備える構成である請求項１３に記載のカウンタ回
    路。
15. 【請求項１５】前記制御手段を、前記リセット確認回路
    のリセット確認出力が入力していることを条件としてパ
    ルス計数手段から計数完了出力が入力した時に前記信号
    切換え手段へ制御出力を発生する構成とした請求項１３
    又は１４に記載のカウンタ回路。
16. 【請求項１６】前記パルス計数手段は、パルス信号の計
    数値が前記所定値となった時のバイナリカウンタ出力と
    前記検査信号とを論理積演算してパルス計数手段の出力
    として発生する論理回路と、該論理回路の出力と前記検
    査信号とを合成しこの合成信号を前記信号切換え手段に
    検査信号として入力する合成回路と備え、 前記合成回路が、パルス信号の計数値が所定値でない時
    の論理回路出力が入力する時には入力検査信号を前記合
    成信号として出力し、パルス信号の計数値が所定値の時
    の論理回路出力が入力する時には当該論理回路出力を前
    記合成信号として出力する構成である請求項１〜１５の
    いずれか１つに記載のカウンタ回路。