JP2003060041A - Ｍｉｍキャパシタの製造方法 - Google Patents
Ｍｉｍキャパシタの製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 ＭＩＭキャパシタの耐圧を向上させる。
【解決手段】 基板１の上面の一部領域に下部電極２を
形成し、下部電極２が形成された基板１上に誘電体膜３
を形成し、ドライエッチングにより下部電極２に対向す
る部分の誘電体膜３を所定の厚さ除去し、さらに下部電
極２に対向するように誘電体膜３の上に上部電極４を形
成する。 【効果】 誘電体膜の欠陥部分を除去または修復するこ
とによって、ＭＩＭキャパシタの耐圧の向上と均一性を
得ることができる。また、半導体装置内のＭＩＭキャパ
シタ以外の素子部分が十分厚い誘電体膜で保護されるた
め、耐環境性能を向上させることができる。
形成し、下部電極２が形成された基板１上に誘電体膜３
を形成し、ドライエッチングにより下部電極２に対向す
る部分の誘電体膜３を所定の厚さ除去し、さらに下部電
極２に対向するように誘電体膜３の上に上部電極４を形
成する。 【効果】 誘電体膜の欠陥部分を除去または修復するこ
とによって、ＭＩＭキャパシタの耐圧の向上と均一性を
得ることができる。また、半導体装置内のＭＩＭキャパ
シタ以外の素子部分が十分厚い誘電体膜で保護されるた
め、耐環境性能を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成するＭＩＭキャパシタの製造方法に関するものであ
る。
成するＭＩＭキャパシタの製造方法に関するものであ
る。
【０００２】
【従来の技術】ＧａＡｓ基板などの半導体基板上に形成
するＭＭＩＣ（Microwave MonolithicIntegrated Circu
it）などの高周波用半導体装置では、整合回路用やＤＣ
カット用のキャパシタ素子を多く使用している。これら
のキャパシタ素子は、一般にＭＩＭキャパシタなどで形
成している。
するＭＭＩＣ（Microwave MonolithicIntegrated Circu
it）などの高周波用半導体装置では、整合回路用やＤＣ
カット用のキャパシタ素子を多く使用している。これら
のキャパシタ素子は、一般にＭＩＭキャパシタなどで形
成している。
【０００３】図３に、従来のＭＩＭキャパシタの断面図
を示す。
を示す。
【０００４】図３において、ＭＩＭキャパシタ３０は、
半導体基板１上に下部電極２を形成し、その上に誘電体
膜３を形成し、さらに、その上に上部電極４を形成する
ことで構成している。
半導体基板１上に下部電極２を形成し、その上に誘電体
膜３を形成し、さらに、その上に上部電極４を形成する
ことで構成している。
【０００５】ここで、ＭＭＩＣの小型化のためにＭＩＭ
キャパシタ３０を小型にすることが要望されている。
キャパシタ３０を小型にすることが要望されている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＭＩＭキャパシタ３０では、誘電体膜３を薄くして単位
面積あたりの容量を大きくすることでＭＩＭキャパシタ
３０を小型化すると、逆にそのＭＩＭキャパシタ３０の
耐圧が小さくなるという問題があった。
ＭＩＭキャパシタ３０では、誘電体膜３を薄くして単位
面積あたりの容量を大きくすることでＭＩＭキャパシタ
３０を小型化すると、逆にそのＭＩＭキャパシタ３０の
耐圧が小さくなるという問題があった。
【０００７】その原因としては、図３の断面図に示すよ
うに、ＭＩＭキャパシタ３０の誘電体膜３がその形成さ
れる工程に起因してピンホール５やフレークなどの微小
なごみ６による欠陥部分を有し、この結果耐圧の低下お
よびばらつきが発生することがあげられる。このため
に、スクリーニング選別が不可欠であった。特に、誘電
体膜３の厚みが１００μｍ以下になると市場から要求さ
れる耐圧に達しないＭＩＭキャパシタ３０が急増し、Ｍ
ＩＭキャパシタ３０の耐圧不良によるＭＭＩＣの不良率
が急増する原因となっていた。
うに、ＭＩＭキャパシタ３０の誘電体膜３がその形成さ
れる工程に起因してピンホール５やフレークなどの微小
なごみ６による欠陥部分を有し、この結果耐圧の低下お
よびばらつきが発生することがあげられる。このため
に、スクリーニング選別が不可欠であった。特に、誘電
体膜３の厚みが１００μｍ以下になると市場から要求さ
れる耐圧に達しないＭＩＭキャパシタ３０が急増し、Ｍ
ＩＭキャパシタ３０の耐圧不良によるＭＭＩＣの不良率
が急増する原因となっていた。
【０００８】また、このときＭＭＩＣの全面にわたって
誘電体膜３が薄くなるため、ＭＭＩＣ内のＭＩＭキャパ
シタ３０以外の素子部分が薄い誘電体膜３でしか保護さ
れなくなり、ＭＭＩＣの耐湿性などの耐環境性能が落ち
るという問題があった。
誘電体膜３が薄くなるため、ＭＭＩＣ内のＭＩＭキャパ
シタ３０以外の素子部分が薄い誘電体膜３でしか保護さ
れなくなり、ＭＭＩＣの耐湿性などの耐環境性能が落ち
るという問題があった。
【０００９】本発明のＭＩＭキャパシタの製造方法は、
上述の問題を鑑みてなされたものであり、誘電体膜３の
欠陥部分を除去または修復するとともに、ＭＭＩＣの耐
環境性能を向上させることができるＭＩＭキャパシタの
製造方法を提供することを目的としている。
上述の問題を鑑みてなされたものであり、誘電体膜３の
欠陥部分を除去または修復するとともに、ＭＭＩＣの耐
環境性能を向上させることができるＭＩＭキャパシタの
製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＭＩＭキャパシタの製造方法は、基板の上
面の一部領域に下部電極を形成する工程と、前記下部電
極が形成された前記基板上に誘電体膜を形成する工程
と、ドライエッチングにより前記下部電極に対向する部
分の前記誘電体膜を所定の厚さ除去する工程と、前記下
部電極に対向するように前記誘電体膜の上に上部電極を
形成する工程とを含むことを特徴とする。
に、本発明のＭＩＭキャパシタの製造方法は、基板の上
面の一部領域に下部電極を形成する工程と、前記下部電
極が形成された前記基板上に誘電体膜を形成する工程
と、ドライエッチングにより前記下部電極に対向する部
分の前記誘電体膜を所定の厚さ除去する工程と、前記下
部電極に対向するように前記誘電体膜の上に上部電極を
形成する工程とを含むことを特徴とする。
【００１１】また、本発明のＭＩＭキャパシタの製造方
法は、前記誘電体膜を窒化シリコン、酸化シリコン、お
よび酸化窒化シリコンの中から選択された材料で形成す
ることを特徴とする。
法は、前記誘電体膜を窒化シリコン、酸化シリコン、お
よび酸化窒化シリコンの中から選択された材料で形成す
ることを特徴とする。
【００１２】このように本発明においては、誘電体膜の
欠陥部分を除去または修復するとともに、ＭＭＩＣの耐
環境性能を向上させることができるＭＩＭキャパシタの
製造方法を提供する。
欠陥部分を除去または修復するとともに、ＭＭＩＣの耐
環境性能を向上させることができるＭＩＭキャパシタの
製造方法を提供する。
【００１３】
【発明の実施の形態】図１（ａ）ないし（ｄ）に、本発
明の実施例であるＭＩＭキャパシタの製造方法を説明す
る図を示す。図１（ａ）ないし（ｄ）において、図３と
同一もしくは同等の部分には同じ記号を符す。
明の実施例であるＭＩＭキャパシタの製造方法を説明す
る図を示す。図１（ａ）ないし（ｄ）において、図３と
同一もしくは同等の部分には同じ記号を符す。
【００１４】図１（ａ）に示すように、半導体基板１の
上面の一部領域に、フォトリソグラフィーにより形成し
たレジストマスクによる金属蒸着とリフトオフを用い
て、下部電極２を形成する。ここで、下部電極２の電極
材料は、Ｔｉ、Ｗ、ＷＳｉ、ＷＳｉＮ、Ｐｔ、Ａｕ、Ｎ
ｉ、Ａｌ、Ｇｅなどの金属を用いる。なお、下部電極２
は半導体基板１の上面全体に金属膜を形成し、フォトリ
ソグラフィー、エッチングにより形成してもよい。ま
た、下部電極２は積層で構成してもよい。
上面の一部領域に、フォトリソグラフィーにより形成し
たレジストマスクによる金属蒸着とリフトオフを用い
て、下部電極２を形成する。ここで、下部電極２の電極
材料は、Ｔｉ、Ｗ、ＷＳｉ、ＷＳｉＮ、Ｐｔ、Ａｕ、Ｎ
ｉ、Ａｌ、Ｇｅなどの金属を用いる。なお、下部電極２
は半導体基板１の上面全体に金属膜を形成し、フォトリ
ソグラフィー、エッチングにより形成してもよい。ま
た、下部電極２は積層で構成してもよい。
【００１５】次に、図１（ｂ）に示すように、プラズマ
ＣＶＤ装置を用いて、下部電極２が形成された基板１上
に窒化シリコンからなる誘電体膜３を例えば２４０ｎｍ
の厚さに形成する。ここで、誘電体膜３の材料に酸化シ
リコンや酸化窒化シリコンを用いてもよい。
ＣＶＤ装置を用いて、下部電極２が形成された基板１上
に窒化シリコンからなる誘電体膜３を例えば２４０ｎｍ
の厚さに形成する。ここで、誘電体膜３の材料に酸化シ
リコンや酸化窒化シリコンを用いてもよい。
【００１６】次に、誘電体膜３の上にフォトレジストを
形成し、フォトリソグラフィーにより下部電極２に対向
する誘電体膜３の部分だけを開口する。これをマスクと
して、図１（ｃ）に示すように、誘電体膜３をドライエ
ッチングすることにより誘電体膜３の厚さを例えば１５
０ｎｍだけを除去し、誘電体膜３に凹部７を形成する。
形成し、フォトリソグラフィーにより下部電極２に対向
する誘電体膜３の部分だけを開口する。これをマスクと
して、図１（ｃ）に示すように、誘電体膜３をドライエ
ッチングすることにより誘電体膜３の厚さを例えば１５
０ｎｍだけを除去し、誘電体膜３に凹部７を形成する。
【００１７】このとき、ドライエッチングには、通常の
平行平板型ＲＩＥ装置を用いるが、ナローギャップＲＩ
ＥやプラズマソースにＥＣＲ，ＩＣＰなどの機構を有す
る装置を用いてもよい。エッチングガスとしては、一般
的に誘電体膜のエッチングガスとして使用しているＣＦ
X（フルオロカーボン系ガス）や、ＣＨＦ3、ＳＦ6等と
Ｈ2またはＯ2の混合ガスを使用する。このとき、不活性
ガスのイオンが加速されて誘電体膜３に衝突することに
よってエッチングが行われる。
平行平板型ＲＩＥ装置を用いるが、ナローギャップＲＩ
ＥやプラズマソースにＥＣＲ，ＩＣＰなどの機構を有す
る装置を用いてもよい。エッチングガスとしては、一般
的に誘電体膜のエッチングガスとして使用しているＣＦ
X（フルオロカーボン系ガス）や、ＣＨＦ3、ＳＦ6等と
Ｈ2またはＯ2の混合ガスを使用する。このとき、不活性
ガスのイオンが加速されて誘電体膜３に衝突することに
よってエッチングが行われる。
【００１８】次に、図１（ｄ）に示すように、ドライエ
ッチングされて形成された誘電体膜３の凹部７の部分
に、フォトリソグラフィーにより形成したレジストマス
クによる金属蒸着とリフトオフを用いて、上部電極４を
形成し、ＭＩＭキャパシタ１０を形成する。上部電極４
の電極材料は、下部電極２と同じようにＴｉ、Ｗ、ＷＳ
ｉ、ＷＳｉＮ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｇｅなどの金
属を用いる。なお、上部電極４は誘電体膜３の上全体に
金属膜を形成し、フォトリソグラフィー、エッチングに
より形成してもよい。また、下部電極２は積層で構成し
てもよい。
ッチングされて形成された誘電体膜３の凹部７の部分
に、フォトリソグラフィーにより形成したレジストマス
クによる金属蒸着とリフトオフを用いて、上部電極４を
形成し、ＭＩＭキャパシタ１０を形成する。上部電極４
の電極材料は、下部電極２と同じようにＴｉ、Ｗ、ＷＳ
ｉ、ＷＳｉＮ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｇｅなどの金
属を用いる。なお、上部電極４は誘電体膜３の上全体に
金属膜を形成し、フォトリソグラフィー、エッチングに
より形成してもよい。また、下部電極２は積層で構成し
てもよい。
【００１９】図２（ａ）および（ｂ）に、誘電体膜３を
窒化シリコンで形成したときの、本発明のＭＩＭキャパ
シタ１０の初期耐圧および従来のＭＩＭキャパシタ３０
の初期耐圧を示した特性図を示す。
窒化シリコンで形成したときの、本発明のＭＩＭキャパ
シタ１０の初期耐圧および従来のＭＩＭキャパシタ３０
の初期耐圧を示した特性図を示す。
【００２０】図２（ｂ）に示すように、従来のＭＩＭキ
ャパシタ３０の初期耐圧において、任意にサンプリング
されたｎ＝２８２個のサンプルの初期耐圧が、低い耐圧
から高い耐圧まで分布している。ここで、初期耐圧が１
１０Ｖ以上のものはＭＩＭキャパシタ３０の誘電体膜３
にほとんど欠陥がないため経時的に耐圧が劣化すること
はない。しかし、初期耐圧が１１０Ｖ未満のものは誘電
体膜３の中にピンホール５やフレークなどの微小なごみ
６による欠陥部分があり、耐圧不良のＭＩＭキャパシタ
３０や経時的に耐圧が劣化する恐れがあるＭＩＭキャパ
シタ３０である。
ャパシタ３０の初期耐圧において、任意にサンプリング
されたｎ＝２８２個のサンプルの初期耐圧が、低い耐圧
から高い耐圧まで分布している。ここで、初期耐圧が１
１０Ｖ以上のものはＭＩＭキャパシタ３０の誘電体膜３
にほとんど欠陥がないため経時的に耐圧が劣化すること
はない。しかし、初期耐圧が１１０Ｖ未満のものは誘電
体膜３の中にピンホール５やフレークなどの微小なごみ
６による欠陥部分があり、耐圧不良のＭＩＭキャパシタ
３０や経時的に耐圧が劣化する恐れがあるＭＩＭキャパ
シタ３０である。
【００２１】それに対して、図２（ａ）に示すように、
本実施例のＭＩＭキャパシタ１０の初期耐圧において、
任意にサンプリングされたｎ＝２８２個のサンプルの初
期耐圧が、１１０Ｖ未満のものは一つも分布していな
い。これは、ＭＩＭキャパシタ１０の誘電体膜３をドラ
イエッチングすることにより、欠陥部分のない誘電体膜
３が形成されたことによることを示している。
本実施例のＭＩＭキャパシタ１０の初期耐圧において、
任意にサンプリングされたｎ＝２８２個のサンプルの初
期耐圧が、１１０Ｖ未満のものは一つも分布していな
い。これは、ＭＩＭキャパシタ１０の誘電体膜３をドラ
イエッチングすることにより、欠陥部分のない誘電体膜
３が形成されたことによることを示している。
【００２２】このように、誘電体膜３の中にピンホール
５やフレークなどの微小なごみ６による欠陥部分がある
場合、誘電体膜３をドライエッチングすることによっ
て、誘電体膜３とともに欠陥部分を除去することができ
る。さらに欠陥部分が残る場合に、ドライエッチングの
再デポジション効果によって誘電体膜３の欠陥部分を修
復、平坦化することができる。また、フレークなどの鋭
利な部分を重点的にドライエッチングし、平坦化するこ
とができる。これにより、誘電体膜３の中に欠陥部分が
なくなり、ＭＩＭキャパシタ１０の耐圧の向上と均一性
が得られ、また、経時的にも耐圧が劣化することがない
ＭＩＭキャパシタ１０を作製することができる。
５やフレークなどの微小なごみ６による欠陥部分がある
場合、誘電体膜３をドライエッチングすることによっ
て、誘電体膜３とともに欠陥部分を除去することができ
る。さらに欠陥部分が残る場合に、ドライエッチングの
再デポジション効果によって誘電体膜３の欠陥部分を修
復、平坦化することができる。また、フレークなどの鋭
利な部分を重点的にドライエッチングし、平坦化するこ
とができる。これにより、誘電体膜３の中に欠陥部分が
なくなり、ＭＩＭキャパシタ１０の耐圧の向上と均一性
が得られ、また、経時的にも耐圧が劣化することがない
ＭＩＭキャパシタ１０を作製することができる。
【００２３】また、この実施例の方法によれば、ＭＩＭ
キャパシタ１０を形成しない部分の誘電体膜３を、ＭＩ
Ｍキャパシタ１０を形成する部分の誘電体膜３より厚く
形成することになる。これにより、ＭＭＩＣ内の素子と
してＭＩＭキャパシタ１０を形成する場合、ＭＭＩＣ内
のＭＩＭキャパシタ１０以外の素子部分を十分厚い保護
膜である誘電体膜３で保護することができる。このた
め、この方法でＭＩＭキャパシタ１０を形成する場合に
は、ＭＭＩＣの耐湿性などの耐環境性能を、図３の従来
例の方法でＭＩＭキャパシタ３０を形成する場合よりも
向上させることができる。
キャパシタ１０を形成しない部分の誘電体膜３を、ＭＩ
Ｍキャパシタ１０を形成する部分の誘電体膜３より厚く
形成することになる。これにより、ＭＭＩＣ内の素子と
してＭＩＭキャパシタ１０を形成する場合、ＭＭＩＣ内
のＭＩＭキャパシタ１０以外の素子部分を十分厚い保護
膜である誘電体膜３で保護することができる。このた
め、この方法でＭＩＭキャパシタ１０を形成する場合に
は、ＭＭＩＣの耐湿性などの耐環境性能を、図３の従来
例の方法でＭＩＭキャパシタ３０を形成する場合よりも
向上させることができる。
【００２４】
【発明の効果】本発明によれば、誘電体膜の中に欠陥部
分がある場合、誘電体膜をドライエッチングすることに
より、誘電体膜の欠陥部分を除去または修復することが
できる。これにより、ＭＩＭキャパシタの耐圧の向上と
均一性が得られ、また、経時的にも耐圧が劣化すること
がないＭＩＭキャパシタを作製することができる。この
ためＭＩＭキャパシタの誘電体膜の欠陥による不良率を
低減することができる。
分がある場合、誘電体膜をドライエッチングすることに
より、誘電体膜の欠陥部分を除去または修復することが
できる。これにより、ＭＩＭキャパシタの耐圧の向上と
均一性が得られ、また、経時的にも耐圧が劣化すること
がないＭＩＭキャパシタを作製することができる。この
ためＭＩＭキャパシタの誘電体膜の欠陥による不良率を
低減することができる。
【００２５】さらに、半導体装置内のＭＩＭキャパシタ
以外の素子部分を十分厚い誘電体膜で保護することがで
きるため、耐湿性などの耐環境性能が向上した半導体装
置を作製することができる。
以外の素子部分を十分厚い誘電体膜で保護することがで
きるため、耐湿性などの耐環境性能が向上した半導体装
置を作製することができる。
【図１】本発明の実施例であるＭＩＭキャパシタの製造
方法を説明する図である。
方法を説明する図である。
【図２】本発明のＭＩＭキャパシタの初期耐圧および従
来のＭＩＭキャパシタの初期耐圧を示す特性図である。
来のＭＩＭキャパシタの初期耐圧を示す特性図である。
【図３】従来のＭＩＭキャパシタを示す断面図である。
１…基板
２…下部電極
３…誘電体膜
４…上部電極
５…ピンホール
６…フレークなどの微小なごみ
７…誘電体膜の凹部
１０、３０…ＭＩＭキャパシタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 吉田 和広
京都府長岡京市天神二丁目26番10号 株式
会社村田製作所内
(72)発明者 木下 浩史
京都府長岡京市天神二丁目26番10号 株式
会社村田製作所内
Ｆターム(参考） 5F038 AC05 AC17 EZ15 EZ16 EZ20
Claims (2)
- 【請求項１】 基板の上面の一部領域に下部電極を形成
する工程と、前記下部電極が形成された前記基板上に誘
電体膜を形成する工程と、ドライエッチングにより前記
下部電極に対向する部分の前記誘電体膜を所定の厚さ除
去する工程と、前記下部電極に対向するように前記誘電
体膜の上に上部電極を形成する工程とを含むことを特徴
とするＭＩＭキャパシタの製造方法。 - 【請求項２】 前記誘電体膜を窒化シリコン、酸化シリ
コン、および酸化窒化シリコンの中から選択された材料
で形成することを特徴とする、請求項１に記載のＭＩＭ
キャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001240867A JP4366892B2 (ja) | 2001-08-08 | 2001-08-08 | Ｍｉｍキャパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001240867A JP4366892B2 (ja) | 2001-08-08 | 2001-08-08 | Ｍｉｍキャパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003060041A true JP2003060041A (ja) | 2003-02-28 |
| JP4366892B2 JP4366892B2 (ja) | 2009-11-18 |
Family
ID=19071415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001240867A Expired - Fee Related JP4366892B2 (ja) | 2001-08-08 | 2001-08-08 | Ｍｉｍキャパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4366892B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100954909B1 (ko) | 2007-12-26 | 2010-04-27 | 주식회사 동부하이텍 | Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법 |
| WO2010098026A1 (ja) * | 2009-02-25 | 2010-09-02 | 日本電気株式会社 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
-
2001
- 2001-08-08 JP JP2001240867A patent/JP4366892B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100954909B1 (ko) | 2007-12-26 | 2010-04-27 | 주식회사 동부하이텍 | Ｍｉｍ 커패시터 및 ｍｉｍ 커패시터 제조 방법 |
| WO2010098026A1 (ja) * | 2009-02-25 | 2010-09-02 | 日本電気株式会社 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
| JP5348238B2 (ja) * | 2009-02-25 | 2013-11-20 | 日本電気株式会社 | キャパシタの製造方法、キャパシタ製造装置、キャパシタ製造プログラム及び記録媒体 |
| US8621730B2 (en) | 2009-02-25 | 2014-01-07 | Nec Corporation | Capacitor producing method for producing thin-film capacitors eliminating defects |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4366892B2 (ja) | 2009-11-18 |
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