JP2003059989A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003059989A JP2003059989A JP2001245445A JP2001245445A JP2003059989A JP 2003059989 A JP2003059989 A JP 2003059989A JP 2001245445 A JP2001245445 A JP 2001245445A JP 2001245445 A JP2001245445 A JP 2001245445A JP 2003059989 A JP2003059989 A JP 2003059989A
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Abstract
(57)【要約】
【課題】 繰り返しパターンの比較ピッチおよび比較方
向が互いに異なる複数種類のパターン群を有する半導体
装置において、外観比較検査に要する時間を短縮するこ
とのできる技術を提供する。 【解決手段】 外観比較検査装置の検査ファイルに、領
域Ａ，Ｂを指定し、さらに領域Ａ，Ｂの各々の比較ピッ
チ（第１の比較ピッチｄ１，第２の比較ピッチｄ２）お
よび比較方向（Ｙ方向，Ｘ方向）を検査ファイルに入力
することにより、半導体ウエハ上を電子ビームで走査す
る１回の一連の検査動作中に、比較ピッチおよび比較方
向を変更する。
向が互いに異なる複数種類のパターン群を有する半導体
装置において、外観比較検査に要する時間を短縮するこ
とのできる技術を提供する。 【解決手段】 外観比較検査装置の検査ファイルに、領
域Ａ，Ｂを指定し、さらに領域Ａ，Ｂの各々の比較ピッ
チ（第１の比較ピッチｄ１，第２の比較ピッチｄ２）お
よび比較方向（Ｙ方向，Ｘ方向）を検査ファイルに入力
することにより、半導体ウエハ上を電子ビームで走査す
る１回の一連の検査動作中に、比較ピッチおよび比較方
向を変更する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、半導体装置の外観検査工程に適用し
て有効な技術に関する。
技術に関し、特に、半導体装置の外観検査工程に適用し
て有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭ（dynamic random access memo
ry）の外観検査の一つに、メモリマット内のメモリセル
同士を比較するＳＥＭ（scanning electron microscop
e）式外観比較検査がある。ＳＥＭ式外観比較検査は、
光学式外観比較検査に比べて検査時間が非常に長く、た
とえば光学式外観比較検査では４０分程度で検査できる
半導体ウエハの全面検査に１３時間程度掛かるというス
ループット上の問題が残されている。
ry）の外観検査の一つに、メモリマット内のメモリセル
同士を比較するＳＥＭ（scanning electron microscop
e）式外観比較検査がある。ＳＥＭ式外観比較検査は、
光学式外観比較検査に比べて検査時間が非常に長く、た
とえば光学式外観比較検査では４０分程度で検査できる
半導体ウエハの全面検査に１３時間程度掛かるというス
ループット上の問題が残されている。
【０００３】しかしながら、ＳＥＭ式外観比較検査は、
半導体ウエハの検査ニーズに要求される高い感度を有
し、光学式外観比較検査では検出できない電気的欠陥を
早期に検知できるという利点を有している。さらにイメ
ージング技術の開発や間引き処理による検査時間の短縮
などにより、スループットの問題も改善しつつあること
から、これまで以上にＳＥＭ式外観比較検査が外観検査
における有効な手段の一つとなると考えられる。
半導体ウエハの検査ニーズに要求される高い感度を有
し、光学式外観比較検査では検出できない電気的欠陥を
早期に検知できるという利点を有している。さらにイメ
ージング技術の開発や間引き処理による検査時間の短縮
などにより、スループットの問題も改善しつつあること
から、これまで以上にＳＥＭ式外観比較検査が外観検査
における有効な手段の一つとなると考えられる。
【０００４】なお、たとえば特開平１０−２０４３４５
号公報、特開平１１−１２２５６５号公報には、大電流
電子ビームの１回操作によりＳＥＭ像を形成するＳＥＭ
式外観比較検査が開示されている。
号公報、特開平１１−１２２５６５号公報には、大電流
電子ビームの１回操作によりＳＥＭ像を形成するＳＥＭ
式外観比較検査が開示されている。
【０００５】
【発明が解決しようとする課題】ところが、本発明者
が、前記ＳＥＭ式外観比較検査を検討したところ、以下
の問題点が見いだされた。
が、前記ＳＥＭ式外観比較検査を検討したところ、以下
の問題点が見いだされた。
【０００６】ＳＥＭ式外観比較検査では、半導体装置内
の同一パターンを同一ピッチ、同一方向に繰り返したパ
ターン群を検査する場合、まず検査装置の検査ファイル
にパターン群を構成する繰り返しパターンの比較ピッチ
を入力する。次いで半導体ウエハ上を特定の一方向に電
子ビームを複数回走査させてパターン群内の繰り返しパ
ターンを画像比較し、外観検査を行う。従って、１種類
の繰り返しパターンからなる複数種類のパターン群を有
する半導体装置、たとえばＤＲＡＭでは、検査ファイル
に１つの比較ピッチが入力されて検査が実行される。
の同一パターンを同一ピッチ、同一方向に繰り返したパ
ターン群を検査する場合、まず検査装置の検査ファイル
にパターン群を構成する繰り返しパターンの比較ピッチ
を入力する。次いで半導体ウエハ上を特定の一方向に電
子ビームを複数回走査させてパターン群内の繰り返しパ
ターンを画像比較し、外観検査を行う。従って、１種類
の繰り返しパターンからなる複数種類のパターン群を有
する半導体装置、たとえばＤＲＡＭでは、検査ファイル
に１つの比較ピッチが入力されて検査が実行される。
【０００７】しかし、比較ピッチが互いに異なる繰り返
しパターンによってそれぞれ構成された複数のパターン
群を有する半導体装置、たとえばＤＲＡＭとＳＲＡＭ
（static random access memory）とが同一基板に設け
られた混載型メモリでは、検査ファイルに複数の比較ピ
ッチが入力されて、同一の繰り返しパターンの比較ピッ
チを有するパターン群毎に検査が実行される。このた
め、たとえば検査ファイルに２つの比較ピッチを入力し
た場合は、電子ビームを２回半導体ウエハ上を走査させ
る必要があり、検査および欠陥レビューに要する時間が
約２倍となって、スループットが著しく低下する。
しパターンによってそれぞれ構成された複数のパターン
群を有する半導体装置、たとえばＤＲＡＭとＳＲＡＭ
（static random access memory）とが同一基板に設け
られた混載型メモリでは、検査ファイルに複数の比較ピ
ッチが入力されて、同一の繰り返しパターンの比較ピッ
チを有するパターン群毎に検査が実行される。このた
め、たとえば検査ファイルに２つの比較ピッチを入力し
た場合は、電子ビームを２回半導体ウエハ上を走査させ
る必要があり、検査および欠陥レビューに要する時間が
約２倍となって、スループットが著しく低下する。
【０００８】また、パターン群を構成する繰り返しパタ
ーンの繰り返し方向が電子ビームの走査方向と異なる場
合は、たとえば半導体ウエハの直径を走査するまで電子
ビームの振幅幅を広くしなければならず、電子ビームの
走査機構上の改造等が必要となる。
ーンの繰り返し方向が電子ビームの走査方向と異なる場
合は、たとえば半導体ウエハの直径を走査するまで電子
ビームの振幅幅を広くしなければならず、電子ビームの
走査機構上の改造等が必要となる。
【０００９】本発明の目的は、繰り返しパターンの比較
ピッチおよび比較方向が互いに異なる複数種類のパター
ン群を有する半導体装置において、外観比較検査に要す
る時間を短縮することのできる技術を提供することにあ
る。
ピッチおよび比較方向が互いに異なる複数種類のパター
ン群を有する半導体装置において、外観比較検査に要す
る時間を短縮することのできる技術を提供することにあ
る。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】本発明は、繰り返しパターンからなるパタ
ーン群が同一基板上に複数種類形成されており、各々の
パターン群を構成する繰り返しパターンを画像比較方式
の外観検査によって検査する工程において、各々のパタ
ーン群を構成する繰り返しパターンの比較ピッチおよび
比較方向に応じて、一連の検査動作中の比較ピッチおよ
び比較方向を変更するものである。
ーン群が同一基板上に複数種類形成されており、各々の
パターン群を構成する繰り返しパターンを画像比較方式
の外観検査によって検査する工程において、各々のパタ
ーン群を構成する繰り返しパターンの比較ピッチおよび
比較方向に応じて、一連の検査動作中の比較ピッチおよ
び比較方向を変更するものである。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１４】まず、本発明の一実施の形態である外観比
較検査装置に入力される検査ファイルについて図１〜図
４を用いて説明する。
較検査装置に入力される検査ファイルについて図１〜図
４を用いて説明する。
【００１５】図１は、半導体チップ上に混載型メモリを
有する半導体装置の平面概略図である。
有する半導体装置の平面概略図である。
【００１６】混載型メモリを有する半導体装置ＳＣで
は、基板１上にＤＲＡＭのメモリマット２およびＳＲＡ
Ｍのメモリマット３が設けられており、これらの周囲に
は周辺回路および入出力インタフェース回路が設けられ
ている。
は、基板１上にＤＲＡＭのメモリマット２およびＳＲＡ
Ｍのメモリマット３が設けられており、これらの周囲に
は周辺回路および入出力インタフェース回路が設けられ
ている。
【００１７】ＤＲＡＭのメモリマット２およびＳＲＡＭ
のメモリマット３には、それぞれ２進情報の１ビットを
記憶する複数のメモリセルがマトリクス構造に２次元配
置されており、行方向および列方向の選択線の中のそれ
ぞれ１本ずつを選び、その交点にあるメモリセルを選択
することによって、メモリセル群の中から１個のメモリ
セルが呼び出される。
のメモリマット３には、それぞれ２進情報の１ビットを
記憶する複数のメモリセルがマトリクス構造に２次元配
置されており、行方向および列方向の選択線の中のそれ
ぞれ１本ずつを選び、その交点にあるメモリセルを選択
することによって、メモリセル群の中から１個のメモリ
セルが呼び出される。
【００１８】図示はしないが、ＤＲＡＭのメモリマット
２では、たとえば行方向（Ｙ方向）に第１の比較ピッチ
の間隔でメモリセルが繰り返し配置され、ＳＲＡＭのメ
モリマット３では、たとえば列方向（Ｘ方向）に第２の
比較ピッチの間隔でメモリセルが繰り返し配置されてい
る。
２では、たとえば行方向（Ｙ方向）に第１の比較ピッチ
の間隔でメモリセルが繰り返し配置され、ＳＲＡＭのメ
モリマット３では、たとえば列方向（Ｘ方向）に第２の
比較ピッチの間隔でメモリセルが繰り返し配置されてい
る。
【００１９】周辺回路は、入出力インタフェース回路へ
の制御信号またはデータに基づいてメモリアレイを制御
し、メモリアレイとデータの授受を行う関連回路の総称
であり、たとえば、デコーダ、ドライバ、Ｉ／Ｏ制御回
路等を挙げることができる。入出力インタフェース回路
は、半導体チップの外部から入力した制御信号や書き込
みデータを内部信号に変換して周辺回路に送るための回
路であり、またメモリアレイから周辺回路に取り出した
読み出しデータを半導体チップの外部に出力するための
回路である。
の制御信号またはデータに基づいてメモリアレイを制御
し、メモリアレイとデータの授受を行う関連回路の総称
であり、たとえば、デコーダ、ドライバ、Ｉ／Ｏ制御回
路等を挙げることができる。入出力インタフェース回路
は、半導体チップの外部から入力した制御信号や書き込
みデータを内部信号に変換して周辺回路に送るための回
路であり、またメモリアレイから周辺回路に取り出した
読み出しデータを半導体チップの外部に出力するための
回路である。
【００２０】図２は、前記図１に示した混載型メモリに
おけるメモリセルの配置の一例を示す平面図である。
（ａ）はＤＲＡＭのメモリアレイの素子分離領域を示す
平面図であり、（ｂ）はＳＲＡＭのメモリアレイの素子
分離領域を示す平面図である。図中、素子分離領域で囲
まれた活性領域を網掛けのハッチングで示す。
おけるメモリセルの配置の一例を示す平面図である。
（ａ）はＤＲＡＭのメモリアレイの素子分離領域を示す
平面図であり、（ｂ）はＳＲＡＭのメモリアレイの素子
分離領域を示す平面図である。図中、素子分離領域で囲
まれた活性領域を網掛けのハッチングで示す。
【００２１】ＤＲＡＭのメモリアレイでは、Ｙ方向に第
１の比較ピッチｄ１の間隔でパターンが繰り返し配置さ
れているが、ＳＲＡＭのメモリアレイでは、Ｘ方向に第
２の比較ピッチｄ２の間隔でパターンが繰り返し配置さ
れている。
１の比較ピッチｄ１の間隔でパターンが繰り返し配置さ
れているが、ＳＲＡＭのメモリアレイでは、Ｘ方向に第
２の比較ピッチｄ２の間隔でパターンが繰り返し配置さ
れている。
【００２２】図３は、外観比較検査装置の検査ファイル
に入力される入力画面の一例である。
に入力される入力画面の一例である。
【００２３】繰り返しパターンの比較ピッチおよび比較
方向によって半導体チップ上の領域が指定される。前記
図１および図２に示した混載型メモリの場合、ＤＲＡＭ
のメモリマット２を示す領域Ａ（図中、相対的に濃い網
掛けのハッチングで示す）と、ＳＲＡＭのメモリマット
３を示す領域Ｂ（図中、相対的に薄い網掛けのハッチン
グで示す）とが検査ファイルに入力される。
方向によって半導体チップ上の領域が指定される。前記
図１および図２に示した混載型メモリの場合、ＤＲＡＭ
のメモリマット２を示す領域Ａ（図中、相対的に濃い網
掛けのハッチングで示す）と、ＳＲＡＭのメモリマット
３を示す領域Ｂ（図中、相対的に薄い網掛けのハッチン
グで示す）とが検査ファイルに入力される。
【００２４】さらに、各領域における繰り返しパターン
の比較ピッチおよび比較方向が入力される。領域Ａで
は、比較ピッチに第１の比較ピッチｄ１、比較方向にＹ
方向が入力され、領域Ｂでは、比較ピッチに第２の比較
ピッチｄ２、比較方向にＸ方向が入力される。
の比較ピッチおよび比較方向が入力される。領域Ａで
は、比較ピッチに第１の比較ピッチｄ１、比較方向にＹ
方向が入力され、領域Ｂでは、比較ピッチに第２の比較
ピッチｄ２、比較方向にＸ方向が入力される。
【００２５】図４は、外観比較検査の検査手順の一例を
示す工程図である。
示す工程図である。
【００２６】まず、外観比較検査装置に半導体ウエハを
載置した後（工程１００）、半導体ウエハ上の半導体チ
ップのマトリクスを作成し（工程１０１）、続いて半導
体ウエハをアライメントする（工程１０２）。
載置した後（工程１００）、半導体ウエハ上の半導体チ
ップのマトリクスを作成し（工程１０１）、続いて半導
体ウエハをアライメントする（工程１０２）。
【００２７】次に、領域、比較ピッチ、比較方向および
座標などの条件をテーブル化して検査ファイルに入力す
る（工程１０３）。前記図１に示した混載型メモリの場
合、領域（Ａ，Ｂ）、比較ピッチ（ｄ１，ｄ２）、比較
方向（Ｙ方向，Ｘ方向）が入力される。また、上記座標
には、半導体チップの座標や半導体チップ内での領域
Ａ，Ｂの座標等が入力される。その後、しきい値を設定
し（工程１０４）、検査ファイルに入力された条件が確
認された後、外観比較検査が行われる（工程１０５）。
座標などの条件をテーブル化して検査ファイルに入力す
る（工程１０３）。前記図１に示した混載型メモリの場
合、領域（Ａ，Ｂ）、比較ピッチ（ｄ１，ｄ２）、比較
方向（Ｙ方向，Ｘ方向）が入力される。また、上記座標
には、半導体チップの座標や半導体チップ内での領域
Ａ，Ｂの座標等が入力される。その後、しきい値を設定
し（工程１０４）、検査ファイルに入力された条件が確
認された後、外観比較検査が行われる（工程１０５）。
【００２８】次に、本発明の一実施の形態である外観比
較検査における画像比較方法について図５〜図７を用い
て説明する。
較検査における画像比較方法について図５〜図７を用い
て説明する。
【００２９】図５は、半導体ウエハ上を走査する電子ビ
ームの走査方向を示す概略図である。（ａ）は半導体ウ
エハ上での電子ビームの走査方向であり、（ｂ）は半導
体チップ上での電子ビームの走査方向を示す。
ームの走査方向を示す概略図である。（ａ）は半導体ウ
エハ上での電子ビームの走査方向であり、（ｂ）は半導
体チップ上での電子ビームの走査方向を示す。
【００３０】電子ビーム４は、半導体チップ５のＸ方向
の幅、たとえば１００〜５００μｍ程度を双方向に走査
しながら、半導体ウエハＳＷのオリエンテーションフラ
ット（orientation flat）側からＹ方向に走査する。電
子ビーム４は半導体チップの全面を走査するが、検査フ
ァイルに入力された領域Ａ，Ｂの座標から、領域Ａ，Ｂ
の領域のみが比較検査の対象となる。従って、領域Ａ，
Ｂ以外の領域、たとえば前記図１に示した混載型メモリ
では周辺回路および入力インタフェース等は検査されな
い。
の幅、たとえば１００〜５００μｍ程度を双方向に走査
しながら、半導体ウエハＳＷのオリエンテーションフラ
ット（orientation flat）側からＹ方向に走査する。電
子ビーム４は半導体チップの全面を走査するが、検査フ
ァイルに入力された領域Ａ，Ｂの座標から、領域Ａ，Ｂ
の領域のみが比較検査の対象となる。従って、領域Ａ，
Ｂ以外の領域、たとえば前記図１に示した混載型メモリ
では周辺回路および入力インタフェース等は検査されな
い。
【００３１】この比較検査では、検査ファイルに入力さ
れた領域、比較ピッチおよび比較方向によって、半導体
チップ上を電子ビーム４で走査する１回の一連の検査動
作中に、比較ピッチおよび比較方向を変更することが可
能であり、領域Ａでは第１の比較ピッチｄ１間隔でＹ方
向に比較検査が行われ、領域Ｂでは第２の比較ピッチｄ
２間隔でＸ方向に比較検査が行われる。
れた領域、比較ピッチおよび比較方向によって、半導体
チップ上を電子ビーム４で走査する１回の一連の検査動
作中に、比較ピッチおよび比較方向を変更することが可
能であり、領域Ａでは第１の比較ピッチｄ１間隔でＹ方
向に比較検査が行われ、領域Ｂでは第２の比較ピッチｄ
２間隔でＸ方向に比較検査が行われる。
【００３２】図６は、比較方向がＹ方向の場合の比較検
査用画像および欠陥検出画像を示し、図７は、比較方向
がＸ方向の場合の比較検査用画像および欠陥検出画像を
示す。
査用画像および欠陥検出画像を示し、図７は、比較方向
がＸ方向の場合の比較検査用画像および欠陥検出画像を
示す。
【００３３】図６に示すように、比較方向がＹ方向の領
域Ａの場合は、第１の比較ピッチｄ１間隔でＹ方向に画
像出力された欠陥画像６と参照画像７とを比較し、両画
像間の差として現れた対象物８が欠陥として検出され
る。同様に、図７に示すように、比較方向がＸ方向の領
域Ｂの場合は、第２の比較ピッチｄ２間隔でＸ方向に画
像出力された欠陥画像９と参照画像１０とを比較し、両
画像間の差として現れた対象物１１が欠陥として検出さ
れる。
域Ａの場合は、第１の比較ピッチｄ１間隔でＹ方向に画
像出力された欠陥画像６と参照画像７とを比較し、両画
像間の差として現れた対象物８が欠陥として検出され
る。同様に、図７に示すように、比較方向がＸ方向の領
域Ｂの場合は、第２の比較ピッチｄ２間隔でＸ方向に画
像出力された欠陥画像９と参照画像１０とを比較し、両
画像間の差として現れた対象物１１が欠陥として検出さ
れる。
【００３４】なお、本実施の形態では、同一パターン群
を構成する繰り返しパターンの比較検査に適用した場合
について説明したが、異なる半導体チップ間で同一仕様
のパターン群の繰り返しパターンを比較検査する混合比
較に適用することができ、この混合比較の場合も複数種
類のパターン群の条件を検査ファイルに設定することが
可能である。
を構成する繰り返しパターンの比較検査に適用した場合
について説明したが、異なる半導体チップ間で同一仕様
のパターン群の繰り返しパターンを比較検査する混合比
較に適用することができ、この混合比較の場合も複数種
類のパターン群の条件を検査ファイルに設定することが
可能である。
【００３５】また、本実施の形態では、素子分離領域の
製造工程に適用した外観比較検査を例示したが、これ以
外の製造工程にも適用することは可能であり、同様の効
果が得られる。
製造工程に適用した外観比較検査を例示したが、これ以
外の製造工程にも適用することは可能であり、同様の効
果が得られる。
【００３６】また、本実施の形態では、ＤＲＡＭおよび
ＳＲＡＭが同一基板に設けられた混混載型メモリの場合
を説明したが、ＤＲＡＭ、ＳＲＡＭに加えてさらに論理
回路を設けた混載型の半導体装置にも適用可能である。
この際、本実施の形態と同様に、論理回路が設けられた
領域では比較検査は行われない。
ＳＲＡＭが同一基板に設けられた混混載型メモリの場合
を説明したが、ＤＲＡＭ、ＳＲＡＭに加えてさらに論理
回路を設けた混載型の半導体装置にも適用可能である。
この際、本実施の形態と同様に、論理回路が設けられた
領域では比較検査は行われない。
【００３７】また、本実施の形態では、ＤＲＡＭとＳＲ
ＡＭの２種類のメモリを同一基板に混載した半導体装置
について説明したが、３種類以上のメモリを同一基板に
混載した半導体装置に適用することも可能である。
ＡＭの２種類のメモリを同一基板に混載した半導体装置
について説明したが、３種類以上のメモリを同一基板に
混載した半導体装置に適用することも可能である。
【００３８】このように、本実施の形態によれば、繰り
返しパターンの比較ピッチおよび比較方向が互いに異な
る複数種類のパターン群が半導体チップ上に設けられて
いても、複数のパターン群の領域を指定し、各々の領域
における比較ピッチおよび比較方向を検査ファイルに入
力することで、半導体ウエハ上を１回電子ビームで走査
することによって各々のパターン群における外観比較検
査が可能となる。これにより、複数回電子ビームを半導
体ウエハ上に走査させて、同一の繰り返しパターンの比
較ピッチおよび比較方向を有するパターン群毎に外観比
較検査を行う従来の外観比較検査よりも、外観比較検査
に要する時間を短縮することができる。
返しパターンの比較ピッチおよび比較方向が互いに異な
る複数種類のパターン群が半導体チップ上に設けられて
いても、複数のパターン群の領域を指定し、各々の領域
における比較ピッチおよび比較方向を検査ファイルに入
力することで、半導体ウエハ上を１回電子ビームで走査
することによって各々のパターン群における外観比較検
査が可能となる。これにより、複数回電子ビームを半導
体ウエハ上に走査させて、同一の繰り返しパターンの比
較ピッチおよび比較方向を有するパターン群毎に外観比
較検査を行う従来の外観比較検査よりも、外観比較検査
に要する時間を短縮することができる。
【００３９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４０】たとえば、前記実施の形態では、ＳＥＭ式
外観比較検査に適用した場合について説明したが、可視
光または紫外光を用いた光学式外観比較検査、レーザ式
外観比較検査、荷電粒子線式外観比較検査に適用するこ
とも可能であり、同様な効果が得られる。
外観比較検査に適用した場合について説明したが、可視
光または紫外光を用いた光学式外観比較検査、レーザ式
外観比較検査、荷電粒子線式外観比較検査に適用するこ
とも可能であり、同様な効果が得られる。
【００４１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００４２】同一基板上に形成された繰り返しパターン
の比較ピッチおよび比較方向が互いに異なる複数種類の
パターン群を有する半導体装置において、外観比較検査
に要する時間を短縮することができる。
の比較ピッチおよび比較方向が互いに異なる複数種類の
パターン群を有する半導体装置において、外観比較検査
に要する時間を短縮することができる。
【図１】半導体チップ上に混載型メモリを有する半導体
装置の平面概略図である。
装置の平面概略図である。
【図２】（ａ）はＤＲＡＭのメモリアレイの素子分離領
域を示す平面図であり、（ｂ）はＳＲＡＭのメモリアレ
イの素子分離領域を示す平面図である。
域を示す平面図であり、（ｂ）はＳＲＡＭのメモリアレ
イの素子分離領域を示す平面図である。
【図３】検査ファイルに入力される入力画面の一例であ
る。
る。
【図４】外観比較検査の検査手順の一例を示す工程図で
ある。
ある。
【図５】（ａ）は半導体ウエハ上を走査する電子ビーム
の走査方向であり、（ｂ）は半導体チップ上を走査する
電子ビームの走査方向である。
の走査方向であり、（ｂ）は半導体チップ上を走査する
電子ビームの走査方向である。
【図６】比較方向がＹ方向の場合の比較検査用画像およ
び欠陥検出画像の模式図である。
び欠陥検出画像の模式図である。
【図７】比較方向がＸ方向の場合の比較検査用画像およ
び欠陥検出画像の模式図である。
び欠陥検出画像の模式図である。
１ 基板
２ メモリアレイ
３ メモリアレイ
４ 電子ビーム
５ 半導体チップ
６ 欠陥画像
７ 参照画像
８ 対象物
９ 欠陥画像
１０ 参照画像
１１ 対象物
ＳＣ 半導体装置
ＳＷ 半導体ウエハ
ｄ１ 第１の比較ピッチ
ｄ２ 第２の比較ピッチ
フロントページの続き
(72)発明者 荒内 恵子
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 野副 真理
東京都国分寺市東恋ヶ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 杉本 有俊
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
Ｆターム(参考） 2F065 AA54 BB02 CC17 FF04 JJ03
PP24 QQ31 RR03
2G001 AA03 BA07 CA03 FA01 GA06
KA03 LA11 MA05
2G051 AA51 AB02 BA05 BA10 EA11
EA12 EB02 ED11 ED30
4M106 AA01 BA02 BA04 CA39 DB21
DJ05 DJ18
Claims (5)
- 【請求項１】 繰り返しパターンからなるパターン群が
同一基板上に複数種類形成されており、各々の前記パタ
ーン群を構成する繰り返しパターンを画像比較方式の外
観検査によって検査する工程を有する半導体装置の製造
方法において、 各々の前記パターン群を構成する繰り返しパターンの比
較ピッチに応じて、一連の検査動作中の比較ピッチを変
更することを特徴とする半導体装置の製造方法。 - 【請求項２】 繰り返しパターンからなるパターン群が
同一基板上に複数種類形成されており、各々の前記パタ
ーン群を構成する繰り返しパターンを画像比較方式の外
観検査によって検査する工程を有する半導体装置の製造
方法において、 各々の前記パターン群を構成する繰り返しパターンの比
較方向に応じて、一連の検査動作中の比較方向を変更す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 繰り返しパターンからなるパターン群が
同一基板上に複数種類形成されており、各々の前記パタ
ーン群を構成する繰り返しパターンを画像比較方式の外
観検査によって検査する工程を有する半導体装置の製造
方法において、 各々の前記パターン群を構成する繰り返しパターンの比
較ピッチおよび比較方向に応じて、一連の検査動作中の
比較ピッチおよび比較方向を変更することを特徴とする
半導体装置の製造方法。 - 【請求項４】 繰り返しパターンからなるパターン群が
同一基板上に複数種類形成されており、各々の前記パタ
ーン群を構成する繰り返しパターンを画像比較方式の外
観検査によって検査する工程を有する半導体装置の製造
方法において、 前記外観検査は、ＳＥＭ式外観検査、光学式外観検査、
レーザ式外観検査または荷電粒子線式外観検査であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 繰り返しパターンからなるパターン群が
同一基板上に複数種類形成されており、各々の前記パタ
ーン群を構成する繰り返しパターンを画像比較方式の外
観検査によって検査する工程を有する半導体装置の製造
方法において、 各々の前記パターン群を構成する繰り返しパターンの比
較ピッチおよび比較方向に応じて、一連の検査動作中の
比較ピッチおよび比較方向が変更されて、被検査繰り返
しパターンが、同一パターン群内の繰り返しパターンま
たはパターン群の異なる半導体チップ上の同一仕様のパ
ターン群の繰り返しパターンと比較検査されることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001245445A JP2003059989A (ja) | 2001-08-13 | 2001-08-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001245445A JP2003059989A (ja) | 2001-08-13 | 2001-08-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003059989A true JP2003059989A (ja) | 2003-02-28 |
Family
ID=19075191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001245445A Withdrawn JP2003059989A (ja) | 2001-08-13 | 2001-08-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003059989A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007240711A (ja) * | 2006-03-07 | 2007-09-20 | Toppan Printing Co Ltd | 液晶表示装置用カラーフィルタの製造方法及び液晶表示装置用カラーフィルタ |
| US8036447B2 (en) | 2005-02-01 | 2011-10-11 | Hitachi High-Technologies Corporation | Inspection apparatus for inspecting patterns of a substrate |
| WO2014112290A1 (ja) * | 2013-01-17 | 2014-07-24 | 株式会社日立ハイテクノロジーズ | 検査装置 |
-
2001
- 2001-08-13 JP JP2001245445A patent/JP2003059989A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8036447B2 (en) | 2005-02-01 | 2011-10-11 | Hitachi High-Technologies Corporation | Inspection apparatus for inspecting patterns of a substrate |
| JP2007240711A (ja) * | 2006-03-07 | 2007-09-20 | Toppan Printing Co Ltd | 液晶表示装置用カラーフィルタの製造方法及び液晶表示装置用カラーフィルタ |
| WO2014112290A1 (ja) * | 2013-01-17 | 2014-07-24 | 株式会社日立ハイテクノロジーズ | 検査装置 |
| JP6049101B2 (ja) * | 2013-01-17 | 2016-12-21 | 株式会社日立ハイテクノロジーズ | 検査装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081104 |