JP2003036240A - マルチプロセッサ間通信装置 - Google Patents

Abstract

(57)【要約】 【課題】マルチプロセッサ間通信の待ち行列に用いるＦ
ＩＦＯ手段において、一度に転送できるデータ量を必要
に応じて一定の範囲で任意に変更する。 【解決手段】送信用と受信用に兼用するＦＩＦＯレジス
タ１０４へのアクセスを制御する回路１０３内にＦＩＦ
Ｏレジスタ１０４の段数を設定する容量設定レジスタ１
０５を設け、この設定値により各プロセッサに対するＦ
ＩＦＯレジスタの容量配分を行う。また３つ以上のプロ
セッサ構成の場合は、優先順位を決める回路を用いて、
複数のプロセッサからＦＩＦＯレジスタ１０４に対する
同時アクセスを回避するように制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は待ち行列を使用して
プロセッサ間通信を行うマルチプロセッサ間通信装置に
関する。

【０００２】

【従来の技術】マルチプロセッサシステムにおいては、
各プロセッサ間の通信手段として待ち行列が使用され
る。待ち行列はＦＩＦＯ（First In First Out）構造を
有するデータ集合であり、ＦＩＦＯ構成のレジスタやメ
モリ内のＦＩＦＯ構造体が使用される。

【０００３】図６は従来のマルチプロセッサ間通信装置
を示すブロック図である。図６において、６０１と６０
２はプロセッサ、６０３はプロセッサ６０１からプロセ
ッサ６０２へのデータ送信用ＦＩＦＯレジスタ、６０４
はプロセッサ６０２からプロセッサ６０１へのデータ受
信用ＦＩＦＯレジスタである。

【０００４】プロセッサ６０１からプロセッサ６０２に
データを転送したい時は、プロセッサ６０１はデータ送
信用ＦＩＦＯレジスタ６０３にデータを書き込む。プロ
セッサ６０２はデータ送信用ＦＩＦＯレジスタの状態を
監視し、プロセッサ６０１からデータが書き込まれる
と、データ送信用ＦＩＦＯレジスタ６０３からデータを
取り込む。この一連の動作により、プロセッサ６０１か
らプロセッサ６０２へのデータ転送が行なわれる。

【０００５】プロセッサ６０２からプロセッサ６０１へ
の転送についても同様で、プロセッサ６０２はデータ受
信用ＦＩＦＯレジスタ６０４にデータを書き込み、プロ
セッサ６０１はデータ受信用ＦＩＦＯレジスタ６０４を
監視し、プロセッサ６０２からデータが書き込まれる
と、データ受信用ＦＩＦＯレジスタ６０４からデータを
取り込む。

【０００６】

【発明が解決しようとする課題】しかしながら従来のマ
ルチプロセッサ間通信装置においては、プロセッサ間で
一度に転送できるデータ量はそれぞれのＦＩＦＯレジス
タの段数により一意に決まるため、用途により、例えば
送信側だけ転送するデータ量を増やしたい場合は、ハー
ドウェアを変更することが必要であった。

【０００７】本発明はかかる点に鑑みてなされたもので
あり、マルチプロセッサ間通信の待ち行列に用いるＦＩ
ＦＯ手段において、一度に転送できるデータ量を必要に
応じて一定の範囲で任意に変更することが可能なマルチ
プロセッサ間通信装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係るマルチプロ
セッサ間通信装置の第１の態様は、プロセッサ間通信の
待ち行列に使用するＦＩＦＯ段数が可変なＦＩＦＯレジ
スタと、このＦＩＦＯレジスタのＦＩＦＯ段数の設定を
変更する制御回路と、を具備する構成を採る。

【０００９】この構成によれば、ハードウェアで与えら
れた１つのＦＩＦＯレジスタを送信用と受信用に兼用し
た場合に、その間の容量の配分を変更することが可能に
なるため、例えば送信側だけ転送するデータ量を増やし
たい場合に、ＦＩＦＯレジスタの送信側の容量を拡張す
るように変更することができる。その結果、プロセッサ
間で一度に転送できる通信データ量をソフトウェアによ
り変更することが可能になる。

【００１０】本発明に係るマルチプロセッサ間通信装置
の第２の態様は、前記第１の態様において、ＦＩＦＯレ
ジスタに代えてメモリを使用し、このメモリに対してプ
ロセッサからのアクセスがあることを示すフラグを具備
する構成を採る。

【００１１】この構成によれば、ＦＩＦＯレジスタに代
えて使用するメモリが容量の大きなＦＩＦＯレジスタの
役割を果たすので、第１の態様の特徴を備えながら、よ
り大量のデータを一度に転送することが可能になる。こ
のとき、プロセッサからのアクセスがあることを示すフ
ラグを備えることにより、メモリに対する同時アクセス
が生じないように制御することができる。

【００１２】本発明に係るマルチプロセッサ間通信装置
の第３の態様は、前記第１の態様または第２の態様にお
いて、複数のプロセッサからの読み出し要求に対する優
先度制御回路を具備する構成を採る。

【００１３】この構成によれば、データを受け取るプロ
セッサが複数の場合にも、優先度制御により読み出し要
求をするプロセッサの優先順位が決定されるので、第１
の態様または第２の態様の特徴を備えながら、ＦＩＦＯ
レジスタが同時にアクセスされることなくデータ転送を
行うことができる。

【００１４】本発明に係るマルチプロセッサ間通信装置
の第４の態様は、前記第３の態様のマルチプロセッサ間
通信装置を、システムに搭載するプロセッサの数だけ具
備する構成を採る。

【００１５】この構成によれば、プロセッサが３つ以上
の場合においても、すべてのプロセッサ間で、ＦＩＦＯ
手段のデータ量を必要に応じて変更することを可能に
し、双方向のデータ通信を行うことができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００１７】（実施の形態１）図１は、本発明の実施の
形態１に係るマルチプロセッサ間通信装置の構成を示す
ブロック図である。また、図２は、図１に示したマルチ
プロセッサ間通信装置におけるＦＩＦＯ動作を説明する
ためのＦＩＦＯレジスタの構成図である。

【００１８】図１において、１０１と１０２はプロセッ
サ、１０３はアクセス制御回路、１０４はＦＩＦＯレジ
スタ、１０５はプロセッサ１０１からプロセッサ１０２
へ送るデータ容量を設定する容量設定レジスタ、１０６
はプロセッサ１０１のデータをＦＩＦＯレジスタ１０４
に書き込むアドレスを示すライトポインタ、１０７はプ
ロセッサ１０２がＦＩＦＯレジスタ１０４から読み出す
アドレスを示すリードポインタ、１０８はプロセッサ１
０２のデータをＦＩＦＯレジスタ１０４に書き込むアド
レスを示すライトポインタ、１０９はプロセッサ１０１
がＦＩＦＯレジスタ１０４から読み出すアドレスを示す
リードポインタである。

【００１９】次に、上記構成を有するマルチプロセッサ
間通信装置の動作について図２を参照しながら説明す
る。ここでは、図２に示すようにＦＩＦＯレジスタのＦ
ＩＦＯ段数を１６段として説明する。

【００２０】まず、図２の（ａ）に示すように、容量設
定レジスタ１０５の設定を送信側４段、受信側１２段に
設定する。この設定により、プロセッサ１０１からＦＩ
ＦＯレジスタ１０４への書き込み用のライトポインタ１
０６、およびＦＩＦＯレジスタ１０４からプロセッサ１
０２への読み出し用のリードポインタ１０７の値は０か
ら３までとなる。一方、プロセッサ１０２からのＦＩＦ
Ｏレジスタ１０４への書き込み用のライトポインタ１０
８、およびＦＩＦＯレジスタ１０４からプロセッサ１０
１への読み出し用のリードポインタ１０９の値は４から
１５までとなる。

【００２１】このとき、プロセッサ１０１はＦＩＦＯレ
ジスタに４つのデータを書き込むと、ライトポインタ１
０６とリードポインタ１０７が一致するため、これ以上
はデータを書き込むことができない。プロセッサ１０２
はＦＩＦＯレジスタ１０４に１２個のデータを書き込む
と、ライトポインタ１０８とリードポインタ１０９が一
致するため、これ以上はデータを書き込むことができな
い。

【００２２】この状態で、プロセッサ１０２がＦＩＦＯ
レジスタ１０４からデータを読み出す場合、ライトポイ
ンタ１０６とリードポインタ１０７の値の差が１になる
までデータを読み出すことができ、４つのデータを取り
込むことができる。一方、プロセッサ１０１はライトポ
インタ１０８とリードポインタ１０９の値の差が１にな
るまでデータを読み出すことができ、１２個のデータを
取り込むことができる。

【００２３】次に、プロセッサ１０１から送信するデー
タ量を増やしたい場合に、図２の（ｂ）に示すように、
容量設定レジスタ１０５の設定を、例えば送信側１２
段、受信側４段に設定する。この設定により、ライトポ
インタ１０６とリードポインタ１０７の値は０から１１
までとなり、プロセッサ１０１からプロセッサ１０２に
一度に送信することができるデータ量が１２となる。一
方、ライトポインタ１０８とリードポインタ１０９の値
は１２から１５までとなる。

【００２４】以上説明したように、本実施の形態によれ
ば、ハードウェアで与えられた１つのＦＩＦＯレジスタ
を送信用と受信用に兼用した場合に、その間の容量の配
分を変更することが可能になるため、プロセッサ間で一
度に転送できるデータ量を必要に応じて一定の範囲で任
意に可変にすることができるようになる。

【００２５】（実施の形態２）図３は、本発明の実施の
形態２に係るマルチプロセッサ間通信装置の構成を示す
ブロック図である。

【００２６】図３において、３０１と３０２はプロセッ
サ、３０３はアクセス制御回路、３０４は転送するデー
タを保存するメモリ、３０５はプロセッサ３０１からプ
ロセッサ３０２へ送るデータ容量を設定する容量設定レ
ジスタ、３０６はプロセッサ３０１のデータをメモリ３
０４に書き込むアドレスを示すライトポインタ、３０７
はプロセッサ３０２がメモリ３０４から読み出すアドレ
スを示すリードポインタ、３０８はプロセッサ３０２の
データをメモリ３０４に書き込むアドレスを示すライト
ポインタ、３０９はプロセッサ３０１がメモリ３０４か
ら読み出すアドレスを示すリードポインタである。

【００２７】さらに、図３において、３１１はプロセッ
サ３０１からメモリ３０４にアクセスしている事を示す
フラグ、３１２はプロセッサ３０２からメモリ３０４に
アクセスしていることを示すフラグである。

【００２８】次に、上記構成を有するマルチプロセッサ
間通信装置の動作について説明する。実施の形態１にお
けるＦＩＦＯレジスタ１０４に代えて、実施の形態２で
はメモリ３０４が使用されている点以外は、プロセッサ
３０１からプロセッサ３０２へデータを転送する場合、
およびプロセッサ３０２からプロセッサ３０１へデータ
を転送する場合の基本的な動作は、実施の形態１におけ
る動作と同様である。

【００２９】ただし、ＦＩＦＯレジスタ１０４に代えて
メモリ３０４を使用しているために、メモリ３０４が２
つのプロセッサから同時にリード動作やライト動作を要
求することを禁止している場合は、これを考慮する必要
がある。図３においては、プロセッサ３０１はアクセス
フラグ３１２を参照し、プロセッサ３０２はアクセスフ
ラグ３１１を参照することにより、相手側のプロセッサ
がメモリ３０４にアクセスしていないときにリード動作
やライト動作を行うように制御することができる。

【００３０】以上説明したように、本実施の形態によれ
ば、ＦＩＦＯレジスタ１０４に代えてメモリ３０４を使
用することにより、メモリを送信用と受信用に兼用し、
その間の容量の配分を必要に応じて変えながら、一度に
大容量のデータを転送するプロセッサ間通信が可能とな
る。

【００３１】（実施の形態３）図４は、本発明の実施の
形態３に係るマルチプロセッサ間通信装置の構成の一例
として、プロセッサが３つの場合を示すブロック図であ
る。

【００３２】図４において、４０１はデータを送信する
側のプロセッサ、４０２と４０３はデータを受信する側
のプロセッサ、４０４はアクセス制御回路、４０５はＦ
ＩＦＯレジスタ、４０６は優先順位決定回路、４０７は
プロセッサ４０１からプロセッサ４０２と４０３へ送る
データ容量の配分を設定する容量設定レジスタ、４０８
はプロセッサ４０１からプロセッサ４０２に転送するデ
ータをＦＩＦＯレジスタ４０５に書き込むアドレスを示
すライトポインタ、４０９はプロセッサ４０２がＦＩＦ
Ｏレジスタ４０５から読み出すアドレスを示すリードポ
インタ、４１０はプロセッサ４０１からプロセッサ４０
３に転送するデータをＦＩＦＯレジスタ４０５に書き込
むアドレスを示すライトポインタ、４１１はプロセッサ
４０３がＦＩＦＯレジスタ４０５から読み出すアドレス
を示すリードポインタである。

【００３３】次に、上記構成を有するマルチプロセッサ
間通信装置の動作について説明する。プロセッサ４０１
からプロセッサ４０２へデータを転送する場合、および
プロセッサ４０１からプロセッサ４０３へデータを転送
する場合のそれぞれの基本的な動作は、実施の形態１に
おけるプロセッサ１０１からプロセッサ１０２へデータ
を転送する場合の動作と同様である。

【００３４】本実施の形態においては、プロセッサ４０
１からのデータ転送先のプロセッサが複数であるため、
容量設定レジスタ４０７によりデータ転送先のプロセッ
サに対するデータ容量の配分を設定する。ここではＦＩ
ＦＯレジスタ４０５の転送容量は１６個分あり、プロセ
ッサ４０２に対し８個、プロセッサ４０３に対し８個の
転送をするように設定したとする。この場合はライトポ
インタ４０８とリードポインタ４０９は０から７、ライ
トポインタ４１０とリードポインタ４１１は８から１５
までの値を使ってアクセスすることになる。

【００３５】さらに、プロセッサ４０２とプロセッサ４
０３は同時にＦＩＦＯレジスタからの読み出しを要求す
る可能性がある。そのため、優先順位決定回路４０６に
より、ＦＩＦＯレジスタからの同時読み出し要求の調停
を行う。例えば、優先順位設定に従い、プロセッサ４０
３の読み出し要求を待たせ、プロセッサ４０２の読み出
し要求を実行後にプロセッサ４０３からの読み出し要求
を実行するようにする。

【００３６】以上説明したように、本実施の形態によれ
ば、複数のプロセッサからの同時読み出し要求を調停す
る優先順位決定回路を設けることにより、複数のプロセ
ッサで構成されるシステムにおいてもＦＩＦＯレジスタ
の同時アクセスを生ずることなく、プロセッサ間で一度
に転送できるデータ量を必要に応じて一定の範囲で可変
にするデータ転送を行うことができる。

【００３７】なお、図４においては説明の便宜上からプ
ロセッサを３つとしたが、任意の複数のプロセッサで構
成されるシステムにおいて、本実施の形態の趣旨が実現
されることは明らかである。図５は、Ｎ個のプロセッサ
に対して、それぞれ実施の形態３のマルチプロセッサ間
通信装置を備えて構成されるシステムの構成例を示す図
である。

【００３８】図５において、プロセッサはプロセッサ１
〜プロセッサＮのＮ個のプロセッサを、便宜上重複して
表わしている。また、アクセス制御回路、ＦＩＦＯレジ
スタ、優先順位決定回路は、概念的にはＮ個のそれぞれ
のプロセッサに対して設けられるものである。ただし、
実際のハードウェア設計においては、一般的な手法でこ
れらを統合的に実現することも可能である。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
複数のプロセッサを有するシステムにおけるマルチプロ
セッサ間通信において、待ち行列に用いるＦＩＦＯ手段
のデータ量を必要に応じて一定の範囲で任意に変更する
ことが可能になり、プロセッサ間で一度に転送できる通
信データ量をソフトウェアにより変更できる柔軟なシス
テムを構成することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るマルチプロセッサ
間通信装置の構成を示すブロック図である。

【図２】本発明の実施の形態１に係るマルチプロセッサ
間通信装置におけるＦＩＦＯ動作を説明するためのＦＩ
ＦＯレジスタの構成図である。

【図３】本発明の実施の形態２に係るマルチプロセッサ
間通信装置の構成を示すブロック図である。

【図４】本発明の実施の形態３に係るマルチプロセッサ
間通信装置の構成を示すブロック図である。

【図５】Ｎ個のプロセッサに対して、それぞれ実施の形
態３のマルチプロセッサ間通信装置を備えて構成される
システムの構成例を示す図である。

【図６】従来のマルチプロセッサ間通信装置の構成を示
すブロック図である。

【符号の説明】 １０１、１０２、３０１、３０２、４０１、４０２、４
０３ プロセッサ １０３、３０３、４０４ アクセス制御回路 １０４、４０５ ＦＩＦＯレジスタ １０５、３０５、４０７ 容量設定レジスタ １０６ プロセッサ１０１からのライトポインタ １０７ プロセッサ１０２からのリードポインタ １０８ プロセッサ１０２からのライトポインタ １０９ プロセッサ１０１からのリードポインタ ３０４ メモリ ３０６ プロセッサ３０１からのライトポインタ ３０７ プロセッサ３０２からのリードポインタ ３０８ プロセッサ３０２からのライトポインタ ３０９ プロセッサ３０１からのリードポインタ ３１１ プロセッサ３０１からのアクセスフラグ ３１２ プロセッサ３０２からのアクセスフラグ ４０６ 優先順位決定回路 ４０８、４１０ プロセッサ４０１からのライトポイン
タ ４０９ プロセッサ４０２からのリードポインタ ４１１ プロセッサ４０３からのリードポインタ ６０１、６０２ プロセッサ ６０３ 送信用ＦＩＦＯレジスタ ６０４ 受信用ＦＩＦＯレジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 プロセッサ間通信の待ち行列に用いるＦ
   ＩＦＯ段数が可変なＦＩＦＯレジスタと、前記ＦＩＦＯ
   レジスタのＦＩＦＯ段数の設定を変更する制御回路と、
   を具備することを特徴とするマルチプロセッサ間通信装
   置。
2. 【請求項２】 前記ＦＩＦＯレジスタに代えてメモリを
   使用し、前記メモリに対してプロセッサからのアクセス
   があることを示すフラグを具備することを特徴とする請
   求項１記載のマルチプロセッサ間通信装置。
3. 【請求項３】 複数のプロセッサからの読み出し要求に
   対する優先度制御回路を具備することを特徴とする請求
   項１または２記載のマルチプロセッサ間通信装置。
4. 【請求項４】 請求項３記載のマルチプロセッサ間通信
   装置をシステムに搭載するプロセッサの数だけ具備する
   ことを特徴とするマルチプロセッサ間通信装置。