JP2003087338A

JP2003087338A - データ伝送装置

Info

Publication number: JP2003087338A
Application number: JP2001274001A
Authority: JP
Inventors: Hideyo Tsuruta; 英世鶴田; Yoshihiro Tahira; 由弘田平
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-09-10
Filing date: 2001-09-10
Publication date: 2003-03-20
Anticipated expiration: 2021-09-10
Also published as: JP3599692B2

Abstract

(57)【要約】【課題】データ伝送装置の回路規模を削減して、コス
ト削減及び低消費電力化を図る。【解決手段】外部バスから受信したデータの出力、又
は入力されたデータの外部バスへの送信を行うデータ伝
送装置であって、プログラムに従って動作するシステム
制御手段と、外部バスとの間でデータの送信又は受信を
する外部バスインターフェイス（ＩＦ）と、ＤＲＡＭ
と、システム制御手段が読み書きを行う領域と、外部バ
スＩＦとＤＲＡＭとの間で転送されるデータを格納し、
格納した順に出力するＦＩＦＯ領域とを有するＳＲＡＭ
と、ＳＲＡＭに読み書きをするためのポインタを管理す
るＦＩＦＯ周辺回路とを備える。ＤＲＡＭは、データ受
信時には、外部バスＩＦが受信したデータを、必要に応
じてＦＩＦＯ領域を経由して、受け取って出力し、デー
タ送信時には、入力されたデータを格納し、これを外部
バスＩＦへ、必要に応じてＦＩＦＯ領域を経由して、転
送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ等と
光ディスク装置等との間でバスを介してデータを伝送す
る際の制御を行うデータ伝送装置に関する。

【０００２】

【従来の技術】ＩＥＥＥ１３９４やＵＳＢ（universal
serial bus）、ＡＴＡＰＩ（AT attachment packet int
erface）、ＳＣＳＩ（small computer system interfac
e）、Bluetooth等の標準バスの規格化がエレクトロニク
ス業界において続々と進行しつつある。これらの標準バ
スとの間のインターフェイスがＰＣ、ストレージデバイ
ス、ディジタルＡＶ機器、携帯電話等の情報機器に普及
することにより、多様な機器間の通信やデータ交換が促
進され、容易になる。情報機器の機能の大部分はシステ
ムＬＳＩによって実現されており、システムＬＳＩに標
準バスとの間のインターフェイスを内蔵し、かつ、低コ
スト化、低電力化することが要望されている。

【０００３】図３７は、従来のデータ伝送装置の構成の
例を示すブロック図である。このデータ伝送装置は、標
準バスインターフェイスを内蔵し、システムＬＳＩとし
て実現されている。図３７において、送受信ＦＩＦＯ
（first in, first out）バッファ（以下では、単にＦ
ＩＦＯと称する）９２７は、データを格納する１ポート
のＳＲＡＭと、ＦＩＦＯ内でデータが格納された領域の
トップのアドレスを指し示すポインタ、及びボトムのア
ドレスを指し示すポインタを格納するレジスタとを備え
ている。ＦＩＦＯバッファの容量が小さい場合、フリッ
プフロップで構成されたシフトレジスタとポインタを格
納するレジスタとで実現することも可能である。ＦＩＦ
Ｏ９２７は、受信時及び送信時において、外部バスイン
ターフェイス９１６とＤＲＡＭ９２１との間の転送速度
差を吸収する緩衝メモリとして動作する。

【０００４】ＤＭＡコントローラ（ＤＭＡＣ）９１１，
９１２は、それぞれＤＭＡチャネル１（ＤＭＡｃｈ１）
及びＤＭＡチャネル２（ＤＭＡｃｈ２）によるデータ転
送を制御する。ＤＭＡｃｈ１により、外部バスインター
フェイス９１６とＦＩＦＯ９２７との間でデータが転送
される。ＤＭＡｃｈ２により、ＦＩＦＯ９２７とＤＲＡ
Ｍ９２１との間でデータが転送される。

【０００５】外部バスＥＢからデータを受信する場合、
受信されたデータは、ＤＭＡｃｈ１によってＦＩＦＯ９
２７に転送され、更にＤＭＡｃｈ２によってＤＲＡＭ９
２１に転送される。ＤＲＡＭ９２１にバッファリングさ
れたデータは、後にホストＰＣやストレージ等の他の機
器に転送される。外部バスＥＢへデータを送信する場
合、送信すべきデータは、まずＤＲＡＭ９２１に格納さ
れる。その後、ＤＲＡＭ９２１から読み出されたデータ
は、ＤＭＡｃｈ２によってＦＩＦＯ９２７に転送され、
更にＤＭＡｃｈ１によって外部バスインターフェイス９
１６に転送され、外部バスＥＢへ送信される。

【０００６】図３７のデータ伝送装置の動作を説明す
る。図３７のデータ伝送装置は、次のようなステップに
よって外部バスＥＢからデータを受信する。

【０００７】［ステップ１］外部バスインターフェイス
９１６が、外部バスＥＢから送られて来たデータを受け
取る。

【０００８】［ステップ２］ＤＭＡｃｈ１によるＦＩＦ
Ｏ９２７への書き込みＦＩＦＯ９２７がフルでなければ、ＤＭＡｃｈ１によ
り、外部バスインターフェイス９１６のワード単位のデ
ータがＦＩＦＯ９２７に転送される。ＦＩＦＯ９２７が
フルであれば、ＤＭＡｃｈ１はＦＩＦＯ９２７に空きが
できるまで転送を待つ。

【０００９】［ステップ３］ＤＭＡｃｈ２によるＦＩＦ
Ｏ９２７からの読み出しＦＩＦＯ９２７が空でなければ、ＤＭＡｃｈ２によって
ＦＩＦＯ９２７からデータが読み出され、ＤＲＡＭ９２
１に書きこまれる。ＦＩＦＯ９２７が空であれば、ＤＭ
Ａｃｈ２はＦＩＦＯ９２７にデータが入るまで待つ。
［終わり］。

【００１０】また、図３７のデータ伝送装置は、次のよ
うなステップによって外部バスＥＢにデータを送信す
る。

【００１１】［ステップ１］ＤＭＡｃｈ２によるＦＩＦ
Ｏ９２７への書き込みＦＩＦＯ９２７がフルでなければ、ＤＭＡｃｈ２によ
り、ＤＲＡＭ９２１から読み出されたワード単位のデー
タがＦＩＦＯ９２７に書き込まれる。ＦＩＦＯ９２７が
フルであれば、ＤＭＡｃｈ２はＦＩＦＯ９２７に空きが
できるまで書き込みを待つ。

【００１２】［ステップ２］ＤＭＡｃｈ１によるＦＩＦ
Ｏ９２７からの読み出しＦＩＦＯ９２７が空でなければ、ＤＭＡｃｈ１によって
ＦＩＦＯ９２７からデータが読み出され、外部バスイン
ターフェイス９１６に転送される。ＦＩＦＯ９２７が空
であれば、ＤＭＡｃｈ１はＦＩＦＯ９２７にデータが入
るまで待つ。

【００１３】［ステップ３］外部バスインターフェイス
９１６は、ＦＩＦＯ９２７から受け取ったデータを外部
バスＥＢに送信し、そのデータは転送先に転送される。
［終わり］。

【００１４】このような従来のデータ伝送装置において
は、ＤＲＡＭ９２１、ＣＰＵ９１３用のデータＲＡＭと
してのＳＲＡＭ９２２の他に、ＦＩＦＯ９２７が必要で
あった。

【００１５】

【発明が解決しようとする課題】このように、従来のデ
ータ伝送装置は、外部バスとデータ伝送装置内部の回路
との間のデータ転送速度の差を緩衝するために、独立し
たＦＩＦＯバッファを必要としており、回路規模の増大
につながっていた。

【００１６】また、受信したパケットのヘッダをＣＰＵ
等がファームウェアによって解析処理する場合には、受
信して格納したパケットをＣＰＵ等がアクセスできるメ
モリにコピーする必要があり、データ転送速度の低下の
原因となっていた。

【００１７】本発明は、データ伝送装置の回路規模を削
減して、コスト削減及び低消費電力化を図ることを目的
とする。

【００１８】また、本発明は、データ伝送装置のデータ
転送速度を向上させることを目的とする。

【００１９】

【課題を解決するための手段】前記課題を解決するた
め、請求項１の発明が講じた手段は、データ伝送装置と
して、外部バスから受信したデータの出力、又は入力さ
れたデータの前記外部バスへの送信を行うデータ伝送装
置であって、プログラムに従って動作するシステム制御
手段と、前記外部バスとの間でデータの送信又は受信を
する外部バスインターフェイスと、ＤＲＡＭ（dynamic
random access memory）と、前記システム制御手段が読
み書きを行う領域と、前記外部バスインターフェイスと
前記ＤＲＡＭとの間で転送されるデータを格納し、格納
した順に出力するＦＩＦＯ（firstin, first out）領域
とを有するＳＲＡＭ（static random access memory）
と、前記ＳＲＡＭが前記ＦＩＦＯ領域に格納したデータ
を格納した順に出力するように、前記ＳＲＡＭに読み書
きをするためのポインタを管理するＦＩＦＯ周辺回路と
を備えるものであり、前記ＤＲＡＭは、データ受信時に
は、前記外部バスインターフェイスが受信したデータ
を、必要に応じて前記ＦＩＦＯ領域を経由して、受け取
って出力し、データ送信時には、入力されたデータを格
納し、これを前記外部バスインターフェイスへ、必要に
応じて前記ＦＩＦＯ領域を経由して、転送するものであ
る。

【００２０】請求項１の発明によると、ＳＲＡＭにＦＩ
ＦＯ領域を設けるので、独立したＦＩＦＯバッファを備
える必要がない。すなわち、ＳＲＡＭとＦＩＦＯバッフ
ァとを一体化することができるので、回路規模を削減す
ることができる。また、ＳＲＡＭを検査すればＦＩＦＯ
領域の検査も行われるので、製造後の品質保証のための
検査が容易になる。

【００２１】また、請求項２の発明は、請求項１に記載
のデータ伝送装置において、前記外部バスとは異なる外
部バスとの間でデータの送信又は受信をする外部バスイ
ンターフェイスを更に備え、前記ＳＲＡＭは、前記各外
部バスインターフェイスに対応し、対応する外部バスイ
ンターフェイスと前記ＤＲＡＭとの間で転送されるデー
タを入出力するためのポートを備えるものであり、前記
システム制御手段は、前記ポートのいずれかを用いて前
記ＳＲＡＭにデータを読み書きすることができるように
構成されているものである。

【００２２】請求項２の発明によると、ＳＲＡＭは複数
のポートを有するので、システム制御手段によるＳＲＡ
Ｍに対するアクセスを高速化することができる。また、
ＳＲＡＭのポート数以上の数の外部バスを接続しても転
送性能がほとんど低下しない。更に、ＳＲＡＭに複数の
ＦＩＦＯ領域を設け、複数のＦＩＦＯバッファとして動
作させることができる。

【００２３】また、請求項３の発明では、請求項１に記
載のデータ伝送装置において、前記ＳＲＡＭは、前記シ
ステム制御手段との間でデータを入出力するためのポー
トと、前記外部バスインターフェイスと前記ＤＲＡＭと
の間で転送されるデータを入出力するためのポートとを
備えるものである。

【００２４】請求項３の発明によると、ＳＲＡＭはシス
テム制御手段のためのポートを有するので、システム制
御手段がＳＲＡＭに対して０ウェイトでアクセスできる
ようになる。

【００２５】また、請求項４の発明は、請求項１に記載
のデータ伝送装置において、周波数が、当該データ伝送
装置の基本クロックのＮ（Ｎは２以上の整数）倍である
クロックに基づいて動作するＳＲＡＭを有し、前記基本
クロックに同期してデータを出力するＳＲＡＭ部を、前
記ＳＲＡＭに代えて備えるものである。

【００２６】請求項４の発明によると、ＳＲＡＭの動作
周波数が高いので、複数のポートを備えるのと同様の効
果が得られる。すなわち、システム制御手段によるＳＲ
ＡＭに対するアクセスを高速化すること等が可能とな
る。

【００２７】また、請求項５の発明では、請求項１に記
載のデータ伝送装置において、前記ＦＩＦＯ周辺回路
は、前記ＦＩＦＯ領域の上限アドレス及び下限アドレ
ス、並びに次に読み出されるデータのアドレスを示す読
み出しポインタ及び次にデータが書き込まれるアドレス
を示す書き込みポインタを格納するレジスタと、前記Ｆ
ＩＦＯ領域から読み出しが行われた場合に、前記読み出
しポインタを更新する手段と、前記ＦＩＦＯ領域に書き
込みが行われた場合に、前記書き込みポインタを更新す
る手段と、前記ＦＩＦＯ領域が有効なデータを格納して
いない空の状態であることを判定する手段と、前記ＦＩ
ＦＯ領域が新たなデータを格納することができないフル
状態であることを判定する手段とを備えるものである。

【００２８】請求項５の発明によると、ＦＩＦＯ領域を
プログラマブルにすることができるので、データ転送速
度に応じてＦＩＦＯバッファの容量を変えることができ
る。

【００２９】また、請求項６の発明では、請求項５に記
載のデータ伝送装置において、前記ＦＩＦＯ周辺回路
は、前記ＦＩＦＯ領域がフル状態であることを示すフラ
グを格納するレジスタを更に備えるものである。

【００３０】また、請求項７の発明は、請求項１に記載
のデータ伝送装置において、前記外部バスインターフェ
イスが前記外部バスから受信したデータを格納して、前
記ＳＲＡＭ又は前記ＤＲＡＭに転送するキャッシュを更
に備えるものである。

【００３１】また、請求項８の発明は、請求項７に記載
のデータ伝送装置において、データ受信時であって、前
記ＦＩＦＯ領域が空のとき、前記キャッシュが格納した
データを、前記ＳＲＡＭを経由することなく前記ＤＲＡ
Ｍに転送するように構成されたものである。

【００３２】また、請求項９の発明は、請求項７に記載
のデータ伝送装置において、前記外部バスに送信すべき
データを格納して、前記外部バスインターフェイスに転
送する送信用キャッシュを更に備えるものである。

【００３３】請求項９の発明によると、受信用及び送信
用のキャッシュを備えるので、ＤＭＡによるＳＲＡＭへ
のトラフィックを削減することができる。

【００３４】また、請求項１０の発明では、請求項７に
記載のデータ伝送装置において、前記キャッシュは、デ
ータ送信時には、前記外部バスから受信したデータに代
えて、前記外部バスに送信すべきデータを格納して、前
記外部バスインターフェイスに転送する双方向キャッシ
ュであることを特徴とする。

【００３５】また、請求項１１の発明では、請求項７に
記載のデータ伝送装置において、前記キャッシュは、複
数のワードを格納し、格納したデータを格納した順に出
力するように構成されているものである。

【００３６】請求項１１の発明によると、複数のワード
を格納することができるので、ＤＭＡによるＳＲＡＭへ
のトラフィックを大きく削減することができる。

【００３７】また、請求項１２の発明は、請求項１に記
載のデータ伝送装置において、前記ＤＲＡＭが出力した
データを、前記ＳＲＡＭを経由することなく前記外部バ
スインターフェイスに転送する経路を有するものであ
る。

【００３８】請求項１２の発明によると、送信の場合
に、ＳＲＡＭのポートのトラフィックを減少させること
ができるので、システム制御手段がＳＲＡＭへのアクセ
スを待つ時間を減少させ、システム制御手段の処理性能
を高めることができる。

【００３９】また、請求項１３の発明は、請求項１に記
載のデータ伝送装置において、前記外部インターフェイ
スが受信したデータがパケットのヘッダとデータ部との
いずれであるかを判定する受信用フィルタと、前記受信
用フィルタが、受信しているデータがヘッダであると判
定した場合には、当該ヘッダを前記ＳＲＡＭの前記シス
テム制御手段が読み書きを行う領域へ格納させるように
転送パスを制御し、前記受信用フィルタが、受信してい
るデータがデータ部であると判定した場合には、当該デ
ータ部を前記ＳＲＡＭのＦＩＦＯ領域に格納させてから
前記ＤＲＡＭへ格納させるように転送パスを制御し、か
つ、１つのパケットの転送が終了したか否かを判定する
転送管理手段と、前記転送管理手段が、１つのパケット
の転送が終了したと判定したことを、前記システム制御
手段に割り込みを行って通知する割り込み制御手段とを
備えるものである。

【００４０】請求項１３の発明によると、ヘッダをＳＲ
ＡＭのＦＩＦＯ領域に転送する必要がなくなるので、デ
ータ伝送装置内のデータ転送量を削減し、データ伝送装
置全体の性能を向上させることができる。

【００４１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００４２】（第１の実施形態）図１は、本発明の第１
の実施形態に係るデータ伝送装置の構成の例を示すブロ
ック図である。図１のデータ伝送装置は、ＤＭＡ（dire
ct memory access）コントローラ（以下では、ＤＭＡＣ
と称する）１１と、ＤＭＡＣ１２と、システム制御手段
としてのＣＰＵ（central processing unit）１３と、
転送管理手段としての転送管理ユニット１４と、外部バ
スインターフェイス１６と、ＤＲＡＭ（dynamic random
access memory）コントローラ１８と、ＤＲＡＭ２１
と、ＳＲＡＭ（static random access memory）２２
と、キャッシュブロック２３と、ＦＩＦＯ周辺回路３０
と、セレクタ５１，５２，５３，５４，５５，５６とを
備えている。キャッシュブロック２３は、双方向キャッ
シュ２４と、有効フラグレジスタ２５とを備えている。

【００４３】外部バスＥＢは、電気若しくは光ケーブ
ル、又は無線伝送路等で実現され、高速転送に適した物
理信号フォーマットで情報を伝達する。外部バスＥＢ
は、例えば、ＩＥＥＥ１３９４規格によるバスであると
する。

【００４４】ＤＲＡＭ２１には、光ディスクドライブ等
が接続されているものとする。また、外部バスＥＢに
は、ホストコンピュータ等が接続されている。図１のデ
ータ伝送装置は、外部バスＥＢから受信したデータの光
ディスクドライブ等への出力、又は光ディスクドライブ
等から入力されたデータの外部バスＥＢへの送信を行
う。

【００４５】図１のデータ伝送装置は、１ワード（ＷＬ
バイト）を単位としてデータを転送するものとする。ま
た、ＷＬバイト＝ＤＬビットとする（ＤＬ＝ＷＬ×
８）。ＣＰＵ１３、ＤＲＡＭ２１、ＳＲＡＭ２２、双方
向キャッシュ２４等に接続されたデータバスの幅は、Ｗ
Ｌバイトであるとして説明するが、ＷＬバイトの整数倍
であってもよい。各バスの幅はそれぞれ異なっていても
よい。以下のブロック図においては、太線はデータバス
等のデータの経路を示している。

【００４６】ＤＭＡＣ１１，１２は、ＤＭＡによるデー
タ転送を制御する。ＤＭＡＣ１１，１２が制御するデー
タ転送を、それぞれＤＭＡｃｈ１、ＤＭＡｃｈ２による
転送と称する。以下では、ＤＭＡＣ１１がＤＭＡｃｈ１
による書き込み等を行うことを、ＤＭＡｃｈ１が書き込
み等を行うともいう。ＤＭＡＣ１２についても同様であ
る。

【００４７】ＤＭＡＣ１１は、外部バスＥＢとＳＲＡＭ
２２内のＦＩＦＯ領域との間の双方向データ転送（ＤＭ
Ａｃｈ１）を制御する。ＤＭＡＣ１２は、ＳＲＡＭ２２
内のＦＩＦＯ領域とＤＲＡＭ２１との間の双方向データ
転送（ＤＭＡｃｈ２）を制御する。

【００４８】ＣＰＵ１３は、プログラムに従って動作
し、ＤＲＡＭ２１に接続された光ディスクドライブ等の
制御を行う。ＣＰＵ１３は、ＭＣＵ（micro-controller
unit）又は組み込みマイコン（micro-computer、又はm
icro-controller）と呼ばれることもある。ＣＰＵ１３
が実行する命令を有するプログラム（ファームウェア）
は、主に命令ＲＯＭやフラッシュメモリ（いずれも図示
せず）等から供給される。

【００４９】転送管理ユニット１４は、例えばバスコン
トローラであって、データ伝送装置全体のデータ転送を
管理している。転送管理ユニット１４は、ＤＭＡＣ１
１，１２及びセレクタ５１〜５７等を制御しており、ま
た、ＣＰＵ１３にウェイトをかけることができる。

【００５０】転送管理ユニット１４は、ＤＲＡＭ２１や
ＳＲＡＭ２２に対するアクセスを行う３つの制御装置
（以下では、アクセス主体と称する）、ＣＰＵ１３、Ｄ
ＭＡＣ１１、及びＤＭＡＣ１２に対する制御を行う。す
なわち、転送管理ユニット１４は、メモリに対するアク
セスのＣＰＵ１３、ＤＭＡｃｈ１、及びＤＭＡｃｈ２の
間での切り替え、これらの優先順を考慮した調停、ＤＭ
Ａによるデータ転送中であってＣＰＵ１３がメモリアク
セスできない場合におけるＣＰＵ１３に対するウェイト
制御等を行う。

【００５１】外部バスインターフェイス１６は、外部バ
スＥＢと、リンク層と呼ばれる図１のデータ伝送装置の
内部ディジタル回路との間を橋渡しする物理層の回路で
ある。外部バスインターフェイス１６は、外部バスＥＢ
から受信したデータをＤＲＡＭ２１に転送し、ＤＲＡＭ
２１から転送されてきたデータを外部バスＥＢに出力す
る。外部バスインターフェイス１６は、外部バスＥＢの
ビット幅と内部バスのビット幅との間でバス幅を変換す
る回路も有している。

【００５２】ＤＲＡＭコントローラ１８は、ＤＲＡＭ２
１に対して制御信号ＤＣＮを出力して、複数の回路から
のＤＲＡＭ２１に対するアクセス要求を調停し、ＤＲＡ
Ｍ２１に対する読み書きのタイミングを制御する。ま
た、ＤＲＡＭコントローラ１８は、ＤＲＡＭ２１に対し
てアドレスＤＡＤを出力し、ＤＲＡＭ２１との間でデー
タＤＤＴを入出力する。

【００５３】ＤＲＡＭ２１は、比較的低速大容量の汎用
メモリである。ＳＲＡＭ２２は、比較的高速小容量の汎
用メモリであり、ＣＰＵ１３が作業用に使用するＣＰＵ
使用領域ＣＲと、ＦＩＦＯ（first in, first out）バ
ッファ（仮想ＦＩＦＯ）として使用されるＦＩＦＯ領域
ＦＲとを有している。

【００５４】ＤＲＡＭ２１は、外部バスインターフェイ
ス１６が外部バスＥＢから受信したデータを、ＳＲＡＭ
２２内のＦＩＦＯ領域ＦＲ及び双方向キャッシュ２４の
うちの少なくとも一方と、ＤＲＡＭコントローラ１８と
を経由して受信する。また、ＤＲＡＭ２１は、ＤＲＡＭ
コントローラ１８、ＳＲＡＭ２２内のＦＩＦＯ領域Ｆ
Ｒ、及び外部バスインターフェイス１６を経由して、外
部バスＥＢにデータを送信する。

【００５５】ＤＲＡＭ２１は、パケットと呼ばれる伝送
データ単位を格納する。ＤＲＡＭ２１の読み出し又は書
き込みのためには、制御信号として一般的にロウアドレ
スストローブＲＡＳ、コラムアドレスストローブＣＡ
Ｓ、書き込みイネーブルＷＥ、出力イネーブルＯＥ等が
使われる。

【００５６】ＤＲＡＭ２１は、ＣＰＵ１３の外部記憶ア
ドレス領域に割り当てられており、ＣＰＵ１３は、ＤＲ
ＡＭ２１に直接アクセスすることができる。ただし、Ｄ
ＲＡＭ２１は、ＳＲＡＭ２２よりもアクセス時間が長
い。また、リフレッシュやアクセス競合、ページミスヒ
ット等のため、アクセス時間は一定ではなく、ウェイト
数は可変である。

【００５７】ＳＲＡＭ２２のＦＩＦＯ領域ＦＲは、受信
時及び送信時において、データを一時的に格納して、外
部バスインターフェイス１６とＤＲＡＭ２１との間の転
送速度差を吸収するバッファとして動作する。ＳＲＡＭ
２２は、ＤＲＡＭ２１に比べビット当たりの面積が大き
いため、ＬＳＩ上に大容量を実装することができない。

【００５８】ＤＲＡＭ２１には、ＣＰＵ１３、及びＤＭ
Ａｃｈ２以外のＤＭＡチャネルによるアクセスも行われ
るので（ただし、ＤＭＡｃｈ１によるアクセスは行われ
ない）、外部バスＥＢにデータを送信する場合、ＤＭＡ
ｃｈ２の転送速度がＤＭＡｃｈ１よりも一時的に遅くな
ることがある。その際にも、ＤＭＡｃｈ１の要求に応じ
てＤＲＡＭ２１内のデータを転送することができるよう
に、ＳＲＡＭ２２は充分な大きさのＦＩＦＯ領域ＦＲを
有する必要がある。

【００５９】ＳＲＡＭ２２には、読み出し又は書き込み
のために入力される制御信号として、一般的にチップセ
レクトＣＳ、バイトイネーブルＢＥ、書き込みイネーブ
ルＷＥ、読み出しイネーブルＲＥ等が使われる。更に同
期式ＳＲＡＭの場合、ＳＲＡＭは入力されるクロックＣ
ＬＫに同期してアクセスされる。以下では、ＳＲＡＭ２
２に入力されるアドレスを表す信号は、これらの制御信
号を含んでいるものとする。

【００６０】ＳＲＡＭ２２は、ＣＰＵ１３の内部記憶ア
ドレス領域に割り当てられており、ＣＰＵ１３は、ＳＲ
ＡＭ２２に固定ウェイトで直接アクセスできる。アクセ
スの際のウェイトは、例えば０ウェイトとすることがで
きる。

【００６１】双方向キャッシュ２４は、例えば１ワード
のデータを格納することができるフリップフロップであ
って、受信時及び送信時にＳＲＡＭ２２のＦＩＦＯ領域
ＦＲへのアクセスを軽減するための迂回パスとして動作
する。

【００６２】有効フラグレジスタ２５は、双方向キャッ
シュ２４に有効な値が入っているか否かを示す有効フラ
グＶを格納する１ビットレジスタである。有効フラグＶ
は、その値が１のときには双方向キャッシュ２４に有効
なデータが格納されている状態を表し、その値が０のと
きには双方向キャッシュ２４が空である、すなわち、読
み出すべき有効なデータが存在しない状態を表す。ＤＭ
ＡＣ１１及び１２は、双方向キャッシュ２４が有効なデ
ータを保持しているか否かを判断するために、有効フラ
グＶの値を参照する。

【００６３】ＦＩＦＯ周辺回路３０は、ＳＲＡＭ２２の
ＦＩＦＯ領域ＦＲを仮想ＦＩＦＯとして用いるための制
御を行う。すなわち、ＳＲＡＭ２２がＦＩＦＯ領域ＦＲ
に格納したデータを格納した順に出力するように、ＳＲ
ＡＭ２２に読み書きをするためのポインタを管理する。

【００６４】セレクタ５１は、ＳＲＡＭ２２及び外部バ
スインターフェイス１６の出力のうちの１つを選択し、
双方向キャッシュ２４に出力する。セレクタ５２は、受
信時において、双方向キャッシュ２４が格納するデータ
と外部バスインターフェイス１６の出力とのうちのいず
れかを選択し、セレクタ５５を介してＳＲＡＭ２２に出
力する。出力されたデータは、ＳＲＡＭ２２のＦＩＦＯ
領域ＦＲに書き込まれる。セレクタ５３は、送信時にお
いて、双方向キャッシュ２４が格納するデータとＳＲＡ
Ｍ２２の出力とのうちのいずれかを選択し、外部バスイ
ンターフェイス１６に出力する。

【００６５】セレクタ５４，５５，５６は、それぞれＤ
ＲＡＭ２１、ＳＲＡＭ２２、ＣＰＵ１３への書き込みデ
ータを選択する。セレクタ５７は、ＣＰＵ１３が出力す
るアドレス信号ＣＡＤとＦＩＦＯ周辺回路３０が出力す
るアドレス信号ＦＡＤとのうちのいずれかを選択し、ア
ドレス信号ＳＡＤとしてＳＲＡＭ２２に出力する。アド
レス信号ＣＡＤ，ＦＡＤ，ＳＡＤはいずれも、アドレ
ス、チップセレクトＣＳ、書き込みイネーブルＷＥ、バ
イトイネーブルＢＥ等の信号を含んでいる。

【００６６】ＣＰＵが作業用に用いるＳＲＡＭをＦＩＦ
Ｏバッファとしても用いると、ＳＲＡＭに対するアクセ
ス競合がシステム性能のボトルネックになる。図１のデ
ータ伝送装置では、仮想ＦＩＦＯの他に双方向キャッシ
ュ２４を備えているので、読み出し及び書き込みの際の
ＳＲＡＭのポートのトラフィックを緩和することができ
る。

【００６７】図２は、仮想ＦＩＦＯの構成を示すブロッ
ク図である。図２のように、ＳＲＡＭ２２は、ＣＰＵ１
３が作業用に使用するＣＰＵ使用領域ＣＲと、ＦＩＦＯ
バッファとして使用されるＦＩＦＯ領域ＦＲとを有して
いる。通常、ＣＰＵ１３はＣＰＵ使用領域ＣＲにアクセ
スしてデータ処理を行い、ＤＭＡＣ１１，１２はＦＩＦ
Ｏ領域ＦＲにアクセスしてデータ転送を行う。

【００６８】ＳＲＡＭ２２に読み書きをするアクセスを
行うことができるのは、ＣＰＵ１３、ＤＭＡｃｈ１（Ｄ
ＭＡＣ１１）、ＤＭＡｃｈ２（ＤＭＡＣ１２）のいずれ
かである。ＳＲＡＭ２２は１ポートしか有していないの
で、同時に２以上のアクセスを受けることはできない。

【００６９】ＳＲＡＭ２２のＦＩＦＯ領域ＦＲと、ＦＩ
ＦＯ周辺回路３０とを有するソフトウェア制御可能なＦ
ＩＦＯバッファを仮想ＦＩＦＯと称することとする。仮
想ＦＩＦＯは、ＳＲＡＭ２２のＦＩＦＯ領域ＦＲをリン
グバッファとして用いるものである。ＤＭＡｃｈ１及び
ＤＭＡｃｈ２は、仮想ＦＩＦＯを介して転送データの引
き渡しを互いに行う。ＣＰＵ１３が実行するプログラム
は、転送データが壊れないように、ＤＭＡ転送中におい
てはＣＰＵ１３がＦＩＦＯ領域ＦＲに書き込みを行わな
いようなものである必要がある。

【００７０】ＦＩＦＯ周辺回路３０は、ＦＩＦＯ領域の
上限アドレスＵＢ、及び下限アドレスＬＢをそれぞれ格
納するレジスタ３１，３２と、読み出しポインタＲＰ、
書き込みポインタＷＰ、フルフラグＦ、及び空フラグＥ
をそれぞれ格納するレジスタ３３，３４，３５，３６
と、セレクタ４１，４２，４３と、増分器４４，４５と
を備えている。フルフラグＦは、その値が“１”である
とき、ＦＩＦＯ領域ＦＲがそれ以上新たなデータを格納
することができないフル状態であることを示す。

【００７１】転送管理ユニット１４は、レジスタ３１，
３２，３３，３４，３５の値を入力としており、これら
の値に従って、セレクタ４１，４２，４３及び増分器４
４，４５を制御して、以下のような動作を行わせる。

【００７２】読み出しポインタＲＰに対する初期化、又
は読み出しポインタＲＰが上限アドレスＵＢに達するオ
ーバーフローが発生すると、セレクタ４２は、レジスタ
３２の出力を選択し、読み出しポインタＲＰが下限アド
レスＬＢになるようにする。同様に、書き込みポインタ
ＷＰに対する初期化、又は書き込みポインタＷＰが上限
アドレスＵＢに達するオーバーフローが発生すると、セ
レクタ４３は、レジスタ３２の出力を選択し、書き込み
ポインタＷＰが下限アドレスＬＢになるようにする。

【００７３】初期化及びオーバーフローがいずれも発生
していないとき、セレクタ４２，４３は、それぞれレジ
スタ３３，３４の出力を選択している。仮想ＦＩＦＯに
対する読み出し、書き込みが発生すると、アドレス増分
器４４，４５は、それぞれ読み出しポインタＲＰ，書き
込みポインタＷＰをＷＬだけ増加させる。セレクタ４１
は、仮想ＦＩＦＯからの読み出し時には、レジスタ３３
が出力する読み出しポインタＲＰを、仮想ＦＩＦＯへの
書き込み時には、レジスタ３４が出力する書き込みポイ
ンタＷＰを選択し、セレクタ５７に出力する。

【００７４】ＣＰＵ１３が、レジスタ３１の上限アドレ
スＵＢ、又はレジスタ３２の下限アドレスＬＢを書き換
えると、ＳＲＡＭ２２のＦＩＦＯ領域ＦＲを変更するこ
とができる。なお、ＦＩＦＯ領域ＦＲを固定しておく場
合は、レジスタ３１，３２は不要である。

【００７５】図３は、ＦＩＦＯ領域ＦＲと各ポインタと
の関係の一例を示す説明図である。ＳＲＡＭ２２内のＦ
ＩＦＯ領域ＦＲのアドレスはＬＢからＵＢ−ＷＬまでで
あり、ＦＩＦＯ容量は（ＵＢ−ＬＢ）ワードである。Ｆ
ＩＦＯ領域ＦＲの上限及び下限は、ＳＲＡＭ２２のワー
ド境界にアラインメントされている。

【００７６】ＦＩＦＯ領域ＦＲにおいて、有効なデータ
のうち最も新しいもの及び最も古いものの位置を、それ
ぞれＦＩＦＯトップ及びＦＩＦＯボトムと称することと
する。ＦＩＦＯ領域ＦＲへの書き込みの際にはアドレス
が順次増加するので、書き込みが最後に行われたデータ
はＦＩＦＯトップに格納され、読み出しが最初に行われ
るべきデータはＦＩＦＯボトムに格納されている。書き
込みポインタＷＰは、次にデータが書き込まれるアドレ
ス、すなわち、ＦＩＦＯトップのアドレスにＷＬを加え
たアドレスを指し示す。読み出しポインタＲＰは、次に
読み出されるデータが格納されているＦＩＦＯボトムの
アドレスを指し示す。

【００７７】転送管理ユニット１４は、書き込みポイン
タＷＰ及び読み出しポインタＲＰの値から、ＦＩＦＯ領
域ＦＲが有効なデータでフル状態であって、それ以上新
たなデータを格納することができない状態であるか否か
を判定し、フル状態である場合にはレジスタ３５のフル
フラグＦを立てる。同様に、転送管理ユニット１４は、
ＦＩＦＯ領域ＦＲが、有効なデータが格納されていない
空の状態であるか否かを判定し、空の状態である場合に
はレジスタ３６の空フラグＥを立てる。

【００７８】図４は、仮想ＦＩＦＯのフルフラグＦを求
める際の論理を示す説明図である。転送管理ユニット１
４が求めたフルフラグＦを用いると、仮想ＦＩＦＯがフ
ルである状態と空である状態とを区別することができ
る。すなわち、Ｆ＝１の場合はフルであり、ＷＰ＝ＲＰ
かつＦ＝０の場合は空であることがわかる。ところで、
仮想ＦＩＦＯ中のワード数は、（ＷＰ−ＲＰ）ｍｏｄ
（ＵＢ−ＬＢ）と表すことができる。但し、フルの場合
は、ＵＢ−ＬＢである。ここで、ｍｏｄは正の剰余演算
子である。

【００７９】ＦＩＦＯ領域ＦＲがフルになった場合、仮
想ＦＩＦＯへの書き込み動作は停止される。ＦＩＦＯ領
域ＦＲが空になった場合、仮想ＦＩＦＯからの読み出し
動作は停止される。

【００８０】図５は、ＦＩＦＯ領域ＦＲと各ポインタと
の関係の他の例を示す説明図である。仮想ＦＩＦＯを用
いた動作が繰り返され、書き込みポインタＷＰがＦＩＦ
Ｏ上限を超えると、書き込みポインタＷＰはＦＩＦＯ下
限にラップアラウンド（wraparound）して図５の状態に
なる。ＦＩＦＯトップは、アドレス（ＷＰ−ＷＬ）によ
り指し示され、ＦＩＦＯボトムは、読み出しポインタＲ
Ｐにより指し示される。

【００８１】受信の場合における図１のデータ伝送装置
の一連の動作を以下に説明する。受信の場合、双方向キ
ャッシュ２４が格納しているデータは、仮想ＦＩＦＯに
ＦＩＦＯトップのワードとして格納されるべきデータで
ある。受信したデータの順を保つために、双方向キャッ
シュ２４が空でなければ、ＤＭＡが仮想ＦＩＦＯに直接
書き込むことはできない。そこで、ＳＲＡＭ２２のデー
タ入力ポートが使われないときを狙って、双方向キャッ
シュ２４のデータを仮想ＦＩＦＯに書き込むようにす
る。

【００８２】［ステップ１］外部バスインターフェイス
１６は、外部バスＥＢからデータを受信する。

【００８３】［ステップ２］ＤＭＡｃｈ１による仮想Ｆ
ＩＦＯへの受信データ書き込みＳＲＡＭ２２がアクセスされており、双方向キャッシュ
２４に空きがない場合、ＤＭＡｃｈ１は書き込みを待た
される。ＳＲＡＭ２２がアクセスされており、双方向キ
ャッシュ２４に空きがある場合、ＤＭＡｃｈ１は双方向
キャッシュ２４へ書き込みを行う。ＳＲＡＭ２２がアク
セスされておらず、双方向キャッシュ２４が空ではない
場合、ＤＭＡｃｈ１は双方向キャッシュ２４のデータを
仮想ＦＩＦＯへ書き込み、更に双方向キャッシュ２４へ
の書き込みを行う。ＳＲＡＭ２２がアクセスされておら
ず、双方向キャッシュ２４が空である場合、ＤＭＡｃｈ
１は仮想ＦＩＦＯへ直接書き込みを行う。

【００８４】［ステップ３］ＳＲＡＭ２２がＣＰＵ１
３、ＤＭＡＣ１１、ＤＭＡＣ１２のいずれからもアクセ
スされていないとき、次の操作を実行する。仮想ＦＩＦ
Ｏがフルでも空でもなく、かつ、双方向キャッシュ２４
が空でなければ、ＤＭＡｃｈ１は双方向キャッシュ２４
のデータを仮想ＦＩＦＯへ書き込む。

【００８５】［ステップ４］ＤＭＡｃｈ２による仮想Ｆ
ＩＦＯからの受信データ読み出し仮想ＦＩＦＯが空で、かつ双方向キャッシュ２４が空で
はない場合、ＤＭＡｃｈ２は双方向キャッシュ２４から
データを読み出し、ＳＲＡＭ２２を経由させずに、直接
ＤＲＡＭ２１へ転送する。仮想ＦＩＦＯが空で、かつ双
方向キャッシュ２４が空である場合、ＤＭＡｃｈ２は双
方向キャッシュ２４に有効データが入るまで待たされ
る。

【００８６】仮想ＦＩＦＯが空ではなく、仮想ＦＩＦＯ
に対する他からのアクセスがない場合、ＤＭＡｃｈ２は
仮想ＦＩＦＯからデータを読み出し、ＤＲＡＭ２１へ転
送する。仮想ＦＩＦＯが空ではなく、仮想ＦＩＦＯが他
からアクセスされている場合、ＤＭＡｃｈ２は仮想ＦＩ
ＦＯに対する他からのアクセスが終わるまで待つ。［終
わり］。

【００８７】ここでは、ＣＰＵ１３の優先順位が最も高
い場合について説明したが、外部バスＥＢから送られて
きたデータを待たせることができない場合には、ＤＭＡ
ｃｈ１の優先順位を高くする必要がある。

【００８８】仮想ＦＩＦＯへの書き込み要求ＷＲＱ、仮
想ＦＩＦＯへの読み出し要求ＲＲＱ、ＣＰＵ１３からの
アクセス要求ＣＰＵＲＷ，仮想ＦＩＦＯへのクリア要求
ＣＬＲの各信号の論理は、次の式、ＷＲＱ＝〜ＤＩＲ・ｓｅｌＤＭＡ１・ｃｓＤＭＡ１・ｗｅＤＭＡ１｜ＤＩＲ・ｓｅｌＤＭＡ２・ｃｓＤＭＡ２・ｗｅＤＭＡ２ …（１）ＲＲＱ＝ＤＩＲ・ｓｅｌＤＭＡ１・ｃｓＤＭＡ１・ｒｅＤＭＡ１｜〜ＤＩＲ・ｓｅｌＤＭＡ２・ｃｓＤＭＡ２・ｒｅＤＭＡ２ …（２）ＣＰＵＲＷ＝ｓｅｌＣＰＵ・ｃｓＣＰＵ・（ｒｅＣＰＵ｜ｗｅＣＰＵ） …（３）ＣＬＲ＝ｒｅｓｅｔ｜ｉｎｉｔ …（４）で表すことができる。“〜”は否定、“｜”は論理和、
“・”は論理積を表す。

【００８９】ここで、選択信号ｓｅｌＣＰＵ，ｓｅｌＤ
ＭＡ１，及びｓｅｌＤＭＡ２には、ＣＰＵ１３，ＤＭＡ
ｃｈ１，及びＤＭＡｃｈ２がそれぞれ対応している。転
送管理ユニット１４は、ＣＰＵ１３，ＤＭＡｃｈ１，及
びＤＭＡｃｈ２の３者の要求を調停して、これらのうち
の１つに対応した選択信号をアサートする。

【００９０】ＳＲＡＭ２２への入力データを選択するセ
レクタ５５、及びＳＲＡＭ２２へ入力するアドレスを選
択するセレクタ５７は、選択信号ｓｅｌＣＰＵ，ｓｅｌ
ＤＭＡ１，ｓｅｌＤＭＡ２に従って選択を行う。すなわ
ち、セレクタ５５は、選択信号ｓｅｌＣＰＵ，ｓｅｌＤ
ＭＡ１，ｓｅｌＤＭＡ２がアサートされている場合、そ
れぞれＣＰＵ１３の出力ＣＤＯ、セレクタ５２の出力、
ＤＲＡＭコントローラ１８の出力ＤＤＯを選択する。セ
レクタ５７は、選択信号ｓｅｌＣＰＵがアサートされて
いる場合はＣＰＵ１３の出力ＣＡＤを選択し、選択信号
ｓｅｌＤＭＡ１又はｓｅｌＤＭＡ２がアサートされてい
る場合はＦＩＦＯ周辺回路３０の出力ＦＡＤを選択す
る。

【００９１】チップセレクト信号ｃｓＣＰＵ，ｃｓＤＭ
Ａ１，ｃｓＤＭＡ２は、仮想ＦＩＦＯがそれぞれＣＰＵ
１３，ＤＭＡｃｈ１，ＤＭＡｃｈ２によりアクセスされ
る場合にアサートされる。同様に、読み出しイネーブル
信号ｒｅＣＰＵ，ｒｅＤＭＡ１，ｒｅＤＭＡ２は、仮想
ＦＩＦＯからそれぞれＣＰＵ１３，ＤＭＡｃｈ１，ＤＭ
Ａｃｈ２による読み出しが行われる場合にアサートされ
る。書き込みイネーブル信号ｗｅＣＰＵ，ｗｅＤＭＡ
１，ｗｅＤＭＡ２は、仮想ＦＩＦＯにそれぞれＣＰＵ１
３，ＤＭＡｃｈ１，ＤＭＡｃｈ２による書き込みが行わ
れる場合にアサートされる。

【００９２】チップリセットｒｅｓｅｔは、ハードウェ
ア的なリセット信号であり、初期化信号ｉｎｉｔは、Ｃ
ＰＵ１３が初期化命令によりセットするソフトウェア的
なリセット信号である。方向ビットＤＩＲは、その値が
“０”のときは外部バスＥＢからの受信、“１”のとき
は外部バスＥＢへの送信を表す。

【００９３】図３，図５の仮想ＦＩＦＯにおいて、読み
出しポインタＲＰが書き込みポインタＷＰに追いついた
場合、仮想ＦＩＦＯは空となり、書き込みポインタＷＰ
と読み出しポインタＲＰとの値（アドレス）が一致す
る。書き込みポインタＷＰが読み出しポインタＲＰに追
いついた場合、仮想ＦＩＦＯはフルとなり、書き込みポ
インタＷＰと読み出しポインタＲＰとがやはり一致す
る。

【００９４】図６は、書き込みポインタ更新アルゴリズ
ムを示す説明図である。図６では、更新され、次サイク
ルにおいて用いられる書き込みポインタＷＰ及びフルフ
ラグＦを、それぞれＷＰ’及びＦ’で表している。書き
込みが行われる場合の仮想ＦＩＦＯの動作を以下に説明
する。（１）ＳＲＡＭ２２は、書き込みポインタＷＰが指し示
すアドレスに入力されたデータを書き込む。（２）ＦＩＦＯ周辺回路３０は、書き込みポインタＷＰ
を１ワード分インクリメントする。

【００９５】図７は、読み出しポインタ更新アルゴリズ
ムを示す説明図である。図７では、更新された読み出し
ポインタＲＰをＲＰ’で表している。読み出しが行われ
る場合の仮想ＦＩＦＯの動作を以下に説明する。（１）ＳＲＡＭ２２は、読み出しポインタＲＰが指すア
ドレスから１ワードを読み出して出力する。（２）ＦＩＦＯ周辺回路３０は、読み出しポインタＲＰ
を１ワード分インクリメントする。

【００９６】図８は、受信時における仮想ＦＩＦＯ及び
ＤＭＡの動作を示す説明図である。ＤＭＡ（ＤＭＡｃｈ
１及びＤＭＡｃｈ２）は、図８に示された条件の組み合
わせ以外の場合には動作しない。すなわち、ＤＭＡから
アクセス要求があった場合であっても、ＤＭＡは待たさ
れることがある。ただし、ＤＭＡからのアクセス要求が
ＣＰＵ１３からのアクセス要求と衝突したとき、転送管
理ユニット１４は、予め定めておいた優先順位を考慮し
て、ＤＭＡのアクセスを許可し、ＣＰＵ１３を待たせる
ことがあるものとする。このような場合を、以下の図で
は“（０）”で表す。また、“→”は、データが転送さ
れる向きを表す。“＊”は、“０”又は“１”を表す。
“＝”は、代入演算を表す。

【００９７】ここでは、仮想ＦＩＦＯへの書き込みを行
うＤＭＡｃｈ１が、仮想ＦＩＦＯからの読み出しを行う
ＤＭＡｃｈ２よりも優先されるものとするので、ＷＲＱ
＝＝ＲＲＱ＝＝１の場合は、ＷＲＱ＝１，ＲＲＱ＝０の
場合と同じである。この場合、結果として、読み出し要
求ＲＲＱは待たされる。

【００９８】次に、送信の場合における図１のデータ伝
送装置の一連の動作を以下に説明する。図９は、送信時
における仮想ＦＩＦＯ及びＤＭＡの動作を示す説明図で
ある。双方向キャッシュ２４が格納するデータは、ＦＩ
ＦＯボトムのワードとして格納されていたデータであ
る。送信の場合、双方向キャッシュ２４にはできる限り
有効なデータが格納されているようにする。双方向キャ
ッシュ２４に有効なデータが入っていない場合は、ＤＭ
Ａが仮想ＦＩＦＯからデータを直接読み出すことができ
る。仮想ＦＩＦＯが空ではなく、かつ双方向キャッシュ
２４が空になった場合は、ＳＲＡＭ２２のデータ出力ポ
ートが使われないときを狙って、ＦＩＦＯボトムのワー
ドを双方向キャッシュ２４に書き込むようにする。

【００９９】［ステップ１］ＤＭＡｃｈ２による仮想Ｆ
ＩＦＯへの書き込みＤＭＡｃｈ２がＤＲＡＭ２１から読み出したデータをＳ
ＲＡＭ２２の仮想ＦＩＦＯへ書き込む。

【０１００】［ステップ２］仮想ＦＩＦＯから双方向キ
ャッシュ２４への読み出し仮想ＦＩＦＯが空ではなく、双方向キャッシュ２４が空
であれば、ＳＲＡＭ２２のデータ出力ポートが使われな
いサイクルにおいて、転送管理ユニット１４が仮想ＦＩ
ＦＯからデータを読み出し、双方向キャッシュ２４に書
き込む。

【０１０１】［ステップ３］ＤＭＡｃｈ１による仮想Ｆ
ＩＦＯからの読み出し双方向キャッシュ２４が空でなければ、ＤＭＡｃｈ１が
双方向キャッシュ２４からデータを読み出す。双方向キ
ャッシュ２４が空であれば、ＳＲＡＭ２２のデータ出力
ポートが使われないサイクルにおいて、ＤＭＡｃｈ１が
仮想ＦＩＦＯからデータを読み出し、双方向キャッシュ
２４を経由させずに、直接外部バスインターフェイス１
６に転送する。

【０１０２】［ステップ４］外部バスインターフェイス
１６が、仮想ＦＩＦＯから送られて来たデータを外部バ
スＥＢに送信する。［終わり］。

【０１０３】ＳＲＡＭ２２へのアクセスの調停論理につ
いて説明する。双方向キャッシュ２４、又はＳＲＡＭ２
２に対して読み書きすることが、複数のアクセス主体か
ら同時に要求される（アクセスが衝突する）場合には、
転送管理ユニット１４が調停を行う。調停論理は、アク
セス優先順位を考慮し、アクセスが順番に許されるよう
にする。

【０１０４】ＤＭＡがＳＲＡＭ２２のトラフィックを占
有すると、ＣＰＵ１３は長く待たされる。ここでＤＭＡ
からのアクセスには、双方向キャッシュ２４からのデー
タの転送を含む。しかし、ＳＲＡＭ２２が高速に動作
し、その帯域幅が充分高ければ、ＣＰＵ１３が待たされ
る上限のサイクル数を２に抑えられる。転送管理ユニッ
ト１４は、ＳＲＡＭ２２にアクセスする３つの制御装置
がＳＲＡＭに交互に、又は順番にアクセスするよう調停
し、ＣＰＵ１３が、ＤＭＡと衝突したときは１〜２ウェ
イト、衝突しないときは０ウェイトでＳＲＡＭ２２にア
クセスできるようにする。

【０１０５】外部バスＥＢの最高転送速度を４００Ｍｂ
／ｓ、バスやメモリ上の１ワードを３２ビットとする
と、４００Ｍｂ／ｓ＝４００／３２ＭＷ／ｓ＝１
２．５ＭＷ／ｓがＤＭＡｃｈ１の最高転送速度である。
ここで、Ｗ／ｓは毎秒１ワードを表す。ＳＲＡＭ２２の
動作周波数を４０ＭＨｚとすると、３×１２．５＜４
０＜４×１２．５であるから、最高転送速度で転送を
行っている場合、ＤＭＡｃｈ１は、３サイクルに１回以
下の頻度でＳＲＡＭ２２にアクセスする。一方、ＣＰＵ
１３及びＤＭＡｃｈ２はＳＲＡＭ２２に連続してアクセ
スすることがある。

【０１０６】外部バスＥＢから受信したデータをとりこ
ぼすことなく全て転送するためには、ＤＭＡｃｈ１を待
たせることがないようにするのが望ましい。このため、
以下では、ＤＭＡｃｈ１、ＣＰＵ１３、ＤＭＡｃｈ２の
順に、ＳＲＡＭ２２に対するアクセス優先順位が高いと
し、仮想ＦＩＦＯの容量は充分に大きいものとする。Ｄ
ＭＡｃｈ１は最優先であるが連続アクセスしないので、
ＤＭＡｃｈ１がアクセスしないサイクルにおいてＣＰＵ
１３とＤＭＡｃｈ２とがアクセスできる。したがって、
ＣＰＵ１３のＳＲＡＭ２２へのアクセス待ちを２ウェイ
ト以下に制限するように設計することができる。

【０１０７】送信の場合は、仮想ＦＩＦＯへの読み出し
要求ＲＲＱを行うとき、ＳＲＡＭ２２の出力ポートは常
に空いているとして良いので、ステップ２とステップ３
とを同時に実行することができる。

【０１０８】以下では、受信時の様々な状況における仮
想ＦＩＦＯ、ＣＰＵ１３及びＤＭＡの動作について説明
する。特に、ＣＰＵ１３，ＤＭＡｃｈ１，ＤＭＡｃｈ２
の３者がＳＲＡＭ２２にアクセスし、ＳＲＡＭ２２に対
する負荷が最も高い状況であるとする。すなわち、ＤＭ
ＡがＳＲＡＭ２２の仮想ＦＩＦＯを介して受信されたデ
ータを転送しながら、ＣＰＵ１３はＳＲＡＭ２２に対し
てロード、及びストアアクセスを交互に繰り返している
ものとする。以下の図において、“Ｒ”は仮想ＦＩＦＯ
からの読み出しを、“Ｗ”は仮想ＦＩＦＯへの書き込み
を表す。また、ＦＩＦＯ中の語数の欄の“Ｖ”は、双方
向キャッシュ２４に有効なデータが格納されていること
を示す。

【０１０９】図１０は、仮想ＦＩＦＯが空ではない状態
で、３つのアクセス主体がＳＲＡＭ２２に常にアクセス
している場合の仮想ＦＩＦＯ及びＤＭＡの動作を示す説
明図である。これは、受信時における最悪の状態であ
る。ＤＭＡｃｈ１が仮想ＦＩＦＯに書き込みを行うとＦ
ＩＦＯ中の語数が増加し、ＤＭＡｃｈ２が仮想ＦＩＦＯ
から読み出しを行うとＦＩＦＯ中の語数が減少してい
る。ＣＰＵ１３はＣＰＵ使用領域ＣＲにアクセスするの
で、ＣＰＵ１３が書き込み及び読み出しを行う際には、
ＦＩＦＯ中の語数は変化しない。

【０１１０】図１１は、ＤＭＡｃｈ１が一時的に停止し
た場合の仮想ＦＩＦＯ及びＤＭＡの動作を示す説明図で
ある。ＤＭＡｃｈ２による仮想ＦＩＦＯからの読み出し
が行われる毎にＦＩＦＯ中の語数が減少し、ＦＩＦＯ中
の語数が０になると（サイクル１０）、双方向キャッシ
ュ２４からの読み出しが行われる。

【０１１１】図１２は、ＤＭＡｃｈ２が一時的に停止し
た場合の仮想ＦＩＦＯ及びＤＭＡの動作を示す説明図で
ある。ここで、仮想ＦＩＦＯの容量がＮワードであると
している。図１０の場合においてＤＭＡｃｈ２によって
使用されていたスロット（サイクル３等）が、ＣＰＵ１
３によって使用されている。ＤＭＡｃｈ１による仮想Ｆ
ＩＦＯへの書き込みが行われる毎にＦＩＦＯ中の語数が
増加している。ＦＩＦＯ中の語数がＮになると、ＤＭＡ
ｃｈ１による書き込みは行われなくなる。

【０１１２】図１３は、ＣＰＵ１３が一時的に停止した
場合の仮想ＦＩＦＯ及びＤＭＡの動作を示す説明図であ
る。図１０の場合においてＣＰＵ１３によって使用され
ていたスロット（サイクル４等）が、ＤＭＡｃｈ２によ
って使用されている。一般に、ＤＲＡＭの転送速度はＳ
ＲＡＭよりも遅いが、ここでは、ＤＲＡＭ２１に対して
ページ連続ヒットして、ＤＭＡｃｈ２がウェイトなしで
ＳＲＡＭ２２にアクセスすることができているとする。

【０１１３】以下では、“＊”の付いたＲまたはＷは、
ＳＲＡＭ２２の仮想ＦＩＦＯに対するアクセスではな
く、双方向キャッシュ２４に対するアクセスであること
を表す。したがって、“Ｒ＊”及び“Ｗ＊”が示された
サイクルにおいては、ＤＭＡｃｈ１又はＤＭＡｃｈ２に
よるアクセスを、ＣＰＵ１３のＳＲＡＭ２２に対するア
クセスと並列して実行することができる。

【０１１４】図１４は、ＣＰＵ１３の動作が再開した場
合の仮想ＦＩＦＯ及びＤＭＡの動作を示す説明図であ
る。一旦ＦＩＦＯが空になれば、ＤＭＡは、まず双方向
キャッシュ２４にアクセスするので、ＤＭＡはＳＲＡＭ
２２に全くアクセスしていない。このため、ＣＰＵ１３
は、ＳＲＡＭ２２に連続してアクセスすることができ
る。

【０１１５】図１５は、空きサイクルにおいて、双方向
キャッシュ２４が仮想ＦＩＦＯにデータを転送する場合
の仮想ＦＩＦＯ及びＤＭＡの動作を示す説明図である。
以下の図においては、双方向キャッシュ２４と仮想ＦＩ
ＦＯとの間でデータを転送するサイクルを“＃”で示
す。ＳＲＡＭ２２への書き込み、ＳＲＡＭ２２からの読
み出しのいずれも行われていない空きサイクルにおい
て、双方向キャッシュ２４が空ではなく、仮想ＦＩＦＯ
が空でもフルでもない場合、双方向キャッシュ２４から
仮想ＦＩＦＯへデータが転送される。このとき、有効フ
ラグＶ＝０となる。

【０１１６】図１５の場合、空きサイクル４において双
方向キャッシュ２４が空になるので、サイクル５におい
て、ＣＰＵ１３がＳＲＡＭ２２にアクセスするのと同時
にＤＭＡｃｈ１が双方向キャッシュ２４にアクセスする
ことができる。したがって、ＣＰＵ１３による処理の効
率が向上する。

【０１１７】図１６は、空きサイクルにおいて、双方向
キャッシュ２４が仮想ＦＩＦＯにデータを転送しない場
合の仮想ＦＩＦＯ及びＤＭＡの動作を示す説明図であ
る。図１６は、図１５の場合との比較のために示すもの
である。図１６の場合、空きサイクル４で双方向キャッ
シュ２４が空にならない。サイクル５，６において、Ｃ
ＰＵ１３は、ＤＭＡｃｈ１又はＤＭＡｃｈ２と同時にＳ
ＲＡＭ２２にアクセスすることはできないので、サイク
ル７まで書き込みを待たされる。

【０１１８】図１７は、双方向キャッシュ２４を経由せ
ず、仮想ＦＩＦＯへ直接書き込みを行う場合の仮想ＦＩ
ＦＯ及びＤＭＡの動作を示す説明図である。双方向キャ
ッシュ２４が空であり、かつ仮想ＦＩＦＯが空でないと
きに、このような動作をすることが可能である。図１７
の場合、サイクル４において双方向キャッシュ２４が空
になるので、サイクル５においてＤＭＡｃｈ１は双方向
キャッシュ２４を経由せず、仮想ＦＩＦＯに書き込みを
行う。この場合、サイクル８において、双方向キャッシ
ュ２４が空であるので、ＣＰＵ１３がＳＲＡＭ２２にア
クセスするのと同時に、ＤＭＡｃｈ１が双方向キャッシ
ュ２４にアクセスすることができる。

【０１１９】図１８は、双方向キャッシュ２４へ書き込
みを行う場合の仮想ＦＩＦＯ及びＤＭＡの動作を示す説
明図である。図１８は、図１７の場合との比較のために
示すものである。図１８の場合、サイクル５においてＤ
ＭＡｃｈ１は双方向キャッシュ２４に書き込みを行うの
で、サイクル８において、ＣＰＵ１３はＳＲＡＭ２２に
アクセスすることができない。

【０１２０】図１９は、送信時に、空きサイクルにおい
て、仮想ＦＩＦＯが双方向キャッシュ２４にデータを転
送する場合の仮想ＦＩＦＯ及びＤＭＡの動作を示す説明
図である。図１９において、サイクル６までは双方向キ
ャッシュ２４は空である。サイクル７が空きサイクルで
あるとすると、ＦＩＦＯボトムの１ワードが仮想ＦＩＦ
Ｏから双方向キャッシュ２４へ先読み転送される。サイ
クル９において、双方向キャッシュ２４は有効なデータ
を格納しているので、ＣＰＵ１３がＳＲＡＭ２２に読み
出しのためにアクセスするのと同時に、ＤＭＡｃｈ１が
双方向キャッシュ２４に読み出しのためにアクセスする
ことができる。

【０１２１】図１のデータ伝送装置においては、ＤＭＡ
ｃｈ２の平均転送速度がＤＭＡｃｈ１よりも速いので、
受信時には仮想ＦＩＦＯが空に近い状態で動作する。図
１のデータ伝送装置は、仮想ＦＩＦＯの他に１ワード長
の双方向キャッシュ２４を備えているので、受信時にお
いて、ＦＩＦＯ領域ＦＲを有するＳＲＡＭ２２に対する
ＤＭＡのアクセスを実質的になくすことができる。この
ため、ＣＰＵ１３のロード・ストア性能をあまり落とす
ことがない。また、送信時において、仮想ＦＩＦＯから
双方向キャッシュ２４にデータを先読みするので、ＤＭ
ＡによるＳＲＡＭ２２へのアクセスを大きく削減し、Ｃ
ＰＵ１３のウェイト数を削減することができる。

【０１２２】このように、第１の実施形態によると、Ｃ
ＰＵ等の性能をあまり落とすことなく、ＣＰＵ等が作業
用に使用するメモリと、転送されるデータを一時的に格
納するＦＩＦＯバッファとを一体化し、データ伝送装置
の回路規模を削減することができる。したがって、デー
タ伝送装置のコスト削減及び低消費電力化を図ることが
できるなお、本実施形態では、レジスタ３５，３６を備
え、これらにフルフラグＦ及び空フラグＥをそれぞれ格
納させるものとして説明したが、レジスタ３５又は３６
を備えず、フルフラグＦ又は空フラグＥを用いないよう
にしてもよい。フルフラグＦを用いない場合、転送管理
ユニット１４は、ＷＰ−ＲＰ≡ＵＢ−ＬＢ−ＷＬｍｏｄ（ＵＢ−ＬＢ） …（５）が成り立つと、仮想ＦＩＦＯがフル状態であると判定す
る。また、転送管理ユニット１４は、ＷＰ＝ＲＰ …（６）が成り立つと、仮想ＦＩＦＯが空の状態であると判定す
る。この場合のＦＩＦＯ容量は、（ＵＢ−ＬＢ−ＷＬ）
ワードとなり、フルフラグＦを用いる場合よりも１ワー
ド少なくなる。

【０１２３】また、レジスタ３１〜３４のうち、複数の
レジスタが格納するデータを１つのレジスタでまとめて
格納するようにしてもよい。

【０１２４】また、ＣＰＵの最大ウェイト数を変更でき
るようにしてもよい。同様に、転送管理ユニットが動的
に調停することにより、ＳＲＡＭへのアクセス主体の優
先順位をプログラマブルにするようにしてもよい。

【０１２５】また、本実施形態では、ＤＭＡｃｈ１及び
ＤＭＡｃｈ２の２チャネルを用いてＤＭＡ転送を行うも
のとして説明したが、全てのＤＭＡ転送を１チャネルで
行ってもよいし、３チャネル以上で行ってもよい。

【０１２６】（第１の実施形態の第１の変形例）この変
形例では、複数ワードを格納することができるキャッシ
ュを備えたデータ伝送装置について説明する。

【０１２７】図２０は、第１の実施形態の第１の変形例
に係る双方向キャッシュのブロック図である。図２０の
双方向キャッシュは、図１のデータ伝送装置において、
双方向キャッシュ２４の代わりに用いられるものであ
る。図２０の双方向キャッシュは、レジスタ８１，８
２，８３，８４と、セレクタ８５と、増減分器８６と、
レジスタ８７と、ポインタ制御回路８８とを備えてい
る。レジスタ８１〜８４は、それぞれ１ワードを格納す
ることができる。

【０１２８】図２０の双方向キャッシュは、４段のＦＩ
ＦＯバッファとして動作するが、書き込みはレジスタ８
１に行われるので、書き込みポインタは不要である。レ
ジスタ８１に書き込みが行われるときには、レジスタ８
１，８２，８３に格納されていたデータは、それぞれ次
段のレジスタ８２，８３，８４に格納される。レジスタ
８７は、読み出しポインタＣＲＰを格納し、これをセレ
クタ８５及び増減分器８６に出力する。増減分器８６
は、ポインタ制御回路８８の指示に従って、入力された
ＣＲＰを増減させてレジスタ８７に出力する。

【０１２９】ポインタ制御回路８８は、キャッシュへの
読み出し要求があると、入力された読み出しポインタＣ
ＲＰから１を減じて出力するように増減分器８６に指示
をする。また、ポインタ制御回路８８は、キャッシュへ
の書き込み要求があると、入力された読み出しポインタ
ＣＲＰに１を加えて出力するように増減分器８６に指示
をする。セレクタ８５は、読み出しポインタＣＲＰが例
えば１，２，３，４のとき、それぞれレジスタ８１，８
２，８３，８４の出力を選択して出力する。

【０１３０】読み出しポインタＣＲＰは、ＦＩＦＯボト
ムにあたるシフトレジスタを指し、かつ、双方向キャッ
シュが格納しているワード数をも表わしている。読み出
しポインタＣＲＰが０のとき、双方向キャッシュのＦＩ
ＦＯバッファは空であり、読み出しポインタＣＲＰが４
のとき、双方向キャッシュのＦＩＦＯバッファはフルで
ある。双方向キャッシュをリセットすると、読み出しポ
インタＣＲＰは０になる。

【０１３１】図２１は、複数のワードを格納できる双方
向キャッシュを備えた場合の、受信時における仮想ＦＩ
ＦＯ及びＤＭＡの動作を示す説明図である。図２２は、
複数のワードを格納できる双方向キャッシュを備えた場
合の、送信時における仮想ＦＩＦＯ及びＤＭＡの動作を
示す説明図である。

【０１３２】本変形例によると、双方向キャッシュが複
数のワードを格納することができるので、ＤＭＡによる
ＳＲＡＭへのトラフィックを大きく削減することができ
る。

【０１３３】（第１の実施形態の第２の変形例）この変
形例では、ＳＲＡＭを経由せず、ＤＲＡＭから直接キャ
ッシュへ転送するパスを備えたデータ伝送装置について
説明する。

【０１３４】図２３は、第１の実施形態の第２の変形例
に係るデータ伝送装置のブロック図である。図２３のデ
ータ伝送装置は、図１のデータ伝送装置におけるＤＲＡ
Ｍコントローラ１８からセレクタ５５へのパス、及びＳ
ＲＡＭ２２からセレクタ５１，５３へのパスの代わり
に、ＤＲＡＭコントローラ１８からセレクタ５１，５３
へのパスを有している。すなわち、ＤＲＡＭ２１は、Ｓ
ＲＡＭ２２を経由せず、直接双方向キャッシュ２４へデ
ータを転送することができるので、送信時のＳＲＡＭ２
２へのＤＭＡアクセスをなくすことができる。

【０１３５】図２３のＤＭＡＣ１１１，１１２、ＣＰＵ
１１３、転送管理ユニット１１４、外部バスインターフ
ェイス１１６、及びＤＲＡＭコントローラ１１８は、そ
れぞれ、図１のＤＭＡＣ１１，１２、ＣＰＵ１３、転送
管理ユニット１４、外部バスインターフェイス１６、及
びＤＲＡＭコントローラ１８に対応している。

【０１３６】図１のデータ伝送装置は、送信時には仮想
ＦＩＦＯがフルに近い状態で動作するため、ＣＰＵ１３
のＳＲＡＭ２２へのアクセスにはほぼ２ウェイトを費や
していた。これに対し、図２３のデータ伝送装置によれ
ば、送信時のＣＰＵウェイト数は０となる。

【０１３７】図２３のデータ伝送装置によると、ＤＲＡ
Ｍ２１が出力したデータは仮想ＦＩＦＯに蓄えられない
ため、転送速度を調整することができない。送信時に、
ＤＲＡＭ２１からの読み出しが止まり、双方向キャッシ
ュ２４も空になると、送信データが途切れてしまう。こ
のような事態を避けるため、送信中には他の装置がＤＲ
ＡＭ２１へアクセスしないようにして、ＤＲＡＭ２１か
らの読み出しの帯域幅を確保する必要がある。

【０１３８】（第２の実施形態）本実施形態において
は、受信用キャッシュと送信用キャッシュとを備えたデ
ータ伝送装置について説明する。

【０１３９】図２４は、本発明の第２の実施形態に係る
データ伝送装置の構成の例を示すブロック図である。図
２４のデータ伝送装置は、図１のデータ伝送装置におけ
るキャッシュブロック２３の代わりに、受信用キャッシ
ュブロック２２３と、送信用キャッシュブロック２２６
とを備えている。受信用キャッシュブロック２２３は、
受信用キャッシュ２２４と、受信用有効フラグレジスタ
２２５とを備え、送信用キャッシュブロック２２６は、
送信用キャッシュ２２７と、送信用有効フラグレジスタ
２２８とを備えている。

【０１４０】図２４のＤＭＡＣ２１１，２１２、ＣＰＵ
２１３、転送管理ユニット２１４、外部バスインターフ
ェイス２１６、及びＤＲＡＭコントローラ２１８は、そ
れぞれ、図１のＤＭＡＣ１１，１２、ＣＰＵ１３、転送
管理ユニット１４、外部バスインターフェイス１６、及
びＤＲＡＭコントローラ１８に対応している。

【０１４１】受信用キャッシュ２２４、及び送信用キャ
ッシュ２２７は、例えば１ワードのデータを格納するこ
とができるフリップフロップであって、それぞれ受信時
及び送信時に、ＳＲＡＭ２２のＦＩＦＯ領域へのアクセ
スを軽減するための迂回パスとして動作する。

【０１４２】受信用有効フラグレジスタ２２５は、受信
用キャッシュ２２４に有効な値が入っているか否かを示
す有効フラグＶｒを格納する１ビットレジスタである。
有効フラグＶｒは、その値が１のときには受信用キャッ
シュ２２４に有効なデータが格納されている状態を表
し、その値が０のときには受信用キャッシュ２２４が空
である、すなわち、読み出すべき有効なデータが存在し
ない状態を表す。

【０１４３】同様に、送信用有効フラグレジスタ２２８
は、送信用キャッシュ２２７に有効な値が入っているか
否かを示す有効フラグＶｓを格納する１ビットレジスタ
である。有効フラグＶｓは、その値が１のときには送信
用キャッシュ２２７に有効なデータが格納されている状
態を表し、その値が０のときには送信用キャッシュ２２
７が空である、すなわち、読み出すべき有効なデータが
存在しない状態を表す。

【０１４４】図２５は、受信用キャッシュ２２４及び送
信用キャッシュ２２７を備えた場合の、受信時における
仮想ＦＩＦＯ及びＤＭＡの動作を示す説明図である。受
信の場合における図２４のデータ伝送装置の一連の動作
を以下に説明する。受信の場合、受信用キャッシュ２２
４が格納しているデータは、仮想ＦＩＦＯにＦＩＦＯト
ップのワードとして格納されるべきデータである。受信
したデータの順を保つために、受信用キャッシュ２２４
が空でなければ、ＤＭＡが仮想ＦＩＦＯに直接書き込む
ことはできない。そこで、ＳＲＡＭ２２のデータ入力ポ
ートが使われないときを狙って、受信用キャッシュ２２
４のデータを仮想ＦＩＦＯに書き込むようにする。

【０１４５】［ステップ１］外部バスインターフェイス
１６は、外部バスＥＢからデータを受信する。

【０１４６】［ステップ２］ＳＲＡＭの空きスロットに
おけるＤＭＡｃｈ１による仮想ＦＩＦＯへの書き込みＳＲＡＭ２２がアクセスされており、受信用キャッシュ
２２４に空きがない場合、ＤＭＡｃｈ１は仮想ＦＩＦＯ
への書き込みを待たされる。ＳＲＡＭ２２がアクセスさ
れており、受信用キャッシュ２２４に空きがある場合、
ＤＭＡｃｈ１は受信用キャッシュ２２４へ書き込みを行
う。

【０１４７】ＳＲＡＭ２２がアクセスされておらず、受
信用キャッシュ２２４が空ではない場合、ＤＭＡｃｈ１
は、受信用キャッシュ２２４のデータをＳＲＡＭ２２へ
書き込み、更に受信用キャッシュ２２４への書き込みを
行う。ＳＲＡＭ２２がアクセスされておらず、受信用キ
ャッシュ２２４が空である場合、ＤＭＡｃｈ１は仮想Ｆ
ＩＦＯへ直接書き込みを行う。

【０１４８】［ステップ３］ＳＲＡＭ２２がＣＰＵ１
３、ＤＭＡＣ１１、ＤＭＡＣ１２のいずれからもアクセ
スされていないとき、次の操作のいずれかを実行する。（１）仮想ＦＩＦＯがフルでも空でもなく、かつ、受信
用キャッシュ２２４が空でなければ、受信用キャッシュ
２２４のデータを仮想ＦＩＦＯへ書き込む。（２）仮想ＦＩＦＯが空ではなく送信用キャッシュ２２
７が空である場合、仮想ＦＩＦＯからデータを読み出
し、送信用キャッシュ２２７へ書き込む。

【０１４９】［ステップ４］ＤＭＡｃｈ２による仮想Ｆ
ＩＦＯからの読み出し送信用キャッシュ２２７が空ではない場合、ＤＭＡｃｈ
２が送信用キャッシュ２２７からデータを読み出し、Ｄ
ＲＡＭ２１へ転送する。送信用キャッシュ２２７が空で
ある場合、仮想ＦＩＦＯが空でなく、仮想ＦＩＦＯに対
する他からのアクセスがないサイクルにおいて、ＤＭＡ
ｃｈ２は仮想ＦＩＦＯからデータを読み出し、ＤＲＡＭ
２１へ転送する。

【０１５０】仮想ＦＩＦＯが空ではなく、仮想ＦＩＦＯ
がアクセスされている場合、ＤＭＡｃｈ２は仮想ＦＩＦ
Ｏに対する他からのアクセスが終わるまで待つ。仮想Ｆ
ＩＦＯが空で、かつ受信用キャッシュ２２４が空ではな
い場合、ＤＭＡｃｈ２は受信用キャッシュ２２４からデ
ータを読み出し、ＤＲＡＭ２１へ転送する。仮想ＦＩＦ
Ｏが空で、かつ受信用キャッシュ２２４が空である場
合、ＤＭＡｃｈ２は受信用キャッシュ２２４に有効デー
タが入るまで待たされる。［終わり］。

【０１５１】図２６は、受信用キャッシュ２２４及び送
信用キャッシュ２２７を備えた場合の、送信時における
仮想ＦＩＦＯ及びＤＭＡの動作を示す説明図である。送
信の場合における図２４のデータ伝送装置の一連の動作
を以下に説明する。送信の場合、送信用キャッシュ２２
７が格納するデータは、仮想ＦＩＦＯにＦＩＦＯボトム
のワードとして格納されていたデータである。送信の場
合、送信用キャッシュ２２７にはできる限り有効なデー
タが格納されているようにする。送信用キャッシュ２２
７に有効なデータが入っていない場合は、ＤＭＡが仮想
ＦＩＦＯからデータを直接読み出すことができる。仮想
ＦＩＦＯが空でなく、かつ送信用キャッシュ２２７が空
になった場合は、ＳＲＡＭ２２のデータ出力ポートが使
われないときを狙って、ＦＩＦＯボトムのワードを送信
用キャッシュ２２７に書き込むようにする。

【０１５２】［ステップ１］ＤＭＡｃｈ２による仮想Ｆ
ＩＦＯへの書き込みＤＭＡｃｈ２は、ＤＲＡＭ２１から読み出したデータを
仮想ＦＩＦＯへ書き込む。

【０１５３】［ステップ２］仮想ＦＩＦＯから送信用キ
ャッシュ２２７への読み出し仮想ＦＩＦＯが空ではなく、送信用キャッシュ２２７が
空であれば、ＳＲＡＭ２２のデータ出力ポートが使われ
ないサイクルにおいて、転送管理ユニット１４が仮想Ｆ
ＩＦＯからデータを読み出し、送信用キャッシュ２２７
に書き込む。

【０１５４】［ステップ３］ＤＭＡｃｈ１による仮想Ｆ
ＩＦＯからの読み出し送信用キャッシュ２２７が空でなければ、ＤＭＡｃｈ１
が送信用キャッシュ２２７からデータを読み出す。送信
用キャッシュ２２７が空であれば、ＳＲＡＭ２２のデー
タ出力ポートが使われないサイクルにおいて、ＤＭＡｃ
ｈ１が仮想ＦＩＦＯからデータを読み出し、外部バスイ
ンターフェイス１６に転送する。

【０１５５】［ステップ４］外部バスインターフェイス
１６は、仮想ＦＩＦＯから送られて来たデータを外部バ
スＥＢに送信する。［終わり］。

【０１５６】第２の実施形態によると、受信用及び送信
用のキャッシュをともに備えるので、ＤＭＡによるＳＲ
ＡＭ２２へのトラフィックを削減することができる。

【０１５７】なお、受信用又は送信用のキャッシュとし
て、図２０のような複数ワードを格納することができる
キャッシュを用いてもよい。

【０１５８】（第３の実施形態）第３の実施形態におい
ては、２ポートＳＲＡＭを採用することにより、ＳＲＡ
Ｍに対するＣＰＵによるアクセスとＤＭＡによるアクセ
スとを分離し、アクセスが重なった場合の性能損失を減
少させたデータ伝送装置について説明する。

【０１５９】図２７は、本発明の第３の実施形態に係る
２つの外部ポートを有するデータ伝送装置の構成の例を
示すブロック図である。図２７のデータ伝送装置は、図
１のデータ伝送装置において、外部バスインターフェイ
ス１６に代えて、外部バスＥＢ１，ＥＢ２にそれぞれ接
続された外部バスインターフェイス３１６，３１７を備
え、キャッシュブロック２３に代えて、外部バスインタ
ーフェイス３１６，３１７にそれぞれ接続されたキャッ
シュブロック３２３，３２６を備えている。更に、図２
７のデータ伝送装置は、ＤＭＡＣ１１，１２に代えて、
ＤＭＡＣ３１１，３１２，３９３，３９４を備え、ＳＲ
ＡＭ２２に代えて、２ポートＳＲＡＭ３２２を備え、Ｆ
ＩＦＯ周辺回路３０に代えて、ＦＩＦＯ周辺回路３３
０，３７０を備えている。

【０１６０】キャッシュブロック３２３，３２６はキャ
ッシュブロック２３と、ＦＩＦＯ周辺回路３３０，３７
０はＦＩＦＯ周辺回路３０と同様のものである。また、
図２７のＤＭＡＣ３１１，３１２、ＣＰＵ３１３、転送
管理ユニット３１４、外部バスインターフェイス３１
６、及びＤＲＡＭコントローラ３１８は、それぞれ、図
１のＤＭＡＣ１１，１２、ＣＰＵ１３、転送管理ユニッ
ト１４、外部バスインターフェイス１６、及びＤＲＡＭ
コントローラ１８に対応している。外部バスＥＢ１，Ｅ
Ｂ２は、例えば、ＩＥＥＥ１３９４規格によるバスであ
るとする。

【０１６１】図２８は、外部ポートとＤＭＡの４つのチ
ャネルとの関係を示す説明図である。図２８のように、
図２７のデータ伝送装置は、４つのＤＭＡチャネルを用
いて、外部バスＥＢ１（外部ポート１）及び外部バスＥ
Ｂ２（外部ポート２）との間でデータ転送を行う。ＤＭ
ＡＣ３１１，３１２，３９３，３９４は、それぞれＤＭ
Ａｃｈ１、ＤＭＡｃｈ２、ＤＭＡｃｈ３、ＤＭＡｃｈ４
によるデータ転送を制御する。

【０１６２】外部ポート１との間でデータ転送を行うＤ
ＭＡｃｈ１及びＤＭＡｃｈ２は、ＳＲＡＭ３２２の第１
のポートを用いることができる。外部ポート２との間で
データ転送を行うＤＭＡｃｈ３及びＤＭＡｃｈ４は、Ｓ
ＲＡＭ３２２の第２のポートを用いることができる。Ｃ
ＰＵ３１３は、ＳＲＡＭ３２２の第１及び第２のポート
を用いることができる。また、ＤＭＡｃｈ１及びＤＭＡ
ｃｈ２は、キャッシュブロック３２３を用い、ＤＭＡｃ
ｈ３及びＤＭＡｃｈ４は、キャッシュブロック３２６を
用いる。

【０１６３】外部ポート１を経由する通信と、外部ポー
ト２を経由する通信とは独立に発生するので、双方向キ
ャッシュがなければ、ＤＭＡｃｈ１又はＤＭＡｃｈ２に
よるＳＲＡＭ３２２へのアクセスと、ＤＭＡｃｈ３又は
ＤＭＡｃｈ４によるＳＲＡＭ３２２へのアクセスとが同
時に生じる頻度が高い。図２７のデータ伝送装置は、各
外部ポートとＤＲＡＭ３２１との間の転送パスに双方向
キャッシュを備えているので、ＳＲＡＭ３２２に対する
アクセス時の干渉をほとんど回避することができる。

【０１６４】図２９は、図２７のデータ伝送装置におけ
る仮想ＦＩＦＯの構成を示す概念図である。ＳＲＡＭ３
２２は、ＣＰＵ使用領域ＣＲと、第１のＦＩＦＯ領域Ｆ
Ｒ１と、第２のＦＩＦＯ領域ＦＲ２とを有している。

【０１６５】セレクタ３５７は、ＦＩＦＯ周辺回路３３
０が出力する、ＤＭＡｃｈ１又はＤＭＡｃｈ２で用いる
アドレス信号ＦＡＤ１と、ＣＰＵ３１３のアドレス信号
ＣＡＤとのうちのいずれか一方を選択し、アドレス信号
ＳＡＤ１としてＳＲＡＭ３２２の第１のポートに出力す
る。ＤＭＡｃｈ１及びＤＭＡｃｈ２は、第１のＦＩＦＯ
領域ＦＲ１を用いることができる。

【０１６６】セレクタ３６７は、ＦＩＦＯ周辺回路３７
０が出力する、ＤＭＡｃｈ３又はＤＭＡｃｈ４で用いる
アドレス信号ＦＡＤ２と、ＣＰＵ３１３のアドレス信号
ＣＡＤとのうちのいずれか一方を選択し、アドレス信号
ＳＡＤ２としてＳＲＡＭ３２２の第２のポートに出力す
る。ＤＭＡｃｈ３及びＤＭＡｃｈ４は、第２のＦＩＦＯ
領域ＦＲ２を用いることができる。転送管理ユニット３
１４は、セレクタ３５７，３６７を制御している。

【０１６７】本実施形態によれば、２ポートＳＲＡＭを
用いるのでシステムコストは少し高くなるが、ＣＰＵ３
１３はＳＲＡＭ３２２へ常に１サイクルでアクセスでき
るので、ＣＰＵ３１３の処理性能が向上し、実時間性を
確保するプログラムの開発が容易になる。

【０１６８】図３０は、２ポートＳＲＡＭを備え、１つ
の外部ポートを有するデータ伝送装置の構成の例を示す
ブロック図である。図３０のデータ伝送装置は、図１の
データ伝送装置において、ＳＲＡＭ２２に代えて２ポー
トＳＲＡＭ４２２を備え、かつ、キャッシュブロック２
３を省いたものである。

【０１６９】ＣＰＵ４１３は、ＳＲＡＭ４２２の第１の
ポートを用いることができる。ＤＭＡｃｈ１及びＤＭＡ
ｃｈ２は、ＳＲＡＭ４２２の第２のポートを用いること
ができる。このように、ＳＲＡＭ４２２は２ポートを備
えているので、ＣＰＵ４１３とＤＭＡとの間のＳＲＡＭ
４２２に対するアクセス競合を解消することができる。
ＤＭＡｃｈ１とＤＭＡｃｈ２のアクセスが重なる場合
は、ＤＭＡｃｈ２の方が待たされるものとする。

【０１７０】図３０のデータ伝送装置のように、双方向
キャッシュを使わない場合であっても、ＳＲＡＭ４２２
に対するＤＭＡｃｈ１とＤＭＡｃｈ２とのアクセスが競
合することによる性能劣化は、１ポートのＳＲＡＭ及び
双方向キャッシュを用いた場合と同等であり、許容でき
る程度である。特に、外部バスＥＢ上のデータ転送レー
トがデータ伝送装置の内部のデータ転送レートに対して
比較的低い場合は、双方向キャッシュを使う必要はな
い。もっとも、双方向キャッシュを用いると、図１のデ
ータ伝送装置と同様に、ＤＭＡｃｈ１とＤＭＡｃｈ２と
の間のアクセス競合による性能劣化を無視できる程度に
小さくすることができる。

【０１７１】なお、２ポートＳＲＡＭを採用しない場合
であっても、２つの外部バスを接続できるデータ伝送装
置を実現することができる。この場合、ＣＰＵからＳＲ
ＡＭへのアクセスにおいて、平均的なサイクル数は１サ
イクルに近いが、最悪の場合は４ウェイトが挿入され
る。また外部２ポートに限らず、外部３ポート以上のデ
ータ伝送装置も同様にして実現することができる。

【０１７２】（第４の実施形態）第４の実施形態におい
ては、図１のＳＲＡＭ２２に代えて、高速に動作するＳ
ＲＡＭ５２２を有するＳＲＡＭ部５７０を用いる場合に
ついて説明する。

【０１７３】図３１は、本発明の第４の実施形態に係る
データ伝送装置のＳＲＡＭ部５７０のブロック図であ
る。図３１のＳＲＡＭ部５７０は、ＳＲＡＭ５２２と、
レジスタ５７１，５７２，５７３，５７４，５７６，５
７７，５７８，５７９と、データパス選択器５８２と、
アドレス選択器５８４とを備えている。

【０１７４】ＳＲＡＭ５２２には、周波数が、データ伝
送装置の基本クロックＣＬＫｘ１の４倍であるクロック
ＣＬＫｘ４が入力されており、ＳＲＡＭ５２２は、図１
のＳＲＡＭ２２の４倍の速度で動作する。ここで、基本
クロックＣＬＫｘ１は、システム制御手段、外部バスイ
ンターフェイス、及びＤＲＡＭ等の動作の基準となるク
ロックである。

【０１７５】図３２は、ＳＲＡＭ部５７０の各クロック
の関係を示すタイミング図である。図３２に示されてい
るように、基本クロックＣＬＫｘ１の１周期中に４個の
スロットφ１，φ２，φ３，φ４を設けるため、ＳＲＡ
Ｍ部５７０では、各スロットにそれぞれ対応するパルス
を有する４相のクロックＣＬＫｘ４＿１，ＣＬＫｘ４＿
２，ＣＬＫｘ４＿３，ＣＬＫｘ４＿４が用いられる。こ
れらの４相のクロックは、クロックＣＬＫｘ４に基づい
て生成され、周期が基本クロックＣＬＫｘ１に等しい。

【０１７６】データパス選択器５８２は、４相のクロッ
クＣＬＫｘ４＿１，ＣＬＫｘ４＿２，ＣＬＫｘ４＿３，
ＣＬＫｘ４＿４のそれぞれに同期して、４系統のデータ
入力ＳＤＩφ１，ＳＤＩφ２，ＳＤＩφ３，ＳＤＩφ４
のうちの対応するものを選択し、ＳＲＡＭ５２２に出力
する。

【０１７７】アドレス選択器５８４は、４相のクロック
ＣＬＫｘ４＿１，ＣＬＫｘ４＿２，ＣＬＫｘ４＿３，Ｃ
ＬＫｘ４＿４のそれぞれに同期して、４系統のアドレス
入力ＳＡＤφ１，ＳＡＤφ２，ＳＡＤφ３，ＳＡＤφ４
のうちの対応するものを選択し、ＳＲＡＭ５２２に出力
する。ここで、アドレス入力ＳＡＤφ１〜ＳＡＤφ４に
は、ＳＲＡＭ５２２の制御信号が含まれている。

【０１７８】データパス選択器５８２が選択したデータ
は、アドレス選択器５８４が選択したアドレスに従っ
て、ＳＲＡＭ５２２に書き込まれる。

【０１７９】レジスタ５７１〜５７４には、ＳＲＡＭ５
２２の出力の他に、クロックＣＬＫｘ４＿１，ＣＬＫｘ
４＿２，ＣＬＫｘ４＿３，ＣＬＫｘ４＿４がそれぞれ入
力されている。レジスタ５７１〜５７４は、それぞれ入
力されたクロックに同期して、ＳＲＡＭ５２２がクロッ
クＣＬＫｘ４に同期して出力するデータを格納する。レ
ジスタ５７６〜５７９には、基本クロックＣＬＫｘ１の
他に、レジスタ５７１〜５７４の出力がそれぞれ入力さ
れている。レジスタ５７６〜５７９は、基本クロックＣ
ＬＫｘ１に同期して、それぞれのデータを出力する。

【０１８０】図３３は、図３１のレジスタ間のデータフ
ローを示すタイミング図である。基本サイクル（基本ク
ロックＣＬＫｘ１の１周期）内のスロットφ１，φ２，
φ３，φ４において各レジスタ５７１〜５７４にデータ
が格納され、これらのデータは、その次の基本サイクル
の先頭で基本クロックＣＬＫｘ１に同期してレジスタ５
７６〜５７９にそれぞれ格納され、出力される。

【０１８１】このように、ＳＲＡＭ５２２が基本クロッ
クの例えば４倍の速度で動作すれば、基本クロックＣＬ
Ｋｘ１に従って動作する最大で４つのアクセス主体が、
基本サイクル毎にＳＲＡＭ５２２にアクセスできるよう
になる。この場合、ＳＲＡＭ５２２の性能は、基本クロ
ックＣＬＫｘ１に従って動作する４ポートのＳＲＡＭの
性能と同等である。ただし、図３３に示されているよう
に、データを基本クロックＣＬＫｘ１に同期させて出力
する必要があるため、読み出しのレイテンシは１サイク
ル増える。

【０１８２】図３４は、本発明の第４の実施形態に係る
データ伝送装置の構成の例を示すブロック図である。図
３４のデータ伝送装置は、図１のデータ伝送装置におい
て、ＳＲＡＭ２２に代えてＳＲＡＭ部５７０を備え、か
つ、キャッシュブロック２３を省いたものである。図３
４のＤＭＡＣ５１１，５１２、ＣＰＵ５１３、転送管理
ユニット５１４、外部バスインターフェイス５１６、及
びＤＲＡＭコントローラ５１８は、それぞれ、図１のＤ
ＭＡＣ１１，１２、ＣＰＵ１３、転送管理ユニット１
４、外部バスインターフェイス１６、及びＤＲＡＭコン
トローラ１８に対応している。また、ＦＩＦＯ周辺回路
５３０は、図１のＦＩＦＯ周辺回路３０に対応してい
る。

【０１８３】図３４のデータ伝送装置においては、ＳＲ
ＡＭ部５７０に対するアクセス主体はＤＭＡＣ５１１及
び５１２のいずれか一方と、ＣＰＵ５１３とである。Ｃ
ＰＵ５１３は、スロットφ１において、ＤＭＡＣ５１１
又は５１２は、スロットφ２においてＳＲＡＭ５２２に
アクセスしている。

【０１８４】なお、使用されるスロットは、スロットφ
１〜φ４のうちのいずれの２つであってもよい。また、
アクセス主体が２つであるので、ＳＲＡＭ部５７０に代
えて、ＳＲＡＭに基本クロックＣＬＫｘ１の２倍の周波
数を有するクロックを与え、ＳＲＡＭを図１のＳＲＡＭ
２２の２倍の速度で動作させるようにしたＳＲＡＭ部を
用いてもよい。この場合、ＳＲＡＭ部は、周期が基本ク
ロックＣＬＫｘ１に等しい２相のクロックＣＬＫｘ２＿
１，ＣＬＫｘ２＿２を用い、これらのクロックに対応し
たレジスタ等を備えればよい。

【０１８５】第４の実施形態によると、ＳＲＡＭからの
読み出しのレイテンシが１サイクルになるので、例えば
ＣＰＵ５１３がＳＲＡＭ５２２へ書き込む場合は０ウェ
イトに、ＣＰＵ５１３がＳＲＡＭ５２２から読み出す場
合は１ウェイトになるように、転送管理ユニット５１４
がＳＲＡＭ５２２へのアクセスのタイミングを制御す
る。図３４のデータ伝送装置は、図３０のデータ伝送装
置とほぼ同等の動作をするものであり、ＳＲＡＭ部５７
０は、複数のポートを有するＳＲＡＭに相当する機能を
有するということができる。

【０１８６】（第５の実施形態）第５の実施形態におい
ては、オン・ザ・フライ（on the fly）で転送中のパケ
ットを解析する受信用フィルタを備えたデータ伝送装置
について説明する。

【０１８７】図３５は、本発明の第５の実施形態に係る
データ伝送装置の構成の例を示すブロック図である。図
３５のデータ伝送装置は、図１のデータ伝送装置におい
て、受信用フィルタ６１９と、割込みコントローラ６２
０とを更に備えたものである。

【０１８８】図３５のＤＭＡＣ６１１，６１２、ＣＰＵ
６１３、転送管理ユニット６１４、外部バスインターフ
ェイス６１６、及びＤＲＡＭコントローラ６１８は、そ
れぞれ、図１のＤＭＡＣ１１，１２、ＣＰＵ１３、転送
管理ユニット１４、外部バスインターフェイス１６、及
びＤＲＡＭコントローラ１８に対応している。また、キ
ャッシュブロック６２３、及びＦＩＦＯ周辺回路６３０
は、それぞれ図１のキャッシュブロック２３、及びＦＩ
ＦＯ周辺回路３０に対応している。

【０１８９】外部バスインターフェイス６１６は、パケ
ットと呼ばれる単位毎に外部バスＥＢとの間でデータを
送受信する。パケットは、データ部と、そのパケットの
属性が記述されたヘッダとを有する。データ部は、転送
されるべきデータであるペイロードと、ペイロードに生
じた伝送誤りを検出又は訂正するためのパリティとを有
する。

【０１９０】受信用フィルタ６１９は、外部バスインタ
ーフェイス６１６が外部バスから受信したデータを受け
取り、パケットのヘッダとデータ部とを分離する。受信
用フィルタ６１９は、ＣＰＵ６１３による処理が必要な
ヘッダをＳＲＡＭ６２２のページテーブルに格納させ、
ＣＰＵ６１３による処理が不要であるデータ部をＦＩＦ
Ｏ領域を経由させてＤＲＡＭ６２１に格納させる。

【０１９１】図３６は、ＳＲＡＭ６２２のパケットペー
ジテーブルに関する概念図である。図３５及び図３６を
参照して、受信の場合における図３６のデータ伝送装置
の動作について説明する。

【０１９２】［ステップ１］外部バスインターフェイス
回路６１６は、外部バスＥＢからパケットを受信し、受
信用フィルタ６１９経由でＳＲＡＭ６２２に向けて転送
する。

【０１９３】［ステップ２］受信用フィルタ６１９は、
ステップ１で転送中のパケットを調べ、ヘッダ開始、ペ
イロード開始、パケット受信終了等の時刻を検知する。

【０１９４】［ステップ３］受信用フィルタ６１９が検
知した結果に従って、転送管理ユニット６１４は、ヘッ
ダをＳＲＡＭ６２２のＣＰＵ使用領域に格納させ、ペイ
ロードについては転送経路を変更して、これをＤＲＡＭ
６２１に格納させる。ヘッダをＦＩＦＯ領域に格納しな
いので、ヘッダをＳＲＡＭ６２２に書き込む際には、双
方向キャッシュ６２４を働かせることはできない。ペイ
ロードの転送は、ＤＭＡＣ６１１がＤＭＡｃｈ１によっ
て行い、仮想ＦＩＦＯや双方向キャッシュ６２４を働か
せる。

【０１９５】［ステップ４］パケットの書き込みが終了
すると、ＤＭＡＣ６１１は転送終了割り込みを発生させ
る。割り込みコントローラ６２０は、この割り込みをＣ
ＰＵ６１３に対して通知する。

【０１９６】［ステップ５］割り込み処理ルーチンの中
において、ＣＰＵ６１３は、ヘッダを解析してペイロー
ドのサイズやパケットの種類等の情報を得る。また、ヘ
ッダとペイロードとを関連付けるために、ＣＰＵ６１３
は、ＳＲＡＭ６２２のページテーブル内に格納されたヘ
ッダに、同一のパケットに含まれていたペイロードへの
ポインタを追加する。例えば、ヘッダａとペイロードａ
とが同一のパケットに含まれていたとすると、ＤＲＡＭ
６２１に格納されたペイロードａのアドレスを示すポイ
ンタをヘッダａに追加する。ペイロードの大きさの情報
は、あらかじめヘッダ部に含まれているので付加しなく
てよい。このように、ＤＲＡＭ６２１内の複数のペイロ
ードは、ＳＲＡＭ６２２のページテーブルにより管理さ
れる。

【０１９７】［ステップ６］他のＤＭＡｃｈによる転送
等をするために、ＤＭＡＣ６１２等の他の転送制御装置
からＤＲＡＭ６２１内のペイロードに対する受け取り要
求を受け取ると、ＣＰＵ６１３は、ペイロードの位置と
大きさをその転送制御装置に伝える。その転送制御装置
は、ペイロードの転送を開始する。

【０１９８】［ステップ７］ＤＲＡＭ６２１内のペイロ
ードの読み出しが終了すると、割り込みコントローラ６
２０は、ＣＰＵ６１３に割り込みを通知する。割り込み
処理ルーチンの中において、ＣＰＵ６１３は、読み出さ
れたペイロードを含むパケットに対するＳＲＡＭ６２２
のページテーブル内のエントリを抹消する。［終わ
り］。

【０１９９】このように、ヘッダをＳＲＡＭ６２２のＣ
ＰＵ使用領域に直接書き込むので、パケットを全てＤＲ
ＡＭ６２１に転送した後、ＣＰＵ６１３がヘッダを解析
するために、ヘッダをＳＲＡＭ６２２へ転送する場合と
比べると、ＤＲＡＭ６２１からＳＲＡＭ６２２へヘッダ
を転送する処理が不要になる。また、ヘッダは、ＳＲＡ
Ｍ６２２のページテーブルに直接書き込まれ、ＦＩＦＯ
領域を経由することがないので、ＳＲＡＭ６２２のトラ
フィックを低減することができる。

【０２００】送信時においては、ほぼ受信時の逆の手順
で動作するが、ヘッダとペイロードとは別個に生成され
るので、送信用フィルタは必要ない。

【０２０１】なお、外部バスＥＢ，ＥＢ１，ＥＢ２は、
ＩＥＥＥ１３９４規格によるバスであるとして説明した
が、ＵＳＢ、ＡＴＡＰＩ、ＳＣＳＩ、Bluetooth等の他
の標準バスであってもよい。

【０２０２】

【発明の効果】以上のように、本発明によると、ＣＰＵ
等が使用するメモリと、転送されるデータを一時的に格
納するＦＩＦＯバッファとを一体化し、データ伝送装置
の回路規模を削減することができる。したがって、シス
テムＬＳＩに、外部バスとの間のインターフェイスをす
るデータ伝送装置を内蔵した場合に、コスト削減及び低
消費電力化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るデータ伝送装置
の構成の例を示すブロック図である。

【図２】仮想ＦＩＦＯの構成を示すブロック図である。

【図３】ＦＩＦＯ領域と各ポインタとの関係の一例を示
す説明図である。

【図４】仮想ＦＩＦＯのフルフラグを求める際の論理を
示す説明図である。

【図５】ＦＩＦＯ領域と各ポインタとの関係の他の例を
示す説明図である。

【図６】書き込みポインタ更新アルゴリズムを示す説明
図である。

【図７】読み出しポインタ更新アルゴリズムを示す説明
図である。

【図８】受信時における仮想ＦＩＦＯ及びＤＭＡの動作
を示す説明図である。

【図９】送信時における仮想ＦＩＦＯ及びＤＭＡの動作
を示す説明図である。

【図１０】仮想ＦＩＦＯが空ではない状態で、３つのア
クセス主体がＳＲＡＭに常にアクセスしている場合の仮
想ＦＩＦＯ及びＤＭＡの動作を示す説明図である。

【図１１】ＤＭＡｃｈ１が一時的に停止した場合の仮想
ＦＩＦＯ及びＤＭＡの動作を示す説明図である。

【図１２】ＤＭＡｃｈ２が一時的に停止した場合の仮想
ＦＩＦＯ及びＤＭＡの動作を示す説明図である。

【図１３】ＣＰＵが一時的に停止した場合の仮想ＦＩＦ
Ｏ及びＤＭＡの動作を示す説明図である。

【図１４】ＣＰＵの動作が再開した場合の仮想ＦＩＦＯ
及びＤＭＡの動作を示す説明図である。

【図１５】空きサイクルにおいて、双方向キャッシュが
仮想ＦＩＦＯにデータを転送する場合の仮想ＦＩＦＯ及
びＤＭＡの動作を示す説明図である。

【図１６】空きサイクルにおいて、双方向キャッシュが
仮想ＦＩＦＯにデータを転送しない場合の仮想ＦＩＦＯ
及びＤＭＡの動作を示す説明図である。

【図１７】双方向キャッシュを経由せず、仮想ＦＩＦＯ
へ直接書き込みを行う場合の仮想ＦＩＦＯ及びＤＭＡの
動作を示す説明図である。

【図１８】双方向キャッシュへ書き込みを行う場合の仮
想ＦＩＦＯ及びＤＭＡの動作を示す説明図である。

【図１９】送信時に、空きサイクルにおいて、仮想ＦＩ
ＦＯが双方向キャッシュにデータを転送する場合の仮想
ＦＩＦＯ及びＤＭＡの動作を示す説明図である。

【図２０】第１の実施形態の第１の変形例に係る双方向
キャッシュのブロック図である。

【図２１】複数のワードを格納できる双方向キャッシュ
を備えた場合の、受信時における仮想ＦＩＦＯ及びＤＭ
Ａの動作を示す説明図である。

【図２２】複数のワードを格納できる双方向キャッシュ
を備えた場合の、送信時における仮想ＦＩＦＯ及びＤＭ
Ａの動作を示す説明図である。

【図２３】第１の実施形態の第２の変形例に係るデータ
伝送装置のブロック図である。

【図２４】本発明の第２の実施形態に係るデータ伝送装
置の構成の例を示すブロック図である。

【図２５】受信用キャッシュ及び送信用キャッシュを備
えた場合の、受信時における仮想ＦＩＦＯ及びＤＭＡの
動作を示す説明図である。

【図２６】受信用キャッシュ及び送信用キャッシュを備
えた場合の、送信時における仮想ＦＩＦＯ及びＤＭＡの
動作を示す説明図である。

【図２７】本発明の第３の実施形態に係る２つの外部ポ
ートを有するデータ伝送装置の構成の例を示すブロック
図である。

【図２８】外部ポートとＤＭＡの４つのチャネルとの関
係を示す説明図である。

【図２９】図２７のデータ伝送装置における仮想ＦＩＦ
Ｏの構成を示す概念図である。

【図３０】２ポートＳＲＡＭを備え、１つの外部ポート
を有するデータ伝送装置の構成の例を示すブロック図で
ある。

【図３１】本発明の第４の実施形態に係るデータ伝送装
置のＳＲＡＭ部のブロック図である。

【図３２】ＳＲＡＭ部の各クロックの関係を示すタイミ
ング図である。

【図３３】図３１のレジスタ間のデータフローを示すタ
イミング図である。

【図３４】本発明の第４の実施形態に係るデータ伝送装
置の構成の例を示すブロック図である。

【図３５】本発明の第５の実施形態に係るデータ伝送装
置の構成の例を示すブロック図である。

【図３６】ＳＲＡＭのパケットページテーブルに関する
概念図である。

【図３７】従来のデータ伝送装置の構成の例を示すブロ
ック図である。

【符号の説明】

１１，１２，１１１，１１２，２１１，２１２，３１
１，３１２，３９３，３９４，４１１，４１２，５１
１，５１２，６１１，６１２ＤＭＡコントローラ１３，１１３，２１３，３１３，４１３，５１３，６１
３ＣＰＵ（システム制御手段）１４，１１４，２１４，３１４，４１４，５１４，６１
４転送管理ユニット（転送管理手段）１６，１１６，２１６，３１６，３１７，４１６，５１
６，６１６外部バスインターフェイス１８ＤＲＡＭコントローラ２１，３２１，４２１，５２１，６２１ＤＲＡＭ２２，３２２，４２２，５２２，６２２ＳＲＡＭ２４，３２４，３２７，６２４双方向キャッシュ３０，３３０，３７０，４３０，５３０，６３０ＦＩ
ＦＯ周辺回路３１〜３６レジスタ２２４受信用キャッシュ２２７送信用キャッシュ５７０ＳＲＡＭ部６１９受信用フィルタ６２０割り込みコントローラ

Claims

【特許請求の範囲】

【請求項１】外部バスから受信したデータの出力、又
は入力されたデータの前記外部バスへの送信を行うデー
タ伝送装置であって、プログラムに従って動作するシステム制御手段と、前記外部バスとの間でデータの送信又は受信をする外部
バスインターフェイスと、ＤＲＡＭ（dynamic random access memory）と、前記システム制御手段が読み書きを行う領域と、前記外
部バスインターフェイスと前記ＤＲＡＭとの間で転送さ
れるデータを格納し、格納した順に出力するＦＩＦＯ
（first in, first out）領域とを有するＳＲＡＭ（sta
tic random access memory）と、前記ＳＲＡＭが前記ＦＩＦＯ領域に格納したデータを格
納した順に出力するように、前記ＳＲＡＭに読み書きを
するためのポインタを管理するＦＩＦＯ周辺回路とを備
え、前記ＤＲＡＭは、データ受信時には、前記外部バスインターフェイスが受
信したデータを、必要に応じて前記ＦＩＦＯ領域を経由
して、受け取って出力し、データ送信時には、入力されたデータを格納し、これを
前記外部バスインターフェイスへ、必要に応じて前記Ｆ
ＩＦＯ領域を経由して、転送するものであるデータ伝送
装置。
【請求項２】請求項１に記載のデータ伝送装置におい
て、前記外部バスとは異なる外部バスとの間でデータの送信
又は受信をする外部バスインターフェイスを更に備え、前記ＳＲＡＭは、前記各外部バスインターフェイスに対応し、対応する外
部バスインターフェイスと前記ＤＲＡＭとの間で転送さ
れるデータを入出力するためのポートを備えるものであ
り、前記システム制御手段は、前記ポートのいずれかを用いて前記ＳＲＡＭにデータを
読み書きすることができるように構成されていることを
特徴とするデータ伝送装置。
【請求項３】請求項１に記載のデータ伝送装置におい
て、前記ＳＲＡＭは、前記システム制御手段との間でデータを入出力するため
のポートと、前記外部バスインターフェイスと前記ＤＲ
ＡＭとの間で転送されるデータを入出力するためのポー
トとを備えることを特徴とするデータ伝送装置。
【請求項４】請求項１に記載のデータ伝送装置におい
て、周波数が、当該データ伝送装置の基本クロックのＮ（Ｎ
は２以上の整数）倍であるクロックに基づいて動作する
ＳＲＡＭを有し、前記基本クロックに同期してデータを
出力するＳＲＡＭ部を、前記ＳＲＡＭに代えて備えるこ
とを特徴とするデータ伝送装置。
【請求項５】請求項１に記載のデータ伝送装置におい
て、前記ＦＩＦＯ周辺回路は、前記ＦＩＦＯ領域の上限アドレス及び下限アドレス、並
びに次に読み出されるデータのアドレスを示す読み出し
ポインタ及び次にデータが書き込まれるアドレスを示す
書き込みポインタを格納するレジスタと、前記ＦＩＦＯ領域から読み出しが行われた場合に、前記
読み出しポインタを更新する手段と、前記ＦＩＦＯ領域に書き込みが行われた場合に、前記書
き込みポインタを更新する手段と、前記ＦＩＦＯ領域が有効なデータを格納していない空の
状態であることを判定する手段と、前記ＦＩＦＯ領域が新たなデータを格納することができ
ないフル状態であることを判定する手段とを備えること
を特徴とするデータ伝送装置。
【請求項６】請求項５に記載のデータ伝送装置におい
て、前記ＦＩＦＯ周辺回路は、前記ＦＩＦＯ領域がフル状態であることを示すフラグを
格納するレジスタを更に備えることを特徴とするデータ
伝送装置。
【請求項７】請求項１に記載のデータ伝送装置におい
て、前記外部バスインターフェイスが前記外部バスから受信
したデータを格納して、前記ＳＲＡＭ又は前記ＤＲＡＭ
に転送するキャッシュを更に備えることを特徴とするデ
ータ伝送装置。
【請求項８】請求項７に記載のデータ伝送装置におい
て、データ受信時であって、前記ＦＩＦＯ領域が空のとき、
前記キャッシュが格納したデータを、前記ＳＲＡＭを経
由することなく前記ＤＲＡＭに転送するように構成され
たことを特徴とするデータ伝送装置。
【請求項９】請求項７に記載のデータ伝送装置におい
て、前記外部バスに送信すべきデータを格納して、前記外部
バスインターフェイスに転送する送信用キャッシュを更
に備えることを特徴とするデータ伝送装置。
【請求項１０】請求項７に記載のデータ伝送装置にお
いて、前記キャッシュは、データ送信時には、前記外部バスから受信したデータに
代えて、前記外部バスに送信すべきデータを格納して、
前記外部バスインターフェイスに転送する双方向キャッ
シュであることを特徴とするデータ伝送装置。
【請求項１１】請求項７に記載のデータ伝送装置にお
いて、前記キャッシュは、複数のワードを格納し、格納したデータを格納した順に
出力するように構成されていることを特徴とするデータ
伝送装置。
【請求項１２】請求項１に記載のデータ伝送装置にお
いて、前記ＤＲＡＭが出力したデータを、前記ＳＲＡＭを経由
することなく前記外部バスインターフェイスに転送する
経路を有することを特徴とするデータ伝送装置。
【請求項１３】請求項１に記載のデータ伝送装置にお
いて、前記外部インターフェイスが受信したデータがパケット
のヘッダとデータ部とのいずれであるかを判定する受信
用フィルタと、前記受信用フィルタが、受信しているデータがヘッダで
あると判定した場合には、当該ヘッダを前記ＳＲＡＭの
前記システム制御手段が読み書きを行う領域へ格納させ
るように転送パスを制御し、前記受信用フィルタが、受信しているデータがデータ部
であると判定した場合には、当該データ部を前記ＳＲＡ
ＭのＦＩＦＯ領域に格納させてから前記ＤＲＡＭへ格納
させるように転送パスを制御し、かつ、１つのパケット
の転送が終了したか否かを判定する転送管理手段と、前記転送管理手段が、１つのパケットの転送が終了した
と判定したことを、前記システム制御手段に割り込みを
行って通知する割り込み制御手段とを備えることを特徴
とするデータ伝送装置。