JP2003032088A - パワーオンリセット回路および該パワーオンリセット回路を有する電子回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源投入時の回路のリセット動作、電源切り
替え時の電圧の変動による誤動作を防ぎ、電源再投入時
の電源電圧立ち上がりが緩やかな場合の誤動作を防ぐこ
とが可能なパワーリセット回路および電子機器を提供す
ること。 【解決手段】 動作電圧制御手段１１と、第１のＰ型Ｍ
ＯＳトランジスタＰ２と、第２のＰ型ＭＯＳトランジス
タＰ３と、第１のコンデンサＣ１と、直列接続された第
１〜第３のインバータ回路ＩＮＶ１〜ＩＮＶ３からな
り、該第１のインバータ回路ＩＮＶ１の入力が第１のコ
ンデンサの一方の端子に接続され、第３のインバータ回
路の出力が第２のＰ型ＭＯＳトランジスタのゲートに接
続されたインバータ手段と、第１のインバータ回路の入
力と第３のインバータ回路の入力の間に接続された第２
のコンデンサＣ２とを有し、第３のインバータの出力か
らパワーオンリセット信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リセット付ラッチ
回路等の揮発性データを記憶する回路を備える半導体装
置において、電源投入時に回路を初期値に設定（初期
化）するための信号を出力するパワーオンリセット回路
に係り、特に、電源投入後の電源の切り替え等で発生す
る電圧の変動による誤動作、電源再投入時の電源電圧立
ち上がりが緩やかな場合の誤動作を防ぐことが可能なパ
ワーオンリセット回路および電子機器に関する。

【０００２】

【従来の技術】リセット付ラッチ回路等の揮発性データ
を記憶する回路では、最初の電源投入時に回路を初期値
に設定（初期化）するすなわちパワーオンリセットする
必要がある。そのために用いられるパワーオンリセット
回路として、例えば特開平０９−２７０６８６号公報に
開示されたものがある。

【０００３】この公開公報に開示された従来のパワーオ
ンリセット回路１００は、図１３に示すように、抵抗Ｒ
１１および容量Ｃ１１からなる充電回路１０２と、Ｐ型
ＭＯＳトランジスタＰ１１およびＮ型ＭＯＳトランジス
タＮ１１からなるＣＭＯＳインバータ１０４と、Ｐ型Ｍ
ＯＳトランジスタＰ１２からなるスイッチ１０６と、Ｐ
型ＭＯＳトランジスタＰ１３からなる動作電圧設定回路
１０８と、Ｐ型ＭＯＳトランジスタＰ１４からなる放電
回路１１０と、Ｎ型ＭＯＳトランジスタＮ１２およびＮ
１３からなるクランプ回路１１２から構成される。

【０００４】クランプ回路１１２は、電源電圧に基づい
て生成した電圧をスイッチ１０６に印加し、また、動作
電圧設定回路１０８は、スイッチ１０６に印加される電
圧を制御する。放電回路１１０は、電源遮断後の放電を
行う。ＣＭＯＳインバータ１０４は、充電回路１０２か
らの入力された信号をパワーオンリセット信号ＰＯＣと
して外部の被リセット回路に出力する。

【０００５】この従来のパワーオンリセット回路１００
は、一定の電源電圧ＶＣＣが供給されている場合におい
て有効であるが、複数の電圧動作モード、例えば、通常
動作時（電源電圧ＶＣＣ）と待機動作時（電源電圧ＶＰ
Ｐ）との２動作モード（電源電圧ＶＣＣ＞電源電圧ＶＰ
Ｐ）をスイッチ等で切換えて電源電圧を変更する場合、
電源電圧が変動することに起因して誤動作を起こすこと
があった。

【０００６】この誤動作について、上述の図１３を用い
て説明する。パワーオンリセット回路１００において、
通常動作時（電源電圧ＶＣＣ）にてパワーオンリセット
信号の出力が解除つまりＣＭＯＳインバータ１０４が
「Ｌ」レベルを出力した後の所定時間後に、待機動作モ
ード（電源電圧ＶＰＰ）に切り換わった場合、その切り
換わり時点において、放電回路１１０のＰ型ＭＯＳトラ
ンジスタＰ１４がオンし、ＣＭＯＳインバータ１０４の
ノードＢ１は電源電圧ＶＰＰにまで放電される。

【０００７】その後、さらに、通常動作モード（電源電
圧ＶＣＣ）に切り換わった場合において、電源電圧ＶＣ
Ｃに立ち上がるまでの時間に対して、ＣＭＯＳインバー
タ１０４のノードＢ１における電圧の立ち上がりは、容
量Ｃ１１に起因する時定数ＣＲにより遅れる。ＣＭＯＳ
インバータ１０４のノードＢ１に印加される電圧が、閾
値電圧Ｖｔｈに達するまでは、ＣＭＯＳインバータ１０
４の出力が「Ｈ」レベルとなりパワーオンリセット信号
を出力してしまうという不都合が生じる。

【０００８】本出願人は、この不都合を解消することが
可能なパワーオンリセット回路を特願２００１−０６６
５５５号（以下先願という）として先に出願した。図７
は、先願に係るパワーオンリセット回路を示す図であ
る。

【０００９】同図に示すパワーオンリセット回路１０
は、Ｐ型ＭＯＳトランジスタＰ１とディプレッション型
Ｎ型ＭＯＳトランジスタＮＤ１からなる動作電圧設定回
路１１と、Ｐ型ＭＯＳトランジスタＰ２，Ｐ３およびコ
ンデンサＣ１からなる充電回路２と、インバータ回路Ｉ
ＮＶ１，ＩＮＶ２，およびＩＮＶ３とで構成されてい
る。インバータ回路ＩＮＶ３の出力ＰＯＣがパワーオン
リセットのための信号で、ＰＯＣがＨレベルの時に回路
の初期化が行われる。各インバータ回路ＩＮＶ１〜ＩＮ
Ｖ３は、図１３におけるＣＭＯＳインバータ１０４と同
様の構成を有する。

【００１０】なお、前記先願の明細書では、説明を簡単
化するために閾値判定用としてのインバータを１個だけ
用いた構成で説明しているが、この構成はパワーオンリ
セット回路の最小構成の例であり、実際は図７に示すよ
うに波形（出力レベル）形成を含めて３個のインバータ
を用いている。従って、以下では、本発明の基礎となる
先願の代わりに図７に示す回路構成のパワーオンリセッ
ト回路の動作を説明する。

【００１１】図８は、図７に示すパワーオンリセット回
路１０の各点（電源ＶＣＣ，Ｂ点，Ｃ点，Ｄ点，ＰＯ
Ｃ）の電圧レベルの変化を説明するための図である。同
図において、区間は電源ＶＣＣ投入時、区間は電源
ＶＣＣの電圧変動時、区間は電源ＶＣＣの瞬断時、区
間は電源ＶＣＣの電圧立ち下り後、緩やかに立ち上が
る時の各点の電圧レベルの変化を示している。また、実
線は電源電圧ＶＣＣの電圧レベル変化を、破線はＢ点の
電圧レベル変化を、点線はＣ点の電圧レベル変化を、一
点鎖線はＤ点の電圧レベル変化を、二点鎖線はパワーオ
ンリセット信号ＰＯＣの電圧レベル変化を示している
（図９〜図１２も同様）。

【００１２】＜電源ＶＣＣ投入時（区間）における電
圧レベルの変化の説明＞図９は、区間における電圧レ
ベルの変化を拡大して示した図である。電源ＶＣＣ投入
後、Ｐ型ＭＯＳトランジスタの閾値電圧を上回ると、動
作電圧設定回路１のＰ型ＭＯＳトランジスタＰ１のＡ点
には電源ＶＣＣの電圧値に一定の差を持った電圧が出力
される。充電回路２のＰ型ＭＯＳトランジスタＰ２は前
記Ａ点の電圧により一定のインピーダンスに制御され、
コンデンサＣ１の充電を開始する。

【００１３】図９に示すように、電源ＶＣＣ投入後、イ
ンバータ回路ＩＮＶ１の出力Ｃ点はＨレベル、インバー
タ回路ＩＮＶ２の出力Ｄ点はＬレベル、インバータ回路
ＩＮＶ３の出力ＰＯＣはＨレベルとなり、パワーオンリ
セットが開始される。

【００１４】充電回路２のＢ点がインバータ回路ＩＮＶ
１の閾値電圧を上回ると、インバータ回路ＩＮＶ１の出
力Ｃ点はＬレベル、インバータ回路ＩＮＶ２の出力Ｄ点
はＨレベル、インバータ回路ＩＮＶ３の出力ＰＯＣはＬ
レベルとなり、パワーオンリセットが解除される。

【００１５】＜電源ＶＣＣの電圧変動時（区間）にお
ける電圧レベルの変化の説明＞次に、電源ＶＣＣの電圧
変動時の動作について説明する。図１０は、区間にお
ける電圧レベルの変化を拡大して示した図である。

【００１６】同図において、インバータ回路ＩＮＶ１の
出力ＣがＬレベル、インバータ回路ＩＮＶ２の出力Ｄは
Ｈレベル、インバータ回路ＩＮＶ３の出力ＰＯＣはＬレ
ベルに変化することで、Ｐ型ＭＯＳトランジスタＰ３が
オンし、充電回路２のインピーダンスが低くなり、時定
数ＣＲが短くなる。その結果、電源ＶＣＣの電圧変動と
充電回路２のＢ点の電圧変動が同程度となり、インバー
タ回路ＩＮＶ１の入力電圧は閾値を下回ることなくＬレ
ベル出力が維持でき、誤動作を防ぐことができる。これ
によって、上述した特開平９−２７０６８６号公報のパ
ワーオンリセット回路における不都合を解消することが
可能となる。

【００１７】＜電源ＶＣＣの電圧瞬断時（区間）にお
ける電圧レベルの変化の説明＞次に、電源ＶＣＣの電圧
瞬断時の動作について説明する。図１１は、電源ＶＣＣ
の電圧瞬断時（区間）における電圧レベルの変化を拡
大して示した図である。

【００１８】電源ＶＣＣの電圧降下時に充電回路２のＢ
点がＰ型ＭＯＳトランジスタＰ３により放電されてお
り、再度、電源ＶＣＣの電圧が急峻に立ち上がる際は、
図１１に示すように、インバータ回路ＩＮＶ２の出力Ｄ
点がＨレベルに達するよりも早く、充電回路２のＢ点が
インバータ回路ＩＮＶ１の閾値電圧を下回るため、上述
の電源ＶＣＣの電圧投入時と同じ動作となる。

【００１９】以上説明したように、図７に示すパワーオ
ンリセット回路は、複数の動作電源電圧にて動作する半
導体装置にて、電源投入時の回路のリセット動作、およ
び、電源投入後の電源の切り替え等で発生する電圧の変
動による誤動作を防ぐことを可能にしている。

【００２０】

【発明が解決しようとする課題】しかしながら、図７に
示すパワーオンリセット回路では、電源ＶＣＣの電圧降
下時に充電回路２のコンデンサＣ１は放電されるが、ト
ランジスタＰ３の寄生ダイオードの動作下限電圧程度の
電圧は充電回路２のＢ点に残ってしまい、電源ＶＣＣが
緩やかに立ち上がった場合、パワーオンリセットが開始
されない場合がある。以下、この事情を説明する。

【００２１】＜電源ＶＣＣの電圧立ち下り後、緩やかに
立ち上がった場合（区間）における電圧レベルの変化
の説明＞図１２は、電源ＶＣＣの電圧立ち下り後、緩や
かに立ち上がった場合（区間）における問題点を説明
するための図である。

【００２２】同図に示すように、パワーオンリセット解
除後のインバータ回路ＩＮＶ２の入力Ｃ点が０Ｖで、電
圧降下後の立ち上がり初期値が０Ｖであるのに対し、イ
ンバータ回路ＩＮＶ１の入力Ｂ点は電圧降下後の立ち上
がり初期値が高いため、インバータ回路ＩＮＶ２の閾値
電圧に対し、インバータ回路ＩＮＶ１の閾値電圧が見か
け上高くなり、インバータ回路ＩＮＶ１がＨレベルを出
力するよりも先にインバータ回路ＩＮＶ２がＨレベルを
出力してしまい、インバータ回路ＩＮＶ３の出力ＰＯＣ
がＬレベルとなり、充電回路２のトランジスタＰ３をオ
ンすることでインピーダンスが低くなって時定数ＣＲが
短くなり、即座にインバータ回路ＩＮＶ１の入力Ｂ点を
Ｈレベルにしてしまう。その結果、電源ＶＣＣの電圧降
下後、緩やかに立ち上がった場合、パワーオンリセット
が開始されないことが起るという問題を生じる。

【００２３】このような電源再投入時の電源電圧立ち上
がりが緩やかな場合に発生する誤動作を防ぐには、回路
が安定動作するまで、インバータ回路ＩＮＶ２の出力Ｄ
点をインバータ回路ＩＮＶ１の入力Ｂ点に対し低い電圧
に保つ必要がある。

【００２４】本発明は、上記問題点を解消し、複数の動
作電源電圧で動作する半導体装置において、電源投入時
の回路のリセット動作、および、電源投入後の電源の切
り替え等で発生する電圧の変動による誤動作を防ぎ、さ
らに、電源再投入時の電源電圧立ち上がりが緩やかな場
合の誤動作を防ぐことが可能なパワーリセット回路（請
求項１〜３）および電子機器（請求項４）を提供するこ
とを目的とする。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るパワーオンリセット回路（１０）は、
電位供給電源（ＶＣＣ）に接続され、動作電圧を制御す
る動作電圧制御手段（１１）と、ソースが電位供給電源
（ＶＣＣ）に、ゲートが動作電圧制御手段（１１）に、
それぞれ接続された第１のＰ型ＭＯＳトランジスタ（Ｐ
２）と、ソースが電位供給電源に、ドレインが第１のＰ
型ＭＯＳトランジスタ（ｐ２）のドレインに、それぞれ
接続された第２のＰ型ＭＯＳトランジスタ（Ｐ３）と、
一方の端子が第１，２のＰ型ＭＯＳトランジスタのドレ
インに、他方の端子が接地電位電源に、それぞれ接続さ
れた第１のコンデンサ（Ｃ１）と、直列接続された第１
のインバータ回路（ＩＮＶ１），第２のインバータ回路
（ＩＮＶ２），および第３のインバータ回路（ＩＮＶ
３）からなり、該第１のインバータ回路（ＩＮＶ１）の
入力が第１のコンデンサ（Ｃ１）の一方の端子に接続さ
れ、第３のインバータ回路（ＩＮＶ３）の出力が第２の
Ｐ型ＭＯＳトランジスタ（Ｐ３）のゲートに接続された
インバータ手段と、第１のインバータ回路（ＩＮＶ１）
の入力と第３のインバータ回路（ＩＮＶ３）の入力の間
に接続された第２のコンデンサ（Ｃ２）とを有し、第３
のインバータ回路の出力段からパワーオンリセット信号
を出力することを特徴としている（請求項１）。

【００２６】また、動作電圧制御手段（１１）は、電位
供給電源（ＶＣＣ）と接地電位電源の間に直列接続され
た第３のＰ型ＭＯＳトランジスタ（Ｐ１）と第１のディ
プレッション型のＮ型ＭＯＳトランジスタ（ＮＤ１）か
らなり、第３のＰ型ＭＯＳトランジスタ（Ｐ１）と第１
のディプレッション型のＮ型ＭＯＳトランジスタ（ＮＤ
１）の共通接続点（Ａ点）を第１のＰ型ＭＯＳトランジ
スタ（Ｐ２）のゲートに接続したことを特徴としている
（請求項２）。

【００２７】さらに、動作電圧制御手段（１１）によ
り、第１のＰ型ＭＯＳトランジスタ（Ｐ２）のゲート電
圧を調整することにより電位供給電源（ＶＣＣ）と第１
のコンデンサ（Ｃ１）との間のインピーダンスを変更可
能としたことを特徴としている（請求項３）。

【００２８】また、本発明の電子機器は、上記パワーオ
ンリセット回路を組み込んだ電子機器である（請求項
４）。

【００２９】

【発明の実施の形態】（実施例）以下、本発明の実施例
を、図面を用いて詳細に説明する。図１〜図６は、本発
明のパワーオンリセット回路の実施例を説明するための
図であり、従来のパワーオンリセット回路を説明するた
めに用いた図７〜図１２に対応している。

【００３０】図１は、本発明に係るパワーオンリセット
回路の一例を示す図である。同図に示すパワーオンリセ
ット回路は、Ｐ型ＭＯＳトランジスタＰ１とディプレッ
ション型のＮ型ＭＯＳトランジスタＮＤ１からなる動作
電圧設定回路１と、Ｐ型ＭＯＳトランジスタＰ２，Ｐ３
およびコンデンサＣ１からなる充電回路２と、インバー
タ回路ＩＮＶ１，ＩＮＶ２，ＩＮＶ３と、インバータ回
路ＩＮＶ１の入力とインバータ回路ＩＮＶ３の入力との
間に接続されたコンデンサＣ２とで構成されている。各
インバータ回路ＩＮＶ１〜ＩＮＶ３は、図１３における
ＣＭＯＳインバータ１０４と同様の構成を有する。

【００３１】各インバータ回路ＩＮＶ１〜ＩＮＶ３は、
図１３におけるＣＭＯＳインバータ１０４と同様の構成
を有する。インバータ回路ＩＮＶ３の出力ＰＯＣがパワ
ーオンリセットのための信号（パワーオンリセット信
号）で、ＰＯＣがＨレベルの時に回路の初期化が行われ
る。本発明のパワーオンリセット回路と上記従来のパワ
ーオンリセット回路とで異なる点は、本発明ではインバ
ータ回路ＩＮＶ１の入力とインバータ回路ＩＮＶ３の入
力との間にコンデンサＣ２を接続した点である。

【００３２】次に、図１に示すパワーオンリセット回路
の動作を詳細に説明する。図２は、図１に示すパワーオ
ンリセット回路の各点（電源ＶＣＣ，Ｂ点，Ｃ点，Ｄ
点，ＰＯＣ）の電圧レベルの変化を説明するための図で
ある。同図において、区間は電源ＶＣＣ投入時、区間
は電源ＶＣＣの電圧変動時、区間は電源ＶＣＣの瞬
断時、区間は電源ＶＣＣの電圧立ち下り後、緩やかに
立ち上がる時、の各点の電圧レベルの変化を示してい
る。また、実線は電源電圧ＶＣＣの電圧レベル変化を、
破線はＢ点の電圧レベル変化を、点線はＣ点の電圧レベ
ル変化を、一点鎖線はＤ点の電圧レベル変化を、二点鎖
線はパワーオンリセット信号ＰＯＣの電圧レベル変化を
示している（図３〜図６も同様）。

【００３３】以下、各区間毎の動作を詳細に説明する。
＜電源ＶＣＣ投入時（区間）における電圧レベルの変
化の説明＞図３は、区間における電圧レベルの変化を
拡大して示した図である。電源ＶＣＣ投入後、Ｐ型ＭＯ
Ｓトランジスタの閾値電圧を上回ると、動作電圧設定回
路１のＰ型ＭＯＳトランジスタＰ１のＡ点には電源ＶＣ
Ｃの電圧値に一定の差を持った電圧が出力される。ま
た、電源ＶＣＣ投入後、インバータ回路ＩＮＶ１の出力
Ｃ点はＨレベル、インバータ回路ＩＮＶ２の出力はＬレ
ベル、インバータ回路ＩＮＶ３の出力はＨレベルとな
り、パワーオンリセットが開始される。

【００３４】さらに、充電回路２のＰ型ＭＯＳトランジ
スタＰ２は前記Ａ点の電圧により一定のインピーダンス
に制御され、コンデンサＣ１およびＣ２の充電を開始す
る。その後、充電回路２のＢ点がインバータ回路ＩＮＶ
１の閾値電圧を上回ると、インバータ回路ＩＮＶ１の出
力Ｃ点はＬレベル、インバータ回路ＩＮＶ２の出力Ｄ点
はＨレベル、インバータ回路ＩＮＶ３の出力ＰＯＣはＬ
レベルとなり、パワーオンリセットが解除される。この
時、充電回路２のＢ点とインバータ回路ＩＮＶ２の出力
Ｄ点は同電位となり、コンデンサＣ２に電荷はない状態
である。

【００３５】＜電源ＶＣＣの電圧変動時（区間）にお
ける電圧レベルの変化の説明＞次に、電源ＶＣＣの電圧
変動時の動作について説明する。図４は、区間におけ
る電圧レベルの変化を拡大して示した図である。インバ
ータ回路ＩＮＶ３の出力ＰＯＣがＬレベルに変化するこ
とで、Ｐ型ＭＯＳトランジスタＰ３がオンし、充電回路
２のインピーダンスが低くなり、時定数ＣＲが短くな
る。その結果、電源ＶＣＣの電圧変動と充電回路２のＢ
点の電圧変動が同程度となり、インバータ回路ＩＮＶ１
の入力電圧（Ｂ点の電圧）は閾値を下回ることがなくな
るため出力ＰＯＣはＬレベルが維持され、誤動作を防ぐ
ことができる。また、充電回路２のＢ点とインバータ回
路ＩＮＶ２の出力Ｄ点は同電位のため、コンデンサＣ２
に電荷はない状態である。

【００３６】＜電源ＶＣＣの電圧瞬断時（区間）にお
ける電圧レベルの変化の説明＞次に、電源ＶＣＣの電圧
瞬断時の動作について説明する。図５は、区間におけ
る電圧レベルの変化を拡大して示した図である。電源Ｖ
ＣＣの電圧降下時に充電回路２のＢ点がＰ型ＭＯＳトラ
ンジスタＰ３により充分放電されているため、再度、電
源ＶＣＣの電圧が急峻に立ち上がる際は、インバータ回
路ＩＮＶ２の出力Ｄ点がＨレベルに達するよりも早く、
充電回路２のＢ点がインバータ回路ＩＮＶ１の閾値電圧
を下回るため、上述した区間の電源ＶＣＣの電圧投入
時と同じ動作となる。

【００３７】＜電源ＶＣＣの電圧立ち下がり後、緩やか
に立ちあがる時（区間）の電圧レベルの変化の説明＞
トランジスタＰ３の寄生ダイオードがオフする電圧に達
すると、コンデンサＣ１の電荷を放電するパスがなくな
り、放電が微小になる。その時のインバータ回路ＩＮＶ
２の出力（Ｄ点）は、インバータ回路ＩＮＶ１の入力
（Ｂ点）をコンデンサＣ２とインバータ回路ＩＮＶ２の
出力（Ｄ点）の寄生容量にて容量分圧された電圧となる
（図６の区間−１参照）。再度電源ＶＣＣが投入され
るが、トランジスタの閾値電圧以下ではインバータ回路
ＩＮＶ２の出力Ｄ点の電荷を放電させるに充分な動作が
できず、Ｄ点の電圧上昇は微小となる（図６の区間−
２参照）。

【００３８】電源ＶＣＣの電圧がトランジスタの閾値電
圧以上で回路が安定動作を開始すると、インバータ回路
ＩＮＶ１の入力Ｂ点に対しインバータ回路ＩＮＶ３の入
力Ｄ点が低いため、インバータ回路ＩＮＶ２は出力Ｄ点
の電荷を放電させなければならずＨレベルの立ち上がり
が鈍るのに対し、寄生容量のみのインバータ回路ＩＮＶ
３の出力ＰＯＣは早くＨレベルとなりパワーオンリセッ
トが開始される（図６の区間−３参照）。

【００３９】さらに、電源ＶＣＣの電圧が上昇しインバ
ータ回路ＩＮＶ１の入力Ｂ点が閾値電圧を下回ると出力
Ｃ点はＨレベル、インバータ回路ＩＮＶ２の出力Ｄ点は
Ｌレベルとなり、Ｂ点とＤ点の間（コンデンサＣ２の両
端）に電位差が生じるため、さらに時定数ＣＲが長くな
り、その結果、電源ＶＣＣの電圧立ち下がり後、緩やか
に立ち上がる場合にも安定してパワーオンクリア期間を
得ることができる（図６の区間−４参照）。

【００４０】このように、図１の回路構成のパワーオン
リセット回路によれば、電源ＶＣＣ投入時の電圧立ち上
がりの緩急に影響されず、また、電源ＶＣＣの電圧変動
による誤動作を起こさず、さらに、電源再投入時の電源
電圧立ち上がりが緩やかな場合にも誤動作を起こさない
ようにすることができる。

【００４１】なお、上記実施例では、電源として５Ｖと
３．３Ｖの２つの電源電圧モードを有する半導体装置を
例として、その動作を説明したが、２つ以上の複数の電
源電圧モードを有する装置のいずれに適用しても、同様
の効果を奏することができる。

【００４２】また、上述の実施例において、Ｐ型ＭＯＳ
トランジスタＰ２のゲートにかかる電圧により、そのイ
ンピーダンスを変更することで、ノードＢにかかる電圧
を変化させることができるようになる。これにより容量
Ｃ１の充電を適当に設定することができるようになる。

【００４３】また、本発明は、図１〜６を用いて説明し
た例に限定されるものではなく、その要旨を逸脱しない
範囲において種々の変更が可能である。例えば、動作電
圧制御回路１は、上述のような構成例に限定されるもの
ではなく、充電回路２のＰ型ＭＯＳトランジスタＰ２の
ゲートにかかる電圧を制御できる構成であればよい。

【００４４】また、上述した如き本発明に係るパワーオ
ンリセット回路は、モジュールとして、あるいはそのモ
ジュールを有する半導体装置等として、様々な形態で各
種電子機器に組み込むことができ、これにより、電源Ｖ
ＣＣ投入時の電圧立ち上がりの緩急に影響されず、ま
た、電源ＶＣＣの電圧変動による誤動作を起こさず、さ
らに、電源再投入時の電源電圧立ち上がりが緩やかな場
合にも誤動作を起こさない電子機器が実現できる。

【００４５】

【発明の効果】以上説明したように、本発明によれば、
電源ＶＣＣ投入時の電圧立ち上がりの緩急に影響され
ず、また、電源ＶＣＣの電圧変動による誤動作を起こさ
ず、さらに、電源再投入時の電源電圧立ち上がりが緩や
かな場合に誤動作を起こさないパワーオンリセット回路
（請求項１〜３）および電子機器（請求項４）が実現で
きる。

【図面の簡単な説明】

【図１】本発明に係るパワーオンリセット回路の一例を
示す図である。

【図２】本発明に係るパワーオンリセット回路の各点
（電源ＶＣＣ，Ｂ点，Ｃ点，Ｄ点，ＰＯＣ）の電圧レベ
ルの変化を説明するための図である。

【図３】本発明に係る電源ＶＣＣ投入時（区間）にお
ける電圧レベルの変化を拡大して示した図である。

【図４】本発明に係る電源ＶＣＣの電圧変動時（区間
）における電圧レベルの変化を拡大して示した図であ
る。

【図５】本発明に係る電源ＶＣＣの電圧瞬断時（区間
）における電圧レベルの変化を拡大して示した図であ
る。

【図６】本発明に係る電源ＶＣＣの電圧立ち下り後、緩
やかに立ち上がった場合（区間）における問題点を説
明するための図である。

【図７】先願に係るパワーオンリセット回路を示す図で
ある。

【図８】先願に係るパワーオンリセット回路の各点（電
源ＶＣＣ，Ｂ点，Ｃ点，Ｄ点，ＰＯＣ）の電圧レベルの
変化を説明するための図である。

【図９】先願に係る電源ＶＣＣ投入時（区間）におけ
る電圧レベルの変化を拡大して示した図である。

【図１０】先願に係る電源ＶＣＣの電圧変動時（区間
）における電圧レベルの変化を拡大して示した図であ
る。

【図１１】先願に係る電源ＶＣＣの電圧瞬断時（区間
）における電圧レベルの変化を拡大して示した図であ
る。

【図１２】先願に係る電源ＶＣＣの電圧立ち下り後、緩
やかに立ち上がった場合（区間）における問題点を説
明するための図である。

【図１３】従来のパワーオンリセット回路を説明するた
めの図である。

【符号の説明】

１０：パワーオンリセット回路 １１：動作電圧制御回路 １２：充電回路 ２０：電源配線 ２２：接地配線 ３０：配線 １００：パワーオンリセット回路 １０２：充電回路 １０４：ＣＭＯＳインバータ １０６：スイッチ １０８：動作電圧設定回路 １１０：放電回路 １１２：クランプ回路 Ｐ１，Ｐ２，Ｐ３，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４：
Ｐ型ＭＯＳトランジスタ Ｎ１１，Ｎ１２，Ｎ１３：Ｎ型ＭＯＳトランジスタ ＮＤ１：ディプレッション型のＮ型ＭＯＳトランジスタ ＩＮＶ１〜ＩＮＶ３：インバータ回路 Ｃ１，Ｃ２，Ｃ１１：容量 Ａ〜Ｄ，Ｂ１，Ｂ２：ノード（点） ＰＯＣ：パワーオンリセット信号（インバータＩＮＶ３
の出力）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電源投入時にパワーオンリセット信号を
   出力し回路の初期設定を行うパワーオンリセット回路で
   あって、 電位供給電源に接続され、電圧を制御する動作電圧制御
   手段と、 ソースが前記電位供給電源に、ゲートが前記動作電圧制
   御手段に、それぞれ接続された第１のＰ型ＭＯＳトラン
   ジスタと、 ソースが前記電位供給電源に、ドレインが前記第１のＰ
   型ＭＯＳトランジスタのドレインに、それぞれ接続され
   た第２のＰ型ＭＯＳトランジスタと、 一方の端子が前記第１，２のＰ型ＭＯＳトランジスタの
   ドレインに、他方の端子が接地電位電源に、それぞれ接
   続された第１のコンデンサと、 直列接続された第１のインバータ回路，第２のインバー
   タ回路，および第３のインバータ回路からなり、該第１
   のインバータ回路の入力が前記第１のコンデンサの前記
   一方の端子に接続され、前記第３のインバータ回路の出
   力が前記第２のＰ型ＭＯＳトランジスタのゲートに接続
   されたインバータ手段と、 前記第１のインバータ回路の入力と前記第３のインバー
   タ回路の入力の間に接続された第２のコンデンサとを有
   し、 前記第３のインバータ回路の出力段からパワーオンリセ
   ット信号を出力することを特徴とするパワーオンリセッ
   ト回路。
2. 【請求項２】 請求項１記載のパワーオンリセット回路
   であって、 前記動作電圧制御手段は、前記電位供給電源と前記接地
   電位電源の間に直列接続された第３のＰ型ＭＯＳトラン
   ジスタと第１のディプレッション型のＮ型ＭＯＳトラン
   ジスタからなり、第３のＰ型ＭＯＳトランジスタと第１
   のディプレッション型のＮ型ＭＯＳトランジスタの共通
   接続点を前記第１のＰ型ＭＯＳトランジスタのゲートに
   接続したことを特徴とするパワーオンリセット回路。
3. 【請求項３】 請求項１または２記載のパワーオンリセ
   ット回路において、 前記動作電圧制御手段により、前記第１のＰ型ＭＯＳト
   ランジスタのゲート電圧を調整することにより前記電位
   供給電源と前記第１の容量との間のインピーダンスを変
   更可能としたことを特徴とするパワーオンリセット回
   路。
4. 【請求項４】 請求項１〜３のいずれか１項に記載のパ
   ワーオンリセット回路を有する電子機器。