JP2003022095A - デジタル音声信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＳＰのソフトウェアはクロックをオンする
タイミングを変えることができず、処理終了や処理開始
タイミングが異なる動作をする新しいソフトウェアを同
一ハードウェアに実装する場合、十分な消費電力削減が
できない。 【解決手段】 ＤＳＰが値をセットする起動アドレスレ
ジスタと、この起動アドレスレジスタとデジタル音声デ
ータを出力する出力アドレスを比較する比較回路を備
え、これらの値が一致したときにＤＳＰのクロックをオ
ンすることで、これまでと異なる音声圧縮方式や機器に
対応する場合でも、簡単な回路で最適なクロック制御に
よる消費電力の削減が可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル音声信号処
理装置に関し、特にプログラミング可能な演算器を備え
た音声圧縮伸張装置の改良に関するものである。

【０００２】

【従来の技術】近年、新しい音声圧縮方式が次々に開発
され、それらの技術を用いたさまざまな携帯型の民生機
器が開発されようとしている。このため、ソフトウェア
を変更することで複数の圧縮方式や民生機器に使用でき
る、低消費電力で安価なハードウェアが必要である。ま
た、携帯機器の長時間再生のためには、ＤＳＰの低消費
電力化が重要であり、一般に、処理終了時にはソフトウ
ェア制御によりＤＳＰのクロックを停止し、圧縮方式や
システムに応じた専用ハードウェアでクロックをオンす
るという、消費電力削減技術が用いられている。

【０００３】一方、オーディオ圧縮においては複数の方
式があり、それぞれのオーディオ圧縮方式ごとに処理量
やメモリー量が異なっている。また、機器に応じて、Ｄ
ＳＰと外部通信のタイミングが異なっている。

【０００４】音声圧縮技術には多くの方式がある。ま
た、音声データは各方式によって定められた音声サンプ
ル数（以下、フレームとする）単位で圧縮されている。
以下、１フレームが１０２４サンプルの場合を例に説明
する。

【０００５】従来、デジタル音声信号をデコードする装
置として、図６に示す構成のものが知られている。図６
に示す装置の各ブロックについて、以下、その構成を説
明する。

【０００６】図６において、１００は、圧縮符号化され
た音声データをデコードしデジタル音声を出力する従来
の音声デコード装置であり、実際にはＬＳＩなどによっ
て実現されている。この従来の音声デコード装置１００
は、音声データの曲番号などの情報を音声デコード装置
１００外部のＣＰＵへ出力するバスを有する。このバス
によってデコード対象となる音声信号も入力される。こ
の構成では、メモリーの作業領域を使用するデコード処
理とデコード済みのデータをメモリーから出力する処理
とがパイプライン処理によって実行されている。１０１
０は、内部に組みこまれたソフトウェアにしたがってデ
コード演算するクロック同期式のＤＳＰ（デジタル・シ
グナル・プロセッサ）である。１０２０はアドレス発生
回路であり、音声デコード装置１００外部から入力され
るＰＣＭタイミング信号にしたがって、０から２０４７
の値を巡回するＰＣＭ出力アドレスＳ１０２０を出力す
る。１０３０は、バンクの切り変わりを検出する判定回
路であり、ＰＣＭ出力アドレスＳ１０２０の値が１０２
３から１０２４に変化、または、２０４７から０に変化
したときに、ＨＡＬＴクリア信号Ｓ１０３０を出力す
る。

【０００７】また、１０４０は、ＨＡＬＴステータスレ
ジスタであり、上記ＤＳＰ１０１０によりセットされ、
上記ＨＡＬＴクリア信号Ｓ１０３０によりクリアされ
る。１０５０は、クロック生成回路であり、上記ＨＡＬ
Ｔステータスレジスタ１０４０がセットされているとき
上記ＤＳＰ１０１０へのクロックを停止する。１０６０
は、上記ＤＳＰ１０１０がデコード演算に使用する２０
４８ワードのメモリーである。デコード後の音声データ
もこのメモリー１０６０内に蓄えられ、ＰＣＭ出力アド
レスＳ１０２０にしたがってデータが外部へ出力され
る。このメモリー１０６０内部を、１０２４ワード毎に
バンク１とバンク２と区別する。

【０００８】次に以上のように構成されたデジタル音声
信号処理装置について、図６を用いてその動作を説明す
る。ＰＣＭ出力アドレスＳ１０２０の値がアドレス０か
ら２０４７を循環することで、１フレームごとにバンク
１とバンク２から交互にデータが外部出力されることに
なる。またＤＳＰ１０１０もフレームごとにバンクを切
り替え、現在出力バッファとして使用されていない側の
バンクをその作業領域として、圧縮データのデコード演
算処理を行う。

【０００９】各フレーム毎にＤＳＰ１０１０は、処理終
了後ＨＡＬＴステータスレジスタ１０４０をセットし、
次のフレームの開始までクロックを停止する。判定回路
１０３０は１０２４サンプル毎、すなわち１フレームご
とにＨＡＬＴステータスレジスタ１０４０をクリアし、
ＤＳＰ１０１０のクロックをオンする。以上のようにす
ることで、従来は出力データのバンクが切り替わるとき
にＤＳＰ１０１０を起動していた。

【００１０】以上のような動作を行うＤＳＰ１０１０の
ソフトウェアを、以下ソフトウェアＡとする。ところ
が、この従来の音声デコード装置１００を用いる機器の
中には、再生している音声データの曲番号などの情報を
ＣＰＵに知らせるなど、ある特定の時刻にＤＳＰ１０１
０と外部ＣＰＵ間で通信することが必要な場合がある。
以下、図７、図９を用いて、その動作を説明する。

【００１１】図７は、図６の構成を用いて時刻３／４Ｔ
に曲番号をＣＰＵに連絡する従来の音声デコード装置１
００の動作を示すタイミング図である。図７において、
Ｔは１フレーム時間である。時刻０は、ＤＳＰ１０１０
が第１フレーム目のデコードを開始する時刻であり、メ
モリー１０６０内のアドレス０番地に格納されたデータ
が出力される。時刻Ｔは、メモリー１０６０内のアドレ
ス１０２４番地に格納されたデータが出力される時刻、
時刻２Ｔは、メモリー１０６０内のアドレス０番地に格
納されたデータが再び出力される時刻をそれぞれ示す。

【００１２】また、時刻２／４Ｔ、時刻３／４Ｔは、そ
れぞれ、時刻０から時刻Ｔの間の、２／４、３／４に相
当する時刻であり、時刻２／４Ｔは、ＤＳＰ１０１０が
第１フレームのデコードを終了した時刻、時刻３／４Ｔ
は、ＤＳＰ１０１０が外部ＣＰＵと通信を開始する時刻
である。

【００１３】時刻Ｔａは、ＤＳＰ１０１０と外部ＣＰＵ
との通信が終了し、クロックを停止した時刻である。ま
た、時刻０から２／４Ｔの期間は、ＤＳＰ１０１０が第
１フレーム目をデコードしている期間である。時刻２／
４Ｔから３／４Ｔの期間は、ＤＳＰ１０１０が無処理の
期間である。さらに、時刻３／４ＴからＴａの期間は、
ＤＳＰ１０１０が外部と通信している期間、時刻Ｔａか
らＴの期間は、ＤＳＰ１０１０のクロックが停止してい
る期間、時刻Ｔから２Ｔの期間は、ＤＳＰ１０１０が第
２フレーム目をデコードする期間である。また、Ｔｃは
２フレーム目が終了した時刻を示す。

【００１４】図８（ａ）は、図６の時刻０からＴにおけ
るメモリー１０６０の状態を、図８（ｂ）は時刻Ｔから
２Ｔにおけるメモリー１０６０の状態を示している。上
述したように、メモリー１０６０は２０４８ワードのサ
イズで、この内部を１０２４ワード毎にバンク１とバン
ク２としている。ＰＣＭ出力アドレスＳ１０２０が０か
ら２０４８アドレスを循環することで、１フレームごと
にバンク１とバンク２から交互にデータが出力される。
また、ＤＳＰ１０１０もフレームごとにバンクを切り替
え、ＰＣＭ出力アドレスＳ１０２０が指していないバン
クをその作業領域として、圧縮データのデコード演算処
理を行う。

【００１５】すなわち、時刻０からＴの１フレーム目で
は、バンク１を、復号音声データを出力するＰＣＭ出力
バッファとして用いる。また、バンク２を、第２フレー
ム目で出力すべきデータをデコードするための作業領域
とし、デコード処理が完了したとき第２フレーム目で出
力する復号音声データが格納された領域となっている。
時刻Ｔから２Ｔの２フレーム目では、バンク２をＰＣＭ
出力バッファとし、バンク１を作業領域として用いる。

【００１６】ＤＳＰ１０１０は、時刻２／４Ｔにおい
て、第１のフレームのデコード処理を完了する。そし
て、ＤＳＰ１０１０は、時刻３／４Ｔに外部ＣＰＵに対
して、音声データの曲番号などの情報をＣＰＵに知ら
せ、時刻ＴａにおいてＣＰＵとの通信が完了した時点
で、ＨＡＬＴステータスレジスタ１０４０をセットし、
クロックを停止する。

【００１７】時刻Ｔでは、判定回路１０３０がＨＡＬＴ
ステータスクリア信号を出力し、ＤＳＰ１０１０のクロ
ックが再開される。このとき、バンク１にあったデータ
はすべて出力され、１０２４ワードの空き領域となって
いるため、再起動されたＤＳＰ１０１０はバンク１をそ
の作業領域として第２フレームのデコード処理を開始す
る。

【００１８】図６に示す従来の音声デコード装置１００
においては、出力データのバンクが切り替わるタイミン
グである時刻Ｔまたは２ＴでしかＤＳＰ１０１０を再起
動できないため、時刻２／４Ｔにデコード処理が終了し
たときクロックを停止すると、ＤＳＰ１０１０は時刻３
／４ＴにＣＰＵと通信できないことになってしまう。し
たがってＤＳＰ１０１０は、時刻２／４Ｔにデコード処
理が完了しても、時刻３／４Ｔで曲番号をＣＰＵに連絡
し終えるまで、クロックを停止することができない。こ
のため、処理終了時刻２／４Ｔから３／４Ｔまでの期
間、ＤＳＰ１０１０は何も処理していないにもかかわら
ず、クロックを停止し消費電力を抑えるという処理を行
うことができなかった。

【００１９】次に図６の構成を用いて、ソフトウェアを
変更して別の圧縮方式で記録されたデータをデコードす
る場合の音声デコード装置１００の動作を説明する。こ
れまでの圧縮方式をデコードするためのソフトウェアを
ソフトウェアＡとし、新たな圧縮方式をデコードするた
めのソフトウェアをソフトウェアＢとする。上記ソフト
ウェアＡは、メモリー１０６０上に１０２４ワードの作
業領域と、１０２４サンプル時間の処理が必要なソフト
ウェアである。また、上記ソフトウェアＢは、作業メモ
リーの量がソフトウェアＡの１／２、すなわち５１２ワ
ードでよいが、ときどきソフトウェアＡの１．５倍の、
１５３６サンプル時間の処理が必要な圧縮方式のデコー
ド処理を行うものである。以下、図９を用いて、ソフト
ウェアＢを用いた場合の動作を説明する。

【００２０】図９は、ソフトウェアＢによる従来の音声
デコード装置１００の動作を示すタイミング図である。
図９において、Ｔは１フレーム時間である。時刻０は、
ＤＳＰ１０１０が第１フレーム目のデコードを開始する
時刻であり、メモリー１０６０内のアドレス０番地に格
納されたデータが出力される。時刻Ｔは、メモリー１０
６０内のアドレス１０２４番地に格納されたデータが出
力される時刻、時刻２Ｔは、再びメモリー１０６０内の
アドレス０番地に格納されたデータが出力される時刻を
それぞれ示す。

【００２１】また、時刻１／４Ｔは、時刻０から時刻Ｔ
の間の１／４に相当する時刻であり、ＤＳＰ１０１０が
第１フレームのデコードを終了し、クロックを停止する
時刻である。また、時刻０から１／４Ｔの期間は、ＤＳ
Ｐ１０１０が第１フレーム目をデコードしている期間
で、ＤＳＰ１０１０はバンク２を作業領域として使用す
る。

【００２２】時刻１／４Ｔから時刻Ｔの期間は、ＤＳＰ
１０１０のクロックが停止している期間である。ＤＳＰ
１０１０は、時刻１／４Ｔにおいて、第１のフレームの
デコード処理を完了し、ＨＡＬＴステータスレジスタ１
０４０をセットすることで、出力データのバンクが切り
替わる時刻Ｔまで、クロックを停止する。

【００２３】時刻Ｔで、判定回路１０３０がＨＡＬＴス
テータスクリア信号を出力し、ＤＳＰ１０１０のクロッ
クが再開される。このとき、バンク１にあったデータは
すべて出力され１０２４ワードの空き領域となっている
ため、ＤＳＰ１０１０はこのバンク１をデコードするた
めの作業領域として、第２フレームのデコードを開始す
る。

【００２４】第２フレームのデコードが完了したとき、
ＰＣＭ出力アドレスＳ１０２０の値が２０４７を過ぎて
いなければ、ＤＳＰ１０１０は再び、ＨＡＬＴステータ
スレジスタ１０４０をセットし、クロックを停止する。
ところが、この第２フレームのデコードを完了するまで
に許容される時間は、ＰＣＭ出力アドレスＳ１０２０が
１０２４から２０４７を指している期間、すなわち、１
０２４サンプル時間である。

【００２５】このため、図９のように、１０２４サンプ
ル時間以上の長い処理時間が必要なフレームの場合、デ
コード完了時刻は時刻２Ｔを過ぎているため、ＰＣＭ出
力バッファがアンダーフローし、正しくデコードができ
ないことになる。このようなケースを想定して、上記ク
ロック生成回路１０５０は１フレーム目をデコード後、
その動作を停止しないように設定する必要があり、結
局、電力の低減を達成することができなくなる原因とな
っていた。

【００２６】また、図１０は、クロック停止命令を発行
するのにソフトウェアの処理遅延があるため、ＰＣＭ出
力アドレスが１０２４となる直前にデコード処理が完了
した場合の動作を説明するためのタイミング図である。

【００２７】図において、Ｔは１フレーム時間を示し、
時刻０にはＤＳＰ１０１０が第１フレーム目のデコード
を開始する時刻であり、メモリー１０６０内のアドレス
０番地に格納されたデータが出力される。

【００２８】時刻Ｔはメモリー１０６０内のアドレス１
０２４番地に格納されたデータが出力される時刻であ
り、時刻Ｔ２は再びメモリー１０６０内のアドレス０番
地に格納されたデータが出力される時刻である。また、
図１０（ｄ）〜（ｇ）は同図（ａ）〜（ｃ）における信
号をクロック単位で時間軸に拡大した図である。

【００２９】ＤＳＰ１０１０は時刻０において、第１の
フレームのデコード処理を開始し、時刻Ｔにおいて第１
のフレームのデコード処理を完了し、ＨＡＬＴステータ
スレジスタ１０４０をセットし、クロックを停止してス
リープ状態となる。

【００３０】この時刻Ｔの前後の詳細な動きについて以
下、説明する。なお、Ｔｘは時刻Ｔの１クロック直前で
の時刻を示し、Ｔｙは時刻Ｔの１クロック直後での時刻
である。

【００３１】時刻ＴｘでＤＳＰ１０１０は第１フレーム
目のデコード処理終了ステップと行う。次いで、時刻Ｔ
でＤＳＰ１０１０はクロックを停止するためのＴＡＬＴ
命令を発行する。

【００３２】また、判定回路１０３０では時刻ＴでＨＡ
ＬＴステータスクリア命令を出力する。時刻Ｔｙで、時
刻Ｔで発行されたＨＡＬＴ命令によりステータスレジス
タ１０４０がセットされる。

【００３３】従って、時刻Ｔｙでセットされたステータ
スレジスタ１０４０は、これをクリアするためのＨＡＬ
Ｔステータス信号が時刻Ｔで既に出力を終えているた
め、次のバンク切り替えタイミングである時刻２Ｔまで
クリアされない。このため、ＤＳＰ１０１０は、時刻Ｔ
から時刻２Ｔの期間クロックが停止され続けることとな
り第２フレーム目のデコードができなくなる。

【００３４】

【発明が解決しようとする課題】従来のデジタル音声信
号処理装置は以上のように構成されており、クロック停
止したＤＳＰでは自らのクロックをオンすることができ
ないため、あらかじめ決められたＤＳＰ処理開始のタイ
ミングでハードウェアがＤＳＰのクロックをオンしてい
た。このため、ＤＳＰのソフトウェアはクロックをオン
するタイミングを変えることがでず、同一ハードウェア
上で異なる圧縮方式や異なる制御を行う場合、十分な消
費電力削減ができないという問題点があった。

【００３５】また、ＤＳＰ処理ではクロック停止命令を
発行するのにソフトウェアの処理遅延があるため、ＰＣ
Ｍ出力アドレスが１０２４となる直前にデコード処理が
完了したような場合、ＤＳＰからのクロック停止命令の
発行が１０２４サンプル目の出力開始より後になり、時
刻Ｔ以降、ＤＳＰクロックが停止されつづけることとな
り、デコード処理が破綻するという問題点があった。

【００３６】本発明は、以上のような問題点を解消する
ためになされたもので、ハードウェアを変更せずソフト
ウェアのみの変更で、異なる圧縮方式や機器において
も、消費電力を効果的に低減することができるととも
に、デコード処理が破綻することなく最適で確実なクロ
ックマネジメントを実現することができるデジタル音声
信号処理装置を提供することを目的とする。

【００３７】

【課題を解決するための手段】この発明の請求項１にか
かるデジタル音声信号処理装置は、デジタル音声データ
をエンコード・デコードするとともに、所定のタイミン
グにて外部装置に付随情報を出力するデジタル音声信号
処理装置において、プログラミング可能なクロック同期
式の演算器と、上記演算器を駆動するクロックを発生す
るクロック生成回路と、上記演算器によって値がセット
される起動アドレスレジスタと、上記起動アドレスレジ
スタにセットされた値と、基準クロックに基づく計数値
とを比較する比較回路と、上記比較回路において、上記
起動アドレスレジスタの値と基準クロックによって計数
された計数値とが一致したときに、上記クロック生成回
路の動作を開始させる制御信号を発生するクロック生成
回路起動手段とを備えたものである。

【００３８】また、この発明の請求項２にかかるデジタ
ル音声信号処理装置は、請求項１記載の音声信号処理装
置において、上記比較回路は、現在入力しているデジタ
ル音声データを格納するＰＣＭ入力アドレスを上記基準
クロックとし、該ＰＣＭ入力アドレスと上記起動アドレ
スレジスタに設定された値とを比較するものである。

【００３９】また、この発明の請求項３にかかるデジタ
ル音声信号処理装置は、請求項１または２記載の音声信
号処理装置において、上記クロック生成回路起動手段
は、上記制御信号を所定の期間、継続的に出力するもの
である。

【００４０】また、この発明の請求項４にかかるデジタ
ル音声信号処理装置は、請求項３記載の音声信号処理装
置において、上記所定の期間を、１音声サンプル期間と
したものである。

【００４１】また、この発明の請求項５にかかるデジタ
ル音声信号処理装置は、請求項１記載の音声信号処理装
置において、上記制御信号は、上記起動アドレスレジス
タの値と上記基準クロックとなる音声データの出力アド
レスの値とが一致している期間、上記クロック生成回路
を作動させ続けるものである。

【００４２】また、この発明の請求項６にかかるデジタ
ル音声信号処理装置は、請求項１記載の音声信号処理装
置において、上記演算器が外部装置と通信する時刻に相
当する音声データの出力アドレスの値を上記起動アドレ
スレジスタにセットし、外部装置と通信する時刻まで上
記クロック生成回路を停止するものである。

【００４３】また、この発明の請求項７にかかるデジタ
ル音声信号処理装置は、請求項１記載の音声信号処理装
置において、上記演算器が次の処理を開始できるメモリ
ーの空き容量が生じる時刻に相当する、音声データの出
力アドレスの値を、上記起動アドレスレジスタにセット
することで、次の処理を開始できるメモリーの空き容量
が生じるまで上記クロック生成回路を停止するものであ
る。

【００４４】

【発明の実施の形態】まず、本発明の基本原理について
説明する。本発明では、例えば、デコードされた音声デ
ータは、常に４８ｋＨｚ等の一定周期でメモリーから外
部へ出力されることに着目して、ＰＣＭ出力バッファの
アドレスポインタをＤＳＰが起動するためのタイマーと
して使用するようにしている。これにより、これまでと
異なる圧縮方式や民生機器に対応するため新しいソフト
ウェアを既存のハードウェアに実装する場合でも、割り
込み回路などを使用せず、簡単な回路で最適なクロック
マネジメントによる消費電力の削減を可能とするもので
ある。

【００４５】（実施の形態１）図１は、本発明の実施の
形態１に係わるデジタル音声信号処理装置の構成を示す
ブロック図であり、図において、図６と同一符号は同
一、または相当部分を示し、２００は、圧縮符号化され
た音声データをデコードしデジタル音声を出力する音声
デコード装置である。また、音声デコード装置２００
は、音声データの曲番号などの情報をバスを介して音声
デコード装置外部のＣＰＵへ出力するように構成されて
いる。

【００４６】２０１０は、起動アドレスレジスタであ
り、ＤＳＰ１０１０がその値をセットするように構成さ
れている。２０３０は比較回路であり、上記起動アドレ
スレジスタ２０１０の値とＰＣＭ出力アドレスＳ１０２
０の値とが一致しているとき、ＨＡＬＴクリア信号Ｓ２
０３０を出力する。

【００４７】図１に示す本発明の音声デコード装置２０
０は、固定タイミングでＨＡＬＴステータスレジスタ１
０４０をクリアするのではなく、ＤＳＰ１０１０のソフ
トウェアがセットした起動アドレスレジスタ２０１０の
値とＰＣＭ出力アドレスＳ１０２０の値とが一致してい
る間、ＨＡＬＴステータスレジスタ（クロック生成回路
起動手段）１０４０をクリアしつづける、比較回路２０
３０を備えたという点で、既述した図６の従来の音声信
号処理装置と構造上異なっている。

【００４８】以下、以上のように構成されたデジタル音
声信号処理装置について、その動作を説明する。図２
は、図１の構成の音声デコード装置２００を用いた、任
意の時刻にＤＳＰ１０１０が外部と通信する動作を示す
タイミング図である。図２において、Ｔは１フレーム時
間である。時刻０は、ＤＳＰ１０１０が第１フレーム目
のデコードを開始する時刻であり、メモリー１０６０内
のアドレス０番地に格納されたデータが出力される。ま
た、時刻Ｔは、メモリー１０６０内のアドレス１０２４
番地に格納されたデータが出力される時刻であり、時刻
２Ｔは、メモリー１０６０内のアドレス０番地に格納さ
れたデータが再び出力される時刻を示す。

【００４９】また、時刻２／４Ｔは、時刻０からＴの間
の２／４に相当する時刻であり、ＤＳＰ１０１０が第１
フレームのデコードを終了した時刻である。時刻３／４
Ｔは、時刻０からＴの間の３／４に相当する時刻であ
り、ＤＳＰ１０１０が外部ＣＰＵと通信を開始する時刻
である。

【００５０】時刻Ｔａは、ＤＳＰ１０１０と外部ＣＰＵ
の通信が終了する時刻、時刻Ｔｂは、ＰＣＭ出力アドレ
スＳ１０２０が１０２４から１０２５に変わる時刻、時
刻Ｔｃは、ＤＳＰ１０１０が第２フレームのデコードを
終了した時刻である。

【００５１】また、時刻０から２／４Ｔの期間は、ＤＳ
Ｐ１０１０が第１フレーム目をデコードしている期間で
ある。このとき、ＤＳＰ１０１０はバンク２を作業領域
として使用する。時刻２／４Ｔから３／４Ｔの期間は、
ＤＳＰ１０１０のクロックが停止している期間、時刻３
／４ＴからＴａの期間は、ＤＳＰ１０１０が外部ＣＰＵ
と通信している期間、時刻ＴａからＴの期間は、ＤＳＰ
１０１０のクロックが停止している期間、時刻ＴからＴ
ｂは、起動アドレスレジスタ２０１０の値と、ＰＣＭ出
力アドレスＳ１０２０の値が一致している期間、時刻Ｔ
からＴｃの期間は、ＤＳＰ１０１０が第２フレーム目を
デコードしている期間である。

【００５２】なお、音声出力のタイミングは常に一定で
あるため、ＰＣＭ出力アドレスＳ１０２０が値７６８を
示す時が、時刻３／４Ｔと計算することができる（３／
４×１０２４＝７６８）。したがって、時刻３／４Ｔで
は、メモリー１０６０内のアドレス７６８番地に格納さ
れたデータが出力される。

【００５３】本発明では、ＤＳＰ１０１０が時刻２／４
Ｔにデコード処理が完了した場合、ＤＳＰ１０１０は起
動アドレスレジスタ２０１０に値７６８をセットしたの
ち、ＨＡＬＴステータスレジスタ１０４０をセットしク
ロックを停止する。

【００５４】そして、時刻３／４Ｔになると、起動アド
レスレジスタ２０１０とＰＣＭ出力アドレスＳ１０２０
の値（上記セットした７６８）とが一致し、ＨＡＬＴス
テータスレジスタ１０４０がクリアされ、ＤＳＰ１０１
０が再起動される。再起動したＤＳＰ１０１０は、曲番
号などの付随情報を外部ＣＰＵに連絡し、時刻Ｔａで外
部ＣＰＵとの通信を終了する。

【００５５】時刻ＴａにおいてＤＳＰ１０１０は、起動
アドレスレジスタ２０１０に値１０２４をセットしたの
ち、ＨＡＬＴステータスレジスタ１０４０をセットし、
バンク１に格納された出力データがすべて出力され終わ
る時刻Ｔまで、再度クロックを停止する。

【００５６】時刻Ｔにおいて、起動アドレスレジスタ２
０１０とＰＣＭ出力アドレスＳ１０２０の値（上記セッ
トした１０２４）とが一致し、ＤＳＰ１０１０は第２フ
レーム目のデコード処理を行うために再起動される。こ
のときＤＳＰ１０１０はバンク１をその作業領域とし
て、第２フレーム目のデコードを開始する。このような
動作により、時刻３／４Ｔに曲番号などの付随情報をＣ
ＰＵに連絡することができるとともに効率的なクロック
停止を両立することができる。

【００５７】さらに、ＤＳＰ処理では、上述したよう
に、クロック停止命令を発行、すなわち、ＨＡＬＴステ
ータスレジスタ１０４０をセットするのにソフトウェア
の処理遅延が発生する。このため、１０２４サンプル目
が出力される直前にデコード処理が完了した場合、ＤＳ
Ｐ１０１０のＨＡＬＴステータスレジスタ１０４０をセ
ットするタイミングが１０２４サンプル目の出力開始よ
り後になる。このような場合でも、本構成では１０２４
サンプル目を出力している時刻ＴからＴｂの期間、ＨＡ
ＬＴステータスレジスタ１０４０をクリアしつづけるこ
とで、ＤＳＰ１０１０を確実に動かすことが可能であ
る。

【００５８】以下、図５のタイミングチャートを参照し
つつ詳述する。ＤＳＰ１０１０は時刻０において、第１
のフレームのデコード処理を開始し、時刻Ｔにおいて第
１のフレームのデコード処理を完了し、クロックを停止
するためにＨＡＬＴステータスレジスタ１０４０をセッ
トするという、ＨＡＬＴ命令を発行する。図において、
Ｔｘは時刻Ｔの１クロック前の時刻であり、Ｔｙは時刻
Ｔの１クロック直後での時刻、Ｔｚはメモリー１０６０
内のアドレス１０２５番地に格納されたデータが出力さ
れる時刻である。

【００５９】時刻Ｔｘにおいて、ＤＳＰ１０１０は第１
フレーム目のデコード処理最終ステップを行う。時刻Ｔ
でＤＳＰ１０１０はバンク１に格納された出力データが
全て出力し終わる時刻Ｔまでクロックを停止するため
に、起動アドレスレジスタ２０１０に値１０２４をセッ
トし、ＨＡＬＴステータスレジスタ１０４０をセットす
るようなＨＡＬＴ命令を発行する。

【００６０】ところが、時刻ＴからＴｚの期間、起動ア
ドレスレジスタ２０１０とＰＣＭ出力アドレスＳ１０２
０との値が一致しており、比較回路２０３０はＨＡＬＴ
クリア信号Ｓ２０３０を出力し続けている。このため、
時刻Ｔで発行されたＨＡＮＴ命令によって、時刻Ｔｙに
おいてＨＡＬＴステータスレジスタ１０４０はセットさ
れない。このためＤＳＰ１０１０はクロック停止するこ
となく、直ちに第２フレーム目のデコードが開始され
る。

【００６１】このように本実施の形態１によれば、ＤＳ
Ｐ１０１０によってセットされる起動アドレスレジスタ
２０１０と、起動アドレスレジスタ２０１０の出力とＰ
ＣＭ出力アドレスＳ１０２０とを比較する比較回路２０
３０を設け、比較回路２０３０において起動アドレスレ
ジスタ２０１０にセットされた値が検出された場合に、
ＨＡＬＴクリア信号Ｓ２０３０を出力し、ＨＡＬＴステ
ータスレジスタ１０４０を起動して、クロック生成回路
１０４０を予め設定したタイミングで起動させるように
したことにより、１フレーム目のデコード処理が終わっ
て、所定のタイミングでＣＰＵと通信する前後、クロッ
ク生成回路１０５０の動作を停止することができ、消費
電力を効果的に削減することができる。

【００６２】また、１フレーム期間終了間際にデコード
処理が終了してクロック停止命令が発行されても、２フ
レーム目のデコードを開始する時点のアドレスになると
ＨＡＬＴクリア信号Ｓ２０３０が出力されることによっ
てクロック生成回路１０５０が起動されるため、ソフト
遅延があっても確実に２フレーム目をデコードすること
ができ、デコード処理に破綻をきたすことがない。

【００６３】なお、上記説明では、ソフトによる遅延が
２クロック分の場合を例にあげて説明したが、時刻Ｔｚ
までのソフト処理遅延が生じても、時刻ＴｚまでにはＤ
ＳＰ１０１０を再起動することができ、時刻Ｔから２Ｔ
までの間に第２フレーム目のデコード処理を行うことが
可能である。

【００６４】（実施の形態２）次に本発明の実施の形態
２にかかるデジタル音声信号処理装置について説明す
る。これまでの圧縮方式をデコードするためのソフトウ
ェアをソフトウェアＡとし、新たな圧縮方式をデコード
するためのソフトウェアをソフトウェアＢとする。

【００６５】上記ソフトウェアＡとソフトウェアＢの処
理時間と、必要メモリー量は、既述した従来例と同じも
のとする。本実施の形態２では、上記実施の形態１で説
明したソフトウェアＡを図１に示す同一装置で、ソフト
ウェアＡと、必要メモリーが半分で、処理時間が最大
１．５倍かかるソフトウェアＢとが破綻なく動作するこ
とを説明する。

【００６６】ソフトウェアＡの動作は実施の形態１と同
じであるので、以下、ソフトウェアＢの動作を中心に、
図１、図３、図４を用いて説明する。本実施の形態２に
係る音声デコード装置の構成は、実施の形態１で示した
ものと同じである。図３は、ソフトウェアＢによる本発
明の音声デコード装置２００の動作を示すタイミング図
である。

【００６７】図３において、Ｔは１フレーム時間であ
る。時刻０は、ＤＳＰ１０１０が第１フレーム目のデコ
ードを開始する時刻であり、メモリー１０６０内のアド
レス０番地に格納されたデータが出力される。時刻Ｔ
は、メモリー１０６０内のアドレス１０２４番地に格納
されたデータが出力される時刻である。

【００６８】時刻２Ｔは、再びメモリー１０６０内のア
ドレス０番地に格納されたデータが出力される時刻であ
る。

【００６９】また、時刻１／４Ｔは、時刻０からＴの間
の１／４に相当する時刻であり、ＤＳＰ１０１０が第１
フレームのデコードを終了した時刻である。時刻２／４
Ｔは、時刻０からＴの間の２／４に相当する時刻であ
り、ＤＳＰ１０１０が第２フレームのデコードを開始で
きる時刻である。

【００７０】上記実施の形態１と同様の計算により、時
刻１／４Ｔと時刻２／４Ｔは、それぞれ、時刻メモリー
１０６０内のアドレス２５６番地と５１２番地に格納さ
れたデータが出力される時刻である。

【００７１】また、時刻０から１／４Ｔの期間は、ＤＳ
Ｐ１０１０が第１フレーム目をデコードしている期間、
時刻１／４Ｔから２／４Ｔの期間は、ＤＳＰ１０１０の
クロックが停止している期間、時刻２／４Ｔから２Ｔの
期間は、ＤＳＰ１０１０が第２フレーム目をデコード処
理に許容される期間である。

【００７２】図４は、先に述べた２０４８ワードのメモ
リー１０６０の内部ブロック図であり、メモリー１０６
０内部を１０２４ワード毎にバンク１とバンク２とす
る。また、これらバンクの１／２の領域を、それぞれバ
ンク１Ａ、１Ｂ、２Ａ，２Ｂとする。

【００７３】図７と同様に、出力アドレスが０から２０
４８アドレスを循環することで、バンク１とバンク２か
ら交互にデータが出力される。なお、図４（ａ）は図３
の時刻０におけるメモリー１０６０の状態を示し、図４
（ｂ）は時刻１／４Ｔにおけるメモリー１０６０の状態
を示し、図４（ｃ）は時刻Ｔ／２におけるメモリー１０
６０の状態を示している。

【００７４】時刻０において、ＤＳＰ１０１０はバンク
２Ｂの領域を使用して第１のフレームのデコード処理を
開始する。このときＰＣＭ出力アドレスＳ１０２０は、
値”０”であり、図４（ａ）の、Ａ０の位置である。

【００７５】時刻１／４Ｔにおいて、ＤＳＰ１０１０は
第１のフレームのデコード処理を完了し、メモリー１０
６０のバンク１、２とも全て、時刻０から２Ｔの期間に
出力されるデコードされた音声データが格納されてい
る。このときのＰＣＭ出力アドレスＳ１０２０の値は２
５６、Ａ２５６の位置であり、０−２５６番地の音声デ
ータはすでに外部に出力され、メモリー１０６０上に
は、この２５６ワードの空き領域がある。しかし、ＤＳ
Ｐ１０１０は、第２フレームをデコードするための作業
領域として５１２ワードの空き領域が確保できないた
め、起動アドレスレジスタ２０１０に値５１２をセット
し、ＨＡＬＴステータスレジスタ１０４０をセットす
る。このことで、ＰＣＭ出力アドレスＳ１０２０がＢ５
１２の位置にくるまでクロックを停止する。

【００７６】時刻２／４ＴにＰＣＭ出力アドレスＳ１０
２０は５１２の値となり、図４（ｃ）のＡ５１２の位置
に来て、Ｂ５１２と一致する。同時にＨＡＬＴクリア信
号が出力されクロックが再開される。このとき、第２フ
レームをデコードするために必要な５１２ワードの作業
領域が空いており、ＤＳＰ１０１０はただちに、第２フ
レームのデコードを開始することができる。

【００７７】この第２フレームのデコードを完了するま
でに許容される時間は、図４（ｃ）記載のバンク１Ｂ、
バンク２に蓄えられたＰＣＭデータがすべて出力される
までの期間、すなわち、ＰＣＭ出力アドレスＳ１０２０
が５１２から２０４７を指している１５３６サンプル期
間である。したがって、ソフトウェアＡに比べて１．５
倍の処理時間が必要なフレームであっても、バッファが
アンダーフローすることがなく、デコード処理を破綻す
ることなく実行することができる。

【００７８】このように本実施の形態２によれば、起動
アドレスレジスタ２０１０に第１フレーム目のデコード
処理が終了した後、第２フレーム目のデコード開始可能
なアドレスを設定しておき、第１フレーム目のデコード
が１サンプル期間未満に処理が終了した場合には、第２
フレーム目のデコードを第１フレーム目のデコードのた
めに確保されている期間において開始するようにしたか
ら、本来１フレーム期間よりも長い処理時間が必要とさ
れる第２フレームを破綻なく処理することができる。

【００７９】なお、以上の説明では、音声をデコード再
生する構成を例にとって説明したが、音声を圧縮エンコ
ードする場合には、ＰＣＭ出力バッファをＰＣＭ入力バ
ッファとし、基準となるクロックにＰＣＭ入力アドレス
を用いることで、上記実施の形態同様にクロックを効率
的に停止して低消費電力効果を期待でき、また、符号化
処理をスムーズに行うことができる効果が得られる。

【００８０】また、上記各実施の形態では、１フレーム
を１０２４サンプルとして説明したが、１フレームの単
位はこれに限られるものではない。さらに、本構成で
は、ソフトウェアでＤＳＰ１０１０を再起動する時刻を
ＰＣＭ出力の単位で自由にセットできることで、ＤＳＰ
１０１０のソフトウェア動作が確定する前にハードを先
行して開発できるという効果もある。

【００８１】

【発明の効果】以上のように、本発明の請求項１にかか
るデジタル音声信号処理装置によれば、デジタル音声デ
ータをエンコード・デコードするとともに、所定のタイ
ミングにて外部装置に付随情報を出力するデジタル音声
信号処理装置において、プログラミング可能なクロック
同期式の演算器と、上記演算器を駆動するクロックを発
生するクロック生成回路と、上記演算器によって値がセ
ットされる起動アドレスレジスタと、上記起動アドレス
レジスタにセットされた値と、基準クロックに基づく計
数値とを比較する比較回路と、上記比較回路において、
上記起動アドレスレジスタの値と基準クロックによって
計数された計数値とが一致したときに、上記クロック生
成回路の動作を開始させる制御信号を発生するクロック
生成回路起動手段とを備えたものとしたので、これまで
と異なる圧縮方式や民生機器に対応するため処理終了や
処理開始タイミングが異なる動作をする新しいソフトウ
ェアを、同一ハードウェアに実装する場合でも、割り込
み回路などを使用せずに、簡単な回路で最適なクロック
マネジメントによる消費電力の削減が可能であり、さら
に、ソフトウェア（プログラム）により演算器を再起動
する時刻を自由にセットできることで、演算器のソフト
ウェアが確定する前に、ハードを先行して開発すること
ができるという効果が得られる。

【００８２】また、この発明の請求項２にかかるデジタ
ル音声信号処理装置によれば、請求項１記載の音声信号
処理装置において、上記比較回路は、現在入力している
デジタル音声データを格納するＰＣＭ入力アドレスを上
記基準クロックとし、該ＰＣＭ入力アドレスと上記起動
アドレスレジスタに設定された値とを比較するものとし
たので、音声を符号化する場合においても、クロックを
効率的に停止して低消費電力効果を期待でき、また、符
号化処理をスムーズに行うことができるという効果が得
られる。

【００８３】また、この発明の請求項３ないし５にかか
るデジタル音声信号処理装置によれば、上記クロック生
成回路起動手段は、上記制御信号を所定の期間、継続的
に出力するものとしたので、当該期間において、確実に
上記クロック生成回路を作動させ続けることができると
いう効果が得られる。

【００８４】また、この発明の請求項６にかかるデジタ
ル音声信号処理装置によれば、請求項１記載の音声信号
処理装置において、上記演算器が外部装置と通信する時
刻に相当する音声データの出力アドレスの値を上記起動
アドレスレジスタにセットし、外部装置と通信する時刻
まで上記クロック生成回路を停止するものとしたので、
外部装置と通信を行う前後において、効果的に消費電力
を低減することができるという効果が得られる。

【００８５】また、この発明の請求項７にかかるデジタ
ル音声信号処理装置によれば、請求項１記載の音声信号
処理装置において、上記演算器が次の処理を開始できる
メモリーの空き容量が生じる時刻に相当する、音声デー
タの出力アドレスの値を、上記起動アドレスレジスタに
セットすることで、次の処理を開始できるメモリーの空
き容量が生じるまで上記クロック生成回路を停止するも
のとしたので、処理時間の長いデータを処理する場合に
おいても、処理時間の短かった前の処理のときに生じた
余裕時間を効果的に利用することで、処理時間の長いデ
ータを処理することによる処理の破綻を回避することが
できるという効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１及び２に係る音声信号処
理装置の構成を示すブロック図

【図２】上記実施の形態１に係る音声信号処理装置の動
作を示すタイミング図

【図３】上記実施の形態２に係る音声信号処理装置の動
作を示すタイミング図

【図４】上記実施の形態２に係る音声信号処理装置を構
成するメモリーブロックの動作時の状態を説明するため
の図

【図５】本発明の実施の形態１にかかるソフト遅延時の
動作を示すタイミング図

【図６】従来の音声信号処理装置のブロック構成図

【図７】従来の音声信号処理装置の動作を示す弟１のタ
イミング図

【図８】従来の音声信号処理装置に用いられるメモリー
のブロック図

【図９】従来の音声信号処理装置の動作を示す弟２のタ
イミング図

【図１０】従来の音声信号処理装置のソフト遅延時の動
作を示すタイミング図

【符号の説明】

１０１０ ＤＳＰ（演算器） １０２０ アドレス発生回路 １０３０ 判定回路 １０４０ ＨＡＬＴステータスレジスタ １０５０ クロック生成回路 １０６０ メモリー ２００ 音声デコード装置 ２０１０ 起動アドレスレジスタ ２０３０ 比較回路 Ｓ１０２０ ＰＣＭ出力アドレス Ｓ１０１０ ＨＡＬＴセット信号 Ｓ２０３０ ＨＡＬＴクリア信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 手塚 智明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 難波 剛 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 芝内 孝公 大阪府門真市大字門真1006番地 松下シス テムテクノ株式会社内 Ｆターム(参考） 5B011 EA10 LL06 LL13 5B079 AA10 BA06 BA12 BA15 BB01 BC01 5D045 DA11

Claims (7)

【特許請求の範囲】
1. 【請求項１】 デジタル音声データをエンコード・デコ
   ードするとともに、所定のタイミングにて外部装置に付
   随情報を出力するデジタル音声信号処理装置において、 プログラミング可能なクロック同期式の演算器と、 上記演算器を駆動するクロックを発生するクロック生成
   回路と、 上記演算器によって値がセットされる起動アドレスレジ
   スタと、 上記起動アドレスレジスタにセットされた値と、基準ク
   ロックに基づく計数値とを比較する比較回路と、 上記比較回路において、上記起動アドレスレジスタの値
   と基準クロックによって計数された計数値とが一致した
   ときに、上記クロック生成回路の動作を開始させる制御
   信号を発生するクロック生成回路起動手段とを、 備えたことを特徴とする音声信号処理装置。
2. 【請求項２】 請求項１記載の音声信号処理装置におい
   て、 上記比較回路は、現在入力しているデジタル音声データ
   を格納するＰＣＭ入力アドレスを上記基準クロックと
   し、該ＰＣＭ入力アドレスと上記起動アドレスレジスタ
   に設定された値とを比較するものであることを特徴とす
   る音声信号処理装置。
3. 【請求項３】 請求項１または２記載の音声信号処理装
   置において、 上記クロック生成回路起動手段は、上記制御信号を所定
   の期間、継続的に出力することを特徴とする音声信号処
   理装置。
4. 【請求項４】 請求項３記載の音声信号処理装置におい
   て、 上記所定の期間を、１音声サンプル期間としたことを特
   徴とする音声信号処理装置。
5. 【請求項５】 請求項１記載の音声信号処理装置におい
   て、 上記制御信号は、上記起動アドレスレジスタの値と上記
   基準クロックとなる音声データの出力アドレスの値とが
   一致している期間、上記クロック生成回路を作動させ続
   けることを特徴とする音声信号処理装置。
6. 【請求項６】 請求項１記載の音声信号処理装置におい
   て、 上記演算器が外部装置と通信する時刻に相当する音声デ
   ータの出力アドレスの値を上記起動アドレスレジスタに
   セットし、外部装置と通信する時刻まで上記クロック生
   成回路を停止することを特徴とした音声信号処理装置。
7. 【請求項７】 請求項１記載の音声信号処理装置におい
   て、 上記演算器が次の処理を開始できるメモリーの空き容量
   が生じる時刻に相当する、音声データの出力アドレスの
   値を、上記起動アドレスレジスタにセットすることで、
   次の処理を開始できるメモリーの空き容量が生じるまで
   上記クロック生成回路を停止することを特徴とした音声
   信号処理装置。