JP2003017615A - 表面実装型半導体装置 - Google Patents

表面実装型半導体装置

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JP2003017615A
JP2003017615A JP2001198499A JP2001198499A JP2003017615A JP 2003017615 A JP2003017615 A JP 2003017615A JP 2001198499 A JP2001198499 A JP 2001198499A JP 2001198499 A JP2001198499 A JP 2001198499A JP 2003017615 A JP2003017615 A JP 2003017615A
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Tsukasa Inokuchi
司 井ノ口
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Abstract

(57)【要約】 【課題】 取り付け位置のばらつきの発生を阻止して、
取り付け位置精度を向上させることができる表面実装型
半導体装置を提供する。 【解決手段】 プリント基板1上には半導体チップ2を
ダイボンドしている。また、上記プリント基板1には、
プリント基板1を貫通するスルーホール4を設けてい
る。そして、上記半導体チップ2を封止する部分3a
と、スルーホール4の内側を満たす部分3bと、プリン
ト基板1の半導体チップ搭載側と反対側に突出している
突出部分3cとが一体になって樹脂3を構成している。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、例えば発光素子や
受光素子等の半導体チップが取り付けられた基板を有す
る表面実装型半導体装置に関する。
【0002】
【従来の技術】従来より、発光素子や受光素子等を有す
る表面実装型半導体装置としては、図9に示ように構成
されたLED(発光ダイオード)装置がある。このLE
D装置は、スルーホール94が両端部に形成された基板
91を備えている。そのスルーホール94は、基板91
の両面に亘って形成されたアノード及びカソードを有し
ている。また、上記基板91上にはLEDチップ92を
ダイボンディングしており、そのLEDチップ92のリ
ード部と、スルーホール94のアノード及びカソードと
を金線96でワイヤボンディングしている。そして、上
記LEDチップ92を封止するために、所定のモールド
金型を用いて樹脂93をトランスファーモールドしてい
る。
【0003】このように構成されたLED装置では、ア
ノードとカソードとの間に電圧が印加されると、基板9
1上のLEDチップ92が発光する。そのLEDチップ
92からの光は、樹脂モールドにより形成された樹脂9
3を通って外部に射出される。
【0004】また、他の従来の表面実装型半導体装置と
しては、図10に示すように、基板101の両端部にス
ルーホールを設けず、基板101の両端部をメッキによ
り導通したLED装置も存在する。
【0005】それら従来の表面実装型半導体装置の電極
としては、アノード及びカソードを各1対持つものの他
に、アノード及びカソードを各2対持つものがある。ま
た、アノード及びカソードを各3対以上持つ電極の場合
は、アノード、カソードのうちどちらかをコモンとした
ものがある。
【0006】
【発明が解決しようとする課題】ところで、それら従来
の表面実装型半導体装置の殆どは、はんだ付けにより配
線基板に固定されるものであるが、固定に際しては特に
機構的に取り付け位置を制御するものがなく、現状は、
はんだ付けを行った際のはんだ自体のセルフアライメン
トにより位置決めされている。したがって、はんだ付け
用のランド形状、はんだ種類、はんだ付け条件等によ
り、取り付け位置にばらつきが発生してしまうという問
題がある。最悪の場合は、取り付け位置が設計位置より
ずれてしまったり、はんだ付け不良を発生してしまうこ
とがある。また、取り付け位置精度が必要とされる場合
には、それら従来の表面実装型半導体装置を使用できな
い状況であった。
【0007】そこで、本発明の課題は、取り付け位置の
ばらつきの発生を阻止して、取り付け位置精度を向上さ
せることができる表面実装型半導体装置を提供すること
にある。
【0008】
【課題を解決するための手段】本発明者は、半導体チッ
プを搭載する基板に、モールドする樹脂が通過できるよ
うなスルーホールを設け、更にそのモールド金型にはそ
のスルーホールに対応した位置に突起物が形成されるよ
うに穴を設けた。この状態で、上記半導体チップが取り
付けられた基板をモールド金型にセットし、樹脂モール
ドを行えば、半導体チップの搭載面とは反対側におい
て、そのスルーホールを通り抜けた樹脂により突起物が
形成される。このように形成された表面実装型半導体装
置を例えば配線基板に固定する場合、配線基板にはその
突起物が嵌合可能な穴を設けておき、この穴と突起物と
を嵌合させることにより、取り付け位置精度を向上させ
ることができる。
【0009】以上のことを鑑みて、本発明者は、上記課
題を解決するための本発明を創作した。
【0010】すなわち、本発明の表面実装型半導体装置
は、基板と、上記基板に搭載された半導体チップと、上
記基板を貫通するスルーホールと、上記半導体チップを
封止する部分と、上記スルーホールの内側を満たす部分
と、上記基板の半導体チップ搭載側と反対側に突出して
いる突出部分とが一体になっている樹脂とを備えたこと
を特徴としている。
【0011】上記構成の表面実装型半導体装置を例えば
配線基板に固定する場合は、上記基板の半導体チップ搭
載側と反対側に突出している突出部分と嵌合する穴を配
線基板に設けておくことにより、その突出部分と配線基
板の穴とを嵌合させて、取り付け位置のばらつきの発生
を阻止できるから、取り付け位置の精度向上を達成する
ことができる。
【0012】一実施形態の表面実装型半導体装置は、上
記突出部分は2個あって上記基板の対角線上に配置され
ている。
【0013】上記実施形態の表面実装型半導体装置は、
上記突出部分は2個あって基板の対角線上に配置されて
いるから、その突出部分を中心に回転しない。つまり、
自転に対する抑制が得られる。したがって、取り付け位
置精度をより向上させることができる。
【0014】一実施形態の表面実装型半導体装置は、上
記突出部分は3個以上あり、上記突出部分の長さは互い
に略等しい。
【0015】上記実施形態の表面実装型半導体装置は、
通常、自動機による搭載を考えられるため、テーピング
状態に梱包されるが、上記突出部分があると、そのテー
ピングのキャリアテープ内において傾いたりする可能性
がある。そのため、上記突出部分を挿通する穴をキャリ
アテープに設けることになるが、突出部分が3個以上あ
って、その突出部分の長さを互いに略等しいから、自立
が可能となって、キャリアテープに特別な構造を施すこ
と無く、製品傾きを抑えることが可能になる。
【0016】一実施形態の表面実装型半導体装置は、上
記突出部分の断面積は上記スルーホールの開口面積より
も大きい。
【0017】上記実施形態の表面実装型半導体装置によ
れば、上記突出部分の断面積はスルーホールの開口面積
よりも大きいので、その突出部分がアンカー的な役割を
することになって、基板に対する樹脂の密着強度が向上
する。
【0018】
【発明の実施の形態】以下、本発明の表面実装型半導体
装置を図示の実施の形態により詳細に説明する。
【0019】図1は本発明の一実施形態の表面実装型半
導体装置の斜視図であり、図2は上記表面実装型半導体
装置の側面図であり、図3は上記表面実装型半導体装置
の模式断面図である。
【0020】上記表面実装型半導体装置は、図1に示す
ように、基板の一例であるプリント基板1を備えてい
る。このプリント基板1には、図2に示すように、半導
体チップ2がダイボンドされている。また、上記プリン
ト基板1には、図3に示すように、プリント基板1を貫
通するスルーホール4を1つ設けている。上記半導体チ
ップ2を封止する部分3aと、スルーホール4の内側を
満たす部分3bと、プリント基板1の半導体チップ搭載
側と反対側(図中下側)に突出している突出部分3cと
が一体になって樹脂3を構成している。また、図示しな
いが、上記半導体チップ2はワイヤボンドされている。
【0021】上記樹脂3を形成する樹脂モールドには、
図5(a)に示すように、モールド金型上型11および
モールド金型下型12を用いる。このモールド金型下型
12は、プリント基板1のスルーホール4に対応する位
置に、樹脂3の突出部分3cを形成するための凹部13
を有している。そして、図5(b)に示すように、上記
凹部とスルーホール4との位置を合わせるようにして、
モールド金型上型11とモールド金型下型12と間にプ
リント基板21をセットし、モールド金型上型11でプ
リント基板21を抑えた後に樹脂を流し込み成型する。
これにより、その樹脂の一部がスルーホール4を通って
モールド金型下型12の凹部13内に流れ込んみ、樹脂
3の突出部分3cが形成される。このような樹脂成型完
了時では、製品が集合した状態にあるから、次の工程に
て製品個々にダイシング等で分割する。
【0022】上記構成の表面実装型半導体装置によれ
ば、樹脂3の突出部分3cと嵌合する穴を配線基板に設
けておくことにより、その突出部分3cと配線基板の穴
とを嵌合させて、取り付け位置のばらつきの発生を阻止
できるから、取り付け位置の精度を向上させることがで
きる。
【0023】上記樹脂3の突出部分3cの形状は、例え
ば円柱状や角柱状などであってもよい。
【0024】また、上記実施の形態では、樹脂3の突出
部分3cは1つであったが、複数であってもよい。この
場合、プリント基板1のスルーホール及びモールド金型
下型の凹部の数も、その突出部分の数に合わせて設定す
る。
【0025】例えば、図6に示すように、突出部分63
cを2つにして、これらの突出部分63cをプリント基
板61の対角線に配置してもよい。この場合、上記表面
実装型半導体装置の自転が抑制され、取り付け位置の精
度をより向上させることができる。
【0026】また、図7に示すように、プリント基板7
1の半導体チップ搭載側と反対側に突出している突出部
分73cを4つにしてもよいし、あるいは、図8に示す
ように、プリント基板81の半導体チップ搭載側と反対
側に突出している突出部分83cを3つにしてもよい。
これらの場合、上記突出部分73c,83cの中心に製
品(表面実装型半導体装置)の重心がくるように設定す
ると共に、その突出部分73c,83cの長さを互いに
略等しくする。そうすると、表面実装型半導体装置が自
立可能になって、表面実装型半導体装置をテーピング梱
包した際の製品傾きをキャリアテープに何ら特別な処理
を施さずに抑えることが可能になる。
【0027】また、図4に示すように、樹脂43の突出
部分43cの断面積を、スルーホール44の開口面積よ
りも大きくしてもよい。この場合、取り付け位置精度向
上の他に、突出部分43cがアンカー的な役割をして、
プリント基板41と樹脂43との密着強度をアップさせ
ることができる。逆に、プリント基板のスルーホールの
開口面積よりもモールド金型下型12における凹部の断
面積が小さい場合は、結果的にスルーホールの開口面積
と、モールド金型下型12における凹部とが同一の場合
と同じ構造となる。但し、上記モールド金型下型11,
モールド金型下型12とスルーホールとのセットずれを
考慮した場合、スルーホールの開口面積をモールド金型
下型12における凹部の断面積より大きくした方が有利
である。
【0028】また、上記半導体チップ2としては、例え
ば発光素子や受光素子等がある。
【0029】
【発明の効果】以上より明らかなように、本発明の表面
実装型半導体装置は、基板の半導体チップ搭載側と反対
側に突出している突出部分を有するから、その突出部分
と嵌合する穴を配線基板に設けておくことにより、その
突出部分と配線基板の穴とを嵌合させて、取り付け位置
のばらつきの発生を防ぐことができる。その結果、取り
付け位置の精度向上を達成することができる。
【0030】一実施形態の表面実装型半導体装置は、上
記突出部分は2個あって上記基板の対角線上に配置され
ているから、その突出部分を中心に回転せず、取り付け
位置精度をより向上させることができる。
【0031】一実施形態の表面実装型半導体装置は、上
記突出部分を3個以上にし、その突出部分の長さを互い
に略等しいから、自立が可能になって、テーピング梱包
した際の製品傾きをキャリアテープに何ら特別な処理を
施さずに抑えることが可能になっている。
【0032】一実施形態の表面実装型半導体装置は、上
記突出部分の断面積はスルーホールの開口面積よりも大
きいので、その突出部分がアンカー的な役割をして、基
板に対する樹脂の密着強度を向上させることができる。
【図面の簡単な説明】
【図1】 図1は本発明の一実施形態の表面実装型半導
体装置の斜視図である。
【図2】 図2は上記表面実装型半導体装置の側面図で
ある。
【図3】 図3は上記表面実装型半導体装置の模式断面
図である。
【図4】 図4は本発明の表面実装型半導体装置の変形
例の模式断面図である。
【図5】 図5(a),(b)は本発明の一実施形態の
表面実装型半導体装置の製造方法を説明するための図で
ある。
【図6】 図6は本発明の表面実装型半導体装置の変形
例の下面図である。
【図7】 図7は本発明の表面実装型半導体装置の変形
例の下面図である。
【図8】 図8は本発明の表面実装型半導体装置の変形
例の下面図である。
【図9】 図9は従来の表面実装型半導体装置の斜視図
である。
【図10】 図10は他の従来の表面実装型半導体装置
の斜視図である。
【符号の説明】
1,41,61,71,81 プリント基板 2 半導体チップ 3,43 樹脂 3a 半導体チップを封止する部分 3b スルーホールの内側を満たす部分 3c,43c,63c,73c,83c 突出部分 4,44 スルーホール

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 基板と、 上記基板に搭載された半導体チップと、 上記基板を貫通するスルーホールと、 上記半導体チップを封止する部分と、上記スルーホール
    の内側を満たす部分と、上記基板の半導体チップ搭載側
    と反対側に突出している突出部分とが一体になっている
    樹脂とを備えたことを特徴とする表面実装型半導体装
    置。
  2. 【請求項2】 請求項1に記載の表面実装型半導体装置
    において、 上記突出部分は2個あって上記基板の対角線上に配置さ
    れていることを特徴とする表面実装型半導体装置。
  3. 【請求項3】 請求項1に記載の表面実装型半導体装置
    において、 上記突出部分は3個以上あり、上記突出部分の長さは互
    いに略等しいことを特徴とする表面実装型半導体装置。
  4. 【請求項4】 請求項1乃至3のいずれか1つに記載の
    表面実装型半導体装置において、 上記突出部分の断面積は上記スルーホールの開口面積よ
    りも大きいことを特徴とする表面実装型半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2004066398A1 (ja) * 2003-01-20 2006-05-18 シャープ株式会社 光センサフィルタ用の透明樹脂組成物、光センサおよびその製造方法
JP2006303397A (ja) * 2005-04-25 2006-11-02 Matsushita Electric Works Ltd 発光装置
CN1297046C (zh) * 2003-05-20 2007-01-24 夏普株式会社 半导体发光设备及其制造方法
JP2008263235A (ja) * 2008-07-22 2008-10-30 Nichia Corp 表面実装型発光装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2004066398A1 (ja) * 2003-01-20 2006-05-18 シャープ株式会社 光センサフィルタ用の透明樹脂組成物、光センサおよびその製造方法
CN1297046C (zh) * 2003-05-20 2007-01-24 夏普株式会社 半导体发光设备及其制造方法
JP2006303397A (ja) * 2005-04-25 2006-11-02 Matsushita Electric Works Ltd 発光装置
JP2008263235A (ja) * 2008-07-22 2008-10-30 Nichia Corp 表面実装型発光装置の製造方法

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