JP2003005877A - 信号検出装置、信号検出方法、信号伝送システム、及びコンピュータ読み取り可能なプログラム - Google Patents

Abstract

(57)【要約】 【課題】 高速なデータ転送速度で伝送される差動入力
信号の検出を、低消費電流、且つ低コストで実現する信
号検出装置、信号検出方法、信号伝送システム、及びコ
ンピュータ読み取り可能なプログラムを提供すること 【解決手段】 電圧レベル検出器１０は所定規定値以
上の差動入力ＩＮ＋、ＩＮ−に対してハイレベルの出力
信号Ｌを出力する。立上りエッジ検出回路３０は出力信
号Ｌの立上りエッジを検出してエッジ検出信号ＥＤＧを
出力する。シグナルディテクトセット回路５０は第１所
定時間内に所定回数のエッジ検出信号ＥＤＧを検出する
ことによりセット信号ＳＥＴを出力する。シグナルディ
テクトリセット回路７０は第２所定時間内にエッジ検出
信号ＥＤＧを検出しない場合にリセット信号ＲＳＴを出
力する。シグナルディテクト信号作成回路９０はセット
信号ＳＥＴとリセット信号ＲＳＴによりシグナルディテ
クト信号ＳＤを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速なディジタル
インターフェースにおけるインターフェース信号の有無
の判定に関するものである。

【０００２】

【従来の技術】ＩＥＥＥ１３９４の次世代規格として、
長い伝送距離において高速伝送を実現するためのＰ１３
９４ｂ規格が策定されつつある。Ｐ１３９４ｂ規格で
は、ツイストペアケーブル等の伝送線路を伝送してくる
差動入力信号等の電圧振幅レベルを検出し、電圧振幅レ
ベルが規定値以下なら検出信号をローレベルとして出力
しておき、規定値以上の電圧振幅レベルを検出したらハ
イレベルとして、伝送線路からの入力信号を検出したこ
とを報知する信号検出回路が必要とされる。

【０００３】Ｐ１３９４ｂ規格では、従来のＩＥＥＥ１
３９４における伝送速度である４００Ｍｂｐｓから更な
る高速化が検討されており、８００Ｍｂｐｓ（一般的に
Ｓ８００規格と称する）から３．２Ｇｂｐｓ（一般的に
Ｓ３２００規格と称する）までの高速伝送規格が策定さ
れている。最大でＳ３２００規格の高速な転送速度で伝
送されてくるデータ信号の電圧振幅レベルをビット単位
毎にサンプリングして検出するためには、信号検出回路
は、ナイキストのサンプリング定理により３．２ＧＨｚ
の２倍である６．４ＧＨｚ以上の高速なサンプリング周
波数で動作をすることが要求される。このような高速動
作を要求される信号検出回路を実現するためには、従来
より、遮断周波数がＭＯＳトランジスタに比して高いバ
イポーラトランジスタを使用して構成することが一般的
である。

【０００４】図１７にデータ信号の電圧振幅レベルをビ
ット単位で検出する信号検出回路１００の一例を示す。
差動入力信号のうち、正論理側の入力信号ＩＮ＋がピー
クホールド回路１１０に入力される。入力信号ＩＮ＋の
ピーク電圧レベルがピークホールド回路１１０から出力
され、電圧レベル検出器１２０に入力される。入力信号
ＩＮ＋が所定電圧レベルを上回れば、有効な差動入力信
号が伝送されてきたとしてシグナルディテクト信号ＳＤ
をハイレベルにセットする。

【０００５】ここで、ピークホールド回路１１０は、演
算増幅器Ａ１１０、ダイオードＤ１１０，及びコンデン
サＣ１１０により構成されている。入力信号ＩＮ＋は演
算増幅器Ａ１１０の非反転入力端子に入力されており、
演算増幅器Ａ１１０の出力端子はダイオードＤ１１０の
アノード端子に入力されている。ダイオードＤ１１０の
カソード端子は演算増幅器Ａ１１０の反転入力端子にフ
ィードバックされると共に、コンデンサＣ１１０に接続
されている。尚、コンデンサＣ１１０の電荷を放電する
ためのリセットスイッチＳ１１０が、コンデンサＣ１１
０と並列に接続されており、リセット信号Ｒにより制御
される。

【０００６】また、電圧レベル検出器１２０は、ピーク
ホールド回路１１０の出力端子を非反転入力端子に入力
すると共に、反転入力端子には予め設定されている検出
レベル電圧ＶＲＥＦが入力されている。

【０００７】ピークホールド回路１１０は、ダイオード
Ｄ１１０を順方向に挿入したボルテージフォロア回路を
構成しているので、入力された入力信号ＩＮ＋がダイオ
ードＤ１１０のカソード端子であるピークホールド回路
１１０の出力端子に出力される。ここで、ボルテージフ
ォロア構成におけるフィードバックパスにダイオードＤ
１１０が順方向に挿入されているので、入力信号ＩＮ＋
の電圧上昇に対してはピークホールド回路１１０の出力
電圧は入力信号ＩＮ＋の電圧値に追従するが、逆に、入
力信号ＩＮ＋の電圧下降に対してはダイオードＤ１１０
の逆方向特性により、ピークホールド回路１１０の出力
端子は出力電圧を維持する。ピークホールド回路１１０
の出力端子に接続されているコンデンサＣ１１０は、こ
の時の出力電圧を維持するために設けられている。ま
た、リセットスイッチＳ１１０は、ピークホールド回路
１１０に設定されたピーク電圧値をリセット信号Ｒによ
りリセットするために設けられている。

【０００８】電圧レベル検出器１２０は、比較器を構成
している。非反転入力端子に入力されているピークホー
ルド回路１１０からの出力電圧を、反転入力端子に入力
されている検出レベル電圧ＶＲＥＦと比較する。検出レ
ベル電圧ＶＲＥＦに比してピークホールド回路１１０か
らの出力電圧が低い場合には、シグナルディテクト信号
ＳＤとしてローレベルを出力し、高い場合には、反転し
てハイレベルを出力して有効な差動入力信号が検出され
たことを報知する。

【０００９】前述したように、入力信号ＩＮ＋をビット
ごとにサンプリングするためには、最大３．２ＧＨｚ
（Ｓ３２００規格）のデータ転送レートの２倍の周波数
である６．４ＧＨｚ以上のサンプリング周波数を必要と
する。従って、ピークホールド回路１１０及び電圧レベ
ル検出器１２０は、高速なバイポーラトランジスタを中
心に構成する必要がある。

【００１０】

【発明が解決しようとする課題】しかしながら、バイポ
ーラトランジスタは、高速動作を実現することができる
ものの、バイポーラ素子で構成された回路を高速に動作
させるためには多大なバイアス電流を流す必要があり、
低消費電流動作を実現することは困難である。Ｐ１３９
４ｂ規格はパソコンや携帯情報端末等の携帯機器に普及
していくと考えられる。携帯機器においてはバッテリー
駆動により長時間の連続使用が要請され、また携帯性の
必要から高密度実装が要求される。従って、連続使用時
間の延長の観点から、更に実装上許容されるチップ発熱
の観点からも、Ｐ１３９４ｂにおける信号検出回路は低
消費電流で動作することが要請されており、上記の構成
の信号検出回路では要求を満足することができず問題で
ある。

【００１１】また、携帯機器において要請される高密度
実装に代表されるように、Ｐ１３９４ｂ規格を実現する
ための多くの諸機能を高集積密度で実現するためには、
ＣＭＯＳトランジスタで構成されたシステムＬＳＩで構
成することが必要である。そこで、伝送線路からの差動
入力信号を検出するための信号検出回路もこのシステム
ＬＳＩに集積することが好ましい。しかしながら、ＭＯ
Ｓトランジスタの遮断周波数はバイポーラトランジスタ
の遮断周波数に比して低いので、ＣＭＯＳトランジスタ
で構成されているシステムＬＳＩでは、Ｐ１３９４ｂ規
格において必要とされているビット毎のサンプリングに
よる差動入力信号の電圧振幅レベルの検出は実現するこ
とはできない。従って、信号検出回路をバイポーラＬＳ
Ｉで構成しながら、その他の諸機能をＣＭＯＳトランジ
スタで構成されているシステムＬＳＩで構成するという
２チップ構成で実現せざるを得ず、高密度実装を充分に
図ることができない虞があり問題である。

【００１２】更に、信号検出回路を実現するバイポーラ
トランジスタ部分と、その他の諸機能を実現するＣＭＯ
Ｓトランジスタ部分とを、１チップに実装することがで
きる新規なバイＣＭＯＳ（ＢｉＣＭＯＳ）ＬＳＩを開発
することも考えられる。しかしながら、高速なバイポー
ラトランジスタを、大規模回路を集積することができる
微細なＣＭＯＳトランジスタと共に１チップ上に実現す
ることができるＬＳＩを新たに開発するためには、多大
な開発時間と開発費を要するため、適宜なタイミングと
適宜な製造コストで実現することが難しく問題である。

【００１３】本発明は前記従来技術の問題点を解消する
ためになされたものであり、次世代ディジタルインター
フェースにおいて、高速なデータ転送速度で伝送されて
くる入力信号の検出を、低消費電流、且つ低コストで実
現することができる信号検出装置、信号検出方法、信号
伝送システム、及びコンピュータ読み取り可能なプログ
ラムを提供することを目的とする。

【００１４】

【課題を解決するための手段】前記目的を達成するため
に、請求項１に係る信号検出装置は、入力信号の電圧振
幅レベルを検出するレベル検出部と、レベル検出部の出
力信号における状態遷移を検出する状態遷移検出部と、
状態遷移検出部により第１所定時間内に所定回数の状態
遷移が検出された際に報知信号を出力する信号確認部
と、状態遷移検出部により第２所定時間内に状態遷移が
検出されなかった際に報知信号を出力する非信号確認部
と、信号確認部により有効にされ、非信号確認部により
無効にされる検出信号を生成する検出信号生成部とを備
えることを特徴とする。ここで、非信号とは入力信号が
検出されない状態を称するものとする。

【００１５】ここで、検出レベル部は、入力信号の電圧
振幅レベルを所定電圧値と比較する比較部を有している
ことが好ましく、また、レベル検出部の出力信号は、論
理信号であり、状態遷移検出部、信号確認部、非信号確
認部、及び検出信号生成部は、論理回路で構成されてい
ることが好ましい。

【００１６】また、請求項７に係る信号検出方法は、入
力信号の電圧振幅レベルを検出するレベル検出ステップ
と、レベル検出ステップにおいて検出された入力信号の
状態遷移を検出する状態遷移検出ステップと、状態遷移
検出ステップにより、第１所定時間内に所定回数の状態
遷移が検出されたことを報知する信号確認ステップと、
状態遷移検出ステップにより、第２所定時間内に状態遷
移が検出されなかったことを報知する非信号確認ステッ
プと、信号確認ステップにより有効にされ、非信号確認
ステップにより無効にされる検出信号を生成する検出信
号生成ステップとを有することを特徴とする。

【００１７】ここで、レベル検出ステップには、入力信
号の電圧振幅レベルと所定電圧値とを比較する比較ステ
ップを含むことが好ましい。

【００１８】請求項１の信号検出装置、及び請求項７の
信号検出方法では、検出された入力信号の電圧振幅レベ
ルに基づき状態遷移が検出されると、第１所定時間内に
所定回数の状態遷移が検出された際に信号確認の報知信
号を出力し、第２所定時間内に状態遷移が検出されない
場合に非信号確認の報知信号を出力する。信号確認の報
知信号により有効にされ、非信号確認の報知信号により
無効にされる検出信号が出力される。

【００１９】これにより、入力信号の電圧振幅レベルと
所定電圧値との比較部分を除く、信号の状態遷移の検
出、信号の確認、非信号の確認、及び検出信号の生成
は、論理回路で構成することができるので、ＣＭＯＳ−
ＬＳＩ等のディジタル集積回路により実現すれば回路動
作を低消費電流で実現することができる。本発明の信号
検出装置、あるいは信号検出方法を使用したシステムに
おいて低消費電流動作を実現することができる。これら
のシステムを携帯機器等のバッテリー駆動システムに使
用する場合、長時間連続使用に好適であると共に、集積
回路実装時における発熱の問題が緩和され高密度実装を
実現することができる。

【００２０】また、信号検出のために割り当てられる検
出時間の規格に合わせて、信号確認及び非信号確認を行
うべき第１及び第２所定時間を適宜に設定してやればよ
く、必ずしも高速な信号転送速度に合わせた時間で信号
検出を行う必要がない。従って、第１及び第２所定時間
を信号転送速度に対応する時間に比して長い時間とする
ことができ、信号検出装置、あるいは信号検出方法を使
用したシステムにおいて低消費電流動作を実現すること
ができる。これらのシステムを携帯機器等のバッテリー
駆動システムに使用して好適である。

【００２１】また、信号伝送の規格により入力信号の状
態遷移が所定周期以内に出現する場合、状態遷移が繰り
返される最大時間が決定されるので、信号検出において
状態遷移が所定回数検出される最大時間が決定される。
従って、本発明の信号検出装置、あるいは信号検出方法
を使用すれば、最大時間内に所定回数の信号が検出され
るか否かで、入力された信号が、有効な信号であるかノ
イズであるかを的確に判断することができる。高速な信
号転送速度と同じ短周期でサンプリングを行い信号検出
する回路を必要とすることなく、簡易な回路構成により
低消費電流動作で信号検出を行うことができる。

【００２２】また、請求項２に係る信号検出装置は、請
求項１に記載の信号検出装置において、状態遷移検出部
は、入力信号の所定の組み合わせにおいてレベル検出部
から出力される出力信号の状態遷移を検出することを特
徴とする。

【００２３】ここで、前記信号検出方法において、状態
遷移検出ステップでは、入力信号が所定の組み合わせで
入力された際に、レベル検出ステップにおいて検出され
る入力信号の状態遷移を検出することが好ましい。

【００２４】請求項２の信号検出装置、及び前記信号検
出方法では、入力信号の所定の組み合わせに対して状態
遷移を検出する。

【００２５】これにより、入力信号の所定の組み合わせ
に対して状態遷移を検出することにより信号検出を行う
ようにすれば、入力信号の電圧振幅レベルを検出するレ
ベル検出部、あるいはレベル検出ステップにおいて、高
速な信号転送速度で伝送される信号の全てをサンプリン
グする必要がない。従って、レベル検出部、あるいはレ
ベル検出ステップを、信号転送速度に比して低速度で構
成すればよく低消費電流動作を実現することができる。
携帯機器等のバッテリー駆動システムに使用して好適で
ある。

【００２６】また、請求項３に係る信号検出装置では、
請求項１又は２に記載の信号検出装置において、状態遷
移は、入力信号の電圧振幅レベルが所定電圧値以上の遷
移、又は所定電圧値以下の遷移をすることに基づいた、
レベル検出部の出力信号における電圧レベル遷移である
ことが好ましい。

【００２７】ここで、前記信号検出方法において、状態
遷移検出ステップでは、入力信号の電圧振幅レベルが、
所定電圧値以上又は所定電圧値以下の遷移をしたことに
基づき、状態遷移を検出することが好ましい。

【００２８】また、請求項４に係る信号検出装置は、請
求項１に記載の信号検出装置において、信号確認部は、
状態遷移検出部からの第１の出力信号をトリガとして、
第１所定時間の計時を開始する第１計時部と、第１計時
部による計時期間中に、状態遷移検出部からの第１の出
力信号に引き続く所定回数の出力信号を検出する検出器
とを備えることを特徴とする。

【００２９】ここで、前記信号検出方法において、信号
確認ステップでは、状態遷移検出ステップにおいて最初
に検出される入力信号の状態遷移をトリガとして、第１
所定時間の計時を開始する第１計時ステップと、第１計
時ステップによる計時期間中に、状態遷移検出ステップ
において検出される後続の入力信号の状態遷移を、所定
回数検出する検出ステップとを有することが好ましい。

【００３０】請求項４の信号検出装置、及び前記信号検
出方法では、信号確認をする際、第１の状態遷移を検出
した信号をトリガとして、第１所定時間の計時を開始す
る。第１所定時間の計時期間中に、第１の状態遷移に引
き続く所定回数の状態繊維を検出する。

【００３１】また、請求項５に係る信号検出装置は、請
求項１に記載の信号検出装置において、非信号確認部
は、状態遷移検出部からの出力信号をトリガとして、第
２所定時間の計時を開始する第２計時部を備えることを
特徴とする。

【００３２】ここで、前記信号検出方法において、非信
号確認ステップでは、状態遷移検出ステップにおいて検
出される入力信号の状態遷移をトリガとして、第２所定
時間の計時を開始する第２計時ステップを有することが
好ましい。

【００３３】請求項５の信号検出装置、及び前記信号検
出方法では、非信号確認をする際、状態遷移を検出した
信号をトリガとして第２所定時間の計時を開始する。

【００３４】これにより、信号検出のために割り当てら
れる検出時間の規格に合わせて、信号確認及び非信号確
認を行うべき第１及び第２所定時間を適宜に設定してや
ればよく、必ずしも高速な信号転送速度に合わせた時間
で信号検出を行う必要がない。従って、第１及び第２所
定時間を信号転送速度に対応する時間に比して長い時間
とすればよく、信号検出装置における第１及び第２計時
部、あるいは信号検出方法における第１及び第２計時ス
テップを低消費電流で動作させることができる。携帯機
器等のバッテリー駆動システムに使用して好適である。

【００３５】また、信号伝送の規格により入力信号の状
態遷移が所定周期以内に出現し、状態遷移が繰り返され
る最大時間が決定されている場合、第１計時部により計
時される計時期間中に検出器により検出される状態遷移
の回数が決定される。従って、本発明の信号検出装置、
あるいは信号検出方法を使用すれば、第１所定時間の時
間中に所定回数の状態遷移が検出されるか否かで、入力
された信号が、有効な信号であるかノイズであるかを的
確に判断することができる。

【００３６】また、請求項６に係る信号検出装置では、
請求項１に記載の信号検出装置において、検出信号生成
部は、信号確認部からの報知信号をセット信号とし、非
信号確認部からの報知信号をリセット信号とするフリッ
プフロップ部を備えることが好ましい。

【００３７】また、請求項８に係る信号伝送システムで
は、請求項１乃至６の少なくとも何れか１項に記載の信
号検出装置は、シリアルバス上に接続されており、信号
検出装置によりシリアルバス上の信号を検出することに
より信号の伝送を行うことが好ましい。

【００３８】ここで、前記信号伝送システムにおいて
は、前記信号検出方法により、シリアルバス上の信号を
検出して信号の伝送を行うことが好ましい。

【００３９】また、請求項９に係る信号伝送システムで
は、シリアルバスは、Ｐ１３９４ｂ規格に適合又は準拠
するバスであることが好ましい。

【００４０】また、請求項１０に係るコンピュータが読
み取り可能なプログラムは、請求項８又は９に記載のシ
リアルバス上において、入力信号の電圧振幅レベルを検
出するレベル検出ステップと、レベル検出ステップにお
いて検出された入力信号の状態遷移を検出する状態遷移
検出ステップと、状態遷移検出ステップにより、第１所
定時間内に所定回数の状態遷移が検出されたことを報知
する信号確認ステップと、状態遷移検出ステップによ
り、第２所定時間内に状態遷移が検出されなかったこと
を報知する非信号確認ステップと、信号確認ステップに
より有効にされ、非信号確認ステップにより無効にされ
る検出信号を生成する検出信号生成ステップとを有する
信号検出方法によりシリアルバス上の信号伝送を実行す
ることを特徴とする。

【００４１】請求項１０のコンピュータが読み取り可能
なプログラムでは、検出された入力信号の電圧振幅レベ
ルに基づき状態遷移が検出されると、状態遷移が第１所
定時間内に所定回数検出された際に信号確認の報知信号
を出力し、第２所定時間内に状態遷移が検出されない場
合に非信号確認の報知信号を出力する。信号確認の報知
信号により有効にされ、非信号確認の報知信号により無
効にされる検出信号が出力される。

【００４２】これにより、シリアルバス上における信号
伝送を行う際の信号検出方法を実行するためのステップ
が、コンピュータが読み取り可能なプログラムに格納さ
れているので、このプログラムを実行することにより、
簡単に一連のステップを実行することができる。

【００４３】更に、一連のステップを、コンピュータが
読み取り可能なプログラムに格納することができるた
め、各種の記録媒体に記録し、あるいはインターネット
等の電気通信回線を介して、柔軟に配信、インストール
することができる。

【００４４】

【発明の実施の形態】以下、本発明の信号検出装置、信
号検出方法、信号伝送システム、及びコンピュータ読み
取り可能なプログラムについて具体化した第１及び第２
実施形態を図１乃至図１６に基づき図面を参照しつつ詳
細に説明する。図１は、第１実施形態の信号検出装置を
示す回路ブロック図である。図２は、Ｐ１３９４ｂ規格
におけるシグナルディテクト信号のタイミングパラメー
タを示す説明図である。図３、４は、Ｐ１３９４ｂ規格
における８ｂ１０ｂ符号を示すコード表である。図５
は、第１実施形態における電圧レベル検出器の具体例を
示す回路図である。図６は、第１実施形態におけるシグ
ナルディテクトセット回路の具体例を示す回路ブロック
図である。図７は、第１実施形態におけるシグナルディ
テクトリセット回路の具体例を示す回路ブロック図であ
る。図８は、シグナルディテクト信号のセットシーケン
スを示す状態遷移図である。図９は、シグナルディテク
ト信号のリセットシーケンスを示す状態遷移図である。
図１０は、シグナルディテクト信号のセットシーケンス
を示すタイムチャートである。図１１は、シグナルディ
テクト信号のセット中の動作を示すタイムチャートであ
る。図１２は、シグナルディテクト信号のリセットシー
ケンスを示すタイムチャートである。図１３は、第２実
施形態の信号検出装置の構成図である。図１４は、第２
実施形態の信号検出装置で実行される信号検出方法のう
ちシグナルディテクト信号のセットフローを示すフロー
チャートである。図１５は、第２実施形態の信号検出装
置で実行される信号検出方法のうちシグナルディテクト
信号のリセットフローを示すフローチャートである。図
１６は、信号伝送システムの構成例を示すシステム構成
図である。図１７は、従来技術の信号検出装置を示す回
路ブロックである。

【００４５】図１に示す第１実施形態の信号伝送装置１
では、図１７に示す従来技術の信号伝送装置１００にお
けるピークホールド回路１１０と電圧レベル検出器１２
０との構成に代えて、差動入力信号ＩＮ＋、ＩＮ−が入
力される電圧レベル検出器１０と、電圧レベル検出器の
出力信号Ｌの状態遷移における立上りエッジを検出する
立上りエッジ検出回路３０と、立上りエッジ検出回路３
０の出力信号ＥＤＧに基づくシグナルディテクトセット
回路５０及びシグナルディテクトリセット回路７０と、
セット／リセット回路５０、７０からの出力信号ＳＥ
Ｔ、ＲＳＴに応じてシグナルディテクト信号ＳＤを出力
するシグナルディテクト信号作成回路９０とを有してい
る。

【００４６】電圧レベル検出器１０は、アナログ回路で
構成されており、差動入力信号ＩＮ＋、ＩＮ−が入力さ
れ所定規定値の電圧振幅レベル差以上の差動入力ＩＮ
＋、ＩＮ−に対してハイレベルの出力信号Ｌを出力す
る。出力信号Ｌは論理信号である。一方、立上りエッジ
検出回路３０から、シグナルディテクトセット回路５
０、シグナルディテクトリセット回路７０、及びシグナ
ルディテクト信号作成回路９０までは、ディジテル回路
で構成されている。立上りエッジ検出回路３０は、論理
信号である電圧レベル検出器１０の出力信号Ｌの立上り
状態遷移のエッジを検出してエッジ検出信号ＥＤＧを出
力する回路である。シグナルディテクトセット回路５０
は、クロック信号ＣＬＫにより計時される第１所定時間
内に所定回数のエッジ検出信号ＥＤＧを検出することに
よりシグナルディテクトセット信号ＳＥＴを出力する。
また、シグナルディテクトリセット回路７０は、クロッ
ク信号ＣＬＫにより計時される第２所定時間内にエッジ
検出信号ＥＤＧを検出しないことを条件としてシグナル
ディテクトリセット信号ＲＳＴを出力する。シグナルデ
ィテクト信号作成回路９０は、シグナルディテクトセッ
ト信号ＳＥＴによりシグナルディテクト信号ＳＤをセッ
トし、シグナルディテクトリセット信号ＲＳＴによりシ
グナルディテクト信号ＳＤをリセットする。

【００４７】ここで、信号伝送の規格の例としてＰ１３
９４ｂについて説明する。図２にはＰ１３９４ｂ規格に
おけるシグナルディテクト信号ＳＤが出力されるタイミ
ングパラメータの規格が示されている。規格では、有効
信号の検出からシグナルディテクト信号ＳＤのアサート
までの遅延時間（ｔ＿ｓｄ＿ｏｎ）、及び非有効信号の
検出からシグナルディテクト信号ＳＤのネゲートまでの
遅延時間（ｔ＿ｓｄ＿ｏｆｆ）について規定しており、
各々１００μｓｅｃを最大値として規定している。ここ
で、有効信号の検出とは、所定回数のエッジ検出信号Ｅ
ＤＧを検出することとして設定することができ、このと
きの第１所定時間を遅延時間ｔ＿ｓｄ＿ｏｎとすればよ
い。即ち、遅延時間ｔ＿ｓｄ＿ｏｎ内に所定回数のエッ
ジ検出信号ＥＤＧを検出した場合にシグナルディテクト
信号ＳＤをアサートすればよい。また、非有効信号の検
出とは、エッジ検出信号ＥＤＧを検出しないこととして
設定することができ、このときの第２所定時間を遅延時
間ｔ＿ｓｄ＿ｏｆｆとすればよい。即ち、遅延時間ｔ＿
ｓｄ＿ｏｆｆ内にエッジ検出信号ＥＤＧを検出しない場
合にシグナルディテクト信号ＳＤをネゲートすればよ
い。

【００４８】また、Ｐ１３９４ｂ規格において採用され
る符号化方式である８ｂ１０ｂ符号のコード表を図３、
４に示す。８ｂ１０ｂ符号化方式は、図３、４に示すよ
うに８ビットのデータを１０ビット長の符号に符号化す
る方式である。伝送線路上には符号化された１０ビット
長の符号が伝送される。符号化は、１０ビット長の符号
におけるビット“０”の数とビット“１”の数とを考慮
して行われ、１組の８ビットデータに対してビット
“０”が多い１０ビット長の符号とビット“１”が多い
１０ビット長の符号との２種類の符号が割り当てられて
いる。これは、伝送線路上の電圧レベルにおけるＤＣバ
ランスを維持するためであり、ビット“１”が多い１０
ビット長の符号とビット“０”が多い１０ビット長の符
号とを交互に伝送することにより、伝送線路上のＤＣ的
な電圧レベルの変動を抑制するものである。また、伝送
線路におけるトランシーバの感度悪化を防止するため、
同じビット値が連続することのないように符号化されて
おり、１０ビット長の符号化信号において５ビット以上
同じビット値が連続することのないように１０ビット長
の符号が設定されている。

【００４９】更に、Ｐ１３９４ｂ規格では、バスの使用
権を確保するために同じ要求パケット信号を送りつづけ
ることから、他の規格に比して信号伝送時に特定周波数
の放射雑音が大きいという特徴を有している。この雑音
を低減するために、８ビットデータに対してスペクトラ
ム拡散方式を導入してデータのスクランブルを行ってい
る。これにより、同じ８ビットデータに対しても特定の
符号を使用して演算処理を行い、ビットパターンを擬似
的にアットランダムに拡散することにより、放射雑音を
広い周波数帯域に拡散して雑音を低減している。

【００５０】以下の説明では、図１の第１実施形態の信
号検出装置１をＩＥＥＥ１３９４の次世代規格であるＰ
１３９４ｂ規格に適用した場合について具体的に説明す
る。図５は、電圧レベル検出器１０の具体例である。バ
イポーラトランジスタのエミッタ端子を接続した差動対
を基本とした基本的な差動回路構成である。伝送線路か
ら差動対のベース端子に至る入力信号ＩＮ＋の入力経路
に、負の電圧レベルシフト回路Ｖを設けてやることによ
り、差動回路の出力信号が反転する入力信号ＩＮ＋、Ｉ
Ｎ−の電位差にオフセットを設定することができる。こ
の電圧レベルシフト回路Ｖにより、差動の入力信号ＩＮ
＋、ＩＮ−間の電圧振幅レベル差の規定値を設定するこ
とができる。電圧レベルシフト回路Ｖは、図５において
は電圧源のシンボルで表示しているが、伝送線路からの
入力信号ＩＮ＋の入力系路上に抵抗素子（不図示）を設
けて、この抵抗素子を介して伝送線路から定電流源（不
図示）により定電流を引き抜く等の構成により簡単に設
定することができる。抵抗素子の挿入が差動回路への入
力インピーダンス規格に適合しない場合には、入力段に
エミッタフォロアやソースフォロア（不図示）構成を備
え、これを介して抵抗素子を接続して定電流源により電
圧レベルをシフトダウンさせることもできる。尚、図５
では、出力信号をＯＵＴ＋、ＯＵＴ−として差動信号と
して表しているが、差動出力信号ＯＵＴ＋、ＯＵＴ−の
後段に公知の回路構成を接続することにより論理レベル
の単相出力を得ることができる。

【００５１】図６は、シグナルディテクトセット回路５
０の具体例である。立上りエッジ検出回路３０からのエ
ッジ検出信号ＥＤＧは、カウンタ制御回路５６のイネ
ーブル端子Ｅに接続されていると共に、エッジカウンタ
６０に接続されている。カウンタ制御回路５６の出力
端子は、オン／オフ信号としてＮｘカウンタ５７に入力
されている。Ｎｘカウンタ５７には、クロック信号ＣＬ
Ｋと設定値Ｎｘが入力されていると共に、カウント値を
出力する出力信号が、一致検出回路５８に接続されてい
る。一致検出回路５８にはＮｘカウンタ５７における
“０”のカウント値が比較値として入力されており、一
致検出結果はオアゲート５５の一方の入力端子に入力さ
れると共に、インバータゲート５９を介してエッジカウ
ンタ６０の出力端子と共にアンドゲート６１を介して有
効信号検出信号Ｄとして出力される。ここで、エッジカ
ウンタ６０の出力端子は、エッジ検出信号ＥＤＧによる
検出回数が設定値（不図示）に一致することによりセッ
トされてハイレベル信号を出力する。有効信号検出信号
Ｄはオアゲート５５の他方の入力端子に接続されてお
り、オアゲート５５の出力端子は、エッジカウンタ６０
のリセット端子Ｒと、カウンタ制御回路５６のリセッ
ト端子Ｒとに入力されている。また、有効信号検出信号
Ｄは、シグナルディテクト信号ＳＤからインバータゲー
ト６２を介した信号と共にアンドゲート６３に入力され
ており、アンドゲート６３からシグナルディテクトセッ
ト信号ＳＥＴが出力されている。

【００５２】図６のシグナルディテクトセット回路５０
の動作について、図８の状態遷移図に基づき説明する。
図８のアイドル状態ＩＤＬでは、エッジ検出信号ＥＤＧ
のハイレベル信号を受付可能な状態となっている。ここ
で、エッジ検出信号ＥＤＧのハイレベル信号を受け付け
ると状態が遷移し、１つ目のエッジ検出信号ＥＤＧを受
け付けた状態（ｆｉｒｓｔ ｅｄｇｅ）となる。図６の
回路図においては、エッジ検出信号ＥＤＧにハイレベル
信号が入力されると、カウンタ制御回路５６からオン
信号を出力することに対応する。

【００５３】このオン信号は、Ｎｘカウンタ５７に入力
されておりクロック信号ＣＬＫに同期して、Ｎｘカウン
タ５７がオン信号を取り込むと共に、カウント動作を開
始する。図８における（ｆｉｒｓｔ ｅｄｇｅ）状態か
らクロック信号ＣＬＫに同期してカウント値が１づつ増
加していく（図８において、状態１から状態Ｎｘま
で）。カウント動作が継続しカウント値が設定値Ｎｘに
一致すると、次のクロック信号ＣＬＫでカウント値は初
期値“０”にリセットされる。カウント値が“０”なる
と、一致検出回路５８の出力信号はハイレベルとなり、
オアゲート５５に入力されカウンタ制御回路５６をリ
セットする。そしてＮｘカウンタ５７は次サイクルのク
ロック信号ＣＬＫに同期してリセット状態となる。即
ち、アイドル状態ＩＤＬに戻る。ここで、設定値Ｎｘは
Ｎｘカウンタ５７の外部より与えられており、適宜に変
更することができる。

【００５４】Ｎｘカウンタ５７におけるカウンタ動作の
何れかのタイミングで、エッジ検出信号ＥＤＧがハイレ
ベルとなり電圧レベル検出器１０の出力信号の立上りエ
ッジを検出すると、エッジカウンタ６０において所定数
（この場合、２回）のエッジを検出したとして出力端子
をセットしてハイレベル信号を出力する。ここで、Ｎｘ
カウンタ５７カウント途中では、Ｎｘカウンタ５７のカ
ウンタ値は“０”以外のカウント値を出力している。従
って、一致検出回路５８の出力信号からインバータゲー
ト５９を介した信号はハイレベルを維持している。結果
としてアンドゲート６１の出力信号である有効信号検出
信号Ｄはハイレベルとなる。この時点ではシグナルディ
テクト信号ＳＤはローレベルとなっており、インバータ
ゲート６２の出力端子はハイレベルとなっている。アン
ドゲート６３の双方の入力端子がハイレベルとなり、シ
グナルディテクトセット信号ＳＥＴがハイレベルにセッ
トされる（図８では、ｓｅｔの状態）。

【００５５】シグナルディテクトセット信号ＳＥＴが出
力されると同時に、有効信号検出信号Ｄがオアゲート５
５を介してエッジカウンタ６０とカウンタ制御回路５
６とをリセットして、次サイクルのクロック信号ＣＬＫ
に同期してＮｘカウンタ５７がリセットされ、カウント
値を“０”にリセットする。このカウント値“０”が一
致検出回路５８において一致検出されて、一致検出回路
５８はハイレベルの出力信号を出力する。そして、イン
バータゲート５９を介してアンドゲート６１の一方の入
力信号はローレベルとなり、有効信号検出信号Ｄはロー
レベルに、更にシグナルディテクトセット信号ＳＥＴも
ローレベルに戻る。一方、シグナルディテクトセット信
号ＳＥＴがハイレベルとなったことに基づき、シグナル
ディテクト信号作成回路９０により、シグナルディテク
ト信号ＳＤがハイレベルとなるので、インバータゲート
６２の出力信号をローレベルに固定して更なる有効信号
検出信号Ｄを受け付けなくなる（図８では、ｗａｉｔ状
態）。この状態において、後述のシグナルディテクトリ
セット信号ＲＳＴにより、シグナルディテクト信号作成
回路９０を介してシグナルディテクト信号ＳＤがローレ
ベルとなれば、、エッジ検出信号ＥＤＧが受け付けられ
るアイドル状態ＩＤＬに戻る。尚、図８の状態遷移図に
おいては、エッジカウンタ６０の設定値は２としてお
り、エッジ検出信号ＥＤＧが２回出力されれば出力信号
をセットしてハイレベルを出力するように設定している
が、カウント値を任意に設定して構成することも可能で
ある。

【００５６】図７は、シグナルディテクトリセット回路
７０の具体例である。有効信号検出信号Ｄが一方の入力
端子に入力されているオアゲート７１の出力端子が、カ
ウンタ制御回路７２のリセット端子Ｒに入力されてい
る。カウンタ制御回路７２のイネーブル端子Ｅには、
シグナルディテクト信号ＳＤが入力されている。カウン
タ制御回路７２の出力端子は、オン／オフ信号として
Ｎｙカウンタ７３に入力される。Ｎｙカウンタ７３に
は、クロック信号ＣＬＫと設定値Ｎｙが入力されている
と共に、カウント値を出力する出力信号が、一致検出回
路７４に接続されている。一致検出回路７４には設定値
Ｎｙが比較値として入力されており、一致検出結果が、
オアゲート７１の他方の入力端子に接続される共に、シ
グナルディテクトリセット信号ＲＳＴとして出力されて
いる。

【００５７】図７のシグナルディテクトリセット回路７
０の動作について、図９の状態遷移図に基づき説明す
る。図９のアイドル状態ＩＤＬにおいて、カウンタ制御
回路７２は、シグナルディテクト信号ＳＤのハイレベ
ル信号がイネーブル端子Ｅに入力されると、Ｎｙカウン
タ７３に向けてオン信号を出力し、信号を検出した状態
（図９では、ｓｉｇｎａｌ ｄｅｔｅｃｔ）となる。こ
のオン信号の後、Ｎｙカウンタ７３に入力されているク
ロック信号ＣＬＫに同期してＮｙカウンタ７３がカウン
ト動作を開始する。図９における（ｓｉｇｎａｌ ｄｅ
ｔｅｃｔ）状態からクロック信号ＣＬＫに同期してカウ
ント値を１つづつ増加させていく（図９において、状態
１から状態Ｎｙまで）。カウント動作が継続しカウント
値が設定値Ｎｙに一致すると、一致検出回路７４により
シグナルディテクトリセット信号ＲＳＴを出力する。シ
グナルディテクトリセット信号ＲＳＴは、オアゲート７
１を介してカウンタ制御回路７２をリセットし、カウ
ンタ制御回路７２からの出力信号としてオフ信号をＮ
ｙカウンタ７３に出力する。Ｎｙカウンタ７３はリセッ
トされ、アイドル状態ＩＤＬに戻る。ここで、設定値Ｎ
ｙはＮｙカウンタ７３の外部より与えられており、適宜
に変更することができる。

【００５８】Ｎｙカウンタ７３におけるカウンタ動作の
何れかのタイミングで、有効信号検出信号Ｄがハイレベ
ルとなり、シグナルディテクトセット回路５０において
有効な信号を検出した場合には、オアゲート７１を介し
てカウント制御回路７２がリセットされＮｙカウンタ
７３がリセットされて、信号を検出した状態（図９で
は、ｓｉｇｎａｌ ｄｅｔｅｃｔ）に戻る。この場合、
シグナルディテクト信号ＳＤがハイレベルとなっている
ので、カウンタ制御回路７２は、再度イネーブル状態
となり、出力端子からオン信号をＮｙカウンタ７３に出
力する。クロック信号ＣＬＫに同期してＮｙカウンタ７
3は、リセットされた後、再度カウント動作を開始する
（図９では、ｓｉｇｎａｌ ｄｅｔｅｃｔ）。

【００５９】図１０乃至１２には、図６乃至９によるシ
グナルディテクト信号ＳＤの各動作シーケンスを示して
いる。図１０乃至１２では、電圧レベル検出器１０の入
出力信号である差動の入力信号ＩＮ＋、ＩＮ−と、出力
信号Ｌ、更に、信号検出結果を示すシグナルディテクト
信号ＳＤが表示されている。尚、図１０、１１では、入
力信号ＩＮ＋、ＩＮ−の切り替わりサイクルに同期して
電圧レベル検出器１０の出力信号Ｌにおける立上りエッ
ジを検出する場合を示しており、Ｎｘカウンタ５７をカ
ウントするクロック信号ＣＬＫの周期を入力信号の切り
替わりサイクルに同期させた場合について例示してい
る。また、信号検出においては、入力信号ＩＮ−に比し
て入力信号ＩＮ＋がハイレベルにある場合のみを検出対
象としている。

【００６０】図１０における信号（１）は、差動入力信
号ＩＮ＋、ＩＮ−の電位差が所定値に達するサイクルが
１ビット長しか発生しない場合を示している。差動入力
信号ＩＮ＋、ＩＮ−が所定電圧差になった場合に、電圧
レベル検出器１０はハイレベルの出力信号Ｌを出力し立
上りエッジ検出回路３０がエッジ検出信号ＥＤＧを出力
する。これにより、カウンタ制御回路５６がイネーブ
ル状態となりＮｘカウンタ５７を起動してカウント動作
をはじめる。しかしながら、Ｎｘ回のカウント期間であ
る所定時間Ｘｎｓ内に後続のエッジが検出されないた
め、エッジカウンタ６０の出力信号はローレベルを維持
し、有効信号検出信号Ｄがセットされることはない。従
って、シグナルディテクトセット信号ＳＥＴはセットさ
れずシグナルディテクト信号ＳＤはローレベルを維持す
る。Ｎｘのカウント後、Ｎｘカウンタ５７の出力信号が
ローレベルとなるので、インバータゲート５４を介して
カウンタ制御回路５６をリセットしてＮｘカウンタ５
７へオフ信号を送り、カウント値がリセットされると共
にカウント動作は停止してアイドル状態ＩＤＬに戻る。
入力信号ＩＮ＋、ＩＮ−において、有効であると判断さ
れたビットは１ビットのみであり後続する信号が検出さ
れない。従って、ここで得られた１ビット長の検出信号
はノイズであると判断される。

【００６１】図１０における信号（２）、信号（３）
は、差動入力信号ＩＮ＋、ＩＮ−の電位差が１ビットを
挟んで連続する２ビットについて所定値を越えた場合を
示している。差動入力信号ＩＮ＋、ＩＮ−が所定電圧差
になった場合に、電圧レベル検出器１０はハイレベルの
出力信号Ｌを出力し立上りエッジ検出回路３０がエッジ
検出信号ＥＤＧを出力する。先ず、最初のビットにより
エッジ検出信号ＥＤＧが出力されることにより、カウン
タ制御回路５６がイネーブル状態となりＮｘカウンタ
５７を起動してカウント動作をはじめる。１ビット挟ん
で次のビットにおいてもエッジ検出信号ＥＤＧが出力さ
れる。１ビットを挟んだ２つのビットの立上りエッジ間
隔は、Ｐ１３９４ｂのｔ＿ａｄ＿ｏｎ時間の規格に対し
て通常充分に短いので、Ｎｘ回のカウント動作である所
定時間Ｘｎｓ内の時間であるといえる。従って、Ｎｘカ
ウンタ５７の出力信号はハイレベルを維持しておりイン
バータゲート５９の出力信号がハイレベルを維持したま
ま、エッジカウンタ６０の出力信号もハイレベルとな
る。有効信号検出信号Ｄがセットされ、シグナルディテ
クト信号ＳＤがハイレベルにセットされていなければシ
グナルディテクト信号ＳＤがハイレベルにセットされ
る。図１０においては、入力信号ＩＮ＋、ＩＮ−の立上
りエッジに同期するクロック信号ＣＬＫにより、２番目
の出力信号Ｌに同期してシグナルディテクト信号ＳＤが
セットされる。シグナルディテクト信号ＳＤがインバー
タゲート６２を介してアンドゲート６３に入力されてい
るので、有効信号検出信号Ｄはアンドゲート６３により
マスクされ、以後の有効信号検出信号Ｄは受け付けられ
なくなる。入力信号ＩＮ＋、ＩＮ−において、１ビット
を挟んだ２ビットにおいて立上りエッジを検出でき、こ
のエッジ間隔がＮｘ回のカウント動作である所定時間Ｘ
ｎｓ内の時間であるので、有効な信号が検出されたと判
断される。

【００６２】図１１における信号（４）、信号（５）
は、差動入力信号ＩＮ＋、ＩＮ−の電位差が所定値に達
するサイクルが２ビット検出されるが、時間間隔がＮｘ
カウンタのＮｘカウントである所定時間Ｘｎｓ以内に存
在していない場合を示している。信号（４）の出力信号
Ｌに対して、Ｎｘカウンタ５７がカウント動作を開始す
るが、次の信号（５）のエッジ検出信号ＥＤＧが検出さ
れる前に、ＮｘカウンタがＮｘカウントを終了してしま
う。従って、Ｎｘカウンタ５７の出力カウンタ値は
“０”となり、よって一致検出回路５８の出力がハイレ
ベルとなって、オアゲート５５を介してエッジカウンタ
６０とカウンタ制御回路５６とをリセットしてＮｘカ
ウンタ５７のカウント値をリセットすると共に、動作を
停止してアイドル状態ＩＤＬに戻る。従って、出力信号
Ｌの信号（５）はノイズであると判断される。尚、出力
信号（４）は、先行する出力信号Ｌとの時間間隔がＸｎ
ｓ以下である場合には、有効な信号として検出されてい
る。

【００６３】図１１における信号（６）、信号（７）
は、差動入力信号ＩＮ＋、ＩＮ−の電位差が所定値に達
するサイクルが、信号（６）については、２ビット連続
した信号であり、信号（７）については、２ビット以上
連続した信号である場合を示している。両信号の間には
１ビット分の反転信号が挟まれているので、信号（６）
と信号（７）とのエッジ間隔は３ビット長となる。これ
らのビットの立上りエッジ間隔は、Ｐ１３９４ｂのｔ＿
ｓｄ＿ｏｎ時間の規格に対して通常充分に短いので、Ｎ
ｘ回のカウント動作である所定時間Ｘｎｓ内の時間であ
るといえる。従って、最初のエッジ検出によりカウント
動作を開始したＮｘカウンタのカウント途中で、２つ目
のビット信号に起因する立上りエッジが検出され、有効
な信号が検出されたと判断される。

【００６４】また、シグナルディテクトリセット回路７
０の動作としては、シグナルディテクト信号ＳＤがハイ
レベルの状態であるので、回路７０は信号を検出した状
態（図９では、ｓｉｇｎａｌ ｄｅｔｅｃｔ）にある。
そこに信号（４）と信号（４）の先行信号により検出さ
れた有効信号検出信号Ｄが入力され、カウンタ制御回路
７２がリセットされる。Ｎｙカウンタ７３はカウント
値がリセットされた後、再びカウントを開始する。有効
信号検出信号Ｄが再度入力されるのは、前述したように
信号（７）の立上りエッジが検出されるタイミングであ
る。信号（４）によりＮｙカウンタ７３が再起動してか
らカウント値がＮｙとなる所定時間Ｙｎｓに達していな
い場合には、カウント値はＮｙ未満の値となっており、
設定値Ｎｙとの一致検出はされない。従って、シグナル
ディテクトリセット信号ＲＳＴが出力されることはな
く、カウンタ制御回路７２によりＮｙカウンタ７３は
リセットされて、所定時間Ｙｎｓのカウントを再度始め
る。

【００６５】図１２における信号（８）、信号（９）
は、差動入力信号ＩＮ＋、ＩＮ−の電位差が所定値に達
する時間間隔が、ＮｘカウンタのＮｘカウントである所
定時間Ｘｎｓ以内に存在していない場合を示している。
図１１における信号（４）、信号（５）の場合と同様に
信号（９）はノイズであると判断される。

【００６６】信号（９）はノイズであると判断されるた
め、シグナルディテクト信号ＳＤが出力されるのは、信
号（８）の時点である。従って、信号（８）によりＮｙ
カウンタ７３はカウント値がリセットされ再びカウント
動作を開始する。その間に検出される信号（９）は、ノ
イズであると判断され、他に出力信号Ｌも検出されない
ので、Ｎｙカウンタ７３はカウント動作を継続し、設定
値Ｎｙまでカウント動作を継続する。カウント値がＮｙ
になったところで、一致検出回路７４の出力信号である
シグナルディテクトリセット信号ＲＳＴがハイレベルを
出力し、シグナルディテクト信号作成回路９０がシグナ
ルディテクト信号ＳＤをリセットする。所定時間Ｙｎｓ
以内に有効な信号が検出されなかったとして信号検出さ
れない旨の動作を行う。

【００６７】次に、図１３に第２実施形態の信号検出装
置２を示す。信号検出装置２は、中央処理装置（以下、
ＣＰＵと略記する。）２２を中心にバス２８を介して、
通信インターフェース２１が接続されると共に、メモリ
２３、磁気ディスク装置２４、表示装置（以下、ＣＲＴ
と略記する。）２５、キーボード２６、及び外部記憶媒
体駆動装置２７が相互に接続されており、更に外部記憶
媒体駆動装置２７にＣＤＲＯＭや磁気媒体等の外部記憶
媒体２９が着脱可能に設置される構成である。また、通
信インターフェース２１には、ツイストペアケーブル等
のシリアルバスの信号伝送線路が接続されている。

【００６８】後述の図１４、１５に示す信号検出方法の
フローチャートは、第１実施形態の信号検出装置１にお
いて実現される信号検出方法を示している他、このフロ
ーチャートをプログラムにより備えてやれば信号検出装
置２においても実行することができる。この場合プログ
ラムは、信号検出装置２内のメモリ２３や磁気ディスク
装置２４に記録されている他、ＣＤＲＯＭや磁気媒体等
の外部記憶媒体２９に記録されている場合に、外部記憶
媒体駆動装置２７を介して、更にインターネット等の電
気通信回線（不図示）を介して、メモリ２３、磁気ディ
スク装置２４に記録され、あるいは直接ＣＰＵ２２に転
送される。ここで、インターネット等の電気通信回線
（不図示）は、有線の公衆電話回線や、携帯電話等向け
の無線の公衆回線、及び有線あるいは無線の専用回線等
の通信媒体とのインターフェースをとるために設けられ
ており、通信インターフェース２１を介して信号伝送線
路に接続されていてもよい。

【００６９】また、Ｎｘカウンタ５７、Ｎｙカウンタ７
３、及びエッジカウンタ等の各設定値や、電圧レベル検
出器１０における差動入力信号ＩＮ＋、ＩＮ−間の電位
差の規定値等のパラメータは、信号検出装置１に対して
不図示の入力装置により設定可能である他、信号検出装
置２に対しては、ＣＲＴ２５等で確認しながらキーボー
ド２６からの入力が可能であると共に、磁気ディスク装
置２４や、ＣＤＲＯＭ、磁気媒体等の外部記憶媒体２９
等に記録されており、上記プログラムの処理に従いＣＰ
Ｕ２２からの指令に従って必要に応じて参照される。

【００７０】以下、信号検出方法のフローについて図１
４、１５に基づき具体的に説明する。図１４は、シグナ
ルディテクト信号ＳＤをセットするフローチャートを示
している。処理ステップ（以下、Ｓと略記する。）１で
は、電圧レベル検出器１０、あるいは通信インターフェ
ースを介して入力された入力信号ＩＮ＋、ＩＮ−に基づ
く信号波形の立上りエッジを検出しており（Ｓ１：Ｎ
Ｏ）、検出したら（Ｓ１：ＹＥＳ）エッジ検出のカウン
ト数を１つ増加させる（Ｓ２）。この時、エッジ検出を
行う所定時間を計測するＮｘカウンタがカウント動作中
でなければ（Ｓ３：ＮＯ）、カウント動作を開始して
（Ｓ４）エッジ検出状態に戻る（Ｓ１）。カウント中で
あれば（Ｓ３：ＹＥＳ）更にエッジ検出回数が所定回数
に達したか否かを判断する（Ｓ５）。所定回数に達して
いなければ（Ｓ５：ＮＯ）、Ｎｘカウンタのカウント数
を判断する（Ｓ６）。Ｎｘカウントに達していれば（Ｓ
６：ＹＥＳ）、エッジカウンタをリセットすると共に
（Ｓ１２）Ｎｘカウンタをリセットして（Ｓ７）、達し
ていなければ（Ｓ６：ＮＯ）そのまま立上りエッジの検
出を継続する（Ｓ１）。

【００７１】また、エッジ検出回数が所定回数に達して
いれば（Ｓ５：ＹＥＳ）、入力された信号は有効な入力
信号であるとして有効信号検出信号Ｄを出力し（Ｓ
８）、エッジカウンタをリセットすると共に（Ｓ１３）
Ｎｘカウンタをリセットする（Ｓ９）。次に、シグナル
ディテクト信号ＳＤがセットされているか否かを判断す
る（Ｓ１４）。シグナルディテクト信号ＳＤがセットさ
れていなければ（Ｓ１４：ＮＯ）、シグナルディテクト
セット信号ＳＥＴをセットする（Ｓ１０）。セットされ
ていれば（Ｓ１４：ＹＥＳ）、シグナルディテクトセッ
ト信号ＳＥＴはセットする必要がなく、次の有効信号検
出信号Ｄを検出するために立上りエッジの検出状態に戻
る（Ｓ１）。

【００７２】図１５は、シグナルディテクト信号ＳＤを
リセットするフローチャートを示している。Ｓ１２にて
シグナルディテクト信号ＳＤが出力されているか否かを
検出しており（Ｓ１２：ＮＯ）、検出されたら（Ｓ１
２：ＹＥＳ）入力信号ＩＮ＋、ＩＮ−を検出しないこと
を判断するための所定時間を計測するＮｙカウンタのカ
ウント動作を開始する（Ｓ１３）。カウント動作中に有
効な信号を検出したことを示す有効信号検出信号Ｄを検
出するか否かを判断する（Ｓ１４）。検出すれば（Ｓ１
４：ＹＥＳ）Ｎｙカウンタをリセット（Ｓ１５）した上
で再度カウント動作を開始する（Ｓ１３）。検出しなけ
れば（Ｓ１４：ＮＯ）、更にＮｙカウンタのカウント数
を判断する（Ｓ１６）。そしてＮｙカウントに達してい
なければ（Ｓ１６：ＮＯ）、Ｓ１４の有効信号検出信号
Ｄの検出ステップに戻り検出動作を継続する。Ｎｙカウ
ントに達していれば（Ｓ１６：ＹＥＳ）、シグナルディ
テクトリセット信号ＲＳＴをセットし（Ｓ１７）、Ｎｙ
カウンタをリセットして（Ｓ１８）、シグナルディテク
ト信号ＳＤのリセットフローを終了する。

【００７３】図１６には、シリアルバスＢＢ上に、装置
Ａ乃至Ｈの装置（ＩＤ＝０乃至７）、更に図示されてい
ないその他の装置（ＩＤ＝８乃至ｎ）からなるｎ＋１の
装置が、Ｐ１３９４ｂシリアルバスシステムにより構成
されていることを示している。Ｐ１３９４ｂのインター
フェースでは、各装置に対してＩＤ番号を付与すること
によりシステムを構成することができる。個々の装置に
は、シリアルバスＢＢとのインターフェース部分に信号
検出装置１、あるいは信号検出装置２が構成されてお
り、これらの装置以外にも、図１４、１５のフローチャ
ートにより示した信号検出方法を実現するインターフェ
ースがソフトウェア、あるいはファームウェアとして備
えられている。これらの信号検出装置１、２、及び信号
検出方法がインターフェース部分に備えられていること
により、各装置は、シリアルバスＢＢ上の信号について
有効な信号を検出することができ、Ｐ１３９４ｂインタ
ーフェースによる通信が可能となる。

【００７４】以上詳細に説明したとおり、第１実施形態
に係る信号検出装置１、及び信号検出方法（図１４、１
５）では、入力信号ＩＮ＋、ＩＮ−の電圧振幅レベルと
所定電圧値ＶＲＥＦとの比較部分である電圧レベル検出
器１０を除く、電圧レベル検出器１０の出力信号Ｌの状
態遷移の検出を行う立上りエッジ検出回路３０、信号の
確認を行うシグナルディテクトセット回路５０、非信号
の確認を行うシグナルディテクトリセット回路７０、及
び検出信号の生成を行うシグナルディテクト信号作成回
路９０は、論理回路で構成することができるので、ＣＭ
ＯＳ−ＬＳＩ等のディジタル集積回路により実現すれば
回路動作を低消費電流で実現することができる。第１実
施形態に係る信号検出装置１、及び信号検出方法（図１
４、１５）を使用したシリアルバスシステム（図１６）
において低消費電流動作を実現することができる。これ
らのシステムを携帯機器等のバッテリー駆動システムに
使用する場合、長時間連続使用に好適であると共に、集
積回路実装時における発熱の問題が緩和され高密度実装
を実現することができる。

【００７５】また、信号検出のために割り当てられる検
出時間の規格に合わせて、信号確認及び非信号確認を行
うべき第１及び第２所定時間を設定するＮｘ及びＮｙカ
ウンタのカウント周波数及び設定値（Ｎｘ、Ｎｙ）を適
宜に設定してやればよく、必ずしも高速な信号転送速度
に合わせた時間で信号検出を行う必要がない。従って、
Ｎｘ及びＮｙカウンタのカウント周波数を決定するクロ
ック信号ＣＬＫを信号転送速度に比して低周波数で動作
させればよい。信号転送速度に合わせて動作させる場合
に必要であったＰＬＬ回路等の高周波数のクロック回路
等が不要となる。信号検出装置１、あるいは信号検出方
法（図１４、１５）を使用したシステム（図１６）にお
いて低消費電流動作を実現することができる。これらの
システムを携帯機器等のバッテリー駆動システムに使用
して好適である。

【００７６】特に、Ｐ１３９４ｂ規格においては、Ｐ１
３９４ｂ規格におけるＳ８００規格が８００Ｍｂｐｓ、
Ｓ３２００規格が３．２Ｇｂｐｓの高速伝送規格が策定
されているが、信号検出装置１、及び信号検出方法（図
１４、１５）をＣＭＯＳ−ＬＳＩ等のディジタル集積回
路により実現するので、低消費電流動作を実現すること
ができ、更にいわゆるシステムＬＳＩと称される大規模
集積回路に集積することが可能となり高密度実装でＰ１
３９４ｂ規格に適合あるいは準拠した信号検出装置１、
信号検出方法（図１４、１５）を提供することができ
る。

【００７７】また、Ｐ１３９４ｂ規格では図２に示すよ
うに、有効信号の検出からシグナルディテクト信号ＳＤ
のアサートまでの遅延時間（ｔ＿ｓｄ＿ｏｎ）、及び非
有効信号の検出からシグナルディテクト信号ＳＤのネゲ
ートまでの遅延時間（ｔ＿ｓｄ＿ｏｆｆ）について規定
しており、各々１００μｓｅｃを最大値として規定して
いる。そのため、この規格に合わせてシグナルディテク
トセット回路５０のＮｘカウンタ５７と、シグナルディ
テクトリセット回路７０のＮｙカウンタ７３とのカウン
ト周波数及び設定値（Ｎｘ、Ｎｙ）を適宜に設定してや
ればよい。即ち、Ｓ８００乃至Ｓ３２００規格という高
速な信号転送速度に対応するサンプリング周波数に比し
て低い周波数で信号検出を行うことができる。信号転送
速度に合わせて動作させる場合に必要であったＰＬＬ回
路等の高周波数回路等が不要となり、低消費電流動作を
実現することができる。これらのシステムを携帯機器等
のバッテリー駆動システムに使用して好適である。

【００７８】また、Ｐ１３９４ｂ規格においては、信号
伝送のために８ｂ１０ｂの符号化を行っている。８ｂ１
０ｂ符号化では、伝送線路を伝播する１０ビット長の符
号内において同じビット値が５ビット以上連続すること
がない。従って、ビット値が切り替わる際の状態遷移が
出現する最大時間が決定されることとなる。例えばＳ８
００規格（８００Ｍｂｐｓ）に対して符号化後は１Ｇｂ
ｐｓのビット信号が伝送するのでビット長は１ｎｓとな
り、状態遷移が出現する最大時間は５ｎｓ（２００ＭＨ
ｚ）となる。即ち、信号検出において、最大時間（Ｓ８
００規格の場合、５ｎｓ）以内に状態遷移が検出されな
ければ、最初に状態遷移が検出された入力信号はノイズ
であると判断することができる。

【００７９】また、入力信号ＩＮ＋、ＩＮ−の所定の組
み合わせに対して状態遷移を検出することにより信号検
出を行うようにすれば、入力信号ＩＮ＋、ＩＮ−の電圧
振幅レベルを検出する電圧レベル検出器１０、あるいは
レベル検出ステップにおいて、高速な信号転送速度で伝
送される信号の全てをサンプリングする必要がない。従
って、電圧レベル検出器１０、あるいはレベル検出ステ
ップを、信号転送速度に比して低速度で構成してもよく
低消費電流動作を実現することができる。携帯機器等の
バッテリー駆動システムに使用して好適である。

【００８０】特に、Ｐ１３９４ｂ規格において、図３、
４に示す８ｂ１０ｂ符号のコード表では、伝送線路上の
電圧レベルにおけるＤＣバランスを維持するため、伝送
線路を伝播する１０ビット長の符号パターンには、ビッ
ト“０”の多いパターンと、その反転パターンであるビ
ット“１”の多いパターンとの２組の１０ビット長の符
号が、８ビットデータ毎に割り当てられている。１０ビ
ット長の符号の中で、電圧レベル検出器１０、あるいは
レベル検出ステップに立上りエッジを含むビット“１”
のビット長が連続しないパターンは４６個存在する（図
３、４中、太い斜体文字で記載されたパターン）。この
うち、ビット“０”の数とビット“１”の数が同数であ
るパターンは、１２個存在する（図３、４中、太い斜体
文字に網掛けが施されたパターン）。この１２個のパタ
ーンは、ビット“０”とビット“１”とが反転関係にあ
るものがペアを構成しており１つの８ビットデータに対
応している。従って、符号化前の８ビットデータでは６
種類となる。５２ｈ、９２ｈ、Ａ２ｈ，ＡＡｈ、ＡＣ
ｈ、ＡＤｈの６つの８ビットデータが該当する。上記４
６個のパターンから、この１２個のパターンを除いた３
４個のパターンでは、ビット“１”の数がビット“０”
の数に比して少ないパターンとなっている。

【００８１】以上よりＰ１３９４ｂ規格において伝送さ
れる１０ビット長の符号を検討する。１つの８ビットデ
ータに対して１０ビット長の符号が２種類あるので、１
０ビット長の符号は２５６×２＝５１２存在する。この
うちの４６個の符号のみがビット“１”のビットが連続
しない符号であるので、ビット“１”が２ビット長以上
連続する符号は、５１２−４６＝４６６となる。即ち、
全１０ビット長の符号の９０％以上がビット“１”が２
ビット長以上連続する部分を有する符号である。また、
４６符号のうち３４符号については、ビット“０”の数
が多く、且つビット“１”が連続しない符号である。し
かしながら、Ｐ１３９４ｂ規格により、伝送線路上のＤ
Ｃバランスを維持するため次に伝送される１０ビット長
の符号はビット“１”の数が多い符号となる。即ち、３
４の符号のうち何れかの符号に続く符号ではビット
“１”が少なくとも２ビット長連続する部分を含む符号
となる。更に、残りの１２の符号については、８ビット
データにおいて６種類のみであり全データ２５６種類に
対して２％を占めるに過ぎない。加えて８ビットデータ
にスペクトラム拡散方式によるデータのスクランブルが
加えられるため、この６種類の８ビットパターンが連続
することは考えられない。

【００８２】以上のことより、２バイト以上の適宜なバ
イト長を１単位として１０ビット長の符号のビットデー
タ列を見れば、ビット“１”が連続する部分が現れる確
率は高い。シグナルディテクト信号ＳＤのアサートまで
の遅延時間（ｔ＿ｓｄ＿ｏｎ）、及び非有効信号の検出
からシグナルディテクト信号ＳＤのネゲートまでの遅延
時間（ｔ＿ｓｄ＿ｏｆｆ）の最大値が１００μｓｅｃで
あるというＰ１３９４ｂ規格から考えれば、２バイト以
上のデータ長においてビット“１”が２ビット長以上連
続して出現する際の立上りエッジを検出してやれば、確
実に有効な信号を検出することができる。

【００８３】故に、電圧レベル検出器１０は、ビット
“１”が２ビット長以上連続する部分を検出することが
できればよいこととなる。電圧レベル検出器１０の検出
感度を最適化することにより、Ｓ８００規格等の高速な
データ転送速度に追従する必要がなくなり、電圧レベル
検出器１０の設計が容易なると共に、電圧レベル検出器
１０の低消費電流動作を実現して信号検出装置１の低消
費電流動作に寄与するところ大である。

【００８４】また、信号検出のために割り当てられる検
出時間の規格に合わせて、信号確認及び非信号確認を行
うべき第１及び第２所定時間を計測するＮｘカウンタ５
７及びＮｙカウンタ７３を適宜に設定してやればよく、
必ずしも高速な信号転送速度に合わせた時間で信号検出
を行う必要がない。従って、Ｎｘカウンタ５７及びＮｙ
カウンタ７３を動作させるクロック信号ＣＬＫを信号転
送速度に比して低速で動作すればよく、信号検出装置１
における第１及び第２計時部、あるいは信号検出方法に
おける第１及び第２計時ステップであるＮｘカウンタ５
７及びＮｙカウンタ７３を低消費電流で動作させること
ができる。携帯機器等のバッテリー駆動システムに使用
して好適である。

【００８５】第２実施形態に係る信号検出装置２、及び
信号検出方法（図１４、１５）では、第１実施形態の信
号検出装置１における場合と同様の効果を奏すると共
に、シリアルバスＢＢ上の信号伝送において有効な信号
を検出する方法を実行するためのステップ（図１４、１
５）が、コンピュータで読み取り可能なプログラムとし
て、信号検出装置２内のメモリ２３や磁気ディスク装置
２４に記録されている他、ＣＤＲＯＭや磁気媒体等の外
部記憶媒体２９に記録されている場合に外部記憶媒体駆
動装置２７を介して、更にインターネット等の電気通信
回線（不図示）を介して、メモリ２３、磁気ディスク装
置２４に格納され、あるいは直接ＣＰＵ２２に転送され
て、ＣＰＵ２２からの指令により実行することができ
る。そして、このプログラムをＰ１３９４ｂ規格に適合
させることにより、信号検出装置２をＰ１３９４ｂ規格
に適合あるいは準拠したシリアルバスＢＢ上の信号伝送
時における有効な信号の検出装置として使用することが
できる。

【００８６】更に、一連のステップ（図１４、１５）
を、コンピュータが読み取り可能なプログラムに格納す
ることができるため、ＣＤＲＯＭや磁気媒体等の外部記
憶媒体２９に記録しておき、あるいはインターネット等
の電気通信回線を介してダウンロードすることにより、
柔軟に配信、インストールすることができる。

【００８７】図１６に示す信号伝送システムにおける各
装置（装置Ａ乃至Ｈ、及びその他の装置）には、シリア
ルバスＢＢとのインターフェース部分に第１実施形態の
信号検出装置１、あるいは第２実施形態の信号検出装置
２が構成されており、これらの装置以外にも、図１４、
１５のフローチャートにより示した信号検出方法を実現
するインターフェースがソフトウェア、あるいはファー
ムウェアとして備えられていれば、シリアルバスＢＢ上
に伝送される信号を検出することができる。

【００８８】また、各装置（装置Ａ乃至Ｈ、及びその他
の装置）とシリアルバスＢＢとのインターフェース部分
に構成される信号検出装置１、２、あるいは信号検出方
法を実現するソフトウェア、あるいはファームウェア
を、Ｐ１３９４ｂ規格に対応するように構成してやれ
ば、図１６に示す信号伝送システムをＰ１３９４ｂ規格
のインターフェースとして構成することができる。

【００８９】尚、本発明は前記実施形態に限定されるも
のではなく、本発明の趣旨を逸脱しない範囲内で種々の
改良、変形が可能であることは言うまでもない。例え
ば、第１実施形態においては、図８、９に示すように、
Ｎｘ及びＮｙカウンタ５７，７３のカウント用クロック
信号ＣＬＫの周波数を、各々の所定時間であるＮｘカウ
ント及びＮｙカウントまでの時間に比して高く設定した
が、本発明の信号検出装置、信号検出方法、信号伝送シ
ステム、及びコンピュータ読み取り可能なプログラムは
これに限定されるものではなく、クロック信号ＣＬＫの
周波数を低く設定しておくこともできる。この場合は、
所定時間に達した後、クロック信号ＣＬＫが動作して信
号確認、あるいは非信号確認をすることとなる。また、
本実施形態では、入力信号ＩＮ−に比して入力信号ＩＮ
＋が所定値より高い電圧レベルに達した場合に、立上り
エッジを検出するように構成したが、これに限定される
ものではなく、入力信号ＩＮ−に比して入力信号ＩＮ＋
が所定値より低い電圧レベルに達した場合に、立下りエ
ッジを検出するように構成してもよく、更に、これらの
両方のエッジを検出対象としてもよい。また、本実施形
態では、ツイストペアケーブルを用いて差動入力信号が
伝送される場合について説明したが、これに限定される
ものではなく、同軸ケーブルを用いた場合や、光ファイ
バーケーブルを使用する場合にも同様に適用することが
できる。この場合、入力信号は、差動信号ではなく単相
信号であったり、また電気信号でなく光信号である場合
も考えられるが、これらの場合にも入力されてきた信号
のレベルを適宜に検出することができる入力バッファを
備えることにより本発明を適用することができる。ま
た、本実施形態では、Ｐ１３９４ｂ規格について例示し
たが、これに限定されることはなく、更なる高速転送を
実現する次世代の通信インターフェースについても同様
に適用することができることはいうまでもない。

【００９０】（付記１） 入力信号の電圧振幅レベルを
検出するレベル検出部と、前記レベル検出部の出力信号
における状態遷移を検出する状態遷移検出部と、前記状
態遷移検出部により第１所定時間内に所定回数の前記状
態遷移が検出された際に報知信号を出力する信号確認部
と、前記状態遷移検出部により第２所定時間内に状態遷
移が検出されなかった際に報知信号を出力する非信号確
認部と、前記信号確認部により有効にされ、前記非信号
確認部により無効にされる検出信号を生成する検出信号
生成部とを備えることを特徴とする信号検出装置。 （付記２） 前記検出レベル部は、前記入力信号の電圧
振幅レベルを所定電圧値と比較する比較部を有すること
を特徴とする付記１に記載の信号検出装置。 （付記３） 前記レベル検出部の出力信号は、論理信号
であり、前記状態遷移検出部、前記信号確認部、前記非
信号確認部、及び前記検出信号生成部は、論理回路で構
成されていることを特徴とする付記１又は２に記載の信
号検出装置。 （付記４） 前記状態遷移検出部は、前記入力信号の所
定の組み合わせにおいて前記レベル検出部から出力され
る出力信号の状態遷移を検出することを特徴とする付記
１乃至３の少なくとも何れか１項に記載の信号検出装
置。 （付記５） 前記状態遷移は、前記入力信号の電圧振幅
レベルが所定電圧値以上の遷移、又は所定電圧値以下の
遷移をすることに基づき検出されることを特徴とする付
記１乃至４の少なくとも何れか１項に記載の信号検出装
置。 （付記６） 前記状態遷移は、前記レベル検出部の出力
信号における電圧レベルの遷移であることを特徴とする
付記５に記載の信号検出装置。 （付記７） 前記信号確認部は、前記状態遷移検出部か
らの第１の出力信号をトリガとして、前記第１所定時間
の計時を開始する第１計時部と、前記第１計時部による
計時期間中に、前記状態遷移検出部からの前記第１の出
力信号に引き続く前記所定回数の出力信号を検出する検
出器とを備えることを特徴とする付記１乃至３の少なく
とも何れか１項に記載の信号検出装置。 （付記８） 前記非信号確認部は、前記状態遷移検出部
からの出力信号をトリガとして、前記第２所定時間の計
時を開始する第２計時部を備えることを特徴とする付記
１乃至３の少なくとも何れか１項に記載の信号検出装
置。 （付記９） 前記検出信号生成部は、前記信号確認部か
らの前記報知信号をセット信号とし、前記非信号確認部
からの前記報知信号をリセット信号とするフリップフロ
ップ部を備えることを特徴とする付記１乃至３の少なく
とも何れか１項に記載の信号検出装置。 （付記１０） 入力信号の電圧振幅レベルを検出するレ
ベル検出ステップと、前記レベル検出ステップにおいて
検出された前記入力信号の状態遷移を検出する状態遷移
検出ステップと、前記状態遷移検出ステップにより、第
１所定時間内に所定回数の前記状態遷移が検出されたこ
とを報知する信号確認ステップと、前記状態遷移検出ス
テップにより、第２所定時間内に前記状態遷移が検出さ
れなかったことを報知する非信号確認ステップと、前記
信号確認ステップにより有効にされ、前記非信号確認ス
テップにより無効にされる検出信号を生成する検出信号
生成ステップとを有することを特徴とする信号検出方
法。 （付記１１） 前記レベル検出ステップには、前記入力
信号の電圧振幅レベルと所定電圧値とを比較する比較ス
テップを含むことを特徴とする付記１０に記載の信号検
出方法。 （付記１２） 前記状態遷移検出ステップでは、前記入
力信号が所定の組み合わせで入力された際に、前記レベ
ル検出ステップにおいて検出される前記入力信号の状態
遷移を検出することを特徴とする付記１０又は１１に記
載の信号検出方法。 （付記１３） 前記状態遷移検出ステップでは、前記入
力信号の電圧振幅レベルが所定電圧値以上遷移したこと
に基づき、前記状態遷移を検出することを特徴とする付
記１０ないし１２の少なくとも何れか１項に記載の信号
検出方法。 （付記１４） 前記信号確認ステップでは、前記状態遷
移検出ステップにおいて最初に検出される前記入力信号
の状態遷移をトリガとして、前記第１所定時間の計時を
開始する第１計時ステップと、前記第１計時ステップに
よる計時期間中に、前記状態遷移検出ステップにおいて
検出される後続の前記入力信号の状態遷移を、前記所定
回数検出する検出ステップとを有することを特徴とする
付記１０又は１１に記載の信号検出方法。 （付記１５） 前記非信号確認ステップでは、前記状態
遷移検出ステップにおいて検出される前記入力信号の状
態遷移をトリガとして、前記第２所定時間の計時を開始
する第２計時ステップを有することを特徴とする付記１
０又は１１に記載の信号検出方法。 （付記１６） 付記１乃至９の少なくとも何れか１項に
記載の信号検出装置は、シリアルバス上に接続されてお
り、前記信号検出装置によりシリアルバス上の信号を検
出することにより信号の伝送を行うことを特徴とする信
号伝送システム。 （付記１７） 付記１０乃至１５の少なくとも何れか１
項に記載の信号検出方法により、シリアルバス上の信号
を検出して信号の伝送を行うことを特徴とする信号伝送
システム。 （付記１８） 前記シリアルバスは、Ｐ１３９４ｂ規格
に適合又は準拠するバスであることを特徴とする付記１
６又は１７に記載の信号伝送システム。 （付記１９） 付記１６乃至１８の少なくとも何れか１
項に記載のシリアルバス上において、入力信号の電圧振
幅レベルを検出するレベル検出ステップと、前記レベル
検出ステップにおいて検出された前記入力信号の状態遷
移を検出する状態遷移検出ステップと、前記状態遷移検
出ステップにより、第１所定時間内に所定回数の前記状
態遷移が検出されたことを報知する信号確認ステップ
と、前記状態遷移検出ステップにより、第２所定時間内
に前記状態遷移が検出されなかったことを報知する非信
号確認ステップと、前記信号確認ステップにより有効に
され、前記非信号確認ステップにより無効にされる検出
信号を生成する検出信号生成ステップとを有する信号検
出方法により前記シリアルバス上の信号伝送を実行する
ことを特徴とするコンピュータが読み取り可能なプログ
ラム。

【００９１】

【発明の効果】本発明によれば、Ｐ１３９４ｂ等に代表
される次世代ディジタルインターフェースにおいて、高
速なデータ転送速度で伝送されてくる入力信号の検出
を、低消費電流、且つ低コストで実現することができる
信号検出装置、信号検出方法、信号伝送システム、及び
コンピュータ読み取り可能なプログラムを提供すること
が可能となる。

【図面の簡単な説明】

【図１】第１実施形態の信号検出装置を示す回路ブロッ
ク図である。

【図２】Ｐ１３９４ｂ規格におけるシグナルディテクト
信号のタイミングパラメータを示す説明図である。

【図３】Ｐ１３９４ｂ規格における８ｂ１０ｂ符号を示
すコード表（１）である。

【図４】Ｐ１３９４ｂ規格における８ｂ１０ｂ符号を示
すコード表（２）である。

【図５】第１実施形態における電圧レベル検出器の具体
例を示す回路図である。

【図６】第１実施形態におけるシグナルディテクトセッ
ト回路の具体例を示す回路ブロック図である。

【図７】第１実施形態におけるシグナルディテクトリセ
ット回路の具体例を示す回路ブロック図である。

【図８】シグナルディテクト信号のセットシーケンスを
示す状態遷移図である。

【図９】シグナルディテクト信号のリセットシーケンス
を示す状態遷移図である。

【図１０】シグナルディテクト信号のセットシーケンス
を示すタイムチャートである。

【図１１】シグナルディテクト信号のセット中の動作を
示すタイムチャートである。

【図１２】シグナルディテクト信号のリセットシーケン
スを示すタイムチャートである。

【図１３】第２実施形態の信号検出装置の構成図であ
る。

【図１４】第２実施形態の信号検出装置で実行される信
号検出方法のうちシグナルディテクト信号のセットフロ
ーを示すフローチャートである。

【図１５】第２実施形態の信号検出装置で実行される信
号検出方法のうちシグナルディテクト信号のリセットフ
ローを示すフローチャートである。

【図１６】信号伝送システムの構成例を示すシステム構
成図である。

【図１７】従来技術の信号検出装置を示す回路ブロック
である。

【符号の説明】

１、２、１００ 信号検出装置 １０ 電圧レベル検出器 ２１ 通信インターフェース ２２ 中央処理装置（ＣＰＵ） ２３ メモリ ２４ 磁気ディスク装置 ２５ 表示装置（ＣＲＴ） ２６ キーボード ２７ 外部記憶媒体駆動装置 ２８ バス ２９ 外部記憶媒体 ３０ 立上りエッジ検出回路 ５０ シグナルディテクトセット回
路 ５６ カウンタ制御回路 ５７ Ｎｘカウンタ ５８ 一致検出回路 ７０ シグナルディテクトリセット
回路 ７２ カウンタ制御回路 ７３ Ｎｙカウンタ ７４ 一致検出回路 ９０ シグナルディテクト信号作成
回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入力信号の電圧振幅レベルを検出するレ
   ベル検出部と、 前記レベル検出部の出力信号における状態遷移を検出す
   る状態遷移検出部と、 前記状態遷移検出部により第１所定時間内に所定回数の
   前記状態遷移が検出された際に報知信号を出力する信号
   確認部と、 前記状態遷移検出部により第２所定時間内に状態遷移が
   検出されなかった際に報知信号を出力する非信号確認部
   と、 前記信号確認部により有効にされ、前記非信号確認部に
   より無効にされる検出信号を生成する検出信号生成部と
   を備えることを特徴とする信号検出装置。
2. 【請求項２】 前記状態遷移検出部は、 前記入力信号の所定の組み合わせにおいて前記レベル検
   出部から出力される出力信号の状態遷移を検出すること
   を特徴とする請求項１に記載の信号検出装置。
3. 【請求項３】 前記状態遷移は、 前記入力信号の電圧振幅レベルが所定電圧値以上の遷
   移、又は所定電圧値以下の遷移をすることに基づく、前
   記レベル検出部の出力信号における電圧レベルの遷移で
   あることを特徴とする請求項１又は２に記載の信号検出
   装置。
4. 【請求項４】 前記信号確認部は、 前記状態遷移検出部からの第１の出力信号をトリガとし
   て、前記第１所定時間の計時を開始する第１計時部と、 前記第１計時部による計時期間中に、前記状態遷移検出
   部からの前記第１の出力信号に引き続く前記所定回数の
   出力信号を検出する検出器とを備えることを特徴とする
   請求項１に記載の信号検出装置。
5. 【請求項５】 前記非信号確認部は、 前記状態遷移検出部からの出力信号をトリガとして、前
   記第２所定時間の計時を開始する第２計時部を備えるこ
   とを特徴とする請求項１に記載の信号検出装置。
6. 【請求項６】 前記検出信号生成部は、 前記信号確認部からの前記報知信号をセット信号とし、 前記非信号確認部からの前記報知信号をリセット信号と
   するフリップフロップ部を備えることを特徴とする請求
   項１に記載の信号検出装置。
7. 【請求項７】 入力信号の電圧振幅レベルを検出するレ
   ベル検出ステップと、 前記レベル検出ステップにおいて検出された前記入力信
   号の状態遷移を検出する状態遷移検出ステップと、 前記状態遷移検出ステップにより、第１所定時間内に所
   定回数の前記状態遷移が検出されたことを報知する信号
   確認ステップと、 前記状態遷移検出ステップにより、第２所定時間内に前
   記状態遷移が検出されなかったことを報知する非信号確
   認ステップと、 前記信号確認ステップにより有効にされ、前記非信号確
   認ステップにより無効にされる検出信号を生成する検出
   信号生成ステップとを有することを特徴とする信号検出
   方法。
8. 【請求項８】 請求項１乃至６の少なくとも何れか１項
   に記載の信号検出装置は、シリアルバス上に接続されて
   おり、前記信号検出装置によりシリアルバス上の信号を
   検出することにより信号の伝送を行うことを特徴とする
   信号伝送システム。
9. 【請求項９】 前記シリアルバスは、Ｐ１３９４ｂ規格
   に適合又は準拠するバスであることを特徴とする請求項
   ８に記載の信号伝送システム。
10. 【請求項１０】 請求項８又は９に記載のシリアルバス
    上において、 入力信号の電圧振幅レベルを検出するレベル検出ステッ
    プと、 前記レベル検出ステップにおいて検出された前記入力信
    号の状態遷移を検出する状態遷移検出ステップと、 前記状態遷移検出ステップにより、第１所定時間内に所
    定回数の前記状態遷移が検出されたことを報知する信号
    確認ステップと、 前記状態遷移検出ステップにより、第２所定時間内に前
    記状態遷移が検出されなかったことを報知する非信号確
    認ステップと、 前記信号確認ステップにより有効にされ、前記非信号確
    認ステップにより無効にされる検出信号を生成する検出
    信号生成ステップとを有する信号検出方法により前記シ
    リアルバス上の信号伝送を実行することを特徴とするコ
    ンピュータが読み取り可能なプログラム。