JP2002539740A - デルタシグマ領域において信号処理回路を作成する方法および装置 - Google Patents

Abstract

(57)【要約】 本発明は、デルタシグマ領域における回路の設計および製造を可能にする、一般化されたシステムおよび方法を提供することに向けられている。例示的な実施形態によれば、こういったシステムの枠組みは、多数の入力を受け取ることができ、ランダムに連鎖させることができる、一般化された演算子のライブラリをベースにしている。さらに、こういった演算子は、妥当な（例えば、有界のかつ／または安定した）結果を保証しデルタシグマ領域内で閉包を提供するように、すなわち、デルタシグマ領域において妥当な中間結果を作成するように、特に構成されている。線形演算子は、以下の少なくとも２つの基準に従うことによって、閉包を提供するように、構成されている。すなわち、（１）線形演算子に関して、数学的関数を実施するのに用いる演算子の一部の（ａ）入力と、（ｂ）出力、のうちの少なくとも１つがスケーリングされ（例えば、正規化され）て、妥当な結果を保証する、および、（２）それぞれの数学的演算からの出力が、デルタシグマ領域において単一のビットストリームに再変調される。さらに、乗算演算子等の非線形演算子は、デルタシグマ領域において妥当な結果を作成することを意図して構成されている。例えば、乗算器等の非線形演算子に関して、少なくとも１つのオペランドは、非デルタシグマ入力（すなわち、量子化ノイズがない）であるように制限されている。線形演算子と同様に、数学的演算を実施するのに用いる非線形演算子の一部からの出力は、デルタシグマ領域において単一のビットストリームに再変調される。

Description

【発明の詳細な説明】

【０００１】 ［発明の背景］ ［発明の分野］ 本発明は一般的に、信号処理回路の設計および製造に関する。より詳細には、
本発明は、演算子のライブラリを、そういった演算子を用いるシステムおよび方
法と共に開発して、デルタシグマ領域（ｄｅｌｔａ ｓｉｇｍａ ｄｏｍａｉｎ
）においてデジタル信号処理を実施するカスタム集積回路を設計および製造する
ことに関する。

【０００２】 ［従来の技術］ （一般的な信号処理） 当業者であれば、信号処理は、アナログ領域において（アナログ信号処理）、
またはサンプリングした領域において（デジタル信号処理）行うことができる、
ということを理解しよう。アナログ領域においては、信号は無限に可変であるが
、デジタル領域においては、信号の変化は、時間においても振幅においても不連
続に間隔を置いて起こり、そういった間隔の長さは、所望の粒状度の関数である
。

【０００３】 アナログ信号処理は、入力信号に対して、そのネイティブ領域において行われ
るが、アナログ回路の構成要素を高精度に実装することは困難である。すなわち
、アナログ信号処理回路では、正確にマッチングすることができない構成要素同
士を用いねばならない。さらに、アナログ回路は、信号のドリフトや環境ノイズ
の影響を受けやすい。したがってこういった回路では、信号の完全性を維持する
ために、かなりのオーバーヘッド（例えば、フィルタリング）が必要である。こ
ういった欠点にもかかわらず、例えば、リアルタイム処理が必要な場合、アナロ
グ信号処理はいまだに用いられている。

【０００４】 デジタル信号プロセッサの信号処理遅延を許容できる用途については、ドリフ
トや環境ノイズの影響を受けないため、かつ高精度の結果を提供することができ
るために、デジタル信号処理が用いられる。従来技術のマルチビットデジタル信
号処理では、複数の離散サンプリング例のそれぞれにおいて、アナログ信号のマ
ルチビットサンプルが得られる。それぞれのマルチビット値は、アナログ信号が
その時点で有するレベルに近似している。

【０００５】 アナログ信号をサンプリングした信号に変換するマルチビット技術の１つは、
当該技術分野においてパルス符号変調（ＰＣＭ）として知られている。ここでは
、マルチビット二進数を用いて、それぞれのサンプリングした間隔におけるアナ
ログ信号の大きさを表す。しかし、高解像度ＰＣＭデジタル信号処理は、非常に
複雑な回路および比較的低速の順次デジタル処理でしか行うことができない。

【０００６】 ＰＣＭシステム等のデジタル信号処理（ＤＳＰ）システムは通常、アナログ信
号に対して、アナログ／デジタル変換器を用いてそのアナログ信号の近似値とし
てのマルチビット値を作成することによって、動作する。すなわち、そういった
マルチビットレベルが、不連続な各時点におけるそのアナログ信号の大きさの近
似値を構成する。元のアナログ信号とサンプリングした信号との間のいかなる相
違も、信号に付け加えられた量子化ノイズ（すなわち、量子化エラー）であると
考えることができる。

【０００７】 ＰＣＭ処理は、ナイキスト（Ｎｙｑｕｉｓｔ）サンプリングを考慮することに
よって行われ（すなわち、最低でもアナログ信号の最高周波数の２倍で、サンプ
リングが行われ）て、元のアナログ信号が確実に復元される。ナイキスト周波数
でサンプリングを行う場合、量子化ノイズは、元の信号が存在する周波数領域に
おける空間のみを占めることができる。例えば、モトローラ社から入手可能な「
Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｓｉｇｍａ−Ｄｅｌｔａ Ｍｏｄｕｌａｔｉｏｎ
ｆｏｒ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒｓ」とい
う題名の文書（例えば８ページを参照されたい）において、その周波数領域にお
いては、量子化器からのノイズは、ＤＣから、上述のナイキスト周波数の１／２
まで拡散する。しかし、量子化ノイズがその中で拡散する帯域は、そこから元の
アナログ信号が回復される帯域に対応しているので、元の信号を区別して回復す
ることは困難である。アナログ／デジタル変換器のレベルの数は、信号を表すこ
とができる精度に比例するので、このような変換器は、複雑かつ高価になってし
まう。さらに、従来技術のデジタル信号プロセッサは、比較的低速の順次信号処
理と集中型デジタル信号プロセッサの使用とをベースにしているので、リアルタ
イムの用途には不適当かもしれない。

【０００８】 より最近では、デルタシグマ（「シグマデルタ」とも呼ばれる）法を用いて、
アナログ／デジタル変換を実施している。典型的なデルタシグマ変換器では、ア
ナログ信号を直接マルチレベル表示するのではなく、オーバーサンプリングを実
施する中間段階を用いる。このようなオーバーサンプリングは、必要なナイキス
ト周波数よりもはるかに高い周波数で行われるが、量子化レベルの数は低減する
。

【０００９】 デルタシグマ法のオーバーサンプリングは、量子化ノイズを、ＤＣから、オー
バーサンプル周波数（ナイキスト周波数と比べて比較的高い）の１／２までの帯
域にわたって拡散する。オーバーサンプリングは比較的高い周波数で行われるの
で、量子化ノイズは、関係する信号帯域よりもはるかに高い限界まで延びる帯域
にわたって拡散している。したがって、関係する信号帯域におけるノイズ量は低
減する。このような構成であれば、（デジタル）フィルタが関係する信号を容易
に分離することができ、高解像度アナログ／デジタル変換器用に幅広く使用され
る。従来技術のアナログ／デジタル変換器は通常、デジタルデシメーションフィ
ルタを含む。デジタルデシメーションフィルタは、次にその信号帯域を通過させ
ノイズを拒絶し、それによって、ナイキスト周波数（すなわち、そのアナログ信
号を完全に表すのに十分な周波数）でマルチビットワード出力を行う。

【００１０】 同様の逆の技術を用いて、デジタル／アナログ変換を行うことができる。マル
チビットデジタル信号処理の各構成要素でさらに処理した後、デジタル信号プロ
セッサからの出力は、フィルタを用いてナイキストサンプル同士を補間すること
によって、アナログ信号に変換し直すことができる。結果として得られる、滑ら
かになった信号は、はるかに高い周波数で再サンプリングされ、量子化ノイズを
付け加えてビットストリームを作成する。このビットストリームは次に、連続時
間アナログフィルタに供給されて、元のアナログ信号を復元する。

【００１１】 関係する信号帯域におけるノイズの低減は、量子化器を閉ループ内に含まれる
ようにすることによって、より著しく低減することができる。フィルタは、ルー
プに含まれるようにして、量子化ノイズを整形することができる。経路の順方向
ゲインが高いＤＣゲインを有する場合には、量子化ノイズをより低い周波数で抑
制する。

【００１２】 ノイズ整形を、ノイズが周波数に比例して増大する一次変調器に関して説明し
たが、異なる次数の変調器を用いてノイズの波形を調整してもよい、ということ
が理解されよう。フィルタの次数が高くなると、量子化ノイズのうちの関係する
信号帯域において存在する部分が減少する。

【００１３】 例えば、二次変調器であれば、オーバーサンプルの比（オーバーサンプルの周
波数とナイキスト周波数の比）を二倍する毎に、２．５ビット解像度を高めるこ
とができる。したがって、たとえ１ビットの結果しか与えないしきい値量子化器
を１つだけ用いていても、ナイキスト周波数よりも１０００倍大きいオーバーサ
ンプリングを行えば、その結果２倍を１０回したことになり、利用できる解像度
が２５ビット作成される。信号帯域に残っているノイズは、２５ビットのうちの
１つ、すなわち３２００万分の１、のみによって表される。Ｐｅｒｖｅｚ Ｍ．
Ａｚｉｚ他による「Ａｎ Ｏｖｅｒｖｉｅｗ ｏｆ Ｓｉｇｍａ−Ｄｅｌｔａ−
Ｃｏｎｖｅｒｔｅｒｓ」（ＩＥＥＥ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｍ
ａｇａｚｉｎｅ，Ｊａｎｕａｒｙ １９９６）という題名の文書の８２ページに
おいて、デルタシグマ変調器で達成される異なる解像度の比較が行われている。

【００１４】 要するに、マルチビット（ＰＣＭ）デジタル信号処理を行う中間過程としてデ
ルタシグマ変調が用いられてきており、ビットストリームの量子化ノイズは、関
係する信号帯域よりも大きな周波数帯域にわたって拡散される。しかし、デルタ
シグマ変調は単にマルチビット処理の中間過程として用いられているので、マル
チビット領域においてフィルタリングからワード長が変化する際に生じる、信号
処理遅延および回路の複雑さが発生してしまう。

【００１５】 （デルタシグマ処理） より最近では、デルタシグマ信号を、マルチビット（例えば、ＰＣＭ）信号に
変換することなくビットストリーム領域において処理できることが分かっている
。このような処理が可能なのは、そのビットストリームのいかなる所与の点にお
ける１または０の密度も、搬送するアナログ情報を表しているからである。した
がって、単一の線を用いてすべてのアナログ信号情報を搬送することができる。

【００１６】 例えば、ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ
Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，Ｖｏｌｕｍｅ ５，１９９４の
４２１−４２４ページの、Ｖｉｃｔｏｒ ｄｅ Ｆｏｎｔｅ Ｄｉａｓによる「
Ｓｉｇｍａ−Ｄｅｌｔａ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ」という題名の
文書は、デルタシグマ領域においてビットストリームとしてアナログ信号を処理
するための演算子の概念的な使用を説明している。Ｄｉａｓの文書において説明
されている演算子の１つは、デルタシグマ領域において２つのビットストリーム
を合計するための加算器である。その後、結果として得られた信号は再変調器に
供給されて、デルタシグマ領域において出力を維持する。したがって、この文書
は、加算等の演算をデルタシグマ領域においてビットストリームに対して行うこ
とができる、という認識を反映している。

【００１７】 しかし、Ｄｉａｓの文書において説明されている加算器の欠点の１つは、汎用
演算子ではないということである。すなわち、可能性のある入力信号値の利用で
きる範囲の１／２を、この２つの入力が超える場合には、再変調器は飽和してし
まう。さらに、妥当で有界の（ｂｏｕｎｄｅｄ）中間処理結果が確実に得られる
ように各入力をスケーリングするような方法で、デルタシグマ領域において信号
を処理する演算子を提供する一般化された方法についての説明がない。このよう
な一般化された方法が開示されていないので、こういった演算子同士をランダム
に連鎖させてデルタシグマ領域において複雑な処理機能を実施することはできな
い。

【００１８】 Ｓｉｍｏｎ Ｋｅｒｓｈａｗ他による１９９５年１２月付けの「Ｒｅａｌｉｚ
ａｔｉｏｎ ａｎｄ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ａ Ｓｉｇｍａ−
Ｄｅｌｔａ Ｂｉｔｓｔｒｅａｍ ＦＩＲ Ｆｉｌｔｅｒ」という題名の文書の
１−２７ページに、デルタシグマ領域における信号処理の別の例が説明されてい
る。この文書においては、信号のフィルタリングを行う単一入力の信号処理が開
示されている。この文書は、アナログ／デジタル変換に関連する、および、従来
技術のマルチビットデジタル信号プロセッサにおけるデジタル／アナログ変換に
関連するオーバーヘッドは比較的高い、ということを示している。したがって、
Ｋｅｒｓｈａｗの文書は、デルタシグマ領域において演算を行ってこのオーバー
ヘッドを低減することを説明している。しかしＫｅｒｓｈａｗの文書では、単一
の入力信号に対して演算を行うのみであり、中間信号処理中にマルチビット値が
生じることが許容される。デルタシグマ領域に変換し直すことは、集中ＰＣＭ処
理がすべて完了して初めて行われる。すなわち、回路内に集中マルチビット−Ｐ
ＣＭプロセッサが含まれており、多数の入力に対して演算を行い完全にデルタシ
グマ領域内で機能する一般化された演算子が開示されないようになっている。し
たがって、従来技術の、中間過程としてのデルタシグマ処理のマルチビット処理
への使用に関連するのと同様の、欠点が発生する（例えば、回路のマルチビット
処理部においてワード長が長くなるにつれて、回路の複雑さが増大する）。

【００１９】 「Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ ｏｎ ａ Ｓｉｇ
ｍａ−Ｄｅｌｔａ Ｂｉｔｓｔｒｅａｍ」（日付なし）という題名の、Ｋｅｒｓ
ｈａｗ他の別の文書もまた、デルタシグマ領域における単一入力の信号処理を説
明している。しかし、上述のＫｅｒｓｈａｗ他の文書と同様に、このＫｅｒｓｈ
ａｗ他の文書も、デルタシグマ領域において多数の入力を処理するより簡単な回
路設計および製造になじみやすい、一般化された方法は、説明していない。.

【００２０】 マルチビットデジタル処理はすべての用途（リアルタイムの用途等）に適して
いるわけではないということを認識し、アナログ信号処理の欠点（例えば、ドリ
フトやノイズの影響を受けやすい、構成要素同士をマッチングするることが困難
である）を認識すれば、デルタシグマ領域において回路を設計および製造するこ
とが望ましい。しかし今のところ、信号処理のそれぞれの段階から確実に妥当な
結果が得られる方法で、かつ、デルタシグマ領域において中間結果が確実に維持
されるような方法で、デルタシグマ領域における回路の設計および製造に対応し
て利用できる、一般化されたシステムまたは方法はない。

【００２１】 ［発明の概要］ 本発明は、デルタシグマ領域における回路の設計および製造を可能にする、一
般化されたシステムおよび方法を提供することに向けられている。例示的な実施
形態によれば、こういったシステムの枠組みは、多数の入力を受け取ることがで
き、ランダムに連鎖させることができる、一般化された演算子のライブラリ（ｌ
ｉｂｒａｒｙ）をベースにしている。さらに、こういった演算子は、妥当な（例
えば、有界のかつ／または安定した）結果を保証しデルタシグマ領域内で閉包（
ｃｌｏｓｕｒｅ）を提供するように、すなわち、デルタシグマ領域において妥当
な中間結果を作成するように、特に構成されている。線形演算子は、以下の少な
くとも２つの基準に従うことによって、閉包を提供するように、構成されている
。すなわち、（１）線形演算子に関して、数学的関数を実施するのに用いる演算
子の一部の（ａ）入力と、（ｂ）出力、のうちの少なくとも１つがスケーリング
され（例えば、正規化され）て、妥当な結果を保証する、および、（２）それぞ
れの数学的演算からの出力が、デルタシグマ領域において単一のビットストリー
ムに再変調される。さらに、乗算演算子等の非線形演算子は、デルタシグマ領域
において妥当な結果を作成することを意図して構成されている。例えば、乗算器
等の非線形演算子に関して、少なくとも１つのオペランドは、非デルタシグマ入
力（すなわち、量子化ノイズがない）であるように制限されている。線形演算子
と同様に、数学的演算を実施するのに用いる非線形演算子の一部からの出力は、
デルタシグマ領域において単一のビットストリームに再変調される。

【００２２】 枠組みとして一般化された演算子のライブラリを確立したが、本発明の例示的
な実施形態はさらに、このライブラリを用いてデルタシグマ領域において回路を
設計および製造するシステムおよび方法に向けられている。例示的な実施形態は
、既存の設計および製造のツールのアベイラビリティを利用して、まず、理想（
ｉｄｅａｌ）のアナログ演算子を用いてアナログ回路の挙動モデルをキャプチャ
（ｃａｐｔｕｒｅ）する。本発明の例示的な実施形態によれば、こういった理想
のアナログ演算子を用いて、「アナログ」のネットリストが生成される。このア
ナログのネットリストは次に、デルタシグマ演算子の一般化されたライブラリを
用いて、「論理」のネットリストにトランスレートされる。この目的のために、
デルタシグマ演算子は、理想のアナログ演算子と１対１対応になるように構成さ
れている。いったんこういったアナログ演算子をデルタシグマ演算子を用いて論
理にトランスレートすれば、利用可能なルーティングおよび製造のツールを用い
て、論理回路設計をルーティングし製造することができる。

【００２３】 本発明の例示的な実施形態は、著しい利点を提供する。例えば、デルタシグマ
演算子の一般化されたライブラリを用いるので、演算子同士をランダムに連鎖さ
せて、アナログのキャプチャツールを用いて構成されているいかなるアナログ回
路も実装することができる。したがって、デジタル信号処理の利点（例えば、ド
リフトやノイズがないこと）と共に、アナログ領域において入力信号を処理する
ことの利点（例えば、リアルタイムの用途のための高速処理）も保持することが
できる。さらに、回路設計者には見慣れたアナログのブロック図を、デルタシグ
マ領域における１組の演算子に直接トランスレートすることができるので、全体
的な設計プロセスを著しく簡単にすることができる。例示的な実施形態は、既存
の回路の設計および製造のツールを用いることができるので、回路設計者がデル
タシグマ処理を特別に理解する必要はなく、回路の挙動モデルを設計してアナロ
グ領域においてシミュレーションし、次に自動的にデルタシグマ領域にトランス
レートすれば、いかなるターゲット論理デバイスにおける論理アレイ（例えば、
フィールドプログラマブルゲートアレイ、特定用途向け集積回路、等）としても
、早くかつ費用効果的に実施することができる。

【００２４】 以下の説明および添付図面を参照すれば、本発明をさらに理解することができ
る。図面において、同じ要素には同一の参照番号をつけている。

【００２５】 ［好ましい実施形態の詳細な説明］ 本発明の例示的な実施形態を用いて、信号処理の様々な問題のいずれに対する
解決法の実施も、著しく改良することができる。例えば、そのような信号処理の
問題の１つは、オーディオステレオ信号の左信号と右信号とを加算することに関
係する。この問題に対する解決法は通常、マルチビットデジタル領域において、
２つのマルチビット値同士を加算することによって実施される。これとは対照的
に、本発明によるデルタシグマ領域を用いれば、ステレオのそれぞれのチャネル
は、そのチャネルのアナログ信号に、その信号をサンプリングしたことによる量
子化ノイズをプラスしたものを含む、ビットストリームとして表される。したが
って、数学的演算（例えば、いかなる論理演算および／または算術演算）も、あ
たかもその２つの信号がアナログ信号であるかのように、その２つの信号に対し
て行うことができる。

【００２６】 従来技術の欠点なしでデルタシグマ領域においてデジタル信号処理を実施する
ために、例示的な実施形態は、所定の規約（ｃｏｎｖｅｎｔｉｏｎ）に従って、
一般化された演算子のライブラリを作り出すことに、向けられている。一般的に
、演算子は、そういった演算子同士が確実に連鎖して何らかのアナログ回路の機
能性を実施することができるような方法で、数学的演算の一般化された実施を作
成するように、設計されている。

【００２７】 図１Ａにおいて示すように、線形演算子の実施は、以下の少なくとも２つの部
分を含む。すなわち、（１）演算子１０２の第１の入力および出力のうちの少な
くとも１つをスケーリングする（例えば、正規化する）ことによって、閉包を確
実にして、妥当な（例えば、安定したかつ／または有界の）ｎビットの出力（た
だしｎは１よりも大きい）を保証する、および、（２）そのｎビットの出力を、
デルタシグマ再変調器１０４において再変調して、ワード長を、デルタシグマ領
域におけるビットストリームとして表すことができる２レベルの信号に低減する
。図１Ａにおいて、演算子１０２が実施する数学的演算の出力とは対照的に、第
１の入力Ａおよび第２の入力Ｂはスケーリングされる。線形演算の結果として生
じるワード長のいかなる増加も、ｎビットの出力をビットストリームへと再変調
して戻すことによって対処することができるということを認識して、可能な場合
にはいつでも、線形演算が用いられる。この再変調関数は、ライブラリにおける
それぞれの演算子の一部として形成することができる、かつ／または、数学的演
算を実施するのに用いる何らかの演算子に次に連鎖させる、ライブラリの個々の
演算子として、形成することができる。

【００２８】 例えば、一般化された図１Ａの演算子の少なくとも１つの入力信号ラインは、
「＋１」から「−１」まで等の、スケーリングされる（例えば、正規化される）
範囲のアナログ信号（例えば、浮動小数点信号）を表すように構成されている。
この規約は任意であり、すべての処理において維持される（すなわち、いかなる
範囲および／または表記も用いることができる）。上の例においては、「＋１」
と「−１」とが、いかなる所与の信号も有することができるただ２つの値となる
。例えば、ビットストリームにおける二進法の「０」を用いて「+１」を表し、
二進法の「１」を用いて「−１」を表す。２つの信号Ａ、Ｂがこの規約に従って
いれば、この演算子から得られる信号は、「＋２」から「−２」までの範囲にな
る。もちろん、線形演算子については、このスケーリングは、入力信号ではなく
出力信号に対して行うことができる。いずれにせよ、妥当な結果が保証されるよ
うに、演算１０２が正規化される。

【００２９】 信号のスケーリングを選択することによって、かつ、出力が特定範囲内になる
ように、数学的演算の入力信号と出力信号のうちの少なくとも１つをスケーリン
グするまたは制限することによって、「閉包」が確実になる。閉包が確実になる
ことによって、特定用途向けのスケーリングを必要とすることなく、一連のこの
ような関数演算子を、ランダムに連鎖させることができ、再変調器が飽和してし
まうことが確実になくなる。いくつかの演算子については、アプリケーション内
のフィードバックループの存在によって、制限が行われる。

【００３０】 線形演算子の構成においては、演算子または関数のデルタシグマの実施が、意
図するアナログ演算にとって確実に実現可能であるようにすることにもまた、注
意しなければならない。さらに、デルタシグマ演算が、アナログ演算が従うすべ
ての入力条件について確実に妥当であるようにすることにも、注意しなければな
らない。

【００３１】 １ビットよりも多くに延びている数学的演算の出力が、再変調器１０４によっ
て単一のビットストリームに再変調される。前述のように、ライブラリにおける
演算子は、再変調関数を含むように構成することができる。または、別個の再変
調器演算子を、数学的演算を実施するのに用いる演算子と組み合わせてもよい。
再変調器内の積分器をクリッピングし、信号を絶対最大値の固定比率（例えば、
±０．８）に制限することによって、安定性が保証される。

【００３２】 再変調器を用いるのは、１つまたはそれよりも多いビットストリームに対する
線形演算が、たとえその結果が再スケーリングされて元の信号の範囲内のままで
ある場合でも、ワード長が１ビットから１ビットよりも多くに増大する結果とな
るからである。例えば、図１Ｂの加算演算（Ａ／２＋Ｂ／２）への入力は、正規
化群１０６によってスケーリングすることができる。例示的な図１Ｂの演算子に
おいて、入力信号Ａ、Ｂがそれぞれ、「−１」から「＋１」まで変動する場合に
は、正規化群は０．５だけスケーリングを実施する。

【００３３】 例えば、入力Ａ、Ｂが「仮想」２ビット表記の符号ビットとして表されると仮
定する。「＋１」が仮想２ビット表示「０１」として表され、「−１」が仮想２
ビット表示「１１」として表され、それぞれの２ビット表示の第１のビットが符
号ビットである。本明細書においては、「仮想２ビット表示」は、事実上単一の
ビットとして表すことができ、したがってビットストリーム領域に適切な、二進
法の表記を構成する。

【００３４】 図１Ｂにおいて、２ビットの仮想表示の符号ビットのみが変化するので、前述
の規約がすべての処理を通して維持されるならば、この単一のビットを用いて、
値「＋１」および「−１」を表すことができる。スケーリングされる仮想２ビッ
ト表示の符号ビットは、状態が変化するただ１つのビットなので、このビットの
みを正規化群１０６のそれぞれから加算器１０８に供給して、関数（Ａ／２＋Ｂ
／２）の実施を完了することができる。

【００３５】 線形演算子１０８は、２つのゲートのみを含む半加算器によって、関数（Ａ／
２＋Ｂ／２）を実施する。この加算演算の結果、それぞれ２ビットによって表さ
れる３つのレベル「＋１」、「０」、「−１」のうちの１つを有する値「ＣＳ．
０」が生じる。こういったレベルはそれぞれ、０１、００、１１として符号化す
ることができる。

【００３６】 当業者であれば理解するように、アナログ信号を受け入れるのに用いる従来技
術のデルタシグマ変調器は、アナログ信号のフルの解像度を有するフィルタ（す
なわち、本質的にアナログフィルタ）を含む。これとは対照的に、本発明にした
がって構成されている再変調器への入信号は、精密な数ビットによって表すこと
ができる値に制限されているので、再変調器を実施するのに必要なデジタル構成
要素は、こういった精密な数ビット（すなわち、少数のゲート）を有する積分器
（累算器として形成）を含むに過ぎない。結果として生じる出力は、１および０
からなるビットストリームであり、この第１の例におけるこういった１および０
の密度は、（Ａ／２＋Ｂ／２）に等しい。

【００３７】 ２つのゲートを用いて構成されている半加算器を有する、１組の２レベルの信
号に対する演算（Ａ／２＋Ｂ／２）の例示的なデジタルの実施は、以下のとおり
である。

【表１】 「＋０．５」および「−０．５」という２ビットの仮想表示はそれぞれ、「０．
１」という分数内容（ｆｒａｃｔｉｏｎａｌ ｃｏｎｔｅｎｔ）を含むので、Ａ
およびＢという信号のいかなる加算の結果も、０ビットの比率的長さを含む、と
いうことが理解されよう。この理由のために、図１Ｂにおける１０８の出力は、
２ビットの値「ＣＳ．０」として指定されて、いかなる分数内容もないというこ
とを反映している。もちろん、所望ならば、加算器を、分数内容を有する合計値
を扱うゲートを含むように構成してもよい。

【００３８】 デルタシグマ領域内に留まるためには、加算演算子からの３レベルの信号出力
を、再び単一のビットによって表すことができる２レベルの信号に再変調して戻
すことが必要である。ノイズ整形再変調器１０４を用いることによって、出力レ
ベルを制約するのに必要なさらなる量子化ノイズは、信号帯域に入ってこない。
図１Ｃは、後述する回路の設計および製造のシステムに用いて、回路レイアウト
に含む図１Ｂのビットストリームの加算演算子を選択することができる、例示的
アイコンを示す。

【００３９】 線形の数学的演算の出力を２レベルの信号に変換し直す二次再変調器は、図１
Ｄに示す標準モデルの離散時間デルタシグマ変調器を用いて実施することができ
る。２つの離散時間積分器１１０、１１２の出力（変調器の状態変数）はそれぞ
れ、例えば、±２および±４にクリッピングされる。こういったレベルであれば
、再変調器の通常の動作（フルスパンの０．８よりも下）と干渉することはない
が、二次再変調器のフィードバックループ１１４の振動は防止するからである。
しきい値デバイスとして実施される量子化器１１６は、値「＋１」または「−１
」を有する単一のビット出力を作成し、この出力は、１ユニットの遅延１１８を
通る。もちろん、遅延１１８はまた、量子化器１１６の前段で実施して、第２の
積分器と組み合わせてもよい。その場合には、この第２の積分器は、その前向き
経路において単一の遅延を有するものとして示すことができる。

【００４０】 再変調器における両方の積分器の分数的ワード長は、再変調器に入力される関
数の値を二進法で表示したもののみによって決まる。（Ａ／２＋Ｂ／２）の場合
には、出力は整数値のみをとり、したがって分数的延長は不要である。再変調器
の入力に対する分数ビットがなければ、図１Ｄの再変調器における積分器の整数
部分は、それぞれ長さが３ビットと４ビットで、積分器のワード長に対応する、
デジタル累算器によって、実施することができる。

【００４１】 代替実施形態において、再変調器を含む、ライブラリにおけるいかなる演算子
の挙動も、論理状態マシンとして実施できる。すなわち、所与の入力ビットスト
リームのシーケンスについて、関連するビットストリーム出力は、デルタシグマ
領域における演算子の関数の挙動モデルにしたがって作成することができる。

【００４２】 再変調器を含む図１Ｂの半加算器の（Ａ／２＋Ｂ／２）についての完全な関数
は、例えば１３０個のゲートにおいて実施することができる。これとは対照的に
、同等の関数を同様のＳＮ比で実行するのに用いるアナログ演算増幅器であれば
、１ミクロンの相補型金属酸化物半導体技術における１０００個以上のゲートに
相当するシリコン領域を占めてしまう。

【００４３】 本発明による所定の制約に従って線形演算子のライブラリを作り出すことによ
って、アナログ領域に戻ったりマルチビットデジタル信号処理領域に戻ることな
く、ロバストな演算子（ｒｏｂｕｓｔ ｏｐｅｒａｔｏｒｓ）を用いて、デルタ
シグマ領域において保証された妥当な結果を得ることができる。さらに、それぞ
れのロバストな演算子が妥当な結果を提供するように保証することができるので
、演算子同士をランダムな方法で連鎖させてより複雑なアナログ関数を実施する
ことができる枠組みが確立される。この枠組みは、本発明の他の態様による、回
路の設計および製造のプロセスの基礎を形成する。

【００４４】 したがって、可能である時はいつでも、出力が有界（ｂｏｕｎｄ）されること
が可能な線形演算子のライブラリが作り出される。しかし、有界（ｂｏｕｎｄｉ
ｎｇ）が、すべての演算子についてうまくいくわけではない。例えば、入力が十
分長く存在している場合には飽和してしまう積分器等の演算子に関しては、有界
にしても閉包は達成されない。

【００４５】 さらに、時間領域における乗算は、周波数領域におけるたたみこみ（ｃｏｎｖ
ｏｌｕｔｉｏｉｎ）に相当する。両方のオペランドが量子化ノイズを含む場合に
は、一方のノイズスペクトラムの他方とのたたみこみによって、ノイズが、関係
する信号帯域内に拡散してしまう結果になる。この問題に対処するために、本発
明による乗算演算子のオペランドの一方は、量子化ノイズなしで構成されている
（すなわち、他方のオペランドに比べて低減した量子化ノイズの構成要素であり
、本明細書において、低減した量子化ノイズの信号を、デルタシグマ信号ではな
い「量子化ノイズフリー信号」と呼ぶ）。例えば、乗算演算は、ビットストリー
ムに、量子化ノイズのないマルチビット値を乗算することによって、実施される
。当業者であれば理解するように、量子化フリーのオペランドは、固定係数であ
っても、動的変数であってもよい。

【００４６】 スケーリング、すなわち減衰、は乗算の１形式である。例えば、アルファ（α
）だけの減衰は、Ｙ＝Ａ．α＋Ｂ．（１−α）として実施することができる。た
だしＡ＝信号、Ｂ＝選択した符号化の規約における「ゼロ」の値、および０≦α
≦１、である。図１Ｅを参照して、減衰すなわちスケーリングを実施する乗算演
算子を示す。ここで、前述の規約に従う２つの信号入力が、演算子への入力とし
て供給される。これらの入力はそれぞれ、乗算器１２０、１２２に用いられる。
スケーリングに用いる、変数であってもよい値（α）は、マルチビット形式で表
される。例えば、このマルチビット変数は、精密なｎビットに対する２の補数の
二進法の比率として表され、ＡまたはＢによるそれぞれの１ビットの乗算演算を
、Ａの場合には係数（α）とその補数（−α）との間で切り替わる、マルチプレ
クサにすることができる。しかしいかなるコードフォーマットも、本発明の任意
の演算子に関連して用いる任意のマルチビット値に選択できる（例えば、２の補
数のフォーマット、グレーコードフォーマット（ｇｒｅｙ ｃｏｄｅ ｆｏｒｍ
ａｔ）、等）。

【００４７】 加算演算子と同様に、入力信号Ａ、Ｂは１ビットストリームであり、入力値「
＋１」および「−１」の仮想２ビット表示の符号ビットが、それぞれの信号に用
いられる。これらの入力信号はそれぞれ、乗算器１２０、１２２に供給され、係
数αまたは（１−α）が掛けられる。これらの乗算器からの結果は、マルチビッ
ト値であり、これらのマルチビット値は、図１Ｂの演算子において行われる線形
加算の出力とは異なり、回路設計者が所望するいかなる解像度に対する分数内容
も含んでいる。

【００４８】

【００４９】 当業者であれば理解するように、積の項の合計を表すのに必要なのは（ｎ−１
）個の分数ビットのみであり、再変調器は（ｎ−１）個だけ分数ビットを延長し
さえすればよいようになっている。乗算器１２０、１２２からの出力は加算器１
２４に供給され、加算器１２４は、入力信号ＡおよびＢについて指定した範囲内
（すなわち、±１の範囲内）のマルチビット値として、積の項の合計を作成する
。

【００５０】 図１Ｅの演算子の再変調器１０４は、加算演算子に関して前述したものと同様
に構成してもよく、唯一の相違は、図１Ｅの再変調器におけるゲート数が、加算
器１２４からのパラメータで表した値の出力と無矛盾になるように構成されてい
なければならない、ということである。例えば、図１Ｅの再変調器に供給される
入力のマルチビット分数内容によっては、追加の段を用いて分数ビット加算を伝
搬し、それぞれの離散積分器におけるゲート数をそれに応じて増大してもよい。
再変調器の２つの積分器については、前述の二次再変調器の整数部分用の１３０
個のゲートに加えて、例えば分数ビット毎に２０個のゲートを用いてもよい。し
たがって減衰関数は、分数的長さｎをパラメータとする、パラメータで表したラ
イブラリのモジュールとして扱われる。再変調器の分数部分についてのサブ論理
回路は、本発明による回路設計のシステムおよび方法によって、自動的に統合す
ることができる。

【００５１】 アナログのキャプチャツールにおける前述の関数の例示的モデルは、次式のよ
うになる。 ｙ（ｎ）＝（α）ａ_(n-1)＋（１−α）ｂ_(n-1)＋ｅ’_(n-1) ただし、小文字は時間領域におけるサンプルを示し（それに対して、大文字は周
波数領域における処理を示すのに用いる）、小文字ｅは、再変調器の量子化ノイ
ズモデルを構成する。アナログのキャプチャツールにおける例示的モデルを回路
シミュレーションに用いることについては、例示的デルタシグマ演算子のライブ
ラリの説明を終えた後に、本発明のさらに他の態様として説明する。加算演算子
についての同様のモデルは、次式のようにアナログのキャプチャツールにおいて
用いるように構成されていてもよい。 ｙ（ｎ）＝０．５ａ_(n-1)＋０．５ｂ_(n-1)＋ｅ’_(n-1)

【００５２】 前述の演算子に加えて、演算子のライブラリ（例えば、微分器、有限インパル
ス応答（ＦＩＲ）フィルタ、積分器、自動利得制御装置（ＡＧＣ）、等）全体を
、デルタシグマ領域においてビットストリームに対してデジタル信号処理関数を
実施するように、開発してもよい。例えば、減算演算子は、関数（Ａ／２＋Ｂ／
２）を実施する代わりに関数（Ａ／２−Ｂ／２）を実施するという点を除いては
、前述の加算演算子と同様の方法で構成されていてもよい。加算演算子と同様に
、減算演算子は数学的関数から再変調器に出力を供給して、デルタシグマビット
ストリーム領域内に出力が確実に維持されるようにする。

【００５３】 スケーリング演算子を、例えば自動利得制御を行うのに用いたり、平衡変調器
の一部を形成する乗算演算子として用いてもよい。通常スケーリングは、入力信
号に固定値を掛けることを含む。しかし、当業者であれば理解するように、場合
によっては、例えば入力信号を多項式で表したものによって表される非線形関数
で、入力アナログ信号に対して演算を行うことが必要かもしれない。当業者であ
ればさらに理解するように、それぞれが量子化ノイズを含む２つの信号を乗算す
ると、結果として、関係する信号帯域にわたって拡散するノイズ成分が生じ、そ
れによって、元の信号を回復できなくなる。したがって、本発明の例示的な実施
形態は、非線形関数に対応する演算子を含む。

【００５４】 すなわち、図１Ｆを参照して、入力信号Ａの非線形関数Ｆを有する演算子を示
す。ここで、入力信号Ａは、ライブラリの他の演算子に関して用いる規約（例え
ば、ビットストリーム値は±１の範囲内）に従う。入力信号Ａは乗算器１３０に
供給され、乗算器１３０の出力は、加算器１３２に供給される。乗算器のオペラ
ンド「ｍ」および係数「ｂ」（加算器１３２において、乗算器１３０からの出力
に付け加えられる）として供給されるパラメータは、以下のように非線形関数か
ら導くことができる。

【００５５】 非線形関数Ｆに沿ったｘの所与の値（例えば、ｘ₀）について、関数に接線を
引く。例えば、この非線形関数は、多項式であってもよい。図１Ｆにおいて、非
線形関数をブロック１３４で表す。この関数のｘ軸に沿った所与の点について、
ブロック１３６において、この点を通るこの関数の接線の方程式を計算する（す
なわち、ｙ＝ｍｘ＋ｂ）。この計算を行うために、低域フィルタ１３８を介して
入力信号Ａがブロック１３６に供給される。低域フィルタ１３８は、ノイズ成分
のない入力信号Ａの推定値を作成する。

【００５６】 したがって、非線形関数に沿ったそれぞれの点について、その点を通る接線を
表すのに用いる一次方程式に対応するｍとｂというパラメータが計算される（例
えば、ｍ＝ｆ’（ｘ₀）およびｂ＝ｆ（ｘ₀）−ｍｘ₀）。入力信号Ａは著しくオ
ーバーサンプリングされているので、この非線形関数は、入力信号に関して所定
時間にわたって一定のままであるとみなすことができる。これによって、ｍとｂ
というパラメータを、比較的正確に推定することができる。その結果、乗算器１
３０および加算器１３２は、それについて妥当な出力ｙを決定することができる
線形関数として、実施することができる。次にこの出力を、図１Ｅの減衰演算子
に関して説明したのと同様の方法で、再変調することができる。

【００５７】 信号否定演算子を単一の反転ゲートによって実施して、ビットストリームを補
完することができる。ワード長は増大していないので、この否定演算からの出力
を再変調する必要はない。したがって、単一のゲートのみで、信号の否定を実施
することができる。アナログのキャプチャツールにおけるこの関数の例示的モデ
ルは、次式のようになる。 ｙ_(n)＝−ａ_(n-1) このキャプチャモデルにおいては、再変調が不要なのでノイズが付け加えられて
いない、ということに注意されたい。これよりも前の関数におけるＢ入力ストリ
ームの否定は、パラメータで表したアスペクト（ａｓｐｅｃｔ）として扱われる
。

【００５８】 本発明のライブラリによれば、比較器演算子、微分器演算子、および積分器演
算子はまた、再変調器を用いてそれらの出力がデルタシグマ領域内にとどまるよ
うに構成されていてもよい。図１Ｇのもののような比較器演算子は、例えば、い
かなる所望の目的のために２つのビットストリームを比較する（２つのビットス
トリームのうちのどちらが大きいかを判定するために）のに用いてもよい。図１
Ｇの例示的比較器関数は、周波数に関して小型信号積分器と同様の挙動を行う演
算増幅器になぞらえてもよい。

【００５９】 すなわち、再変調器の前段の、±１にクリッピングした、追加の離散時間積分
器によって、比較器（演算増幅器または小型信号積分器）を実施することができ
る。比較器の信号伝達関数において積分器が存在していることは、フルに補償さ
れている従来技術のアナログ演算増幅器の特性と同様である。入力を１／４スケ
ーリングすれば、再変調器１０４のそれぞれの積分器に対して１分数ビットが必
要である。

【００６０】 例示的な図１Ｇの実施を参照して、入力Ａ、Ｂはそれぞれ、正規化群１４０、
１４２によって正規化される。それぞれの入力信号の範囲を分けることによって
、それぞれの信号内に分数ビットが作り出される。いかなる除数を用いてもよい
が、例示的な図１Ｇの実施においては１／４という除数を用いて、後段の累算器
１４４の演算を線形範囲の演算に比較的確実に維持することができる緩衝領域を
提供している。すなわち、１／４という除数を用いることによって、＋１と−１
との間のさらなる状態が作り出され、アップ／ダウンカウンタとして機能する累
算器が線形範囲の演算内にとどまる余地を提供する。正規化群１４０、１４２か
らの出力は、加算器１４６に供給され、加算器１４６は、２ビットの分数内容を
有するマルチビット出力を作成する。

【００６１】 累算器１４４は、１ユニットの遅延１５０を有する正のフィードバックループ
を有するさらなる加算器１４８を用いて構成されていてもよい。次に加算器１４
８からのマルチビット出力が、１ビットの分数内容を有する入力として、再変調
器１０４に共有される。図１Ｇのビットストリームの比較器演算子を表すのに用
いることができる例示的アイコンを、図１Ｈに示す。

【００６２】 図１Ｇの比較器演算子の重要な用途の１つは、その出力がビットストリームで
ある積分器を構成することである。したがって、図１Ｉは、積分演算子を示す。
図１Ｉを参照して、入力信号Ａが正規化群１６０に供給され、正規化群１６０を
用いて、入力信号に、ΔＴ／２Ｔで表されるマルチビット時定数を掛ける。次に
正規化群１６０からの出力を、比較器演算子に供給する。この比較器演算子は、
図１Ｇに示す比較器演算子にしたがって実施することができる。

【００６３】 正規化したＡという入力信号を受け取ることに加えて、積分器演算子はまた、
比較器１６２へＢという入力信号としての負のフィードバック経路も供給する。
比較器に供給されるこのフィードバック経路は減算演算子１６４を含む、という
ことに注意されたい。減算演算子１６４は、図１Ｂにおける２つの入力の一方を
逆にするという点を除いては、図１Ｂの加算演算子と同様に構成されていてもよ
い。さらに、比較器１６２に供給される負のフィードバックループは、１ユニッ
トの時間遅延１６６を含む。当業者であれば理解するように、減算演算子を出力
信号ｙおよび出力信号ｙの遅延バージョンと組み合わせることによって、フィー
ドバック経路における微分を実施する。この関数を、値Ａ、Ｂを等しく維持する
負のフィードバックループにおいて用いて、出力値ｙがにとどまるようにする。
当業者であればさらに理解するように、このような微分を比較器１６２へのフィ
ードバック経路において含むことによって、結果として、積分関数が生じる。た
だしｙは次式に対応する。

【００６４】

【式１】

【００６５】 アナログのキャプチャツールにおける比較器関数のモデルは、次式のようにな
る。 Ｙ_n＝ｙ_(n-1)＋０．２５ａ_(n-1)−０．２５ｂ_(n-1)＋ｅ’_(n-1) この関数の例示的構成は、１よりも大きいスケーリング因子を達成する。減衰
関数を用い、ＢはＡと等しくされているのでＢ＝（α）Ｙとすることによって、
Ｙ＝（１／α）Ａとなる。

【００６６】 既に説明した各演算子をまとめることによって、微分器を実施することができ
る。すなわち、図１Ｉの積分器に関して説明したように、その出力が、元の入力
信号と共に、減算演算子に向けられている、入力信号の遅延バージョン（例えば
、単一のフリップ府六腑として遅延を実施してもよい）を得ることによって、微
分器を実施することができる。比較器演算子、微分器演算子、および積分器演算
子の場合には、出力において再変調器１０４が設けられて、演算がデルタシグマ
領域内に確実に維持されるようにする。

【００６７】 フィルタ演算子もまた、本発明の例示的な実施形態にしたがって構成してよい
。例えばライブラリは、バイクワッド法にしたがって形成されたフィルタを含む
ように構成されていてもよく、フィルタの機能性は安定した各構成要素に分解さ
れる。この点において、バイクワッドフィルタ演算子は、出力において再変調器
が設けられて、演算がデルタシグマ領域内に確実に維持されるという点を除いて
は、既知の方法で構成されていてもよい。

【００６８】 アナログ回路において頻繁に用いられるクアドラチュア発振器は、クアドラチ
ュア発振器演算子を用いて実施することができる。このような演算子は、マルチ
ビット出力が再変調器に供給されて、演算がデルタシグマ領域内に確実に維持さ
れるという点を除いては、既知のデジタル微分解析器の構成を用いて実施するこ
とができる。

【００６９】 アナログ回路においては平衡変調器が頻繁に用いられるので、ライブラリには
また、平衡変調器演算子も含まれていてもよい。このような演算子は、帯域通過
および単一の側波帯の用途に用いられることが多い。こういった演算子は、前述
の演算子同士を組み合わせることによって構成されていてもよい。例えば、平衡
変調器演算子は、乗算演算子と組み合わせたクアドラチュア発振器のマルチビッ
ト出力を用いて構成されていてもよい。こういった変調器を用いて、入力信号を
搬送信号発生器を用いて複素数信号に変換し、次に２つの平衡変調器を用いて正
弦のおよび余弦の同値を生成することによって、入力信号を周波数領域内でシフ
トしてもよい。

【００７０】 デシメーション演算子（例えば、サンプリングレートを低減するための）もま
た、ライブラリ内に含まれるように構成されていてもよい。当業者であれば理解
するように、ビットストリームをデシメーションしてその結果をビットストリー
ムとして維持することが所望される場合には、その結果量子化ノイズが増大する
。例示的な実施形態によれば、デシメーション演算子は、デルタシグマのビット
ストリームのビットレートを低減し、ノイズ整形の次数を増大して、増大したノ
イズの周波数をさらに上げることによって、これに対処する。このような機能性
は、デシメーションフィルタを用い、次により高次の再変調器（例えば、二次、
三次、またはそれよりも上）で再サンプリングすることによって、達成される。
このようなデシメーション演算子は、既知の方法で構成されていてもよい。

【００７１】 当業者であれば、ライブラリのアナログ演算子を有する既製のキャプチャツー
ルを用いる場合には、デルタシグマ演算子は、キャプチャツールのアナログ演算
子と１対１対応になるように構成されていてもよい、ということを理解しよう。
または、当業者であれば、顧客またはエンジニアが普通用いるいかなる所望の演
算子も含むように、アナログのキャプチャツールを変形してもよい、ということ
を理解しよう。

【００７２】 もちろん、ライブラリに含まれる演算子は、いかなる数であってもよい。例え
ば、既に説明した演算子のうちの１つまたはそれよりも多くを組み合わせること
によって、または、何らかの既知の方法で構成されているさらなる演算子を付け
加えることによって、より複雑な演算子を構成してもよい。一般的な入出力の機
能性を提供するために、他の演算子をライブラリに含んでもよい。例えば、アナ
ログの出力演算子、およびその他フィルタ演算子（例えば、シンクデシメーショ
ンフィルタや有限インパルス応答フィルタ）と共に、アナログの変調器演算子を
ライブラリに含んでもよい。

【００７３】 デルタシグマ領域においてデジタル信号処理を実施することの利点には、デジ
タル信号処理を実施するのに必要な信号経路数の低減、および演算子の複雑さの
低減が含まれる。さらに、デルタシグマ領域において処理することによって、比
較的少数のゲートで最大の精度を達成することができる。例えば、オーディオス
テレオの左および右の源から正確な和信号および差信号を構成して正確なチャネ
ル拒否を行えるかどうかは、正確な各係数の重みづけと信号経路遅延のマッチン
グ次第である。アナログ回路であれば、精度は、用いるアナログ構成要素（例え
ば、コンデンサ、抵抗器、等）の精度によって制限されてしまう。デルタシグマ
領域において処理することによって、チャネル係数の重みづけに近似値が含まれ
なくなるので、理想的なチャネル拒否を行うことができる。すなわち、ＡとＢと
いうチャネル信号が、共に２０ｋＨｚの帯域幅の信号であると仮定すると、二次
再変調器によって、オーバーサンプリングの比を二倍する毎に、２．５ビット解
像度が加わる。したがって、ビットストリームが４０ＭＨｚでクロック制御され
ている場合には、４０ｋＨｚであるナイキスト周波数よりも１０００倍高く、お
よそ１０回２倍することの結果、解像度が２５ビットになる（およそ１４０ｄＢ
のＳＮ比）。このような結果が、演算子当たり比較的少数のゲート（例えば、１
３０ゲート程度）で達成できる。もちろん、例示的な実施形態は、この比較的単
純化したステレオ復号の用途に限定されるものではなく、当業者には容易に明白
ないかなる用途で用いてもよい。こういった用途は、単一の側波帯送信およびそ
の他例えば平衡変調器を使用しなければならない通信技術を含むが、これらに限
定されるものではない。

【００７４】 さらに、デルタシグマ領域において処理することによって、アナログの問題を
キャプチャしその本来の形式で処理することができる。これは、従来技術のデジ
タル信号処理とは対照的である。従来技術のデジタル信号処理においては、順次
処理が実施され、いかなるアナログ処理の問題も、順次プログラムにトランスレ
ートされなければならない。言い換えれば、デルタシグマ領域における処理は、
実施する元のアナログ処理に似た並行な方法で実施することができ、デルタシグ
マ回路を通る信号の流れは、アナログ回路のブロック図を通る信号の流れと、お
よそ１対１対応になっている。

【００７５】 本発明の他の態様によれば、アナログ信号処理の特質が、それに伴う欠点なし
で、得られる。例えば、アナログ回路と比べて、小さなアナログ信号を処理する
ことに関連するドリフト問題は、回路性能にほとんど、または全く影響がない。
同様に、アナログ回路であれば著しく影響を及ぼすノイズは、本発明による信号
処理にはほとんど、または全く影響がない。

【００７６】 前述のように、本発明によるライブラリの演算子は、再変調器を含んで、また
は再変調器と組み合わされて、信号処理がデルタシグマ領域内に確実にとどまる
ようにしている。信号処理をデルタシグマ領域内に維持する結果生じる利点を考
えれば、複数の再変調器を含む結果生じる回路設計のオーバーヘッドの増大は、
無視できる。例えば、解像度の上昇が必要であればワードの大きさが著しく増大
してしまう可能性がある従来技術のデジタル信号処理とは異なり、本発明の例示
的な実施形態にしたがって構成される回路設計では、解像度を犠牲にすることな
く、ワード長が１ビットに維持される。したがって、本発明の例示的な実施形態
は、従来技術のデジタル信号処理技術（ＰＣＭ等）の特質、およびデルタシグマ
処理が単にマルチビット値への中間過程として用いられる従来技術の集中デルタ
シグマ処理技術の特質よりもはるかに優れた特質を有する回路を作り出す。

【００７７】 本発明の例示的な実施形態では、入力信号の受信と、デジタル信号処理サイク
ルの何らかの所与の段において処理された、結果として生じる信号の出力との間
の遅延（すなわち、入力信号の受信と、所与の演算子からの結果として生じる出
力信号の作成との間の位相遅れ）が、比較的小さい。従来技術のデジタル信号処
理においては、処理が順次であるという性質と、サンプリングレートが低いこと
とのために、この遅延が比較的大きい。しかし、デルタシグマ領域において実施
される回路のそれぞれの段において発生する遅延は比較的小さいので、リアルタ
イムでの実用性によって制約されてしまっている用途（例えば、元の信号から減
算するアンチノイズをリアルタイムで生成するノイズキャンセラ）を容易に実施
することができる。

【００７８】 すなわち、例示的な実施形態では、高速でオーバーサンプリングを行い、いか
なる所与の時間においても、回路において並行の各サンプリング経路がアクティ
ブである。したがって、リアルタイムの問題を、容易にかつ的確に扱うことがで
きる。なぜなら回路のそれぞれの段は、処理サイクル全体のうちのほんの一部を
並行して実施するに過ぎないからである。したがって、リアルタイムの問題に適
用できなくするような遅延を生じることなく、多数の演算子をカスケードするこ
とができる。

【００７９】 本発明の例示的な実施形態による演算子のライブラリを説明したが、デルタシ
グマ領域における論理デバイスとしてのアナログ回路を設計および製造する枠組
みとしてこのようなライブラリを用いることを、以下で説明する。例示的な実施
形態において、演算子のライブラリは、粒状度が論理ゲートのレベルであるフィ
ールドプログラマブルゲートアレイ等のプログラム可能な構造上で、アクセスさ
れ選択的に実施される。他の実施形態において、演算子のライブラリを用いて、
カスタムの特定用途向け集積回路（ＡＳＩＣ）を容易にかつ早く設計および製造
することができる。当業者であれば理解するように、同一の機能性を有する多量
の回路が所望される（すなわち、大量生産）場合には、カスタムライズされたの
ＡＳＩＣは、ゲートアレイでの解決法よりもより実用的であると考えられるかも
しれない。

【００８０】 本発明の例示的な実施形態による設計および製造の技術は、著しい利点を提供
する。例えば、リアルタイムの用途にアナログデバイスを用いて実施する回路レ
イアウトとは対照的に、本発明によれば、デジタルＡＳＩＣを比較的早く費用効
果的に設計および製造することができる。本発明によれば、完全にプログラム可
能な実施（ゲートアレイ構造等）は、経験の浅い人員を用いても、より早く（例
えば、数時間内に）設計およびプログラムすることができ、高い信頼レベルで適
切に動作する。

【００８１】 図２は、本発明の例示的な実施形態に従ってデルタシグマ領域において信号処
理を実施するのに用いる回路レイアウトを作成する、システム２００を示す。図
２のシステムのワークステーション２０２を用いて、アナログ演算子の組み合わ
せとしてのアナログ回路（すなわち、少なくとも部分的にアナログである回路）
の挙動モデルをキャプチャする。したがって、アナログの問題はその本来の形式
でキャプチャされ、その問題を用いて「アナログ」のネットリストを作成する。

【００８２】 低域フィルタおよび／または高域フィルタの回路をアナログ領域で実施してい
る既知のものの１つは、３つの演算増幅器と１つの乗算型デジタル／アナログ変
換器とを用いて構成されている。すなわち、アナログ入力信号が、アナログ入力
を通して差動増幅器（すなわち、第１の演算増幅器で形成）の反転入力に供給さ
れる。この第１の演算増幅器は、差動入力での電圧制御電流源を構成する。差動
増幅器の出力は基準電圧を表し、この基準電圧は、デジタル制御された電流分割
器の役割をする乗算型デジタル／アナログ変換器に供給される。乗算型デジタル
／アナログ変換器の反転出力および非反転出力はそれぞれ、反転積分器として構
成されている第２の演算増幅器の非反転入力および反転入力に供給される。第２
の演算増幅器の出力は、低域フィルタの出力を構成し、これを第１の演算増幅器
の非反転入力にフィードバックすることができる。高域フィルタの出力を作成す
るには、差動増幅器として構成されている第３の演算増幅器を用いて、低域フィ
ルタの出力を元の信号から減じればよい。

【００８３】 当業者であれば、アナログ回路の安定性およびノイズがないことは、アナログ
構成要素同士のマッチングによって決まる、ということを理解しよう。さらに、
動作は、デジタル的にプログラムされた時定数を実施する、比較的高価な乗算型
デジタル／アナログ変換器の使用によって決まる。アナログ領域の実施のこうい
った欠点は、デルタシグマのライブラリから選択した演算子を用いてデルタシグ
マ領域において回路を構成することによって、克服することができる。

【００８４】 図３を参照して、デルタシグマ領域における上述の高域フィルタおよび／また
は低域フィルタのアナログ回路の実施を示す。すなわち、ビットストリームとし
て表されるアナログ入力信号が、入力ライン３０２上で、デルタシグマ領域にお
いて減算演算子３０４として実施される差動増幅器に供給される。減算演算子の
出力は、マルチビット係数△Ｔ／τ_min（例えば、６ビット、またはそれより少
なくもしくは多く）を用いて固定したプレスケーリングを実施する、スケーリン
グ演算子３０６に供給される。例えば、信号帯域幅が０から２０ｋＨｚ、τ_min
＝１／（２Πｆ_max）、ただしｆ_max＝２０ｋＨｚである。例示的ビットストリー
ムレートとして、ｆ_s＝５ＭＨｚ、△Ｔ＝２００ｎｓである。

【００８５】 スケーリング演算子３０６の出力は、第２のスケーリング演算子３０８に供給
され、第２のスケーリング演算子３０８において、別のスケーリング係数（例え
ば、τ_min/τまたはｆ_c／ｆ_max）との乗算が実施される（例えば、１２ビット、
またはそれより少なくもしくは多く）。パラメータｆ_cは、プログラム可能なフ
ィルタの折点周波数である（例えば、前述の例について、ｆ_c＝５Ｈｚ−２０ｋ
Ｈｚ、ｆ_cは所定のインクリメント、例えば５Ｈｚずつ、でプログラム可能であ
る。）.

【００８６】 第２のスケーリング演算子からの出力は、微分器３１２とユニット遅延３１４
とを含む負のフィードバックループを有する比較器３１０で形成された、積分演
算子３０８に供給される。積分演算子３０８からの出力は、低域フィルタの出力
３１６を構成する。

【００８７】 高域フィルタの出力３２０は、異なる方法で元のビットストリーム入力３０２
を低域フィルタの出力３１６と組み合わせるために、別の減算演算子３１８を用
いて、実施することができる。例示的な図３の回路レイアウトは、およそ１００
０個のゲートで実施することができ、５ＭＨｚで動作するビットストリームでも
、許容できるＳＮ比、すなわち信号帯域内のダイナミックレンジ、を提供するこ
とができる。もちろん、例えばオーバーサンプリングレートを、したがってビッ
トストリームレートを、増大することによって、こういった特性をさらに改良す
ることができる。

【００８８】 本発明によれば、アナログ回路の挙動モデルは、任意の容易に知られたコンピ
ュータ援用設計キャプチャツール、およびそれに伴う理想のアナログ演算子のラ
イブラリを用いて、キャプチャしてもよい。エラニクス社から入手可能な「Ｓｙ
ｓｔｅｍｖｉｅｗ（商標）」は、このようなキャプチャツールの１つである。理
想のアナログ演算子の挙動を明記するＳｙｓｔｅｍＶｉｅｗ（商標）等のキャプ
チャツールは、このツールを用いて関係する信号帯域についてアナログ回路の動
作をその本来の形式でシミュレーションすることができるように、選択してもよ
い。キャプチャツールは、回路レイアウトを実施するように選択された理想のア
ナログ演算子の「アナログ」のネットリストを作成する。

【００８９】 アナログ回路の挙動モデルはデルタシグマ領域にトランスレートされ、回路の
アナログ信号の流れの特性が保存されるので、キャプチャツールを用いた信号の
シミュレーションおよびモニタリング（例えば、周波数追跡、オシロスコープに
よるモニタリング、等）は、いったんデルタシグマ領域にトランスレートされた
ものであれば、回路レイアウトの動作を正確に反映する。したがって、回路レイ
アウトの動作は、設計プロセスの早期段階において正確に検証することができる
。もちろん、当業者に容易に知られた他のキャプチャツールも、用いてもよい。

【００９０】 本発明の例示的な実施形態によるアナログのキャプチャツールにおいてアナロ
グ回路の動作を正確にシミュレーションすることができる、ということの重要性
は、いくら強く言っても言い過ぎることはない。すなわち、デルタシグマ演算子
の一般化されたライブラリは、デルタシグマ領域において有界で線形の演算子と
して演算を行うように構成されているので、こういったそれぞれの演算子の出力
のノイズ成分は、容易に分離することができる。デルタシグマ演算子は、キャプ
チャツールにおける理想のアナログ演算子と１対１対応になるように構成されて
いるので、キャプチャツールの演算子のライブラリも同様に、本発明の例示的な
実施形態に従って、線形関数（ｌｉｎｅａｒ ｆｕｎｃｔｉｏｎ）として構成さ
れている。したがって、本発明の例示的な実施形態は、理想のアナログ演算子の
ライブラリを有して構成されているキャプチャツールを含み、関係する信号から
量子化ノイズ成分を選択的に取り除いて実際のアナログ演算をモニタすることが
できる、または、ノイズを選択的に含んで、デルタシグマ領域における回路動作
をモニタすることができる。このような特徴によって、製造前に正確な設計を作
り出し変形することができる、パワフルなシミュレーションツールが提供される
。

【００９１】 したがって、本発明の実施形態は、アナログ回路を正確にシミュレーションし
モニタすることができるようにする演算子を有する、アナログキャプチャデバイ
スのライブラリを構成し、その回路をいったんデルタシグマ領域にトランスレー
トすれば存在することになる量子化ノイズを、選択的にモデル化する。例えば、
図１Ｄにおいて実施される再変調器は、量子化器を付加的ホワイトノイズ源（Ｅ
）と取り替えることによってモデル化することができ、図１Ｊにおける線形モデ
ルを提供する。このモデルを用いて、回路レイアウトのアナログキャプチャ中の
回路動作に与える量子化ノイズの影響を選択的にモニタすることができる。この
モデルのＺ変換は、次式のようになる。 Ｙ（ｚ）＝Ｘ（ｚ）ｚ^-1＋Ｅ（ｚ）（１−ｚ^-1）²ｚ^-1 ここで、信号伝達関数（ＳＴＦ）は、１つのサンプル遅延として、単にz^-1であ
る。ノイズ伝達関数（ＮＦＴ）は（１−ｚ^-1）²ｚ^-1であり、ノイズに二次整形
を行って、その結果、ノイズパワーが信号帯域外に押し出される。

【００９２】 それぞれの関数に、適当に整形したノイズ源を供給することによって、アナロ
グのキャプチャツールのライブラリは、Ｙ（ｚ）＝Ｘ（ｚ）ｚ^-1＋Ｅ’（ｚ）ｚ ^-1 まで減少する。ただしＥ’＝二次ノイズ源。（Ａ／２＋Ｂ／２）という関数の
場合、モデルは次式のようになる。 Ｙ（ｚ）＝［０．５Ａ（ｚ）＋０．５Ｂ（ｚ）＋Ｅ’（ｚ）］ｚ^-1

【００９３】 動作全体におけるz^-1というサンプル遅延によって、演算子のネットワークの
挙動のシミュレーションに、直接取り組むことができる。それぞれの関数の出力
は、その以前の入力値のみをベースにしているので、フィードバックループの場
合、競合がない。この関数について、反復（ｉｔｅｒａｔｉｏｎ）は次式のよう
になる。 ｙ_(n)＝０．５ａ_(n-1)＋０．５ｂ_(n-1)＋ｅ’_(n-1) デルタシグマのライブラリにおける他の演算子についてのアナログモデルは、演
算子の説明と共に前述している。

【００９４】 要するに、本発明の他の態様は、本発明に従って（すなわち、デルタシグマ領
域において同等の１組の演算子を作り出すことを意図して）作り出したアナログ
のキャプチャツールのライブラリを用いて、所望のアナログシステムのシミュレ
ーションを、様々な量子化ノイズのオプションと共に、実行することができる、
ということである。それぞれの関数ブロックのインスタンスについてのノイズ源
は、次のような、３つの可能性のある設定のうちの１つでエネーブルになる。 ａ）ノイズなし 信号の時間領域の観察ができる。 ｂ）信号帯域のノイズのみ 信号帯域内の信号対ノイズの観察ができる。 ｃ）フルのノイズスペクトル デシメーションフィルタ出力と、信号帯域外の真 のアナログ出力の、パワースペクトル密度の確認 ができる。

【００９５】 Ｅ’についてのサンプルのシーケンスは、関係する信号から独立しているので
、シミュレーション時間において計算することもできるし、予め計算することも
できる。（ｂ）の場合、例えばノイズ整形が二次であるとき、ノイズを制限する
帯域には三次フィルタリングが含まれる。シミュレーションは、最後の実施にお
いて用いられる再変調器と全く同一の構造をシミュレーションすることによって
、その論理的限界とすることができる。しかしこれによって、関係する信号がそ
れぞれ表示前にまず帯域を制限されなければ、時間領域の観察が制限されてしま
う。

【００９６】 本発明によるアナログ回路のキャプチャツールの例示的実施を説明したが、こ
こで再び、図２および図２に示すシステム２００の第２の段を参照する。図２の
システム２００の第２の段は、ワークステーション２０４として表されている。
ワークステーション２０４は、アナログ回路に対応する「アナログ」のネットリ
ストを受信し、アナログ演算子と１対１対応になっているデルタシグマ演算子の
ライブラリにアクセスすることによって、回路をデルタシグマ演算子の組み合わ
せにトランスレートする。デルタシグマ演算子の機能性は、所望するいかなるフ
ォーマットに指定してもよい。こういったフォーマットは、Ｖｅｒｉｌｏｇ、Ｖ
ＨＤＬ等を含むが、これらに限定されるものではない。

【００９７】 ワークステーション２０４は、ワークステーション２０２から「アナログ」の
ネットリストを受信し、デルタシグマのライブラリの出力（例えば、データライ
ン）から、理想のアナログ演算子と同等の演算子にアクセスする。デルタシグマ
演算子のライブラリは、ゲートレベルの構造としてそれぞれのデルタシグマ演算
子を構成するのに必要な詳細を含む、ワークステーション２０４のライブラリの
実施とみなすことができる。したがって、純粋にアナログの問題（すなわち、ア
ナログまたはアナログ／デジタルの回路の挙動モデル）が、何らかの論理レベル
記述（例えば、ゲートレベル記述、ＶＨＤＬ記述、Ｖｅｒｉｌｏｇ記述、等）を
用いて表された論理のネットリストにトランスレートされる。デルタシグマのラ
イブラリにアクセスするアナログ論理トランスレータ（ｔｒａｎｓｌａｔｏｒ）
２０６を用いてトランスレート後、論理のネットリストを、従来技術のルーティ
ングツール２０８を用いてルーティングすることができる。例えば、Ｅｘｅｍｐ
ｌａｒ Ｌｏｇｉｃ Ｉｎｃ．の「Ｇａｌｉｌｅｏ Ｌｏｇｉｃ Ｅｘｐｌｏｒ
ｅｒ（商標）」という論理ツールを用いて、アナログ論理トランスレータからの
論理のネットリストを、特定用途向け集積回路、フィールドプログラマブルゲー
トアレイ、その他何らかの論理をベースにした実施に対して製造するのに適した
、ルーティングしたゲートレベルの実施に変換することができる。

【００９８】 本発明の他の態様によれば、比較的頻繁に用いられると判定される演算子を、
プレルーティングした構造として実施し、ワークステーション２０４のメモリ内
に別個に記憶してもよい。そのようなものとして、回路レイアウト全体をルーテ
ィングする速度を高めることができる。こういったプレルーティングした構造は
、例えば、経路２１０を通してメモリからアクセスすることができる。もちろん
、演算子同士の一般的な組み合わせもまた同様に、プレルーティングした構造と
して構成できる。当業者であれば理解するように、特定のターゲットの実施につ
いて、それぞれの演算子のルーティングを最適化することが回路設計者にとって
重要である（例えば、速度、ゲート数、等の点から見て）場合には、プレルーテ
ィングした構造にアクセスすることができる。

【００９９】 ワークステーション２０４のメモリ内に一般的な関数を構成することに加えて
、一般的なターゲットデバイスのために実施される一般的な関数もまた、メモリ
内に（例えば、経路２１２を通してアクセスされる特定ターゲットデバイス向け
ライブラリ内に）記憶できる。したがって、フィールドプログラマブルゲートア
レイ等の特定のターゲットデバイスについては、一般的に用いられる演算子にア
クセスして、論理のネットリストを、ワイヤファイル、ゲートレベルの実施、Ｖ
ＨＤＬ記述、その他回路レイアウト記述に変換およびルーティングするのに必要
な労を低減することができる。

【０１００】 本発明の他の態様によれば、ワークステーションは、回路設計へのパスワード
入力を含むように構成されていてもよい。このような特徴を用いて、デルタシグ
マ領域にトランスレートしたアナログ回路への権限のないアクセス、および／ま
たはそういった回路の権限のない製造ができないようにしてもよい。言い換えれ
ば、製造されたデルタシグマ演算子の回路にアクセスできるようにするためには
、妥当なパスワードの入力が必要なようにしてもよい。例えば、パスワードをワ
イヤファイルに組み込んで、ターゲットデバイスに根本的に含まれるようにして
もよい。したがって、妥当なパスワードがデバイスの適切なピンに入力されなけ
れば、フィールドプログラマブルゲートアレイや特定用途向け集積回路が作動し
ないようになっている。妥当なパスワードは、例えば周知のデコーダ論理を用い
て復号される。または、あるいはこれに加えて、プログラムされていない論理デ
バイス（フィールドプログラマブルゲートアレイ等）へのパスワードによるアク
セスを設けて、パスワードが入力されて論理デバイスのプログラムがエネーブル
になるまで、論理のネットリストに含まれる情報で論理デバイスがプログラムさ
れないようになっていてもよい。

【０１０１】 システム２００の第３の段は、デルタシグマ演算子の組み合わせから、ルーテ
ィングした回路レイアウトを作成する。例えば、ワークステーション２０４から
得たワイヤファイルを、ワークステーション２１６に供給してもよい。ワークス
テーション２１６において、ツール２１８を用いてそのワイヤファイルをターゲ
ットデバイスにおいて実施してもよい。例示的な図２のシステムにおいて、ター
ゲットデバイスは、フィールドプログラマブルゲートアレイとして表される。Ｅ
ｘｅｍｐｌａｒ Ｌｏｇｉｃ Ｉｎｃ．からのＧａｌｉｌｅｏ Ｌｏｇｉｃ Ｅ
ｘｐｌｏｒｅｒ（商標）というツール等、何らかの容易に利用可能なツールを用
いて、ワークステーション２０４からのワイヤファイルを用いてフィールドプロ
グラマブルゲートアレイをプログラムしてもよい。または、当業者であれば、ワ
イヤファイル、その他ワークステーション２０４からのいかなる回路レイアウト
記述を任意の容易に利用可能なツールが用いて、カスタムライズされるの特定用
途向け集積回路における論理設計を実施してもよい、ということを理解しよう。

【０１０２】 当業者であれば、図２に示す例示的システムは、単一のデバイスとして実施し
ても、個々のステーションとして実施してもよい、ということを理解しよう。例
えば、例示的な一実施形態に関して、ワークステーション２０２、２１６は、ユ
ーザサイトにおいて構成されていてもよい。ワークステーション２０２によって
生成された「アナログ」のネットリストは、通信ネットワーク（例えば、モデム
）を通して、オフサイトの位置に送信することができ、そのオフサイトの位置に
おいてワークステーション２０４のワイヤファイルが生成され、ワークステーシ
ョン２１８に再送信される。または、オンラインサービスとして、ワークステー
ション２０４のデルタシグマのライブラリに、ワークステーション２０２または
２１６がアクセスすることができる。図２のシステム２００のいかなる数の他の
実施も当業者には容易に明白であろう。

【０１０３】 例示的システムを説明したが、次に図４に注意を向ける。図４において、アナ
ログ論理トランスレータ２０６の動作のフローチャートを示す。ステップ４０２
において、アナログ論理トランスレータは、キャプチャツールから「アナログ」
のネットリストを受け取る。前述のように、このネットリストは、（１）アナロ
グ回路のブロック図（すなわち、挙動モデル）を構成するのに用いる仮想アナロ
グ演算子、（２）すべての演算子について接続された入力および出力の詳細、お
よび（３）それぞれの演算子について回路設計者が設定した特性すなわちパラメ
ータの値、を明記している。

【０１０４】 ステップ４０４において、理想のアナログ演算子のリストが抽出され、デルタ
シグマの実施のライブラリに対して確認される。すなわち、アナログ論理トラン
スレータは、受け取った理想のアナログ演算子のそれぞれについて、対応するデ
ルタシグマ演算子が存在するということを確認する。存在しない場合には、回路
設計者は、所与のアナログ演算子のためのデルタシグマ演算子を構成しなければ
ならないということを通知される。

【０１０５】 ステップ４０６において、「アナログ」のネットリストにおいて受け取った演
算子のそれぞれについて、デルタシグマのライブラリから演算子がアクセスされ
る。デルタシグマのライブラリのそれぞれの演算子は、サブ論理回路として表さ
れる。次に、演算子の入力および出力への必須接続が確認される。演算子の、用
いられているオプションのポートもまた識別され、サブ論理回路に適切な関数を
含むことができるようになっている（すなわち、条件付きコンパイル）。次に、
それぞれの演算子について関係のある特性が抽出され、サブ論理回路が、そうい
った特性に対応するように拡張される（すなわち、これもまた条件付きコンパイ
ル）。

【０１０６】 ステップ４０８において、それぞれのデルタシグマ演算子に関連するサブ論理
回路が、「アナログ」のネットリストからのノード基準を、アナログ論理トラン
スレータが作成した論理のネットリストにおける同等のデルタシグマ演算子に写
像（ｍａｐｐｉｎｇ）することによって、相互接続される。すなわち、ポインタ
を、低レベルのモデルに対応するように変化させる。

【０１０７】 ステップ４１０において、論理のネットリストは、ＶＨＤＬ等、論理デザイナ
ーによく知られた何らかの言語で出力される。次にこの論理のネットリストを用
いて、デルタシグマ領域においてアナログ回路をコンパイルおよびシミュレーシ
ョンすることができる。さらに、論理のネットリストを、フィールドプログラマ
ブルゲートアレイや特定用途向け集積回路等の論理デバイス上の回路レイアウト
として実施してもよい。

【０１０８】 当業者には、本発明をその精神または本質的特性から逸脱することなく他の具
体的な形式で実施することができる、ということが理解されよう。したがって、
本明細書に開示している実施形態は、すべての点において、例示的であり限定的
ではないとみなされる。本発明の範囲は、前述の説明ではなく添付の特許請求の
範囲によって示され、その意味および範囲内にあるすべての変形およびその同等
物は、その中に包含されるよう意図される。

【図面の簡単な説明】

【図１】 図１Ａないし図１Ｊは、本発明によるライブラリの例示的演算子の図である。

【図２】 図２は、本発明の例示的な実施形態による、デルタシグマ領域における回路の
設計および製造用のシステムを示す図である。

【図３】 図３は、本発明の例示的な実施形態による、一般化された演算子のライブラリ
を用いるアナログ回路の例示的実装の図である。

【図４】 図４は、図２のシステムにおけるトランスレータの動作の例示的フローチャー
トである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，Ｇ Ｈ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ 【要約の続き】 子は、デルタシグマ領域において妥当な結果を作成する ことを意図して構成されている。例えば、乗算器等の非 線形演算子に関して、少なくとも１つのオペランドは、 非デルタシグマ入力（すなわち、量子化ノイズがない） であるように制限されている。線形演算子と同様に、数 学的演算を実施するのに用いる非線形演算子の一部から の出力は、デルタシグマ領域において単一のビットスト リームに再変調される。

Claims (35)

【特許請求の範囲】
1. 【請求項１】 デルタシグマ領域においてデジタル信号処理を実施するライ
   ブラリにおいて、 少なくとも２つの関数演算子であって、該演算子のそれぞれは、前記デルタシ
   グマ領域において妥当な結果を作成するスケーリングされる入力とスケーリング
   される出力のうちの少なくとも１つを有し、それぞれの前記少なくとも２つの関
   数演算子はさらに、前記デルタシグマ領域において１ビットのサンプルの少なく
   とも１つのビットストリーム出力を作成する再変調器を含む、関数演算子と、 それぞれの前記少なくとも２つの関数演算子を、該少なくとも２つの関数演算
   子をアナログ関数に相関させるアナログ論理トランスレータに選択的に供給する
   、出力と を含むライブラリ。
2. 【請求項２】 前記少なくとも２つの関数演算子のうちの少なくとも１つは
   線形関数を実施し、前記ライブラリはさらに、 非線形関数を実施する、少なくとも１つのさらなる演算子 を含む、請求項１記載のライブラリ。
3. 【請求項３】 前記非線形関数は乗算である、請求項２記載のライブラリ。
4. 【請求項４】 前記少なくとも１つのさらなる演算子はさらに、 前記非線形関数の１点を通る接線の方程式に関連するパラメータを計算する手
   段 を含む、請求項３記載のライブラリ。
5. 【請求項５】 前記線形関数は積分である、請求項２記載のライブラリ。
6. 【請求項６】 前記積分の線形関数を実施する前記少なくとも１つ関数演算
   子はさらに、 微分器を含む負のフィードバック経路を有する比較器 を含む、請求項５記載のライブラリ。
7. 【請求項７】 前記少なくとも２つの関数演算子のうちの少なくとも１つは
   さらに、 前記少なくとも１つの関数演算子への入力ビットストリームの符号ビットをス
   ケーリングする手段 を含む、請求項１記載のライブラリ。
8. 【請求項８】 前記再変調器はさらに、 パラメータで表した分数内容を有する、少なくとも１つの離散時間積分器 を含む、請求項１記載のライブラリ。
9. 【請求項９】 前記少なくとも２つの関数演算子のうちの少なくとも１つは
   、論理状態マシンとして実施される、請求項１記載のライブラリ。
10. 【請求項１０】 デルタシグマ領域においてアナログ関数を実施する線形演
    算子において、 前記演算子への第１の入力信号および第２の入力信号に対して数学的演算を行
    って、前記第１の入力信号と前記数学的演算の出力のうちの少なくとも１つをス
    ケーリングする手段と、 前記数学的演算の前記出力を再変調して、前記出力を、前記デルタシグマ領域
    において１ビットのサンプルの少なくとも１つのビットストリームとして維持す
    る手段と を含む線形演算子。
11. 【請求項１１】 前記演算子は加算関数を行う、請求項１０記載の線形演算
    子。
12. 【請求項１２】 前記演算子は減算関数を行う、請求項１０記載の線形演算
    子。
13. 【請求項１３】 前記演算子は比較器関数を行う、請求項１０記載の線形演
    算子。
14. 【請求項１４】 前記演算子は線形スケーリング関数を行う、請求項１０記
    載の線形演算子。
15. 【請求項１５】 前記再変調する手段はさらに、 パラメータで表した分数内容を有する、少なくとも１つの離散時間積分器 を含む、請求項１０記載の線形演算子。
16. 【請求項１６】 前記アナログ関数は微分関数である、請求項１０記載の演
    算子。
17. 【請求項１７】 前記アナログ関数は積分関数である、請求項１０記載の演
    算子。
18. 【請求項１８】 デルタシグマ入力に対してアナログの乗算関数を実施する
    演算子において、 量子化ノイズを含むビットストリームである第１の入力信号を、オペランドと
    して受け取る手段と、 前記第１の入力信号に比べて量子化ノイズを低減したマルチビット入力として
    、前記非線形演算子への第２の入力信号を受け取る手段と、 前記第１および第２の入力信号に対してアナログ乗算関数計算を行う手段と、 前記アナログ乗算関数計算を行う手段の出力を再変調して、前記出力を、前記
    デルタシグマ領域において１ビットのサンプルの少なくとも１つのビットストリ
    ームとして維持する手段と を含む演算子。
19. 【請求項１９】 前記アナログの乗算関数はスケーリング関数である、請求
    項１８記載の演算子。
20. 【請求項２０】 前記第２の入力信号は非線形関数から導かれる、請求項１
    ８記載の演算子。
21. 【請求項２１】 デルタシグマ領域においてアナログの積分関数を実施する
    演算子において、 量子化ノイズを含む第１の入力信号を、前記デルタシグマ領域においてオペラ
    ンドとして受け取る手段と、 前記第１の入力信号を、微分器を含む比較器への負のフィードバック経路によ
    って作成される第２の信号と比較する手段と を含む演算子。
22. 【請求項２２】 前記第１の入力信号はビットストリームであり、前記演算
    子はさらに、 前記比較する手段の出力をビットストリームとして作成する、再変調器 を含む、請求項２１記載の演算子。
23. 【請求項２３】 前記第１の入力信号を前記第２の信号と比較する前に、
    前記第１の入力信号をスケーリングする手段 をさらに含む、請求項２１記載の演算子。
24. 【請求項２４】 デルタシグマ領域においてアナログ信号処理を実施する回
    路レイアウトを作成するシステムにおいて、 アナログ演算子の組み合わせとして、回路の挙動モデルをキャプチャする手段
    と、 前記アナログ演算子と１対１対応になっているデルタシグマ演算子のライブラ
    リにアクセスすることによって、前記挙動モデルをデルタシグマ演算子の組み合
    わせにトランスレーションする手段であって、前記デルタシグマ演算子のうちの
    少なくとも１つは、前記デルタシグマ領域において入力および出力を有する、該
    手段と、 前記デルタシグマ演算子の組み合わせから、ルーティングした回路レイアウト
    を作成する手段と を含むシステム。
25. 【請求項２５】 前記アナログ演算子は、量子化ノイズを含むように選択的
    にモデル化することができる、請求項２４記載のシステム。
26. 【請求項２６】 前記作成する手段は、ハードウェア記述言語を用いて前記
    回路レイアウトを出力する、請求項２４記載のシステム。
27. 【請求項２７】 前記作成する手段は、ゲートレベル記述として前記回路レ
    イアウトを出力する、請求項２４記載のシステム。
28. 【請求項２８】 前記回路レイアウトはフィールドプログラマブルゲートア
    レイ上で作成される、請求項２４記載のシステム。
29. 【請求項２９】 前記回路レイアウトは特定用途向け集積回路として作成さ
    れる、請求項２４記載のシステム。
30. 【請求項３０】 デルタシグマ領域においてアナログ信号処理を実施する回
    路レイアウトを作成する方法において、 アナログ演算子の組み合わせとして、回路の挙動モデルをキャプチャする過程
    と、 前記アナログ演算子と１対１対応になっているデルタシグマ演算子のライブラ
    リにアクセスすることによって、前記挙動モデルをデルタシグマ演算子の組み合
    わせにトランスレートする過程であって、前記デルタシグマ演算子のうちの少な
    くとも１つは、前記デルタシグマ領域において少なくとも入力および出力を有す
    る、該過程と、 前記デルタシグマ演算子の組み合わせから、ルーティングした回路レイアウト
    を作成する過程と を含む方法。
31. 【請求項３１】 アナログ領域において量子化ノイズが前記挙動モデルに与
    える影響を選択的にモニタすることによって、前記回路レイアウトの動作をシミ
    ュレーションする過程 をさらに含む、請求項３０記載の方法。
32. 【請求項３２】 前記シミュレーションする過程はさらに、 前記デルタシグマ演算子の動作を前記アナログ領域においてモデル化する過程
    を含む、請求項３１記載の方法。
33. 【請求項３３】 前記モデル化する過程はさらに、 前記デルタシグマ演算子のそれぞれについて、再変調器の線形モデルを確立す
    る過程 を含む、請求項３２記載の方法。
34. 【請求項３４】 デルタシグマ領域においてアナログ信号処理を実施する回
    路レイアウトをシミュレーションする方法において、 デルタシグマ演算子と１対１対応になっているアナログ演算子の組み合わせと
    して、アナログ回路の挙動モデルをキャプチャする過程であって、前記デルタシ
    グマ演算子のうちの少なくとも１つは、１ビットのデルタシグマ領域において少
    なくとも入力および出力を有する、過程と、 アナログ領域において量子化ノイズが前記挙動モデルに与える影響を選択的に
    モニタする過程と を含む方法。
35. 【請求項３５】 デルタシグマ領域においてアナログ回路の挙動モデルを実
    施する論理デバイスにおいて、 アナログ演算子の組み合わせとして、回路の挙動モデルをキャプチャする過程
    と、 前記アナログ演算子と１対１対応になっているデルタシグマ演算子のライブラ
    リにアクセスすることによって、前記挙動モデルをデルタシグマ演算子の組み合
    わせにトランスレーションする過程であって、前記デルタシグマ演算子のうちの
    少なくとも１つは、１ビットのデルタシグマ領域において少なくとも入力および
    出力を有する、過程と、 前記デルタシグマ演算子の組み合わせから、ルーティングした回路レイアウト
    を作成する過程と を含む方法を用いる論理デバイス。