JP2002539543A - 過渡擾乱に対して保護された論理回路 - Google Patents

過渡擾乱に対して保護された論理回路

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JP2002539543A
JP2002539543A JP2000604527A JP2000604527A JP2002539543A JP 2002539543 A JP2002539543 A JP 2002539543A JP 2000604527 A JP2000604527 A JP 2000604527A JP 2000604527 A JP2000604527 A JP 2000604527A JP 2002539543 A JP2002539543 A JP 2002539543A
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flip
flop
clock
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ニコライディズ，ミカエル
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アイロック テクノロジ−
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Abstract

(57)【要約】 【課題】 本発明は一過性摂動に対して保護された回路に関する。 【解決手段】 少なくとも一つの出力Ａを有する組み合わせ論理回路１０と、前記出力についてのエラー制御コードを発生する回路２０と、制御コードが正しい場合は意識されず、制御が不正の場合はその状態を維持する制御コードを発生する回路によって制御される、前記出力に設けられた記憶要素２４とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は外部擾乱、特に重イオン衝撃から来る局部擾乱に対して特別に不感応
なデジタル回路に関する。
【０００２】
【従来の技術】
このような擾乱は、メモリセルの状態を不適切なタイミングで切換え勝ちであ
り、特定のメモリセル構造がこの欠点を克服するために採用されなければならな
い。
【０００３】 過去の集積回路製造技術では、メモリセルは、擾乱がこのメモリセルに直接影
響を与える場合にのみ切換える傾向があった。たとえば、重イオンはメモリセル
を形成するトランジスタの一つに到達しなければならなかった。メモリセルの外
側、即ち組み合わせ論理回路で生じる擾乱は、メモリセルの状態変更の非常に低
い可能性を有していた。実際、このような擾乱は、導体の高い静電容量によって
実際に濾過されるであろう非常に短いパルスに変化するであろう。このような擾
乱がたとえメモリセルの入力に到達する寄生パルスを生じたとしても、このパル
スがメモリセルの状態を変更する可能性は低かった。
【０００４】 最近の技術によれば、導体の静電容量は益々少なくなり、回路、特にメモリセ
ルは益々迅速に反応するため、もしも擾乱がメモリセルを刻時するクロックのエ
ッジの近傍に生じた場合、擾乱によって生じた寄生パルスはメモリセルの状態を
変更するために十分な期間を有する。
【０００５】 こうして、もし最近の技術のデジタル回路を局部的擾乱に対して不感応にする
ことが望ましい場合には、メモリセルを不感応にするだけでは不十分であり、メ
モリセルの外側で発生できるであろう寄生パルスがメモリセルに到達することも
また避けなければならない。
【０００６】 組み合わせ論理回路による寄生パルスの発生は、従来の解決法で修正できるで
あろうエラーとして考えることができる。
【０００７】 図１は、組み合わせ論理回路によって発生されたエラーを訂正するために使用
できるであろう従来の解決法を図示する。それは、三重冗長エラー訂正回路であ
る。同一の組み合わせ論理回路１０が、二度、それぞれ１１及び１２に重複され
る。回路１０乃至１２の出力は、冗長回路１０乃至１２の少なくとも二つによっ
て与えられる値を出力する多数決回路１４に与えられる。多数決回路１４の出力
は、たとえこの障害が永久的なものであるとしても、冗長回路１０乃至１２の多
くとも一つの障害の場合にはこのようにしてエラーフリーとなる。 勿論、この解決法は集積回路のシリコンの表面積を三倍にする。
【０００８】 回路の出力に対してエラー訂正コードを発生することによる他の解決法がある
。回路の総ての出力を訂正することが望ましい場合には、この解決法は表面積の
点で図１の三重冗長に等価である。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、比較的小さいシリコン表面積を占めながら、局所擾乱によっ
て組み合わせ論理回路の出力において生じる如何なる寄生パルスをも除去する解
決法を提供することである。
【００１０】 この目的を達成するために本発明は、少なくとも一つの出力を有する組み合わ
せ論理回路と、前記出力に対するエラー制御コードを発生する回路と、前記出力
側に配置され、制御コードが正しい場合は意識されず、制御コードが正しくない
場合はその状態を保持するように制御コード発生回路によって制御されるメモリ
要素とを含む、過渡擾乱に対して保護された回路を提供する。
【００１１】
【課題を解決するための手段】 本発明の実施例によれば、エラー制御コード発生回路は前記出力に関するパリ
ティビットを計算する回路と、出力とパリティビットとのパリティをチェックす
る回路とを含む。
【００１２】 本発明の実施例によれば、エラー制御コード発生回路は重複論理回路を含み、
前記メモリ要素は論理回路と重複回路との出力が同一の場合は意識されず、前記
出力が異なる場合はその状態を保持するように設けられる。
【００１３】 本発明の実施例によれば、エラー制御コード発生回路は過渡エラーの最大期間
よりも長い所定の期間だけ前記出力を遅延する要素を含み、前記メモリ要素は論
理回路と遅延要素との出力が同一の場合は意識されず、前記出力が異なる場合は
その状態を保持するように設けられる。
【００１４】 本発明の実施例によれば、前記メモリ要素は論理回路の前記出力を与える論理
ゲートから形成され、この論理ゲートは論理回路の信号によって制御される少な
くとも二つの第１トランジスタと重複回路の対応する信号によって制御される少
なくとも二つの第２トランジスタとを含み、第２トランジスタのそれぞれは第１
トランジスタのそれぞれの一つと直列に接続される。
【００１５】 本発明はまた、クロックによって刻時される第１同期フリップ・フロップに接
続された少なくとも一つの出力を有する組み合わせ論理回路と、前記出力に接続
され、所定の期間だけ遅延されたクロックによって刻時される第２フリップ・フ
ロップと、フリップ・フロップの出力を解析する回路とを含み、解析回路はフリ
ップ・フロップの出力が異なる場合にエラーを指示する過渡擾乱に対して保護さ
れた回路を提供する
【００１６】 本発明の実施例によれば、解析回路は、フリップ・フロップ出力が異なる場合
はエラーを指示する。
【００１７】 本発明の実施例によれば、回路は前記出力に接続されかつ所定の期間の二倍だ
け遅延するクロックによって刻時される第３フリップ・フロップを含み、解析回
路は多数決回路である。
【００１８】 本発明は更に、クロックによって刻時される第１同期フリップ・フロップに接
続された少なくとも一つの出力を有する組み合わせ論理回路と、クロックによっ
て刻時されかつ所定の期間だけ遅延される前記出力を受信する第２フリップ・フ
ロップと、フリップ・フロップ出力を解析する回路とを含む、過渡擾乱に対して
保護された回路を提供する。
【００１９】 本発明の実施例によれば、解析回路は、フリップ・フロップの出力が異なる場
合はエラーを指示する。
【００２０】 本発明の実施例によれば、回路はクロックによって刻時されかつ所定の期間の
二倍だけ遅延する前記出力を受信する第３フリップ・フロップを含み、解析回路
は多数決回路である。
【００２１】 本発明は更に、三つの同等な論理回路を含む過渡擾乱に対して保護された回路
を提供する。論理回路のそれぞれには他の二つの論理回路の出力をそれぞれ受信
する二入力メモリ要素が先行し、各メモリ要素はその二つの入力が等しい場合は
意識されず、二つの入力が異なる場合はその状態を保持するように設けられる。
【００２２】 本発明の実施例によれば、論理回路はインバータであり、メモリ要素は直列に
二つのＰチャンネルＭＯＳトランジスタと二つのＮチャンネルＭＯＳトランジス
タとを含み、メモリ要素の第１の入力はＰチャンネルＭＯＳトランジスタとＮチ
ャンネルＭＯＳトランジスタとの第１のゲートに接続され、メモリ要素の第２の
入力は他の二つのトランジスタのゲートに接続されている。
【００２３】
【発明の実施の形態】 本発明の前記及び他の目的、特徴及び利点は添付図面と関連して、特定の実施
例に関する下記の非限定的な説明に詳細に議論されるであろう。
【００２４】 たとえば、重イオン衝撃による局所擾乱の後に組み合わせ論理回路によって発
生される寄生パルスを抑制するために、種々の解決法が本発明によって与えられ
る。これら総ての解決法は、特に単純な構造を達成するために、寄生パルスは過
渡的なそして恒久的でないエラーを形成する、という事実を利用する。本発明の
実施例はこうして、回路の恒久的障害を修正するために意図された、三重冗長ま
たは多数のエラー訂正コードを有する従来の解決法の使用を回避する。
【００２５】 図２Ａは、この特徴を利用する本発明の第１の実施の形態を模式的に示す。組
み合わせ論理回路１０は、論理回路１０の出力Ａについてのエラー制御コードＰ
を与えるチェック回路２０と結合される。回路２０は、たとえば、出力Ａが多数
である可能性を当然備えた論理回路１０の出力ＡについてのパリティビットＰを
従来通り計算する回路である。２２において、パリティビットＰは、パリティが
悪い場合、即ち出力ＡまたはパリティビットＰがエラーを含む場合にアクティブ
のエラー信号Ｅを与える論理回路１０の出力ＡとＸ−ＯＲにより結合される。
【００２６】 エラー信号Ｅ及び出力Ａは「状態保持」要素２４と称されるものに与えられる
。実際には、これは制御された意識されないフリップ・フロップに類似したメモ
リ要素であり、即ち出力Ａがそのように要素２４の出力Ｓに伝達される場合に、
エラー信号Ｅがインアクティブであるときに選択される第１モードを有する。エ
ラー信号Ｅがアクティブのときに選択される第２モードにおいて、要素２４はそ
れがエラー信号Ｅがアクティブ化する以前であったかのように出力Ａの状態を保
持する。
【００２７】 論理回路１０の出力をロックするために従来通り設けられるフリップ・フロッ
プ２６は、回路１０の出力Ａを直接受信する代わりに状態保持要素２４の出力Ｓ
を受信する。フリップ・フロップ２６は、回路１０の出力を他の回路の出力と同
期させるように意図されたクロックＣＫによって刻時される。フリップ・フロッ
プ２６は、出力Ａが多数である場合はレジスタである。このフリップ・フロップ
、即ちレジスタは、局所擾乱に不感応である構造を有することが好ましい。
【００２８】 図２Ｂは図２Ａの回路の動作を説明するタイミング図を示す。時刻ｔ0 におい
て、クロックＣＫの第１アクティブエッジが現れた時に、論理回路１０の出力Ａ
は如何なる状態Ｘにもある。エラー信号Ｅはインアクティブであるので、要素２
４は“無意識”モードにあり、状態Ｘをその出力Ｓに伝達する。状態Ｘは、フリ
ップ・フロップ２６にロックされる。フリップ・フロップ２６の出力は多分論理
回路１０にフィードバックされるので、この論理回路は回路１０の“クリティカ
ルパス”における伝搬時間に対応する遅延ｔc の後に新たな出力を発生する。
【００２９】 時刻ｔ1 において、回路１０の出力Ａは状態をたとえば０に切換える。同様の
ことが、信号Ｅによって“無意識”モードに再度設定される要素２４の出力Ｓに
も生じる。
【００３０】 出力Ａ上の寄生パルスは時刻ｔ2 において始まり、時刻ｔ3 において終了する
。図２Ｂは、信号Ａ上の寄生パルスがフリップ・フロップ２６の状態の不適切な
タイミングで変更を敢えて生じさせる不適切な場合を図示する。この例において
、寄生パルスの終点は、時刻ｔ3 の直前の出力Ｓの状態のフリップ・フロップ２
６に記憶を生じさせるクロックＣＫの次のアクティブエッジと一致する。ここで
、エラー信号Ｅが寄生パルスの期間ｔp の間アクティブになり、要素２４を時刻
ｔ2 とｔ3 との間において信号Ａの変動に対して“不透明”にする。従って、信
号Ｓは寄生パルスの間は状態を切換えず、フリップ・フロップ２６は正しい値を
記憶する。
【００３１】 フリップ・フロップは、いわゆる初期化期間の間、もし新しい状態が対応アク
ティブクロックサイクル以前にそこに十分長く与えられていた場合にのみ状態を
切換える。実際、フリップ・フロップ２６による誤った値を記憶する危険性は、
パルスの終点が初期化期間だけクロックＣＫのアクティブエッジに先行する位置
から、パルスの始点がクロックＣＫのアクティブエッジの時刻において生じる位
置までの、寄生パルスの位置の変動範囲に現れる。
【００３２】 更に、状態保持要素２４はまた記憶セルであるとして、それが記憶しなければ
ならない状態は記憶順序（信号Ｅのアクティブ化）以前に少なくとも一つの初期
化時間に亘って与えられていなければならなかった。このように、時刻ｔ1 とｔ 2 とを分離する期間がこの初期化時間よりも長いことが必要である。更に、要素
２４の全初期化時間は、時刻ｔ1 とｔ3 との間で寄生パルスの前または後に経過
したことがまた保証されなければならず、要素２４がパルスの外側のレベルを考
慮することは確実であろう。
【００３３】 これらの制約は、ｔc ＋２ｔh24 ＋ｔp ＋ｔh26 に等しいクロックＣＫの周期
の最小期間の選択を課す。ここで、ｔc は論理回路１０のクリティカルパス中の
伝搬時間であり、ｔh24 は要素２４の初期化時間であり、ｔp は寄生パルスの最
大期間であり、ｔh26 はフリップ・フロップ２６の初期化時間である。ある場合
には、特にもし要素２４が静電容量的記憶効果を有する場合には、この周期はｔ h24 だけ削減できる。
【００３４】 この解決法はこのようにして、通常の論理回路に関してクロック周期を増加す
ることを要求する。実際、通常の回路において、クロック周期はｔc ＋ｔh26 よ
りは大きくなければならない。しかしながらこの時間冗長性により、回路は実質
的に安いハードウェアコストで従来の三重冗長回路（図１）と同じ安全性レベル
を与える。
【００３５】 状態保持要素２４は一般的に、組み合わせ論理回路１０の出力を提供する論理
ゲートからフリップ・フロップ２６までの間に形成されるであろう。
【００３６】 図３Ａ及び図３Ｂは、二入力ＮＡＮＤ機能を実行する状態保持要素の二つの例
を示す。両入力ａ及びｂは、ＮＯＲゲート３２の第１入力に接続された出力を有
するＡＮＤゲート３０に与えられるであろう。図２ＡのＸＯＲゲート２２と等価
なＸＯＲゲート２２’は、入力ａ及びｂとパリティビットＰとを受信する。ゲー
ト２２’の出力Ｅは、ＮＯＲゲート３２の第２入力及びＡＮＤゲート３４の第１
入力に与えられる。ゲート３２及び３４の出力はＯＲゲート３６に与えられ、Ｏ
Ｒゲート３６は状態保持要素の出力Ｓを与え、状態保持要素の出力はＡＮＤゲー
ト３４の第２入力でループバックされる。
【００３７】 パリティエラーがない場合、信号Ｅはゼロである。次いでＡＮＤゲート３０の
出力はＮＯＲゲート３２によって反転され、ＯＲゲート３６によって出力Ｓに伝
達される。
【００３８】 パリティエラーがある場合、信号Ｅは１であり、ゲート３４及び３６によって
形成されるメモリセルに出力Ｓの状態を記憶させる。
【００３９】 図３Ａの回路は、単一ゲート機能を実行するために四つのゲートを必要とする
。
【００４０】 図３Ｂは、ＮＡＮＤ機能を実行する状態保持要素を形成するために、より少な
いハードウェアを必要とする解決法を示す。入力信号ａ及びｂは、スイッチＫを
経てキャパシタＣに接続された出力を有するＮＡＮＤゲート３８の二つの入力に
与えられる。スイッチＫは、ＸＯＲゲート２２’によって与えられるエラー信号
Ｅによって制御される。
【００４１】 エラー信号Ｅがインアクティブである場合、スイッチＫは閉じており、キャパ
シタＣはゲート３８によって与えられるレベルにまで充電する。エラー信号Ｅが
アクティブ化される場合、スイッチＫは開放されるが、要素の出力Ｓの状態は寄
生パルスの期間に亘ってキャパシタＣによって保持される。キャパシタＣは出力
ラインＳの僅かな静電容量で形成できる、ということに注目すべきである。
【００４２】 他の論理機能を実行する状態保持要素が、当該技術に習熟した人々によって形
成できる。たとえば、図３Ｂの解決法を使用しながら、単位機能を実行するため
に、単一入力信号がスイッチＫに直接与えられる。
【００４３】 図２Ａの実施例は、特にもし論理回路１０の出力Ａの数が大きい場合、幾つか
の入力を備えたＸＯＲゲート２２はエラー信号Ｅをアクティブにするためにかな
りの遅延を有して反応する、という欠点を有する。このことは、寄生パルスの開
始部分が出力Ｓに伝達される結果を招く。しかしながら殆どの場合、このパルス
部分の期間はフリップ・フロップ２６の初期化時間よりも小さいであろうし、従
ってその状態に影響を及ぼさない。
【００４４】 図４は、この欠点を回避する実施例を示す。 組み合わせ論理回路１０は１１において一度だけ重複される。回路１０の出力
Ａ及び回路１１の重複出力Ａ* は、入力ＡとＡ* とが同一である場合は入力Ａま
たはＡ* の状態を出力Ｓに伝達し、入力ＡとＡ* とが異なる場合はその状態を保
持する状態保持要素２４’に与えられる。
【００４５】 この回路の動作は、入力ＡとＡ* とが異なるという条件が図２Ｂのエラー信号
Ｅのアクティブ化に対応することを考慮すると、図２Ａのそれと類似している。
【００４６】 図５は、二入力ＡＮＤ機能を実施する図４の回路の状態保持要素２４’を示す
。入力ａ及びｂは、その出力がＡＮＤゲート５２の第１入力及びＯＲゲート５４
の第１入力に与えられるＡＮＤゲート５０に与えられる。重複入力ａ* 及びｂ* は、その出力がゲート５２の第２入力及びゲート５４の第２入力に接続されるＡ
ＮＤゲート５６に与えられる。ゲート５２及び５４の出力は、図３Ａのゲート３
６及び３４に類似したゲート３６及び３４にそれぞれ接続される。
【００４７】 ゲート３４、３６、５２及び５４は、論理「一致」機能を有する状態保持要素
を形成することに注目すべきである。如何なる論理機能を生成するためにも、そ
れぞれこの機能を従来通り実施する二つのゲートをゲート５２及び５４に接続す
るだけで十分である。
【００４８】 他の実施例によれば、状態保持要素は従来の論理ゲートの内部構造を基礎にし
て形成される。この目的のために、二つの直列接続トランジスタが、従来のゲー
トに通常要求される各トランジスタのために備えられる。二つのトランジスタは
同時に遮断されるように制御され、その結果、もし擾乱によってその一つが導通
すると、遮断したままの第２のものは不適切なタイミングの如何なる電流をも防
止する。このような構成は、二つの冗長論理回路を含む図４のそのタイプの構造
に特に良く適応される。事実、次いで直列結合の二つのトランジスタは、信号及
びその重複信号によってそれぞれ制御される。
【００４９】 図６Ａは、インバータ機能を有する本発明による状態保持要素を示す。回路の
出力Ｓは、直列の二つのＰチャンネルＭＯＳトランジスタＭＰ１及びＭＰ２を経
て高電圧側に接続される。出力Ｓはまた、直列の二つのＮチャンネルＭＯＳトラ
ンジスタＭＮ１及びＭＮ２によって低電圧側に接続される。二つのＰチャンネル
ＭＯＳトランジスタの第１のもの及び二つのＮチャンネルＭＯＳトランジスタの
第１のものは通常の信号ａによって制御され、一方残りのトランジスタは重複信
号ａ* によって制御される。
【００５０】 通常の動作に対応してもし信号ａとａ* とが等しければ、二つのＭＰトランジ
スタまたは二つのＭＮトランジスタはオンされ、インバータ機能を実行するため
に出力Ｓを対応する電圧にする。
【００５１】 もし信号ａとａ* とが異なれば、トランジスタＭＰの少なくとも一つ及びトラ
ンジスタＭＮの少なくとも一つはオフされ、それによって出力Ｓは浮動し、静電
容量効果によってその先行レベルを保持する。
【００５２】 図６Ｂは、ＮＯＲ機能を実行する状態保持要素を示す。その出力Ｓはそれぞれ
通常の入力信号ａ及びｂ、並びにそれらの重複信号ａ* 及びｂ* によって制御さ
れる四個の直列のＰチャンネルＭＯＳトランジスタを経て高電圧側に接続される
。出力ＳはまたＮチャンネルＭＯＳトランジスタの二つの直列結合を経て低電圧
側に接続され、それらの一方は信号ａ及びａ* によってそれぞれ制御される二つ
のトランジスタを含み、他方は信号ｂ及びｂ* によってそれぞれ制御される二つ
のトランジスタを含む。
【００５３】 図６Ｃは、ＮＡＮＤ機能を実行する状態保持要素を示す。出力Ｓはそれぞれ信
号ａ及びｂ、及びそれらの重複信号ａ* 及びｂ* によって制御される四個の直列
のＮチャンネルＭＯＳトランジスタを経て低電圧側に接続される。出力Ｓはまた
ＰチャンネルＭＯＳトランジスタの二つの直列結合を経て高電圧側に接続され、
第１のものは信号ａ及びａ* によってそれぞれ制御される二つのトランジスタを
含み、第２のものは信号ｂ及びｂ* によってそれぞれ制御される二つのトランジ
スタを含む。
【００５４】 図６Ｂ及び図６Ｃの要素は、図６Ａと関連して記述される原理に従って動作す
る。より一般的には、重複トランジスタを直列に配置するこの原理は、如何なる
論理ゲートにも適用される。
【００５５】 図６Ａの回路は、擾乱に対して不感応なダイナミックメモリセルとして使用で
きる。この目的にために、セル状態は静電容量効果によって両入力ａ及びａ* に
冗長的に記憶される。もし入力の一方が擾乱を受けると、セルの充電が擾乱入力
の正しい状態を回復するまで、出力Ｓは静電容量効果によってその先行状態を保
持する。この原理はまた、如何なる状態保持要素にも適用される（図３Ａ、図３
Ｂ、図５、図６Ｂ、図６Ｃ）。この目的にためには、状態保持要素の入力に対し
て記憶要素（キャパシタ、スタティックメモリ）を使用し、並びに回路１０の出
力Ａとエラーチェック回路（２０、１１）の出力とによって与えられる値をロッ
クすることで十分である。
【００５６】 Ｔ．Ｃａｌｉｎ、Ｍ．Ｎｉｃｏｌａｉｄｉｓ、Ｒ．Ｖｅｌａｚｃｏ著“サブミ
クロンＣＭＯＳ技術のための据込硬化メモリ設計”、第３３回国際原子核及び空
間放射能効果会議、１９９６年７月Ｃａｌｉｆｏｒｎｉａ州ＩｎｄｉａｎＷｅｌ
ｌｓ開催、に記述された特定の記憶要素のような他の状態保持要素もまた使用で
きる。
【００５７】 図７Ａは、本発明による局所擾乱に不感応な結合回路の第３実施例を示す。そ
れは一つの組み合わせ論理回路１０を含む。寄生パルスの抑制は、時間とハード
ウェア冗長とを結合する先行実施例とは逆に、専ら時間の冗長によって得られる
。回路１０の出力ＡはクロックＣＫ、期間δだけ遅延したクロックＣＫ、及び期
間２δだけ遅延したクロックＣＫによってそれぞれ刻時される三つのフリップ・
フロップ７０、７１及び７２に与えられる。これらのフリップ・フロップの出力
Ｓ１、Ｓ２及びＳ３は訂正された出力Ｓを提供する多数決回路７４に与えられる
。
【００５８】 図７Ｂは、図７Ａの回路の動作を図示するタイミング図を示す。このタイミン
グ図は、縦棒の形式でクロック信号ＣＫ、ＣＫ＋δ及びＣＫ＋２δのアクティブ
エッジを示す。信号Ａは、時刻ｔ0 で発生するクロックＣＫの第１エッジと重な
る寄生パルスを表示する。時刻ｔ0 でアクティブ化されるフリップ・フロップ７
０は、寄生パルスの状態を誤って記憶する。
【００５９】 時刻ｔ2 で、信号Ａは通常１に切換わる。この遷移は、クロックＣＫ＋２δの
最終エッジの発生の時刻ｔ1 後の、一つの時間間隔ｔc で発生する。時間ｔc は
、票決回路７４と論理回路１０とを通じる伝搬時間である。
【００６０】 時刻ｔ3 、ｔ4 及びｔ5 において、信号Ａの状態１は次のクロックＣＫ、ＣＫ
＋δ及びＣＫ＋２δの各エッジによってサンプリングされる。時刻ｔ3 、ｔ4 及
びｔ5 において、信号Ｓ１は１に維持されるのに対して信号Ｓ２及びＳ３はそれ
ぞれ１に切換わる。
【００６１】 時刻ｔ5 の後の一つの時間間隔ｔc で、信号Ａは０に切換わる。この結果、ク
ロックＣＫ、ＣＫ＋δ及びＣＫ＋２δの次のエッジで、信号Ｓ１、Ｓ２及びＳ３
は次々に０に切換わる。
【００６２】 票決回路７４の出力Ｓは、信号Ｓ１、Ｓ２及びＳ３の少なくとも二つが１であ
る場合に１になる。この事実は信号Ｓ２が１である間の時刻ｔ4 から生じる。
【００６３】 図７Ａの回路は寄生パルスが発生した場合は時刻ｔ0 において１に切換わるこ
とはないが、信号Ａの１への通常の切換えに応じて時刻ｔ4 において正しく１に
切換わる。
【００６４】 この実施例が適切に動作するように、寄生パルスはクロックＣＫ、ＣＫ＋δ及
びＣＫ＋２δの単独の一個によってサンプリングされなければならない。寄生パ
ルスの最大期間ｔp はこの目的のために値δ−ｔh に達するであろう。ここで、
ｔh はフリップ・フロップ７０から７２の初期化時間である。こうして、δ＝ｔ p ＋ｔh とすることが選択される。更に、クロック周期は、その時間が少なくと
も回路１０の入力から出力Ｓへの最大伝搬時間に対応するｔc ＋２δ＋ｔh に等
しくなるように選択されなければならない。
【００６５】 図８Ａは、図７Ａの実施例の代案を示す。この図において、図７Ａにおけるも
のと同じ要素は、同じ参照番号で指示される。互いに遅延されたクロックにより
刻時されたフリップ・フロップ７０乃至７２の代わりに、これらのフリップ・フ
ロップが同じクロックＣＫにより刻時される。しかしながら、信号Ａはそれぞれ
遅延δを導入する二つのカスケード遅延ライン８０及び８１に与えられる。信号
Ａは直接フリップ・フロップ７０に与えられ、遅延ライン８０の出力Ａ２はフリ
ップ・フロップ７１に与えられ、及び遅延ライン８１の出力Ａ３はフリップ・フ
ロップ７２に与えられる。
【００６６】 図８Ｂは、図８Ａの回路の動作を図示するタイミング図を示す。時刻ｔ0 にお
いて、クロックＣＫの第１エッジが発生する。信号Ａは、このエッジと重なる寄
生パルスを表示すると考えられる。この結果、信号Ｓ１はこの時刻ｔ0 において
１に切換わる。信号Ｓ２及びＳ３は同じ寄生パルスを表示するが、時刻ｔ0 に対
してそれぞれδ及び２δだけシフトされる。
【００６７】 遅延δは期間ｔp ＋ｔh よりも大きく選択される。ここで、ｔp は寄生パルス
の最大期間であり、ｔh はフリップ・フロップ７０乃至７２の初期化時間である
。こうして図８Ｂの例において、信号Ａ２の寄生パルスは時刻ｔ0 においてサン
プリングされることはない、ということが保障される。この結果、信号Ｓ２の値
、そして信号Ｓ３の値もなお一層正しいままに維持される（ここでは０に等しい
）。
【００６８】 時刻ｔ1 において、クロックＣＫの次のエッジが発生する。信号ＡからＡ３は
、それらが０である間にサンプリングされる。この結果、信号Ｓ１は０に切換わ
り、信号Ｓ２及びＳ３は０のままに維持される。
【００６９】 時刻ｔ1 と時刻ｔ3 において発生するクロックＣＫの次のエッジとの間の時刻
ｔ2 において、信号Ａはクロック周期の間に通常１に切換わる。時刻ｔ1 とｔ2 とを分離する期間は、論理回路１０のクリティカルパスと票決回路７４における
伝搬時間ｔc とに対応する。示された例において、遅延ｔc は、信号Ａ２及びＡ
３の対応する立ち上がりエッジは時刻ｔ3 よりも以前に発生する、というもので
ある。
【００７０】 こうして、時刻ｔ3 において、信号Ｓ１、Ｓ２及びＳ３はそれらが１である間
にサンプリングされる。信号Ｓ１、Ｓ２及びＳ３は、１に切換わる。信号Ｓ１、
Ｓ２及びＳ３は、クロック信号の次のエッジが時刻ｔ4 において発生するまで１
のままである。この時刻ｔ4 において、信号Ａ、Ａ２及びＡ３は０に切換えられ
る。この結果、信号Ｓ１、Ｓ２及びＳ３は０に切換わる。
【００７１】 信号Ｓは時刻ｔ0 からｔ1 の間は０のままであって正しい形状を有し、時刻ｔ 3 からｔ4 の間は１に切換わり、一方信号Ｓ１、Ｓ２及びＳ３は三つ共全て１で
ある。
【００７２】 図８Ｂに図示された正しい動作は、クロック周期の最小値がｔc ＋２δ＋ｔh に等しければ、得られる。
【００７３】 図９Ａは、寄生パルスを抑制する本発明による回路の第４実施例を模式的に示
す。重複信号で動作するように設けられた図４のタイプの状態保持要素２４’が
、ここで使用される。この要素は論理回路１０の出力Ａを受信し、この同じ出力
が遅延δを導入する遅延ライン９０によって遅延させられる。遅延ライン９０に
よって与えられる信号は、重複信号Ａ* を形成する。要素２４’の出力Ｓは、フ
リップ・フロップ２６に与えられる。
【００７４】 図９Ｂは、図９Ａの回路の動作を図示するタイミング図を示す。先の例におけ
ると同じように、信号Ａは時刻ｔ0 において発生するクロックＣＫの第１エッジ
と重なる寄生パルスを表示する。
【００７５】 時刻ｔ1 において、時刻ｔ3 において生じるクロックＣＫの次の立ち上がりエ
ッジの前に、信号Ａは１に切換わる。時刻ｔ0 及びｔ1 は、回路１０のクリティ
カルパスの伝搬時間ｔc だけ離れている。
【００７６】 同様に時刻ｔ3 の前で生じる時刻ｔ2 において、遅延信号Ａ* は１に切換わる
。
【００７７】 信号Ａ及びＡ* は一クロック期間に亘って１のままであり、時刻ｔ6 において
生じる次のクロックエッジの前の時刻ｔ4 及びｔ5 においてそれぞれ０に切換わ
る。
【００７８】 状態保持要素２４’によって与えられる信号Ｓは、信号Ａ及びＡ* が等しくな
る時刻においてのみ状態を切換える。このことは、信号Ａが既に１である状態で
信号Ａ* が１に切換わる時刻ｔ2 において、及び信号Ａが既に０である状態で信
号Ａ* が０に切換わる時刻ｔ5 においてのみ発生する（要素２４’の伝搬時間は
ここでは明快さの理由のために無視してある）。
【００７９】 こうして、信号Ｓは時刻ｔ2 とｔ5 との間では１である。この状態１は、時刻
ｔ3 においてフリップ・フロップ２６によってサンプリングされると共に、信号
Ａで効果的にサンプリングされる状態に対応する。
【００８０】 この回路の動作はもしクロック周期が少なくともｔc ＋δ＋２ｔ24' ＋ｔp ＋
ｔh に等しければ正しい。ここで、ｔ24' は要素２４’中の伝搬時間であり、ｔ h はフリップ・フロップ２６の初期化時間である。値δは、ｔp −ｔ24' よりも
大きく選択されなければならない。
【００８１】 図１０Ａは、寄生パルスによるエラーの簡単な検出を可能にする本発明による
回路の第５実施例を模式的に示す。論理回路１０の出力Ａは二つのフリップ・フ
ロップ９２及び９３に与えられ、一方はクロックＣＫによって刻時され、他方は
期間δによって遅延されたクロックによって刻時される。代案として、フリップ
・フロップ９２はクロックＣＫの第１タイプ（立ち上がりまたは立下り−ハイま
たはロー）のエッジまたはレベルによって制御され、一方フリップ・フロップ９
３は同じクロックの逆のタイプ（立下りまたは立ち上がり−ローまたはハイ）の
エッジまたはレベルによって制御される。これらのフリップ・フロップの出力Ｓ
１及びＳ２はコンパレータ９５に与えられ、その出力はフリップ・フロップ９７
に与えられる。フリップ・フロップ９７は、信号ＣＫ＋δに対して若干遅延され
たクロックＣＫ＋δ＋εによって刻時される。フリップ・フロップ９３はここで
は信号Ａを同期するために使用され、その出力Ｓ２は論理回路１０の入力へルー
プバックされてもよい。
【００８２】 図１０Ｂは、図１０Ａの回路の動作を図示するタイミング図を示す。先の例に
おけると同じように、寄生パルスは時刻ｔ0 において発生するクロックＣＫの第
１エッジと重なる信号Ａに発生する。この結果、信号Ｓ１は１に切換わる。しか
しながら、フリップ・フロップ９３はまだ信号Ａをサンプリングせず、その出力
Ｓ２は不変のまま（０に）である。コンパレータ９５はまだ信号Ｓ１及びＳ２の
不等性を指示せず、信号ＥＲＲは状態０によってエラーを指示しない。
【００８３】 時刻ｔ1 において、信号Ａ中の寄生パルスの後にクロックＣＫ＋δの次のエッ
ジが発生する。信号Ｓ２は、不変のままである。
【００８４】 時刻ｔ2 において、信号ＣＫ＋δの第１エッジの後の一期間εがクロックＣＫ
＋δ＋εの次のエッジを生じ、そのエッジはフリップ・フロップ９７によってコ
ンパレータ出力のサンプリングを行わせる。信号Ｓ１及びＳ２は異なっており、
エラー信号ＥＲＲがアクティブ化される。
【００８５】 時刻ｔ1 後の一間隔ｔc の時刻ｔ3 において、信号Ａは通常１に切換わる。こ
の状態１は、時刻ｔ4 においてクロックＣＫによってサンプリングされる。信号
Ｓ１は１のままである。
【００８６】 時刻ｔ5 において、前記信号が依然として１にある間に信号Ａをサンプリング
するクロックＣＫ＋δの次のエッジが発生する。信号Ｓ２は１に切換わる。信号
Ａは、伝搬間隔ｔc の後に０に切換わるであろう。
【００８７】 時刻ｔ6 において、クロックＣＫ＋δ＋εの次のエッジが発生し、それはコン
パレータ９５の出力をサンプリングする。信号Ｓ１及びＳ２は同じ状態にあるの
で、エラー信号ＥＲＲはインアクティブにされる。
【００８８】 時刻ｔ7 において、前記信号が０にある間に信号Ａをサンプリングするクロッ
クＣＫの次のエッジが発生する。信号Ｓ１は０に切換わる。
【００８９】 時刻ｔ8 において、前記信号が０にある間に信号Ａをサンプリングするクロッ
クＣＫ＋δの次のエッジが発生する。この結果、信号Ｓ２は０に切換わる。
【００９０】 クロック周期は少なくともｔc ＋ｔh ＋δに等しく選択されなければならず、
期間δは少なくとも期間ｔp ＋ｔh に等しい。
【００９１】 示されていないが、図１０Ａの回路の代案によって、出力Ｓ１を利用できる。
ここで、出力Ｓ１の転移は、クロックＣＫ＋δの次のエッジの前に出力Ａに向か
って伝搬させられないことが、確かめられなければならない。換言すれば、伝搬
時間ｔc はδよりも長くなければならない。この場合、クロック周期は少なくと
もｔc ＋ｔh 、即ち、過渡エラーに対して保護がない場合の従来の回路のクロッ
ク周期に等しいであろう。
【００９２】 図１０Ａの回路によって与えられるエラー信号は、検出されたエラーを訂正す
るために種々の方法で利用できる。このエラー信号は動作の再開、たとえばこの
システムによって実施される最後の「命令」の反復をたとえば誘発するであろう
。
【００９３】 それはまた非常に高速のクロックを使用することにより、同期エラーを訂正す
るために使用できる。エラーの場合、再開がトリガされ、クロック周波数は再開
の間低減される。これは、回路が従来の回路速度で動作して、出力Ｓ１を代わり
に利用する場合に特に有利である。
【００９４】 図１０Ａの示されていない別の代案によれば、フリップ・フロップ９２及び９
３は同じクロックＣＫで刻時され、それらの一つは期間δだけ遅延した信号Ａを
受信する。
【００９５】 多くのデジタル回路が非同期ループを形成する、即ちそれらの出力は同期フリ
ップ・フロップを通過することなく、それらの入力で直接ループバックされる。
スタティックメモリセルは、この例である。このような回路は状態を記憶するの
に適しており、かつこうして擾乱に対して感応し、この状態の切換えを敢行する
。
【００９６】 図１１は、図４の重複原理を使用して、このような回路を保護する本発明によ
る配置を示す。論理回路１０の出力及び重複論理回路１１の出力は、共に図４の
タイプである第１状態保持要素２４ａ及び第２状態保持要素２４ｂの二つの入力
にそれぞれ接続される。要素２４ａの出力は回路１０でループバックされ、一方
要素２４ｂの出力は回路１１でループバックされる。もし一つの状態保持要素が
その出力を両回路１０及び１１でループバックされて使用されるならば、要素中
の擾乱は二つの重複回路に伝達され、両回路に同じエラーを引き起こすであろう
から、二つの状態保持要素を使用することが必要である。このエラー状態は、訂
正されないであろう。
【００９７】 しかしながら図１１の構造は、一方の状態保持要素の出力に発生した擾乱に感
応する。もし関係する回路１０または１１の伝搬時間が擾乱の期間よりも短けれ
ば、擾乱がその出力で消滅してしまう前に、遅延された擾乱が状態保持要素の入
力上に到達する。この結果、要素は擾乱によって影響を受けた誤った状態を保持
する傾向がある。
【００９８】 図１２は、この問題を回避する構造を示す。回路１０及びその重複回路１１は
それぞれ二つの部分、回路１０については１０ａと１０ｂとに、回路１１につい
ては１１ａと１１ｂとに分割される。各回路の二つの部分間で、追加の状態保持
要素２４ｃが部分１０ａと１０ｂとの間に挿入され、要素２４ｄが部分１１ａと
１１ｂとの間に挿入され、要素２４ｃ及び２４ｄは要素２４ａ及び２４ｂと同じ
方法で接続される。
【００９９】 図１３は、もし部分１０ａ、１０ｂ、及びそれらの重複部分が同じ論理機能を
有しかつ同じ入力を受信するならば可能である図１２の構造の単純化を示す。図
１２と比較して、回路１１ｂ及び要素２４ｄが省略されている。状態保持要素２
４ａ及び２４ｂは、それぞれ図１２の回路１１ｂの出力の代わりに、回路１１a
の出力及び回路１０ａの出力を受信する。
【０１００】 図１４は、スタティックメモリセルを形成するための図１３の原理の適用を示
す。状態保持要素２４ａ、２４ｂ及び２４ｃは、図６Ａ中のタイプの状態保持イ
ンバータである。回路部分１０ａ、１１ａ及び１０ｂは、従来のインバータであ
る。従来のインバータが後続する状態保持インバータは、同一の機能を有する。
このことは、要素２４ａ、２４ｂ及び２４ｃが同一の入力値を受信することを確
実にし、これはまたインバータ１０ａ、１１ａ及び１０ｂについても有効である
。
【０１０１】 こうして得られたメモリセルは、動的動作の他に静的動作においても擾乱に対
して不感応である。
【０１０２】 図１５は、図１４のセルの代案を示す。クロック信号ＣＫによって制御される
ＰチャンネルＭＯＳトランジスタは、ＰチャンネルＭＯＳトランジスタ対の各々
に直列に挿入されている。クロック信号ＣＫと相補クロックによって制御される
ＮチャンネルＭＯＳトランジスタが、ＮチャンネルＭＯＳトランジスタ対の各々
に直列に挿入されている。これらのトランジスタは、セルのスイッチング電流の
サージを抑制する。
【０１０３】 更に図１５は、図１４の構造の図７Ａ及び図８Ａの回路に使用可能な票決回路
への適用を示す。この目的のために、図１４に関して、アクセストランジスタは
省略された。票決回路の三つの入力信号Ｓ１、Ｓ２及びＳ３は、インバータ入力
へ印加される。
【０１０４】 票決の結果を擾乱に不感応な方法で記憶するために使用される票決回路が、こ
うして得られる。もしこの票決回路が図７Ａ及び図８Ａに使用されるならば、票
決回路の前に来るフリップ・フロップ７０乃至７２は、単なる制御された無意識
フリップ・フロップである。
【０１０５】 クロック信号によって制御される従来のメモリセルは、更に入力Ｓ１、Ｓ２及
びＳ３の各々に接続できる。マスター−スレイブフリップ・フロップがこうして
形成される。
【０１０６】 上記の記述において、転移に感応するフリップ・フロップが、論理回路の出力
状態をロックするために使用される場合が考慮されてきた。本発明はまた、（制
御された無意識フリップ・フロップ）状態に感応するフリップ・フロップにも適
用される。
【図面の簡単な説明】
【図１】 先に記述した障害回路によって発生されたエラーを訂正する従来の解決法を図
示する。
【図２Ａ】 組み合わせ論理回路中の局所擾乱によって発生された寄生パルスを抑制できる
、本発明による回路の第１実施例を模式的に示す。
【図２Ｂ】 図２Ａの回路の動作を図示するタイミング図を示す。
【図３Ａ】 図２Ａの回路に使用される状態保持要素の二つの例を示す。
【図３Ｂ】 図２Ａの回路に使用される状態保持要素の二つの例を示す。
【図４】 寄生パルスを抑制できる、本発明による回路の第２実施例を模式的に示す。
【図５】 図４の回路に使用される状態保持要素の例を示す。
【図６Ａ】 図４の回路に使用されるタイプの状態保持要素の他の例を示す。
【図６Ｂ】 図４の回路に使用されるタイプの状態保持要素の他の例を示す。
【図６Ｃ】 図４の回路に使用されるタイプの状態保持要素の他の例を示す。
【図７Ａ】 寄生パルスを抑制できる、本発明による回路の第３実施例を模式的に示す。
【図７Ｂ】 図７Ａの回路の動作を図示するタイミング図を示す。
【図８Ａ】 図７Ａの実施例の代案を示す。
【図８Ｂ】 図８Ａの回路の動作を図示するタイミング図を示す。
【図９Ａ】 寄生パルスを抑制できる、本発明による回路の第４実施例を略図式に示す。
【図９Ｂ】 図９Ａの回路の動作を図示するタイミング図を示す。
【図１０Ａ】 寄生パルスを抑制できる、本発明による回路の第５実施例を略図式に示す。
【図１０Ｂ】 図１０Ａの回路の動作を図示するタイミング図を示す。
【図１１】 図４の実施例の非同期ループへの適用を示す。
【図１２】 図１１の構造の改良型を示す。
【図１３】 図１２の構造の単純化を示す。
【図１４】 図１３の原理のスタティックメモリセルへの適用を示す。
【図１５】 図１４の構造から形成される多数決回路を示す。
【符号の説明】
１０ 組み合わせ論理回路 ２０ パリティビットを発生する検証回路 ２４ 記憶素子（状態保持） ２６ 遅延 Ａ 論理回路出力 Ｐ パリティビット Ｅ エラー信号 Ｓ 出力
【手続補正書】
【提出日】平成１４年２月１３日（２００２．２．１３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１４】 論理回路はインバータであり、メモリ要素は直列に二つの ＰチャンネルＭＯＳトランジスタと二つのＮチャンネルＭＯＳトランジスタとを 含み、メモリ要素の第１の入力はＰチャンネルＭＯＳトランジスタとＮチャンネ ルＭＯＳトランジスタとの第１のゲートに接続され、メモリ要素の第２の入力は 他の二つのトランジスタのゲートに接続されていることを特徴とする請求項１３ に記載の保護された回路。
【手続補正書】
【提出日】平成１４年２月１４日（２００２．２．１４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B018 GA01 HA12 NA10 QA16 5J032 AA06 AB02 AC16 5J042 BA11 BA15 BA16 CA00 CA08 CA12 CA15 CA18 CA20 CA21 DA00 5J065 AA01 AB01 AC03 AD01 AE02 AF02 AH01

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つの出力（Ａ）を有する組み合わせ論理回路（
    １０）を含む、過渡擾乱に対して保護された回路において、 前記出力側に対するエラー制御コードを発生する回路（２０、１１）と、 前記出力側に配置され、制御コードが正しい場合は意識されず、制御コードが
    正しくない場合はその状態を保持するように制御コード発生回路によって制御さ
    れるメモリ要素（２４、２４’）と を含むことを特徴とする過渡擾乱に対して保護された回路。
  2. 【請求項２】 エラー制御コード発生回路は、前記出力（Ａ）のパリティビ
    ット（Ｐ）を計算する回路（２０）と、出力とパリティビットとのパリティをチ
    ェックする回路（２２）とを含むことを特徴とする請求項１に記載の保護された
    回路。
  3. 【請求項３】 エラー制御コード発生回路は重複論理回路（１１）を含み、
    前記メモリ要素（２４’）は論理回路（１０）と重複回路（１１）との出力が同
    一の場合は意識されず、前記出力が異なる場合はその状態を保持するように設け
    られていることを特徴とする請求項１に記載の保護された回路。
  4. 【請求項４】 エラー制御コード発生回路は過渡エラーの最大期間よりも長
    い所定期間だけ前記出力を遅延する要素（９０）を含み、前記メモリ要素（２４
    ’）は論理回路と遅延要素との出力が同一の場合は意識されず、前記出力が異な
    る場合はその状態を保持するように設けられていることを特徴とする請求項１に
    記載の保護された回路。
  5. 【請求項５】 前記メモリ要素（２４’）は論理回路の前記出力を与える論
    理ゲートから形成され、この論理ゲートは論理回路の信号（ａ）によって制御さ
    れる少なくとも二つの第１トランジスタ（ＭＮ１，ＭＰ２）と重複回路の対応す
    る信号（ａ* ）によって制御される少なくとも二つの第２トランジスタ（ＭＰ１
    ，ＭＮ２）とを含み、第２トランジスタのそれぞれは第１トランジスタのそれぞ
    れの一つと直列に接続されていることを特徴とする請求項３に記載の保護された
    回路。
  6. 【請求項６】 クロック（ＣＫ）によって刻時される第１同期フリップ・フ
    ロップ（７０、９２）に接続された少なくとも一つの出力（Ａ）を有する組み合
    わせ論理回路（１０）を含む、過渡擾乱に対して保護された回路において、前記
    出力に接続され、所定の期間（δ）だけ遅延されたクロックによって刻時される
    第２フリップ・フロップ（７１、９３）と、フリップ・フロップの出力を解析す
    る回路（７４、９５）とを含み、解析回路（９５）はフリップ・フロップの出力
    が異なる場合にエラーを指示することを特徴とする過渡擾乱に対して保護された
    回路。
  7. 【請求項７】 第２フリップ・フロップ（９３）は第１フリップ・フロップ
    と同じクロックの異なるエッジまたはレベルで制御されることを特徴とする請求
    項６に記載の保護された回路。
  8. 【請求項８】 クロック（ＣＫ）によって刻時される第１同期フリップ・フ
    ロップ（７０）に接続された少なくとも一つの出力（Ａ）を有する組み合わせ論
    理回路（１０）を含む、過渡擾乱に対して保護された回路において、クロックに
    よって刻時され、所定の期間（δ）だけ遅延される前記出力を受信する第２フリ
    ップ・フロップ（７１）と、フリップ・フロップの出力を解析する回路（７４）
    とを含み、解析回路はフリップ・フロップの出力が異なる場合にエラーを指示す
    ることを特徴とする過渡擾乱に対して保護された回路。
  9. 【請求項９】 三つの同等な論理回路（１０ａ、１１ａ、１０ｂ）を含む、
    過渡擾乱に対して保護された回路において、論理回路のそれぞれには他の二つの
    論理回路の出力をそれぞれ受信する二入力メモリ要素（２４ａ、２４ｂ、２４ｃ
    ）が先行し、各メモリ要素はその二つの入力が等しい場合は意識されず、二つの
    入力が異なる場合はその状態を保持するように設けられていることを特徴とする
    過渡擾乱に対して保護された回路。
  10. 【請求項１０】 論理回路はインバータであり、メモリ要素は直列に二つの
    ＰチャンネルＭＯＳトランジスタと二つのＮチャンネルＭＯＳトランジスタとを
    含み、メモリ要素の第１の入力はＰチャンネルＭＯＳトランジスタとＮチャンネ
    ルＭＯＳトランジスタとの第１のゲートに接続され、メモリ要素の第２の入力は
    他の二つのトランジスタのゲートに接続されていることを特徴とする請求項９に
    記載の保護された回路。
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