JP2002522931A - ブロークン・スタック優先エンコーダ - Google Patents

Abstract

(57)【要約】 バイナリ・ワード内のリーディングゼロのポジションを一意的に識別する電圧のセットを提供するブロークン・スタック・ドミノ優先エンコーダ（１００）であって、このドミノ優先エンコーダは、ｎＭＯＳＦＥＴのバイパス・スタックおよびｎＭＯＳＦＥＴのブロークン・スタックを構成し、各種のノードを放電する。各ノードとグラウンドの間のｎＭＯＳＦＥＴの深さは、優先エンコーダのスイッチング速度を最大にするために最小化される。

Description

【発明の詳細な説明】

【０００１】 （技術分野） 本発明は回路に関し、より詳細には優先エンコーダ回路に関する。

【０００２】 （背景技術） 優先エンコーダは、バイナリ・ワードにおけるリーディング１（「１｝）また
はリーディングゼロ（「０」）を示す信号を提供する。通常、優先エンコーダは
、バイナリ・ワードの長さ、つまりそのビット数に等しい数の出力ラインを有し
、出力ライン上の電圧がバイナリ・ワードにおけるリーディング１またはリーデ
ィングゼロを示す。たとえば、８ビットのワードにおけるリーディング１を示す
優先エンコーダは、８本の出力ラインを有することになり、多くとも１本の出力
ラインはロジック・ハイを示す「ハイ」電圧を有し（残りはロジック・ローを示
す「ロー」電圧）、「ハイ」電圧を伴う出力ラインがリーディング１のポジショ
ンを表す。

【０００３】 優先エンコーダ回路内においては、ワードのビット値に応じて、各種のノード
を「ロー」（グラウンド）電圧に引き込む直列接続されたトランジスタからなる
１ないしは複数のグループ（またはスタック）を含むことがある。このトランジ
スタ・スタックは、ノードを「ロー」に放電（またはプル・ダウン）するために
ノードとグラウンドの間に導通パスを構成する。それにより、これらのノードに
接続されている出力回路は、そのワードにおけるリーディングゼロまたはリーデ
ィング１を示す必要な信号を提供することができる。

【０００４】 ドミノ（または動的）タイプの優先エンコーダ回路においては、クロック信号
のプリチャージ状態またはフェーズの間にノードが「ハイ」電圧に充電（プル・
アップ）され、その後、クロック信号の評価状態またはフェーズの間に、各種の
トランジスタ・スタックによってこれらのノードの一部または全部が放電される
。ドミノ優先エンコーダが動作可能な速度は、各種ノードが放電可能な速度によ
って制限される。ある種のテクノロジの場合、トランジスタのスタックの深さ（
つまり、ノードとグラウンドの間の導通パス内に直列接続されているトランジス
タの数）を小さくすると、この速度が増加する（つまり放電時間が短くなる）。
静的タイプの優先エンコーダ回路についても、速度を増すためにはスタックの深
さを抑えることが望ましい。また、ＣＭＯＳ（相補形金属酸化膜半導体）テクノ
ロジの場合には、いわゆるボディ効果からもスタックの深さを抑えることが望ま
しい。

【０００５】 このように、優先エンコーダ回路内のトランジスタ・スタックの深さは、浅い
ほうが望ましい。

【０００６】 （実施態様の詳細な説明） まず用語についての定義を行う。２エレメント・ブール代数は、スイッチング
回路に適している。回路内の任意のポイントについて、「ロー」は２つのブール
・エレメントの一方をマップする電圧のセットを、「ハイ」は、ブール・エレメ
ントの他方をマップする電圧のセットをそれぞれ指すものとする。ブール・エレ
メントをマップする個々の電圧の範囲は、使用するテクノロジに依存し、単一回
路内の部品によってもそれが異なることがある。セットという用語の使用を省略
するため、ここで電圧が「ロー」（「ハイ」）であると言うときには、それが「
ロー」（「ハイ」）のセットに属することとする。また、回路内の任意のノード
について「ロー」電圧は「ハイ」電圧より低いものとする。

【０００７】 ここに述べる特定の実施形態について言えば、電圧として定義した用語「ハイ
」および「ロー」に２つの役割を持たせることにより、つまり「ハイ」および「
ロー」によって２エレメントブール代数の２つのブール・エレメントも表すこと
によって、わずかながら表記の濫用（ただし誤用ではない）を招いている。しか
し、「ハイ」または「ロー」が電圧を表すか、ブールのエレメントを表すかは文
脈から明らかである。「ハイ」をバイナリ・ブール演算の「アンド（論理積）」
用の識別エレメントに、「ロー」をバイナリ・ブール演算の「オア（論理和）」
用の識別エレメントに結びつけることは慣例であり、ここでもこの慣例に従って
いる。この種の同一視は、衒学的に有用であるが、恣意的であり、電圧をブール
・エレメントに結びつけるこの同一視によって本発明が限定されないことを理解
されたい。

【０００８】 ８ビットのワードＷを（Ｂ７Ｂ６・・・Ｂ０）として表し、それにおいてＢｉ
は、ワードＷのｉ番目（０番目から）のビットとする。Ｂ７はワードＷの最上位
ビット、Ｂ０はその最下位ビットである。ここでもわずかながら表記を濫用し、
Ｂｉにより電圧およびブールのエレメントを表し、一般性を失うことなく、ワー
ドＷのｉ番目のビットが１であればＢｉは「ハイ」であると言い、ワードＷのｉ
番目のビットが０であればそれが「ロー」であると言うことにする。なお、ここ
で用いている「ワード」とコンピュータ・システムのワード長の混同に注意する
必要がある。ここでの「ワード」は、単にバイナリ・タプルを指す。

【０００９】 図１は、ワードＷ用の優先エンコーダ１００の実施形態を示す。図１の出力は
、セット｛Ｅ０，Ｅ１，．．．Ｅ７｝であり、それにおいてＥｉは、文脈に応じ
て電圧またはブール・エレメントのいずれかを表すことになる。図１において、
ｉ≠ｋのすべてのｉについてＥｉが「ロー」であり、Ｅｋが「ハイ」である値の
セットは、ワードＷのリーディングゼロがビットＢｋであることを示す。すべて
のｉについてＥｉが「ロー」であれば、ワードＷにはリーディングゼロがないこ
と、つまりＷのすべてのビットが１であることになる。

【００１０】 図１において、Ａ０、Ａ１、およびＡ２は、文脈に応じて電圧またはブール・
エレメントを表す。電圧の場合は、それぞれｎＭＯＳＦＥＴ（ｎ−酸化金属半導
体電界効果トランジスタ）１１４、１１６、および１１８のゲート電圧を表す。
ブール・エレメントとして考えた場合、次に示すブール代数式によってＡ０、Ａ
１、およびＡ２が与えられる。 Ａ０＝Ｂ０・Ｂ１ Ａ１＝Ｂ２・Ｂ３・Ｂ４ Ａ２＝Ｂ５・Ｂ６・Ｂ７ ただしこれにおいて、「・」は、論理積（ブール代数の積）を表す。図１にお
いては、Ａ０、Ａ１、およびＡ２を提供するためにドミノ・ゲート１２２、１２
４、および１２６が使用されているが、別のタイプの論理ゲートを使用してもよ
い。

【００１１】 図１には、８つのノードのセットに｛Ｎ０，Ｎ１，．．．Ｎ７｝がラベル付け
されている。記号Ｎｉは、ラベルのほかに、文脈に応じてノードＮｉの電圧また
はブール値として使用される。クロック信号ＣＬＫが「ロー」（ＶＳＳまたはグ
ラウンド）のとき、ｐＭＯＳＦＥＴ １０２がオン、ｎＭＯＳＦＥＴ １０３が
オフになり、その結果、すべてのノードが「ハイ」（ＶＣＣ）に充電（プル・ア
ップ）される。これがプリチャージ状態（フェーズ）である。評価状態（フェー
ズ）は、ＣＬＫが「ハイ」になることによって特徴づけられる。評価フェーズの
間、ｐＭＯＳＦＥＴ １０２がオフ、ｎＭＯＳＦＥＴ １０３がオンになり、そ
れにより、Ｂｉ（ｉ＝０，１，．．．７）対応の値に応じてノードの一部が「ロ
ー」にプル・ダウンされる。

【００１２】 ｎＭＯＳＦＥＴ １０４、１０６、１０８、１１０、および１１２のゲート電
圧は、それぞれＢｉ（ｉ＝１，３，４，６，および７）となり、ｎＭＯＳＦＥＴ
１１４、１１６、および１１８のゲート電圧は、それぞれＡｉ（ｉ＝０，１，
および２）となる。評価フェーズの間は、図１から、ビット値Ｂｉ（ｉ＝０，１
，．．．７）によって表されるノードＮｉ対応の値は、

【数１７】 によって与えられ、これにおいてオーバーラインはブール代数の補数を表し、
積はブール積演算を表す。

【００１３】 上記の式は、トランジスタの導通パスを介してグラウンドに放電されなければ
、評価フェーズの間、ノードが電荷を保持することを前提としている。この仮定
は、ノードのキャパシタンスおよびＣＬＫのスイッチング周波数に依存する。必
要であれば、一部の実施形態においてはノードにハーフ−キーパを使用し、トラ
ンジスタの導通パスを介してグラウンドに放電されない場合にそれらを「ハイ」
に充電された状態に維持することもできる。

【００１４】 図１において、いずれかのノードからグラウンドへのパスが、３つのトランジ
スタだけから構成されていることに注意されたい（ｎＭＯＳＦＥＴ １０３は数
に加えない）。任意のノードの放電時間が、そのノードをグラウンドに放電させ
る直列接続されたトランジスタの数に依存することから、これらのパスを可能な
限り小さく維持することが望ましい。ある意味では、トランジスタのスタック１
０４、１０６、１０８、１１０、および１１２がノードＮｉ（ｉ＝０，２，およ
び５）において「分断」されており（ブロークン）、トランジスタ１１４、１１
６、および１１８の一部または全部がこれらのノードとグラウンドの間にバイパ
ス・パスを形成させる。「ブロークン・スタック」優先エンコーダという名前は
これに由来する。

【００１５】 Ｅｉ（ｉ＝０，１，．．．６）は、論理ゲート１２０を介したノード電圧を表
す。ノードのブール値については、値Ｅｉが、式

【数１８】 で与えられ、ブールまたはビット入力（Ｂ７Ｂ６．．．Ｂ０）については、値Ｅ
ｉが、式

【数１９】 で与えられる。上記の２つのブール式は、Ｂｋが「ロー」であり、かつＢｋ＋１
，Ｂｋ＋２，．．．Ｂ７がすべて「ハイ」のときに限り、Ｅｋが「ハイ」になる
と述べることに等しい。したがって、図１に示した実施形態は優先エンコーダで
あると考えることができる。

【００１６】 任意のワード長Ｎ＋１の、（ＢＮＢＮ−１．．．Ｂ０）によって表される任意
のワードＷに関する実施形態の全クラスは、次のように記述することができる。
次式を満たすように、ｎｉ≧１とするＫ＋１個の整数のセットＩ、つまりＩ＝｛
ｎ０，ｎ１，．．．ｎｋ｝を選択する。

【数２０】 ｋ＝０，１，．．．Ｋ＋１について、Ｋ＋２個の和Ｓｋを次のように定義する。

【数２１】 ただし、Ｓｋ＋１＝Ｎ＋１である。

【００１７】 順序付き整数｛０，１，．．．Ｎ｝を、次のようにＫ＋１個の共通のエレメン
トを持たない順序付き整数のセットＩｋ（ｋ＝０，１，．．．Ｋ）に分割する。 Ｉｋ＝｛Ｓｋ，（Ｓｋ＋１），．．．（Ｓｋ＋１−１）｝ ただし、セットＩｋ内のエレメントの数はｎｋである。Ｉｋ内のエレメントに、
Ｉｋ［ｉ］（（ｉ＝０，１，．．．（ｎｋ−１））としてラベルを付ける。Ｋ＋
１個の値（ブールまたは電圧）｛Ａ０，Ａ１，．．．Ａｋ｝を定義し、それにお
いては

【数２２】 とする。ただし、Ａｋはｎｋ項の論理積である。

【００１８】 上記の形式を使用すると、任意に選択した整数のセットＩについての実施形態
を次のように記述することができる。Ｎ＋１個のノード｛Ｎ０，Ｎ１，．．．Ｎ
Ｎ｝、直列接続されたＫ＋１個のｎＭＯＳＦＥＴからなるバイパス・スタック、
および（Ｎ−Ｋ）個のｎＭＯＳＦＥＴのブロークン・スタックがある。このブロ
ークン・スタックは、直列接続されたｎＭＯＳＦＥＴからなるＫ＋１組のグルー
プＧｋ（ｋ＝０，１，．．．Ｋ）を構成する。グループＧｋは、ｎｋ−１個の直
列接続されたｎＭＯＳＦＥＴからなり、Ｇｋ［ｉ］（ｉ＝１，２，．．．（ｎｋ
−１））とラベル付けされる。ｎＭＯＳＦＥＴ Ｇｋ［ｉ］のゲート電圧はＢＩ
［ｋ，ｉ］であるが、それにおいては下付き文字がさらに下付き文字を含む表記
を避けるために、Ｉ［ｋ，ｉ］＝Ｉｋ［ｉ］としている。（この最後の記述は、
ワードＷ＝（Ｂ ＮＢＮ−１．．．Ｂ０）からビットＢｉ（ｉ＝ＳＮ，ＳＮ−１
，．．．Ｓ０）を除くことによってブロークン・スタック内のｎＭＯＳＦＥＴの
ゲート電圧となる値を持つベクトルが得られるという表現によって、おそらくは
より容易に理解が得られよう。）ｎＭＯＳＦＥＴ Ｇｋ［ｉ］のドレインは、ノ
ードＮＩ［ｋ，ｉ］に接続される（または定義している）。バイパス・スタック
内のＫ＋１のｎＭＯＳＦＥＴには、Ｈ［ｋ］（ｋ＝０，１，．．．Ｋ）としてラ
ベル付けを行う。ｎＭＯＳＦＥＴ Ｈ［ｋ］のゲート電圧はＡｋであり、ｎＭＯ
ＳＦＥＴ Ｈ［ｋ］のドレインはノードＮＩ［ｋ，０］を定義し、ｎＭＯＳＦＥ
Ｔ Ｈ［ｋ］のソースは、ｎＭＯＳＦＥＴ Ｇｋ［ｎｋ−１］のソースに接続さ
れる。

【００１９】 選択した整数のセットＩに関する上記の実施形態の説明を続けるが、ｐＭＯＳ
ＦＥＴが各ノードに接続され、ゲートがクロック信号ＣＬＫによってコントロー
ルされ、さらに、ｎＭＯＳＦＥＴがＧｋ［ｎｋ−１］のソースに接続され、ゲー
トがクロック信号ＣＬＫによってコントロールされる。Ｎ個の出力回路Ｃｉ（ｉ
＝０，１，．．．（Ｎ−１））があり、それぞれが出力電圧Ｅｉ（ｉ＝０，１，
．．．（Ｎ−１））を有する。各出力回路Ｃｉは、それぞれＣｉ［０］およびＣ
ｉ［１］とラベル付けされた、それぞれ電圧Ｃｉ［０］およびＣｉ［１］を有す
る入力を有する。（ここでも表記に２とおりの意味を持たせている。）任意の出
力回路Ｃｉ（ｉ＝０，１，．．．（Ｎ−１））について見ると、その出力電圧は
、

【数２３】 により与えられ、入力Ｃｉ［０］はノードＮｉに接続され、入力Ｃｉ［１］はノ
ードＮｉ＋１に接続される。この実施形態は、ノードＮＮの出力電圧として定義
される出力電圧ＥＮを有する。

【００２０】 ブールまたはビット入力（Ｂ７Ｂ６．．．Ｂ０）については、値Ｅｉが、式

【数２４】 で与えられる。上記の２つのブール式は、Ｂｋが「ロー」であり、かつＢｋ＋１
，Ｂｋ＋２，．．．ＢＮがすべて「ハイ」のときに限り、Ｅｋが「ハイ」になる
と述べることに等しい。したがって、上記の形式は優先エンコーダであることが
わかる。

【００２１】 最適整数セットは、コスト関数を最小にする整数のセットとして定義すること
ができる。１つの特定のコスト関数は、Ａｉに関する各式における項の数を含め
た、各ノードをグラウンドに接続するトランジスタの最大スタックの深さである
。簡略化のためクロックが印加されるトランジスタは、スタックの深さに加えて
いない。Ａｉに関するブール式における項の数をコスト関数に含めることは、こ
れらの電圧が、適切な項Ｂｉに印加される論理積を実行するドミノ論理ゲートに
よって得られ、これらの項の数が、Ａｉを得るために使用されるこの種のドミノ
論理ゲートのスタックの深さを表すことになる場合に正当化される。

【００２２】 この種のコスト関数Ｃ（Ｉ）は、次のようにして得られる。ノード｛ＮＩ［ｋ
，ｉ］，ｉ＝１，２，．．．（ｎｋ−１）；ｋ＝０，１，．．．Ｋ｝のスタック
の深さは（ｎｋ−ｉ＋Ｋ−ｋ）である。またノード｛ＮＩ［ｋ，０］，ｋ＝０，
１，．．．Ｋ｝のスタックの深さは（Ｋ＋１−ｋ）である。しかしながら、ノー
ド｛ＮＩ［ｋ，０］，ｋ＝０，１，．．．Ｋ｝のスタックの最大の深さがＫ＋１
、つまりバイパス・スタック内のｎＭＯＳＦＥＴの総数であることは明らかであ
る。Ａｉに関するブール式内の項の数は、ｎｉである。したがって、コスト関数
を次のように記述することができる。

【数２５】 つまり、Ｎが与えられたとき、特定の最適整数セットは、ｎｉ≧１とするＩ＝｛
ｎ０，ｎ１，．．．ｎｋ｝であり、それにおいて

【数２６】 であり、その結果、

【数２７】 を得る。上記の整数セットはいわゆる「ミニマックス」解である。ワード長８（
つまりＮ＝７）の場合は、上記のコスト評価基準または関数に関するミニマック
ス整数セットが単一であり、図１に示した実施形態の整数セットに等しいＩ＝｛
２，３，３｝となることが検証できる。

【００２３】 別のコスト関数を選択することもできる。たとえば、スタックの深さが比較的
小さい回路によって電圧Ａｉが得られる場合、次に示すコスト関数が有効になる
と見られる。 Ｃ（Ｉ）＝ｍａｘ［（Ｋ＋１），｛（ｎｋ−ｉ＋Ｋ−ｋ），ｉ＝１，２，．．
．（ｎｋ−１）；ｋ＝０，１，．．．Ｋ｝］ このほかのコスト関数は、最大のスタックの深さではなく、平均のスタックの深
さをベースにしていることがある。平均は、一部のノードが残りのノードより放
電しやすいというアプリオリな情報がある場合に、重み付け係数に従ってスタッ
クの深さに重み付けしてもよい。ミニマックス・アプローチは、より保守的なア
プローチであり、多くのコスト関数が使用可能なことは明らかである。

【００２４】 ここで、すべてのｉ＝１，２，．．．Ｋについてｎｉ＝１となるように整数セ
ットを選択すると、Ｋ＝Ｎとなり、結果として得られる優先エンコーダは、スタ
ックが１つだけ（Ａｉを得るためのスタックを除いて、ブロークン・スタックな
しの１つのバイパス・スタックだけ）存在するケースまで後退し、ノードＮ０の
スタックの深さはＮ＋１となることに注意が必要である。つまり、ブロークン・
スタックを存在させるためには、ｎｉ＞１となる整数セット内に少なくとも１つ
の整数ｎｉが存在する必要がある。

【００２５】 ここで説明したいくつかの優先エンコーダは、大きなワード長を取り扱うため
の単一の優先エンコーダに結合してもよい。たとえば、６４ビット・ワードの場
合は、ここで説明したＮ＝７用の４つの優先エンコーダを使用して、並列に、６
４ビット・ワードの８つの８ビット・ブロックをエンコードすることができる。
Ｎ＝７の優先エンコーダからの出力に基づき、比較的簡単な論理ゲートを使用し
て、６４ビット・ワードのリーディング１またはゼロを示すことができる。

【００２６】 上記の実施形態には、各種の変更が可能である。たとえば、別のドミノ論理ゲ
ートにおいて、そのドミノ論理ゲートと優先エンコーダの間にインバータを使用
し、それからゲート電圧を獲得して、プリチャージ・フェーズの間にすべてのゲ
ート電圧が「ロー」になるようにすれば、クロックが印加されるｎＭＯＳＦＥＴ
が不要になる。その場合、ブロークン・スタック内の最終トランジスタのソース
をグラウンドに接続する。これに対して、電圧Ａｉがドミノ論理ゲートを介して
得られない場合には、バイパス・スタック内の最終トランジスタのソースに、ク
ロックが印加されるｎＭＯＳＦＥＴが必要になる。

【００２７】 上記の実施形態は、各種のノードが、直列接続されたトランジスタのスタック
による潜在的な放電（プル・ダウン）の前に「ハイ」にプリチャージ（プル・ア
ップ）されるという点において、ドミノ（または動的）タイプとされる点を理解
する必要がある。しかしながら別の実施形態として、静的タイプ（デュアル−レ
ール）の回路を含めることができる。

【００２８】 静的なケースにおいては、クロックが印加されるトランジスタが不要であり、
関連ノードごとに１ないしは複数のｐＭＯＳＦＥＴが並列に接続されて、ｐＭＯ
ＳＦＥＴがオンになるとそのノードが「ハイ」にプル・アップされる。動的なケ
ースにおいては、すべての関連ノードがプリチャージ・フェーズの間に「ハイ」
にプル・アップされ、評価フェーズの間に関連ノードのサブセットが「ロー」に
プル・ダウンされたのに対して、静的なケースにおいては、すべての関連ノード
が、各種のｎＭＯＳＦＥＴおよびｐＭＯＳＦＥＴの現在のゲート電圧に応じて、
（セトリング(settling)または遅延時間の後に）「ハイ」または「ロー」のいず
れかになる。煩わしい用語を回避するために、スタックがノード電圧を「ハイ」
から「ロー」にするとき、またはそのノードがすでに「ロー」であればそれを「
ロー」に維持するとき、ｎＭＯＳＦＥＴのスタックがノードを「ロー」にプル・
ダウンするという表現を用いる。ｐＭＯＳＦＥＴがノードを「ハイ」にプル・ア
ップ（または維持）する場合にも類似の表現を適用する。

【００２９】 静的な実施形態は、次のようにして動的な実施形態を修正することによって容
易に得ることができる。クロックが印加されるすべてのｐＭＯＳＦＥＴおよびク
ロックが印加されるすべてのｎＭＯＳＦＥＴを取り除き、クロックが印加される
ｎＭＯＳＦＥＴに接続されていたトランジスタのソースをグラウンドに接続する
。深さｎのトランジスタ・スタックに接続される各Ｎｉにｎ個のｐＭＯＳＦＥＴ
を追加し、それぞれのドレインをＮｉに接続し、それぞれのソースを「ハイ」電
圧ソースに接続し、それにおいて追加されるｐＭＯＳＦＥＴに属する各ｐＭＯＳ
ＦＥＴのゲートは、Ｎｉに関するトランジスタ・スタック内のｎＭＯＳＦＥＴの
ゲートの１つだけに接続する。

【００３０】 図１に示した動的な優先エンコーダに対応する静的な優先エンコーダの一例を
図２に示すが、それにおいて図１および図２のそれぞれの対応するエレメントに
は同一のラベルを付している。図２は、ｎＭＯＳＦＥＴ １１２のソースがグラ
ウンドに接続され、クロックが印加されるすべてのトランジスタが除去され、前
述したようにプル・アップｐＭＯＳＦＥＴが追加されていることを除けば図１に
類似である。

【００３１】 ここで、別の実施形態が、ＣＭＯＳ以外のテクノロジを含み得ることにも注意
されたい。たとえば、別のタイプのＩＧＦＥＴ（絶縁ゲート電界効果トランジス
タ）またはＦＥＴ（電界効果トランジスタ）を上記のｎＭＯＳＦＥＴおよびｐＭ
ＯＳＦＥＴに代えて使用することができる。より一般的に述べれば、バイポーラ
・トランジスタ等の別のタイプのトランジスタをｎＭＯＳＦＥＴおよびｐＭＯＳ
ＦＥＴに代えて使用することも考えられる。

【００３２】 別の実施形態においては、出力Ｅｉの補数が求められて、「ロー」の出力信号
がリーディングゼロ・ビットを表す情報を提供する。また、任意のリーディング
ゼロ優先エンコーダは、ワードＷの補数を求めることによって、リーディング１
優先エンコーダに容易に変換することができる。したがって、優先エンコーダと
いう用語は、ワードのリーディング１またはリーディングゼロのいずれかを示す
出力信号を提供する回路を包含する。

【００３３】 このように、特許請求の範囲に示した本発明の範囲から逸脱することなく、こ
こに説明した実施形態に対して多くの修正を行うことが可能である。

【図面の簡単な説明】

【図１】 動的タイプのブロークン・スタック優先エンコーダの実施形態を示す。

【図２】 静的タイプのブロークン・スタック優先エンコーダの実施形態を示す。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，Ｚ Ａ，ＺＷ Ｆターム(参考） 5J056 AA03 BB02 CC00 CC19 DD13 DD29 EE11 EE12 EE14 FF01 FF10

Claims (28)

【特許請求の範囲】
1. 【請求項１】 第１、第２および第３のｎＭＯＳＦＥＴを含むバイパス・ス
   タック； 第１、第２および第３のグループを構成するｎＭＯＳＦＥＴのブロークン・ス
   タック； を含む優先エンコーダであって： 前記第１のグループは、前記バイパス・スタック内の前記第１のｎＭＯＳＦＥ
   Ｔのソースに結合されるソースを有するｎＭＯＳＦＥＴを含み； 前記第２のグループは、互いに直列に結合される第１および第２のｎＭＯＳＦ
   ＥＴを含み、それにおいて前記第２のグループの前記第２のｎＭＯＳＦＥＴは、
   前記バイパス・スタック内の前記第２のｎＭＯＳＦＥＴのソースに結合されるソ
   ースを有し；かつ、 前記第３のグループは、互いに直列に結合される第１および第２のｎＭＯＳＦ
   ＥＴを含み、それにおいて前記第３のグループの前記第２のｎＭＯＳＦＥＴは、
   前記バイパス・スタック内の前記第３のｎＭＯＳＦＥＴのソースに結合されるソ
   ースを有することを特徴とする優先エンコーダ。
2. 【請求項２】 さらに： 前記第１のグループ内の前記ｎＭＯＳＦＥＴのゲート電圧がＢ１を示し； 前記第２のグループ内の前記第１のｎＭＯＳＦＥＴのゲート電圧がＢ３であり
   ； 前記第２のグループ内の前記第２のｎＭＯＳＦＥＴのゲート電圧がＢ４であり
   ； 前記第３のグループ内の前記第１のｎＭＯＳＦＥＴのゲート電圧がＢ６であり
   ； 前記第３のグループ内の前記第２のｎＭＯＳＦＥＴのゲート電圧がＢ７であり
   ； 前記バイパス・スタック内の前記第１のｎＭＯＳＦＥＴのゲート電圧が、論理
   積を「・」で表したブール式Ｂ０・Ｂ１であり； 前記バイパス・スタック内の前記第２のｎＭＯＳＦＥＴのゲート電圧がブール
   式Ｂ２・Ｂ３・Ｂ４であり；かつ、 前記バイパス・スタック内の前記第３のｎＭＯＳＦＥＴのゲート電圧がブール
   式Ｂ５・Ｂ６・Ｂ７であるとき； バイナリ・ワード（Ｂ７Ｂ６．．．Ｂ０）のリーディングゼロを示す少なくと
   も１つの電圧を提供する出力回路を備えることを特徴とする前記請求項１記載の
   優先エンコーダ。
3. 【請求項３】 さらに： 前記第１のグループ内の前記ｎＭＯＳＦＥＴのゲート電圧がＢ１であり； 前記第２のグループ内の前記第１のｎＭＯＳＦＥＴのゲート電圧がＢ３であり
   ； 前記第２のグループ内の前記第２のｎＭＯＳＦＥＴのゲート電圧がＢ４であり
   ； 前記第３のグループ内の前記第１のｎＭＯＳＦＥＴのゲート電圧がＢ６であり
   ； 前記第３のグループ内の前記第２のｎＭＯＳＦＥＴのゲート電圧がＢ７であり
   ； 前記バイパス・スタック内の前記第１のｎＭＯＳＦＥＴのゲート電圧が、論理
   積を「・」で表したブール式Ｂ０・Ｂ１であり； 前記バイパス・スタック内の前記第２のｎＭＯＳＦＥＴのゲート電圧がブール
   式Ｂ２・Ｂ３・Ｂ４であり；かつ、 前記バイパス・スタック内の前記第３のｎＭＯＳＦＥＴのゲート電圧がブール
   式Ｂ５・Ｂ６・Ｂ７を示すとき； バイナリ・ワード（Ｂ７Ｂ６．．．Ｂ０）のリーディング１を示す少なくとも
   １つの電圧を提供する出力回路を備えることを特徴とする前記請求項１記載の優
   先エンコーダ。
4. 【請求項４】 さらに： クロック信号が第１の状態を示すとき、すべての前記ｎＭＯＳＦＥＴのドレイ
   ンを「ハイ」に充電する、クロックが印加される少なくとも１つのトランジスタ
   を備え、それにおいて、クロック信号が前記第１の状態の補数となる第２の状態
   にあるとき、すべての前記ｎＭＯＳＦＥＴのゲート電圧に基づいて、すべての前
   記ｎＭＯＳＦＥＴのドレインのサブセットが「ロー」に放電されることを特徴と
   する前記請求項１記載の優先エンコーダ。
5. 【請求項５】 さらに： 前記クロック信号が前記第２の状態にあり； 前記第１のグループ内の前記ｎＭＯＳＦＥＴのゲート電圧がＢ１であり； 前記第２のグループ内の前記第１のｎＭＯＳＦＥＴのゲート電圧がＢ３であり
   ； 前記第２のグループ内の前記第２のｎＭＯＳＦＥＴのゲート電圧がＢ４であり
   ； 前記第３のグループ内の前記第１のｎＭＯＳＦＥＴのゲート電圧がＢ６であり
   ； 前記第３のグループ内の前記第２のｎＭＯＳＦＥＴのゲート電圧がＢ７であり
   ； 前記バイパス・スタック内の前記第１のｎＭＯＳＦＥＴのゲート電圧が、論理
   積を「・」で表したブール式Ｂ０・Ｂ１であり； 前記バイパス・スタック内の前記第２のｎＭＯＳＦＥＴのゲート電圧がブール
   式Ｂ２・Ｂ３・Ｂ４であり；かつ、 前記バイパス・スタック内の前記第３のｎＭＯＳＦＥＴのゲート電圧がブール
   式Ｂ５・Ｂ６・Ｂ７を示すとき； バイナリ・ワード（Ｂ７Ｂ６．．．Ｂ０）のリーディングゼロを示す少なくと
   も１つの電圧を提供する出力回路を備えることを特徴とする前記請求項４記載の
   優先エンコーダ。
6. 【請求項６】 さらに： 前記クロック信号が前記第２の状態にあり； 前記第１のグループ内の前記ｎＭＯＳＦＥＴのゲート電圧がＢ１であり； 前記第２のグループ内の前記第１のｎＭＯＳＦＥＴのゲート電圧がＢ３であり
   ； 前記第２のグループ内の前記第２のｎＭＯＳＦＥＴのゲート電圧がＢ４であり
   ； 前記第３のグループ内の前記第１のｎＭＯＳＦＥＴのゲート電圧がＢ６であり
   ； 前記第３のグループ内の前記第２のｎＭＯＳＦＥＴのゲート電圧がＢ７であり
   ； 前記バイパス・スタック内の前記第１のｎＭＯＳＦＥＴのゲート電圧が、論理
   積を「・」で表したブール式Ｂ０・Ｂ１であり； 前記バイパス・スタック内の前記第２のｎＭＯＳＦＥＴのゲート電圧がブール
   式Ｂ２・Ｂ３・Ｂ４であり；かつ、 前記バイパス・スタック内の前記第３のｎＭＯＳＦＥＴのゲート電圧がブール
   式Ｂ５・Ｂ６・Ｂ７を示すとき； バイナリ・ワード（Ｂ７Ｂ６．．．Ｂ０）のリーディング１を示す少なくとも
   １つの電圧を提供する出力回路を備えることを特徴とする前記請求項４記載の優
   先エンコーダ。
7. 【請求項７】 Ｎ＋１個のノードのセット｛Ｎ０，Ｎ１，．．．ＮＮ｝； 直列接続されたＫ＋１個のＩＧＦＥＴ Ｈ［ｋ］（ｋ＝０，１，．．．Ｋ）の
   バイパス・スタック；および、 （Ｎ−Ｋ）のＩＧＦＥＴのブロークン・スタックであって、直列接続されたＩ
   ＧＦＥＴのＫ＋１のグループＧｋ（ｋ＝０，１，．．．Ｋ）を構成し、各Ｇｋは
   ｎｋ−１の直列接続されたＩＧＦＥＴ Ｇｋ［ｉ］（ｉ＝１，２，．．．（ｎｋ
   −１））を含むものとするブロークン・スタック；を含む優先エンコーダにおい
   て： 整数のセットＩ＝｛ｎ０，ｎ１，．．．ｎｋ｝およびＫが： ｎｉ≧１ 【数１】 一部のｎｉについてはｎｉ＞１ を満たし； 各ｋ＝０，１，．．．Ｋ；ｉ＝１，２，．．．（ｎｋ−１）について、ＩＧＦ
   ＥＴ Ｇｋ［ｉ］のドレインは、順序付きのｎｋ個の整数のセット Ｉｋ＝｛Ｓｋ，（Ｓｋ＋１），．．．（Ｓｋ＋１−１）｝ のｉ番目の要素（左から右にゼロからカウントを開始する）をＩｋ［ｉ］とし
   、Ｉ［ｋ，ｉ］＝Ｉｋ［ｉ］とするとき、ノードＮＩ［ｋ，ｉ］に接続され、そ
   れにおいて、Ｓｋ（ｋ＝０，１，．．．Ｋ＋１）は、 【数２】 を満たし； 各ｋ＝０，１，．．．Ｋについて、ＩＧＦＥＴ Ｈ［ｋ］のドレインは、ノー
   ドＮＩ［ｋ，０］に、ＩＧＦＥＴ Ｈ［ｋ］のソースは、ＩＧＦＥＴ Ｇｋ［ｎ
   ｋ−１］のソースにそれぞれ接続されることを特徴とする優先エンコーダ。
8. 【請求項８】 前記整数のセットＩは、コスト関数を最小にすることを特徴
   とする前記請求項７記載の優先エンコーダ。
9. 【請求項９】 前記コスト関数は、 【数３】 とすることを特徴とする前記請求項８記載の優先エンコーダ。
10. 【請求項１０】 さらに： 各ｋ＝０，１，．．．Ｋ；ｉ＝１，２，．．．（ｎｋ−１）について、ｎＭＯ
    ＳＦＥＴ Ｇｋ［ｉ］のゲート電圧がＢＩ［ｋ，ｉ］であり； 各ｋ＝０，１，．．．Ｋについて、ｎＭＯＳＦＥＴ Ｈ［ｋ］のゲート電圧が 積は論理積を表すものとした 【数４】 で与えられるＡｋを示すとき、Ｎ＋１ビットのバイナリ・ワード（ＢＮＢＮ−
    １．．．Ｂ０）のリーディングゼロを示す少なくとも１つの電圧を提供する出力
    回路を備えることを特徴とする前記請求項７記載の優先エンコーダ。
11. 【請求項１１】 さらに： 各ｋ＝０，１，．．．Ｋ；ｉ＝１，２，．．．（ｎｋ−１）について、ｎＭＯ
    ＳＦＥＴ Ｇｋ［ｉ］のゲート電圧がＢＩ［ｋ，ｉ］であり； 各ｋ＝０，１，．．．Ｋについて、ｎＭＯＳＦＥＴ Ｈ［ｋ］のゲート電圧が 積は論理積を表すものとした 【数５】 で与えられるＡｋを示すとき、Ｎ＋１ビットのバイナリ・ワード（ＢＮＢＮ−
    １．．．Ｂ０）のリーディング１を示す少なくとも１つの電圧を提供する出力回
    路を備えることを特徴とする前記請求項７記載の優先エンコーダ。
12. 【請求項１２】 さらに： それぞれが電圧Ｃｉ［０］を有する第１の入力および電圧Ｃｉ［１］を有する
    第２の入力を有するＮ個の出力回路Ｃｉ（ｉ＝０，１，．．．（Ｎ−１））であ
    って、論理積演算を「・」で表し、論理補数演算をオーバーラインを用いて表す
    とき、それぞれの第１の入力がノードＮｉに接続され、その第２の入力がノード
    Ｎｉ＋１に接続されて、 【数６】 を示す出力電圧を提供する出力回路Ｃｉを備えることを特徴とする前記請求項７
    記載の優先エンコーダ。
13. 【請求項１３】 前記整数のセットＩは、コスト関数を最小にすることを特
    徴とする前記請求項１２記載の優先エンコーダ。
14. 【請求項１４】 前記コスト関数は、 【数７】 とすることを特徴とする前記請求項１３記載の優先エンコーダ。
15. 【請求項１５】 Ｎ＋１個のノードのセット｛Ｎ０，Ｎ１，．．．ＮＮ｝； Ｋ＋１個のトランジスタＨ［ｋ］（ｋ＝０，１，．．．Ｋ）；および、 Ｋ＋１のトランジスタのグループＧｋ（ｋ＝０，１，．．．Ｋ）であって、そ
    れぞれがｎｋ−１のトランジスタＧｋ［ｉ］（ｉ＝１，２，．．．（ｎｋ−１）
    ）を含むグループＧｋ；を含む優先エンコーダにおいて： 整数のセットＩ＝｛ｎ０，ｎ１，．．．ｎｋ｝およびＫが： ｎｉ≧１ 【数８】 一部のｎｉについてはｎｉ＞１ を満たし； 各ｋ＝０，１，．．．Ｋ；ｉ＝１，２，．．．（ｎｋ−１）について、トラン
    ジスタＧｋ［ｉ］は、順序付きのｎｋ個の整数のセット Ｉｋ＝｛Ｓｋ，（Ｓｋ＋１），．．．（Ｓｋ＋１−１）｝ のｉ番目の要素（左から右にゼロからカウントを開始する）をＩｋ［ｉ］とし
    、Ｉ［ｋ，ｉ］＝Ｉｋ［ｉ］とするとき、ノードＮＩ［ｋ，ｉ］に結合されて、
    トランジスタ｛Ｇｋ［ｊ］，ｊ＝ｉ，（ｉ＋１），．．．（ｎｋ−１）｝および
    ｛Ｈ［ｊ］，ｊ＝（ｋ＋１），（ｋ＋２），．．．Ｋ｝がオンのとき、ノードＮ
    Ｉ［ｋ，ｉ］を「ロー」にプル・ダウンし、 それにおいて、Ｓｋ（ｋ＝０，１，．．．Ｋ＋１）は、 【数９】 を満たし； 各ｋ＝０，１，．．．Ｋについて、トランジスタＨ［ｋ］は、ノードＮＩ［ｋ
    ，０］に結合されて、トランジスタ｛Ｈ［ｊ］，ｊ＝ｋ，（ｋ＋１），．．．Ｋ
    ｝がオンのとき、ノードＮＩ［ｋ，０］を「ロー」にプル・ダウンすることを特
    徴とする優先エンコーダ。
16. 【請求項１６】 前記整数のセットＩは、コスト関数を最小にすることを特
    徴とする前記請求項１５記載の優先エンコーダ。
17. 【請求項１７】 前記コスト関数は、 【数１０】 とすることを特徴とする前記請求項１６記載の優先エンコーダ。
18. 【請求項１８】 さらに： それぞれが電圧Ｃｉ［０］を有する第１の入力および電圧Ｃｉ［１］を有する
    第２の入力を有するＮ個の出力回路Ｃｉ（ｉ＝０，１，．．．（Ｎ−１））であ
    って、論理積演算を「・」で表し、論理補数演算をオーバーラインを用いて表す
    とき、それぞれの第１の入力がノードＮｉに結合され、その第２の入力がノード
    Ｎｉ＋１に結合されて、 【数１１】 を示す出力電圧を提供する出力回路Ｃｉを備えることを特徴とする前記請求項１
    ５記載の優先エンコーダ。
19. 【請求項１９】 前記整数のセットＩは、コスト関数を最小にすることを特
    徴とする前記請求項１８記載の優先エンコーダ。
20. 【請求項２０】 前記コスト関数は、 【数１２】 とすることを特徴とする前記請求項１９記載の優先エンコーダ。
21. 【請求項２１】 さらに： 各ｋ＝０，１，．．．Ｋ；ｉ＝１，２，．．．（ｎｋ−１）について、トラン
    ジスタＧｋ［ｉ］がＢＩ［ｋ，ｉ］に応答し； 各ｋ＝０，１，．．．Ｋについて、トランジスタＨ［ｋ］が 積は論理積を表すものとした 【数１３】 で与えられるＡｋに応答するとき、Ｎ＋１ビットのバイナリ・ワード（ＢＮＢ
    Ｎ−１．．．Ｂ０）のリーディングゼロを示す少なくとも１つの電圧を提供する
    出力回路を備えることを特徴とする前記請求項１５記載の優先エンコーダ。
22. 【請求項２２】 さらに： 各ｋ＝０，１，．．．Ｋ；ｉ＝１，２，．．．（ｎｋ−１）について、トラン
    ジスタＧｋ［ｉ］がＢＩ［ｋ，ｉ］に応答し； 各ｋ＝０，１，．．．Ｋについて、トランジスタＨ［ｋ］が 積は論理積を表すものとした 【数１４】 で与えられるＡｋに応答するとき、Ｎ＋１ビットのバイナリ・ワード（ＢＮＢ
    Ｎ−１．．．Ｂ０）のリーディング１を示す少なくとも１つの電圧を提供する出
    力回路を備えることを特徴とする前記請求項１５記載の優先エンコーダ。
23. 【請求項２３】 前記整数のセットＩは、コスト関数を最小にし、それにお
    いてコスト関数は、 【数１５】 とすることを特徴とする前記請求項２１記載の優先エンコーダ。
24. 【請求項２４】 前記整数のセットＩは、コスト関数を最小にし、それにお
    いてコスト関数は、 【数１６】 とすることを特徴とする前記請求項２２記載の優先エンコーダ。
25. 【請求項２５】 さらに： クロック信号が第１の状態にあるとき、セット｛Ｎ０，Ｎ１，．．．ＮＮ｝内
    のすべてのノードをプル・アップする、クロックが印加される少なくとも１つの
    トランジスタを備え、それにおいて、前記トランジスタＨ［ｋ］（ｋ＝０，１，
    ．．．Ｋ）およびＧｋ［ｉ］（ｉ＝１，．．．（ｎｋ−１），ｋ＝０，１，．．
    ．Ｋ）は、前記クロック信号が前記第１の状態の補となる第２の状態にあるとき
    、トランジスタＨ［ｋ］（ｋ＝０，１，．．．Ｋ）およびＧｋ［ｉ］（ｉ＝１，
    ．．．（ｎｋ−１），ｋ＝０，１，．．．Ｋ）のいずれがオンであるかに基づい
    て、前記ノードのサブセットを「ロー」にプル・ダウンすべく前記ノードに結合
    されることを特徴とする前記請求項１５記載の優先エンコーダ。
26. 【請求項２６】 さらに： 各ｉ＝０，１，．．．Ｎについて、ノードＮｉに結合され、前記トランジスタ
    Ｈ［ｋ］（ｋ＝０，１，．．．Ｋ）およびＧｋ［ｉ］（ｉ＝１，．．．（ｎｋ−
    １），ｋ＝０，１，．．．Ｋ）がノードＮｉを「ロー」にプル・ダウンしない場
    合に限り、ノードＮｉを「ハイ」にプル・アップする少なくとも１つのトランジ
    スタを備えることを特徴とする前記請求項１５記載の優先エンコーダ。
27. 【請求項２７】 バイナリ・ワード（Ｂ７Ｂ６．．．Ｂ０）のリーディング
    ゼロまたは１を示す少なくとも１つの電圧を提供する優先エンコーダにおいて： ブール値（Ｂ７Ｂ６．．．Ｂ０）の少なくとも１つのサブセットの論理積を示
    す少なくとも１つの電圧を提供するトランジスタのバイパス・スタック；および
    、 ブール値（Ｂ７Ｂ６．．．Ｂ０）の少なくとも１つの固有サブセットの論理積
    を示す、少なくとも電圧を提供するトランジスタのブロークン・スタック； を含むことを特徴とする優先エンコーダ。
28. 【請求項２８】 第１、第２および第３のｎＭＯＳＦＥＴを含むバイパス・
    スタック； 第１、第２および第３のグループを構成するｎＭＯＳＦＥＴのブロークン・ス
    タック； を含む優先エンコーダにおいて： 前記第１のグループは、前記バイパス・スタック内の前記第１のｎＭＯＳＦＥ
    Ｔのソースに接続されるソースを有するｎＭＯＳＦＥＴを含み； 前記第２のグループは、互いに直列接続される第１および第２のｎＭＯＳＦＥ
    Ｔを含み、それにおいて前記第２のグループの前記第２のｎＭＯＳＦＥＴは、前
    記バイパス・スタック内の前記第２のｎＭＯＳＦＥＴのソースに接続されるソー
    スを有し；かつ、 前記第３のグループは、互いに直列接続される第１および第２のｎＭＯＳＦＥ
    Ｔを含み、それにおいて前記第３のグループの前記第２のｎＭＯＳＦＥＴは、前
    記バイパス・スタック内の前記第３のｎＭＯＳＦＥＴのソースに接続されるソー
    スを有することを特徴とする優先エンコーダ。