JP2002520640A - 低電子親和度のカソードを有するスクリーン用の駆動システム - Google Patents
低電子親和度のカソードを有するスクリーン用の駆動システムInfo
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
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Abstract
(57)【要約】
この駆動システムは、各々が低い電子親和度を有する材料からなるカソードを含む画素のマトリクスを駆動することができる。各交差点回路は、画素のカソードに接続されたスイッチング素子（ＣＴｉ．ｊ）を具備し、メモリ回路（Ｍ１，Ｍ２）を使用して、マトリクスの全ての行の駆動に必要な時間にわたってカソードを電流源に接続し、かつ、対応する画素に伝達する電流を調節することができる。この発明は、電子銃および表示スクリーンの駆動に適用することができる。
Description
【０００１】 負の電子親和度、または、低い電子親和度を有する材料は公知であり、それは
、一般には、ダイヤモンド構造を有する炭素から構成されている。これらの材料
は、（約１０Ｖ／ｍ程度の）弱い抽出電界の下で電子を放出するという大きな利
点を有している。平坦な薄膜上に、そのような電界を得ることは容易なので、カ
ソードを製造するためにチップを形成する必要はなく、これにより、製造プロセ
スを容易にすることができる。例えば、チップを有するカソードにおいては、抽
出グリッドにおける孔の直径を０．１μｍ内に調節することが重要である。
、一般には、ダイヤモンド構造を有する炭素から構成されている。これらの材料
は、（約１０Ｖ／ｍ程度の）弱い抽出電界の下で電子を放出するという大きな利
点を有している。平坦な薄膜上に、そのような電界を得ることは容易なので、カ
ソードを製造するためにチップを形成する必要はなく、これにより、製造プロセ
スを容易にすることができる。例えば、チップを有するカソードにおいては、抽
出グリッドにおける孔の直径を０．１μｍ内に調節することが重要である。
【０００２】 W. Zhu他は、ＣＶＤ（化学蒸着）によって得られた多結晶ダイヤモンドからな
る堆積された薄膜を研究し、薄膜の有する欠陥の密度とともに、放射密度が猛烈
に増加したことを示している。一定の堆積条件によって、約３０Ｖ／μｍの電界
に対して、１０ｍＡ／ｃｍ２の電流密度を有する層を得ることが可能となり、こ
の値は、３００ｃｄ／ｍ２の輝度を有するスクリーンを製造するのには十分に高
い値である。しかしながら、薄膜の放射特性は、面粗さ（粒径約５μｍ）および
欠陥密度に大きく依存するので、あまり均一ではない。したがって、多結晶材料
からなるカソードを有する電界放射スクリーンにおいては、表示が均一でないこ
とがわかる。
る堆積された薄膜を研究し、薄膜の有する欠陥の密度とともに、放射密度が猛烈
に増加したことを示している。一定の堆積条件によって、約３０Ｖ／μｍの電界
に対して、１０ｍＡ／ｃｍ２の電流密度を有する層を得ることが可能となり、こ
の値は、３００ｃｄ／ｍ２の輝度を有するスクリーンを製造するのには十分に高
い値である。しかしながら、薄膜の放射特性は、面粗さ（粒径約５μｍ）および
欠陥密度に大きく依存するので、あまり均一ではない。したがって、多結晶材料
からなるカソードを有する電界放射スクリーンにおいては、表示が均一でないこ
とがわかる。
【０００３】 この発明は、滑らかな表面状態を示す非晶質または結晶構造の低電子親和度を
有する材料から、情報表示スクリーンのカソードを製造することを提案すること
によって、この問題を解決することを可能にする。しかしながら、そのようなカ
ソードは、強い電子束を放射することはできない（１ｍＡ／ｃｍ２以下、約１０ −５ Ａ／ｃｍ２）。例えば、１０００×１０００行からなるマトリクススクリー
ンにおいては、画素は、原則として行ごとに駆動される。各画素（各カソード）
から放射されるパワーが低いという問題を解決するために、各カソードと、該カ
ソードのフレーム時間中の駆動を維持するスイッチング素子とを接続することが
提案されている。ここで、フレーム時間は、スクリーンの全ての行を逐次駆動す
るために必要な時間である。これらの条件下において、フレーム時間にわたって
集積されたカソードにより放射される強さは、仮想的に、行ごとに必要なパワー
に行の数を乗じた値に等しいと仮定することができる。言い換えると、この発明
によれば、低放射密度（＜１ｍＡ／ｃｍ２）を特徴とする低電子親和度のカソー
ドは、それらがフレーム時間中の電流供給を維持する駆動回路とそれぞれ組み合
わせられる限り、表示スクリーンにおいて使用することができ、行ごとの駆動に
おいて必要とされるよりも、ｎ倍小さい電流供給を有することができる。ここで
、ｎはスクリーンの行数である。
有する材料から、情報表示スクリーンのカソードを製造することを提案すること
によって、この問題を解決することを可能にする。しかしながら、そのようなカ
ソードは、強い電子束を放射することはできない（１ｍＡ／ｃｍ２以下、約１０ −５ Ａ／ｃｍ２）。例えば、１０００×１０００行からなるマトリクススクリー
ンにおいては、画素は、原則として行ごとに駆動される。各画素（各カソード）
から放射されるパワーが低いという問題を解決するために、各カソードと、該カ
ソードのフレーム時間中の駆動を維持するスイッチング素子とを接続することが
提案されている。ここで、フレーム時間は、スクリーンの全ての行を逐次駆動す
るために必要な時間である。これらの条件下において、フレーム時間にわたって
集積されたカソードにより放射される強さは、仮想的に、行ごとに必要なパワー
に行の数を乗じた値に等しいと仮定することができる。言い換えると、この発明
によれば、低放射密度（＜１ｍＡ／ｃｍ２）を特徴とする低電子親和度のカソー
ドは、それらがフレーム時間中の電流供給を維持する駆動回路とそれぞれ組み合
わせられる限り、表示スクリーンにおいて使用することができ、行ごとの駆動に
おいて必要とされるよりも、ｎ倍小さい電流供給を有することができる。ここで
、ｎはスクリーンの行数である。
【０００４】 したがって、この発明は、低電子親和度を有する少なくとも１つの電子放出画
素を具備する駆動システムに関し、 − 行方向および列方向に配列され、行ごとに駆動される一組のカソードと、 − 各画素のカソードに接続され、全ての行の駆動に必要な時間にわたって、
前記カソードを電流源に接続し、かつ、対応する画素への電流を調節するこがで
きるスイッチング素子と を具備することを特徴としている。
素を具備する駆動システムに関し、 − 行方向および列方向に配列され、行ごとに駆動される一組のカソードと、 − 各画素のカソードに接続され、全ての行の駆動に必要な時間にわたって、
前記カソードを電流源に接続し、かつ、対応する画素への電流を調節するこがで
きるスイッチング素子と を具備することを特徴としている。
【０００５】 この発明の種々の主題および特徴は、添付図面を参照した以下の説明によって
、いっそう明らかになる。 図１ａおよび図１ｂは、カソードが低電子親和度を有する材料からなるカソー
ド放射素子の簡略化した実施形態を示している。 図２は、図１ａおよび図１ｂと同様な素子のマトリクスを示している。 図３は、図２のマトリクスからなる素子の交差点駆動回路を示している。 図４は、図３の回路の動作を示すタイミング図である。
、いっそう明らかになる。 図１ａおよび図１ｂは、カソードが低電子親和度を有する材料からなるカソー
ド放射素子の簡略化した実施形態を示している。 図２は、図１ａおよび図１ｂと同様な素子のマトリクスを示している。 図３は、図２のマトリクスからなる素子の交差点駆動回路を示している。 図４は、図３の回路の動作を示すタイミング図である。
【０００６】 図１ａは、この発明に係る素子の基本構造を示している。この素子は、基板２
上に、高電子親和度を有する材料からなる層２１を有している。この層２１上に
は、低電子親和度を有する材料からなる少なくとも１つの部材１、すなわち、カ
ソードが設けられている。表示素子の場合には、導電材料からなる層、すなわち
、アノード３が、カソードから距離ｄｃａを開けて該カソードに対向配置されて
いる。
上に、高電子親和度を有する材料からなる層２１を有している。この層２１上に
は、低電子親和度を有する材料からなる少なくとも１つの部材１、すなわち、カ
ソードが設けられている。表示素子の場合には、導電材料からなる層、すなわち
、アノード３が、カソードから距離ｄｃａを開けて該カソードに対向配置されて
いる。
【０００７】 層２１は、導体であり、カソードを電気的に駆動できることが好ましい。基板
が層２１の性質を示す場合には、該層２１を省略してもよい。
が層２１の性質を示す場合には、該層２１を省略してもよい。
【０００８】 この発明によれば、カソードは、良好な表面状態を提供するように、非晶質形
態で堆積された材料からなっている。その結晶構造は、堆積後の処理（熱または
レーザ処理）によって、任意に調整されてもよい。この材料は、例えば、ａ−Ｃ
：Ｈ；ａ−Ｃ：Ｈ：Ｎ構造を有する炭素からなっていてもよい。
態で堆積された材料からなっている。その結晶構造は、堆積後の処理（熱または
レーザ処理）によって、任意に調整されてもよい。この材料は、例えば、ａ−Ｃ
：Ｈ；ａ−Ｃ：Ｈ：Ｎ構造を有する炭素からなっていてもよい。
【０００９】 図１ｂは、電子マイクロガンを示している。その構造は、電子放出部分（カソ
ード）に関しては、図１ａのものと同様である。しかしながら、アノードはター
ゲット（図示略）によって置き換えられる。さらに、電極５′が電子ビームを収
束させるために設けられている。この電極は、グリッド５の上方に配置され、素
子の電子放出部を取り囲んでいる。
ード）に関しては、図１ａのものと同様である。しかしながら、アノードはター
ゲット（図示略）によって置き換えられる。さらに、電極５′が電子ビームを収
束させるために設けられている。この電極は、グリッド５の上方に配置され、素
子の電子放出部を取り囲んでいる。
【００１０】 そのような素子は、マトリクス駆動を可能とするために、行方向および列方向
に配列されている。図２は、行配線ＣＬ１〜ＣＬｎおよび列配線ＣＣ１〜ＣＣｍ
に接続されたカソード放射素子ＤＣ１．１〜ＤＣｎ．ｍのマトリクスを具備する
構造を示している。駆動回路ＣＤＬ，ＣＤＣは、駆動電圧を行配線および列配線
に供給することができる。
に配列されている。図２は、行配線ＣＬ１〜ＣＬｎおよび列配線ＣＣ１〜ＣＣｍ
に接続されたカソード放射素子ＤＣ１．１〜ＤＣｎ．ｍのマトリクスを具備する
構造を示している。駆動回路ＣＤＬ，ＣＤＣは、駆動電圧を行配線および列配線
に供給することができる。
【００１１】 各カソード放射素子は、行配線および列配線に、同時回路または交差点回路Ｄ
Ｃ１．１〜ＤＣｎ．ｍを介して接続されている。例えば、図３は、行配線ＣＬｉ
（ｉ＝１〜ｎ）および列配線ＣＣｊ（ｊ＝１〜ｎ）に接続された交差点回路を示
している。
Ｃ１．１〜ＤＣｎ．ｍを介して接続されている。例えば、図３は、行配線ＣＬｉ
（ｉ＝１〜ｎ）および列配線ＣＣｊ（ｊ＝１〜ｎ）に接続された交差点回路を示
している。
【００１２】 したがって、マトリクスの各交差点は、図３に示されるような回路を含んでい
る。この回路は、そのゲートＧＳｉｊが列配線ＣＬｉに接続され、そのソース（
または、エミッタ）が列配線ＣＣｊに接続された、第１のトランジスタＴ１ｉｊ
を含んでいる。第１のキャパシタＣｔｉｊは、前記トランジスタＴ１ｉｊのドレ
イン（または、コレクタ）に接続されている。第２のトランジスタＴ２ｉｊは、
キャパシタＣｔｉｊ、さらに詳細には、キャパシタＣｔｉｊとトランジスタＴ１
ｉｊとの共通点Ａｉｊを第２のキャパシタＣｓｉｊに接続することを可能にして
いる。この第２のキャパシタＣｓｉｊの電圧レベルは、対応する交差点のカソー
ドの電流供給を制御する第３のトランジスタＴ３ｉｊの導通を調節することがで
きる。さらに正確には、第２のトランジスタＴ２ｉｊは点Ａｉｊをキャパシタお
よび第３のトランジスタＴ３ｉｊのゲートの共通点Ｂｉｊに接続することができ
る。最後に、第４のトランジスタＴ４ｉｊは、第２のキャパシタＣｓｉｊを放電
するために、これを短絡することができる。トランジスタＴ２ｉｊおよびＴ４ｉ
ｊは、図４のタイミング図において定義されている特定の時刻にそれらのゲート
に供給される駆動パルスによって駆動される。
る。この回路は、そのゲートＧＳｉｊが列配線ＣＬｉに接続され、そのソース（
または、エミッタ）が列配線ＣＣｊに接続された、第１のトランジスタＴ１ｉｊ
を含んでいる。第１のキャパシタＣｔｉｊは、前記トランジスタＴ１ｉｊのドレ
イン（または、コレクタ）に接続されている。第２のトランジスタＴ２ｉｊは、
キャパシタＣｔｉｊ、さらに詳細には、キャパシタＣｔｉｊとトランジスタＴ１
ｉｊとの共通点Ａｉｊを第２のキャパシタＣｓｉｊに接続することを可能にして
いる。この第２のキャパシタＣｓｉｊの電圧レベルは、対応する交差点のカソー
ドの電流供給を制御する第３のトランジスタＴ３ｉｊの導通を調節することがで
きる。さらに正確には、第２のトランジスタＴ２ｉｊは点Ａｉｊをキャパシタお
よび第３のトランジスタＴ３ｉｊのゲートの共通点Ｂｉｊに接続することができ
る。最後に、第４のトランジスタＴ４ｉｊは、第２のキャパシタＣｓｉｊを放電
するために、これを短絡することができる。トランジスタＴ２ｉｊおよびＴ４ｉ
ｊは、図４のタイミング図において定義されている特定の時刻にそれらのゲート
に供給される駆動パルスによって駆動される。
【００１３】 図３の回路の動作モードについて、図４を参照して以下に説明する。 （線ＶＧＳ１〜ＶＧＳｎによって示されている）信号ＶＧＳ１〜ＶＧＳｎは、
行ＣＬ１〜ＣＬｎｎ駆動信号に対応している。したがって、フレーム時間に相当
する時間Ｔの間に、全ての行が逐次駆動されていることを見ることができる。例
えば、行ＣＬｉの駆動信号ＶＧＳｉに注目する。その周期はＴに等しい。
行ＣＬ１〜ＣＬｎｎ駆動信号に対応している。したがって、フレーム時間に相当
する時間Ｔの間に、全ての行が逐次駆動されていることを見ることができる。例
えば、行ＣＬｉの駆動信号ＶＧＳｉに注目する。その周期はＴに等しい。
【００１４】 ＶＧＳｉのような各行駆動パルスの間に、特定の値（０〜１０Ｖ）の列駆動パ
ルスが各列配線に供給される。一行駆動パルスから次の行駆動パルスまで、列パ
ルスの値は、望まれる駆動動作に従って変更される。
ルスが各列配線に供給される。一行駆動パルスから次の行駆動パルスまで、列パ
ルスの値は、望まれる駆動動作に従って変更される。
【００１５】 図４には、列ＣＣｊ上を、特に、図３に示された行ｉおよび列ｊの交差点に送
られたパルスＶＤＳｊのみが示されている。フレーム時間Ｔ１の間に、パルスＶ
ＤＳｊ１は、例えば、１０Ｖの値を有する。フレーム時間Ｔ２の間に、パルスＶ
ＤＳｊ２は、５Ｖの値を有し、フレーム時間Ｔ３の間に、パルスＶＤＳｊ３は、
７Ｖの値を有する。
られたパルスＶＤＳｊのみが示されている。フレーム時間Ｔ１の間に、パルスＶ
ＤＳｊ１は、例えば、１０Ｖの値を有する。フレーム時間Ｔ２の間に、パルスＶ
ＤＳｊ２は、５Ｖの値を有し、フレーム時間Ｔ３の間に、パルスＶＤＳｊ３は、
７Ｖの値を有する。
【００１６】 パルスＶＧＳｉ１の効果は、電圧ＶＤＳｊを点Ａｉｊに伝達するトランジスタ
Ｔ１ｉｊをオンにすることである。キャパシタＣｔｉｊは、この電圧およびアー
スとの間において充電され、すなわち、第１のパルスＶＤＳｊ１の場合には、１
０Ｖの電位まで充電される。
Ｔ１ｉｊをオンにすることである。キャパシタＣｔｉｊは、この電圧およびアー
スとの間において充電され、すなわち、第１のパルスＶＤＳｊ１の場合には、１
０Ｖの電位まで充電される。
【００１７】 周期Ｔ１の終わりにおいて、フレームＴ１の最後の行駆動パルスＶＧＳｎの後
にパルスφ１．１（行φ１）が生起されると、トランジスタＴ２ｉｊがオンに切
り替えられる。この信号φ１は、マトリクスの種々の交差点の全てのトランジス
タＴ２ｉｊに供給される。各交差点回路においては、Ａｉｊのような点が点Ｂｉ
ｊに接続されている。したがって、キャパシタＣｓｉｊは、Ａｉｊの電位に充電
される。点Ｂｉｊの電位は、トランジスタＴ３ｉｊをオンに切り替え、該トラン
ジスタＴ３ｉｊは、素子ＤＣｉｊに、したがって、駆動される交差点のカソード
に、電流を供給することができる。パルスφ１．１の次に、Ｔ２ｉｊのようなト
ランジスタが、点Ａｉｊを点Ｂｉｊから切断する。素子ＤＣｉｊの電流供給は、
キャパシタＣｓｉｊの制御の下で、トランジスタＴ３ｉｊによって維持される。
にパルスφ１．１（行φ１）が生起されると、トランジスタＴ２ｉｊがオンに切
り替えられる。この信号φ１は、マトリクスの種々の交差点の全てのトランジス
タＴ２ｉｊに供給される。各交差点回路においては、Ａｉｊのような点が点Ｂｉ
ｊに接続されている。したがって、キャパシタＣｓｉｊは、Ａｉｊの電位に充電
される。点Ｂｉｊの電位は、トランジスタＴ３ｉｊをオンに切り替え、該トラン
ジスタＴ３ｉｊは、素子ＤＣｉｊに、したがって、駆動される交差点のカソード
に、電流を供給することができる。パルスφ１．１の次に、Ｔ２ｉｊのようなト
ランジスタが、点Ａｉｊを点Ｂｉｊから切断する。素子ＤＣｉｊの電流供給は、
キャパシタＣｓｉｊの制御の下で、トランジスタＴ３ｉｊによって維持される。
【００１８】 パルスφ１．１の中断後に、次のフレーム時間Ｔ２が開始する。列パルスＶＧ
Ｓｉ２は、トランジスタＴ１ｉｊを導通させる。電位ＶＤＳｊ２が点Ａｉｊに伝
達され、キャパシタＣｔｉを充電する。
Ｓｉ２は、トランジスタＴ１ｉｊを導通させる。電位ＶＤＳｊ２が点Ａｉｊに伝
達され、キャパシタＣｔｉを充電する。
【００１９】 次のパルスφ１．２の前に、パルスφ２．１が、種々の交差点回路のＴ４ｉｊ
のようなトランジスタを導通させる。これらのトランジスタの役割は、点Ｂｉｊ
を接地することである。種々の交差点のＣｓｉｊのような全てのキャパシタは、
それによって放電される。Ｔ３ｉｊのようなトランジスタはオフ状態となり、も
はや電流をＤＣｉｊのような素子に伝達しない。各パルスφ２．１は、キャパシ
タＣｓｉｊを放電するために十分な時間にわたって持続する。パルスφ２．１が
終了するときには、システムは、トランジスタＴ２ｉｊを駆動するために、次の
パルスφ１．２を供給する。
のようなトランジスタを導通させる。これらのトランジスタの役割は、点Ｂｉｊ
を接地することである。種々の交差点のＣｓｉｊのような全てのキャパシタは、
それによって放電される。Ｔ３ｉｊのようなトランジスタはオフ状態となり、も
はや電流をＤＣｉｊのような素子に伝達しない。各パルスφ２．１は、キャパシ
タＣｓｉｊを放電するために十分な時間にわたって持続する。パルスφ２．１が
終了するときには、システムは、トランジスタＴ２ｉｊを駆動するために、次の
パルスφ１．２を供給する。
【００２０】 上述したように、各交差点回路のキャパシタＣｔｉｊは、パルスＶＧＳｉ２，
ＶＤＳｊ２の制御の下で充電された。トランジスタＴ２ｉｊの導通は、キャパシ
タＣｔｉｊの電荷をキャパシタＣｓｉｊに移動させる。トランジスタＴ３ｉｊは
、キャパシタＣｔｉｊの電圧レベルに依存して、再度、オン状態に切り替えられ
る。その後、動作は上述した動作に継続する。
ＶＤＳｊ２の制御の下で充電された。トランジスタＴ２ｉｊの導通は、キャパシ
タＣｔｉｊの電荷をキャパシタＣｓｉｊに移動させる。トランジスタＴ３ｉｊは
、キャパシタＣｔｉｊの電圧レベルに依存して、再度、オン状態に切り替えられ
る。その後、動作は上述した動作に継続する。
【００２１】 したがって、図３に示されているように、交差点回路は、 − 行配線および列配線に接続され、かつ、トランジスタＴ１ｉｊおよびキャパ
シタＣｔｉｊを有する第１のメモリ回路Ｍ１と、 − キャパシタＣｓｉｊを具備する第２のメモリ回路Ｍ２と、 − 前記メモリ回路Ｍ１を前記メモリ回路Ｍ２に接続し、トランジスタＴ２ｉｊ
を具備する伝達回路ＣＴと、 − 前記メモリ回路Ｍ２によって駆動され、トランジスタＴ３ｉｊを具備する電
流制御回路ＣＣＴと、 − 前記メモリ回路Ｍ２をリセットするための、トランジスタＴ４ｉｊを有する
回路ＣＬＥＡＲと を具備することがわかる。
シタＣｔｉｊを有する第１のメモリ回路Ｍ１と、 − キャパシタＣｓｉｊを具備する第２のメモリ回路Ｍ２と、 − 前記メモリ回路Ｍ１を前記メモリ回路Ｍ２に接続し、トランジスタＴ２ｉｊ
を具備する伝達回路ＣＴと、 − 前記メモリ回路Ｍ２によって駆動され、トランジスタＴ３ｉｊを具備する電
流制御回路ＣＣＴと、 − 前記メモリ回路Ｍ２をリセットするための、トランジスタＴ４ｉｊを有する
回路ＣＬＥＡＲと を具備することがわかる。
【００２２】 上述した動作形態によれば、種々の行が、フレーム時間中に継続して駆動され
る。 行ｉが駆動されるごとに、行ｉのメモリＭ１に列のデータ項目がロードされる
。フレーム時間の終了時に、マトリクスの全てのメモリＭ１にデータ項目がロー
ドされる。したがって、伝達回路ＣＴは、メモリＭ１の内容をメモリＭ２に転送
し、その後、メモリＭ２をメモリＭ１から切り離す。メモリＭ２は、電流制御回
路ＣＣＴを駆動すると同時に、次のフレーム時間のデータがメモリＭ１内にロー
ドされる。この次のフレームの終了時に、リセット回路ＣＬＥＡＲが、メモリＭ
２の内容を消去し、その後、伝達回路ＣＴが、再度、メモリＭ１の内容をメモリ
Ｍ２に転送する。動作は上述したように継続する。
る。 行ｉが駆動されるごとに、行ｉのメモリＭ１に列のデータ項目がロードされる
。フレーム時間の終了時に、マトリクスの全てのメモリＭ１にデータ項目がロー
ドされる。したがって、伝達回路ＣＴは、メモリＭ１の内容をメモリＭ２に転送
し、その後、メモリＭ２をメモリＭ１から切り離す。メモリＭ２は、電流制御回
路ＣＣＴを駆動すると同時に、次のフレーム時間のデータがメモリＭ１内にロー
ドされる。この次のフレームの終了時に、リセット回路ＣＬＥＡＲが、メモリＭ
２の内容を消去し、その後、伝達回路ＣＴが、再度、メモリＭ１の内容をメモリ
Ｍ２に転送する。動作は上述したように継続する。
【００２３】 システムの動作は、中央制御回路ＣＣＵの制御下に配されることを一言してお
く。該中央制御回路ＣＣＵは、マトリクスの行ごとの走査を駆動し、各行駆動動
作に対して、列配線に、適当な電圧を送る。また、回路ＣＣＵは、上記記載に一
致する適当な瞬間に、例えば、図４のタイミング図に従って、信号φ１，φ２を
供給する。
く。該中央制御回路ＣＣＵは、マトリクスの行ごとの走査を駆動し、各行駆動動
作に対して、列配線に、適当な電圧を送る。また、回路ＣＣＵは、上記記載に一
致する適当な瞬間に、例えば、図４のタイミング図に従って、信号φ１，φ２を
供給する。
【００２４】 図４の最後の線は、このシステムの電子銃への適用を示している。そのような
形式の適用例において、カソードマトリクスによって放射された電子ビームは、
処理される（半導体）部品の表面に向けられる。所定の時刻において、電子銃は
一部品領域を照射し、次の時刻において、部品の表面を移動して隣接領域を照射
する。図４の一番下の線はこの動作を示している。所定の時刻において、ビーム
は領域ｘ１を照らす。次に、ビームは（例えば、５０ｎｍだけ）移動し、マトリ
クスの駆動が変更され、ビームが領域ｘ２を照射する。再度、ビームが移動され
、駆動が変更され、その後、ビームが領域ｘ３を照射し、以下同様に継続する。
形式の適用例において、カソードマトリクスによって放射された電子ビームは、
処理される（半導体）部品の表面に向けられる。所定の時刻において、電子銃は
一部品領域を照射し、次の時刻において、部品の表面を移動して隣接領域を照射
する。図４の一番下の線はこの動作を示している。所定の時刻において、ビーム
は領域ｘ１を照らす。次に、ビームは（例えば、５０ｎｍだけ）移動し、マトリ
クスの駆動が変更され、ビームが領域ｘ２を照射する。再度、ビームが移動され
、駆動が変更され、その後、ビームが領域ｘ３を照射し、以下同様に継続する。
【図１ａ〜ｂ】 カソードが低電子親和度を有する材料からなるカソード放射素
子の簡略化した実施形態を示している。
子の簡略化した実施形態を示している。
【図２】 図１ａおよび図１ｂと同様な素子のマトリクスを示している。
【図３】 図２のマトリクスからなる素子の交差点駆動回路を示している。
【図４】 図３の回路の動作を示すタイミング図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C032 AA01 5C036 EE01 EF01 EF06 EG02 EG12 EG48 EH26 5C080 AA08 AA18 BB05 DD26 JJ02 JJ03 JJ04 JJ06
Claims (10)
- 【請求項１】 少なくとも１つの電子放出画素を有するスクリーン用の駆動
システムであって、 − 行方向および列方向に配列され、行ごとに駆動される一組のカソードと、 − 前記各画素の前記カソードに接続され、前記カソードを、全ての行の駆動に
必要な時間にわたって電流源に接続し、かつ、対応する画素に供給する電流を調
節するスイッチング素子（ＣＴｉ．ｊ）と を具備することを特徴とする駆動システム。 - 【請求項２】 同時回路が、 − 行配線および列配線に接続され、前記列配線を通して伝達されたデータを記
録する第１のメモリ回路（Ｍ１）と、 − 該第１のメモリ回路（Ｍ１）に、伝達回路（ＣＴ）を介して接続可能な第２
のメモリ回路（Ｍ２）と、 − 該第２のメモリ回路（Ｍ２）によって提供された情報に従って、カソード放
射素子への所定の電圧を調節する電流制御回路（ＣＣＴ）とを具備し、 さらに、 − 全ての同時回路に共通の中央駆動回路（ＣＣＵ）を具備し、 該中央駆動回路（ＣＣＵ）が、 ・ マトリクスの行を連続して走査し、行の駆動ごとに情報を送信し、その後、
その情報を第１の記憶回路（Ｍ１）に記憶する制御動作、および、 ・ 第１のメモリ回路（Ｍ１）から第２のメモリ回路（Ｍ２）に転送し、かつ、
その動作をマトリクスのフレーム走査の終了時に行うために、各同時回路の伝達
回路を作動させる制御動作 を行うことを特徴とする請求項１記載のシステム。 - 【請求項３】 各同時回路が、前記第１のメモリ回路の内容を、フレームの
終了時および伝達回路の作動前に消去するリセット回路（ＣＬＥＡＲ）を具備す
ることを特徴とする請求項２記載のシステム。 - 【請求項４】 前記同時回路の前記第１および第２のメモリ回路が、それぞ
れ、列配線において受信した情報に相当する電圧レベルまで充電することができ
るキャパシタを具備することを特徴とする請求項２記載のシステム。 - 【請求項５】 各カソードが、低電子親和度および非晶質構造を有する導電
材料から構成されていることを特徴とする請求項１記載のシステム。 - 【請求項６】 各スイッチング素子（ＣＴｉ．ｊ）が、前記画素のカソード
を電流源に接続するための接続回路（Ｔ３ｉ．ｊ）を作動させる行配線（ＣＬｉ
）および列配線（ＣＣｊ）に接続された同時回路（Ｔ１ｉ．ｊ）を具備し、行配
線および列配線への電圧の印加によって、前記同時回路を介して、前記列配線に
印加された電圧の値に対応する強さで、前記接続回路により電流が流れることを
特徴とする請求項１または請求項２記載のシステム。 - 【請求項７】 前記同時回路（Ｔ１ｉ．ｊ）および前記接続回路（Ｔ３ｉ．
ｊ）の共通接続点（Ａｉｊ）に接続された第１のキャパシタ（Ｃｔｉ．ｊ）を具
備することを特徴とする請求項６記載のシステム。 - 【請求項８】 前記共通接続点（Ａｉｊ）を前記接続回路（Ｔ３ｉ．ｊ）に
接続する伝達回路（Ｔ２ｉ．ｊ）を具備し、前記接続回路（Ｔ３ｉ．ｊ）に接続
された第２のキャパシタ（Ｃｓｉｊ）を具備することを特徴とする請求項７記載
のシステム。 - 【請求項９】 前記一組のカソードに対向配置された少なくとも１つのアノ
ードを具備することを特徴とする請求項１記載のシステム。 - 【請求項１０】 前記画素が、低い電子親和度を有する材料からなるカソー
ドを具備することを特徴とする請求項１から請求項９のいずれかに記載のシステ
ム。
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| JP4011320B2 (ja) * | 2001-10-01 | 2007-11-21 | 株式会社半導体エネルギー研究所 | 表示装置及びそれを用いた電子機器 |
| TWI273539B (en) | 2001-11-29 | 2007-02-11 | Semiconductor Energy Lab | Display device and display system using the same |
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1998
- 1998-07-03 FR FR9808555A patent/FR2780803B1/fr not_active Expired - Fee Related
-
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- 1999-07-02 JP JP2000558505A patent/JP2002520640A/ja not_active Withdrawn
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060628 |
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| A761 | Written withdrawal of application |
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