JP2002508593A - スタンダードセルを有する集積回路の製造方法 - Google Patents
スタンダードセルを有する集積回路の製造方法Info
- Publication number
- JP2002508593A JP2002508593A JP2000538386A JP2000538386A JP2002508593A JP 2002508593 A JP2002508593 A JP 2002508593A JP 2000538386 A JP2000538386 A JP 2000538386A JP 2000538386 A JP2000538386 A JP 2000538386A JP 2002508593 A JP2002508593 A JP 2002508593A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- standard
- standard cell
- integrated circuit
- standard cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 239000004020 conductor Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
本発明は、スタンダードセルの配置ならびに結線後にさらにスタンダードセルのデザインパラメータの設定を行う方法に関する。この場合、たとえばスタンダードセル間の局所的な接続まで局所的な変更が可能であり、このようにしてＩＣに対する速度要求を精確に満たすことができることから、最小の損失電力消費を実現することができる。
Description
【０００１】 スタンダードセルの設計にあたり一般にセルライブラリを用いることで、合成
ないしはデザインのために複数の固定的なトランジスタサイズをもつ有限の個数
のセルを使用することができる。それらの離散的なトランジスタサイズでは通常
、設計された回路のスイッチング速度をシステムにより要求されるスイッチング
速度に精確に対応させることができない。クリティカルなパスにおけるゲートが
要求されるスイッチング速度に達しない場合、それらのゲートをドライバ強度の
いっそう大きいゲートで置き換えなければならない。１つのゲートタイプのため
の一般的なスタンダードセルライブラリにおいて使用できるトランジスタ段階が
離散的で少ないことにより、たいていの場合にはシステムの速度要求が満たされ
すぎてしまい、そのため回路の損失電力消費が必要以上に大きくなる。
ないしはデザインのために複数の固定的なトランジスタサイズをもつ有限の個数
のセルを使用することができる。それらの離散的なトランジスタサイズでは通常
、設計された回路のスイッチング速度をシステムにより要求されるスイッチング
速度に精確に対応させることができない。クリティカルなパスにおけるゲートが
要求されるスイッチング速度に達しない場合、それらのゲートをドライバ強度の
いっそう大きいゲートで置き換えなければならない。１つのゲートタイプのため
の一般的なスタンダードセルライブラリにおいて使用できるトランジスタ段階が
離散的で少ないことにより、たいていの場合にはシステムの速度要求が満たされ
すぎてしまい、そのため回路の損失電力消費が必要以上に大きくなる。
【０００２】 したがって本発明の課題は、既存の配置手法や結線方法を変更する必要なく、
上述の欠点を回避することにある。本発明によればこの課題は、請求項１の特徴
部分に記載の構成により解決される。従属請求項には本発明の有利な実施形態が
示されている。
上述の欠点を回避することにある。本発明によればこの課題は、請求項１の特徴
部分に記載の構成により解決される。従属請求項には本発明の有利な実施形態が
示されている。
【０００３】 次に、図面を参照しながら本発明について詳しく説明する。
【０００４】 図１は、固定的なトランジスタ幅をもつ通常のスタンダードセルとは対照的に
、トランジスタ幅に関してパラメータ化可能なスタンダードセルを示す図である
。
、トランジスタ幅に関してパラメータ化可能なスタンダードセルを示す図である
。
【０００５】 図２は、固定的なチャネル長をもつ通常のスタンダードセルとは対照的に、チ
ャネル長に関してパラメータ化可能なスタンダードセルを示す図である。
ャネル長に関してパラメータ化可能なスタンダードセルを示す図である。
【０００６】 図３は、固定的な給電電圧導体路幅をもつスタンダードセルとは対照的に、給
電電圧路の幅と位置に関してパラメータ化可能なスタンダードセルをもつ１つの
スタンダードセルを示す図である。
電電圧路の幅と位置に関してパラメータ化可能なスタンダードセルをもつ１つの
スタンダードセルを示す図である。
【０００７】 図４は、相互の位置に関してパラメータ化可能なスタンダードセルをもつ２つ
のスタンダードセルを示す図である。
のスタンダードセルを示す図である。
【０００８】 図５は、付加的な相互結線路（フィードスルー, feed through）を生成するた
めのパラメータ可能なセル幅をもつ２つのスタンダードセルを示す図である。
めのパラメータ可能なセル幅をもつ２つのスタンダードセルを示す図である。
【０００９】 図６は、ポリシリコン領域を用いることで２つのスタンダードセルの各領域の
内部的な接続を形成するための、長さに関してパラメータ可能なポリシリコン領
域をもつ２つのスタンダードセルを示す図である。
内部的な接続を形成するための、長さに関してパラメータ可能なポリシリコン領
域をもつ２つのスタンダードセルを示す図である。
【００１０】 図７は、中間ノードのために付加的な出力ビアホールを用いて各スタンダード
セル間で内部的な接続を形成するための、長さに関してパラメータ化可能なポリ
シリコン領域をもつ２つのスタンダードセルを示す図である。
セル間で内部的な接続を形成するための、長さに関してパラメータ化可能なポリ
シリコン領域をもつ２つのスタンダードセルを示す図である。
【００１１】 図８は、２つのスタンダードセルを内部的に接続するための、長さに関してパ
ラメータ可能なアルミニウム領域をもつ２つのスタンダードセルを示す図である
。
ラメータ可能なアルミニウム領域をもつ２つのスタンダードセルを示す図である
。
【００１２】 図１には、２つのスタンダードセルＺおよびＺ′がインバータ回路のかたちで
描かれている。この場合、左側のスタンダードセルＺはｐチャネルＭＯＳトラン
ジスタＴ１０とｎチャネルトランジスタＴ２を有しており、これらはそれぞれゲ
ートＧにより覆われた幅Ｗ１０のチャネル領域を有している。その際、インバー
タ入力側ＥはゲートＧと接触接続されており、トランジスタＴ１０とＴ２におけ
るそれぞれ１つの端子は、アルミニウム路を介して出力側と接続されている。ト
ランジスタＴ１０の別の端子は、給電電圧ＶＳＵＰ１のためのアルミニウム導体
路と接続されており、トランジスタＴ２の別の端子は、給電電圧ＶＳＵＰ２のた
めのアルミニウム導体路と接続されている。図１の右側のスタンダードセルＺ′
は図１の左側のスタンダードセルとは違って、それぞれ異なる幅で形成されたト
ランジスタＴ１′，Ｔ２′を有している。この場合、トランジスタＴ１′におい
て幅の広げられたチャネル領域は幅Ｗ１′であり、トランジスタＴ２′において
幅の広げられたチャネル領域は幅Ｗ２′であって、これらは幅Ｗ１０よりも大き
い。したがって図１の場合、ゲートにより覆われたチャネル領域の幅は、幅Ｗ１
０から一般にそれぞれ異なる幅Ｗ１′およびＷ２′まであとから広げられる。
描かれている。この場合、左側のスタンダードセルＺはｐチャネルＭＯＳトラン
ジスタＴ１０とｎチャネルトランジスタＴ２を有しており、これらはそれぞれゲ
ートＧにより覆われた幅Ｗ１０のチャネル領域を有している。その際、インバー
タ入力側ＥはゲートＧと接触接続されており、トランジスタＴ１０とＴ２におけ
るそれぞれ１つの端子は、アルミニウム路を介して出力側と接続されている。ト
ランジスタＴ１０の別の端子は、給電電圧ＶＳＵＰ１のためのアルミニウム導体
路と接続されており、トランジスタＴ２の別の端子は、給電電圧ＶＳＵＰ２のた
めのアルミニウム導体路と接続されている。図１の右側のスタンダードセルＺ′
は図１の左側のスタンダードセルとは違って、それぞれ異なる幅で形成されたト
ランジスタＴ１′，Ｔ２′を有している。この場合、トランジスタＴ１′におい
て幅の広げられたチャネル領域は幅Ｗ１′であり、トランジスタＴ２′において
幅の広げられたチャネル領域は幅Ｗ２′であって、これらは幅Ｗ１０よりも大き
い。したがって図１の場合、ゲートにより覆われたチャネル領域の幅は、幅Ｗ１
０から一般にそれぞれ異なる幅Ｗ１′およびＷ２′まであとから広げられる。
【００１３】 本発明による設計方法によれば、形成されるレイアウトつまり接続路、コンタ
クト、酸化層、ドーピング領域のための個々の領域の配置は、スタンダードセル
の配置ならびに結線後、処理速度や電流発生量などのような集積回路の電気的特
性に関してあとから整合され、その後、たとえばホトリソグラフィ法などによっ
て適切な半導体材料への転写が行われる。ここで「あとから」という言葉は、以
下の説明でそれ相応に理解できるようになる。
クト、酸化層、ドーピング領域のための個々の領域の配置は、スタンダードセル
の配置ならびに結線後、処理速度や電流発生量などのような集積回路の電気的特
性に関してあとから整合され、その後、たとえばホトリソグラフィ法などによっ
て適切な半導体材料への転写が行われる。ここで「あとから」という言葉は、以
下の説明でそれ相応に理解できるようになる。
【００１４】 さらに図１に示されているように、特定のレイアウト領域のパラメータ化にも
かかわらず、たとえばセルＺのセル高さＨがセルＺ′のセル高さＨ′まであとか
ら大きくされても、領域ここでは給電電圧導体ＶＳＵＰ１，ＶＳＵＰ２はそれに
応じていっしょに整合されるのではなく、それらの導体の本来の位置および／ま
たは大きさが維持されている。つまり、個々のレイアウト領域のパラメータ化に
よってスタンダードセルにおける別のレイアウト領域をいっしょに整合すること
もできるし、もともまえもって与えられたままに保持しておくこともできる。
かかわらず、たとえばセルＺのセル高さＨがセルＺ′のセル高さＨ′まであとか
ら大きくされても、領域ここでは給電電圧導体ＶＳＵＰ１，ＶＳＵＰ２はそれに
応じていっしょに整合されるのではなく、それらの導体の本来の位置および／ま
たは大きさが維持されている。つまり、個々のレイアウト領域のパラメータ化に
よってスタンダードセルにおける別のレイアウト領域をいっしょに整合すること
もできるし、もともまえもって与えられたままに保持しておくこともできる。
【００１５】 図２には、２つのスタンダードセルがインバータ回路として描かれている。こ
の場合、左側のスタンダードセルはｐチャネルＭＯＳトランジスタＴ１０とｎチ
ャネルトランジスタＴ２を有しており、これらはそれぞれゲートＧで覆われた長
さＬのチャネル領域を有している。その際、インバータ入力側ＥはゲートＧと接
触接続されており、トランジスタＴ１０とＴ２のそれぞれ１つの端子は、アルミ
ニウム路を介して出力側Ａと接続されている。トランジスタＴ１０の別の端子は
、給電電圧ＶＳＵＰ１のためのアルミニウム導体路と接続されており、トランジ
スタＴ２の別の端子は、給電電圧ＶＳＵＰ２のためのアルミニウム導体路と接続
されている。図２の右側のスタンダードセルは図２の左側のスタンダードセルと
違って、それぞれ異なるように形成されたトランジスタＴ１′，Ｔ２′を有して
おり、これらはチャネル領域にわたって幅の広げられた部分領域をもつゲートＧ
′を備えており、ここで幅の広げられたチャネル領域は、長さＬよりも大きい長
さＬ′を有している。つまり図２の場合、ゲートＧで覆われたチャネル領域の長
さが両方のトランジスタにおいて、長さＬから長さＬ′へとあとから大きくされ
ている。
の場合、左側のスタンダードセルはｐチャネルＭＯＳトランジスタＴ１０とｎチ
ャネルトランジスタＴ２を有しており、これらはそれぞれゲートＧで覆われた長
さＬのチャネル領域を有している。その際、インバータ入力側ＥはゲートＧと接
触接続されており、トランジスタＴ１０とＴ２のそれぞれ１つの端子は、アルミ
ニウム路を介して出力側Ａと接続されている。トランジスタＴ１０の別の端子は
、給電電圧ＶＳＵＰ１のためのアルミニウム導体路と接続されており、トランジ
スタＴ２の別の端子は、給電電圧ＶＳＵＰ２のためのアルミニウム導体路と接続
されている。図２の右側のスタンダードセルは図２の左側のスタンダードセルと
違って、それぞれ異なるように形成されたトランジスタＴ１′，Ｔ２′を有して
おり、これらはチャネル領域にわたって幅の広げられた部分領域をもつゲートＧ
′を備えており、ここで幅の広げられたチャネル領域は、長さＬよりも大きい長
さＬ′を有している。つまり図２の場合、ゲートＧで覆われたチャネル領域の長
さが両方のトランジスタにおいて、長さＬから長さＬ′へとあとから大きくされ
ている。
【００１６】 図３には、給電電圧のための導体路ＶＳＵＰ１，ＶＳＵＰ２が給電電圧のため
の導体路ＶＳＵＰ１′，ＶＳＵＰ２′へとあとから幅の広げられる様子が描かれ
ており、これは導体抵抗が大きすぎる場合あるいはいっそう大きい電流が必要と
される場合である。いわゆるダブル・ロウ（Double-Row）スタンダードセルの場
合には図４に示されているように、導体路ＶＳＵＰ２およびＶＳＵＰ２″をあと
から結合して１つの共通の導体路にすることができる。また、給電導体路の位置
をあとからずらすこともできる。
の導体路ＶＳＵＰ１′，ＶＳＵＰ２′へとあとから幅の広げられる様子が描かれ
ており、これは導体抵抗が大きすぎる場合あるいはいっそう大きい電流が必要と
される場合である。いわゆるダブル・ロウ（Double-Row）スタンダードセルの場
合には図４に示されているように、導体路ＶＳＵＰ２およびＶＳＵＰ２″をあと
から結合して１つの共通の導体路にすることができる。また、給電導体路の位置
をあとからずらすこともできる。
【００１７】 さらに、スタンダードセルのセル幅をパラメータ化することも可能であって、
これによりスタンダードセルの内部領域を、隣り合うゲート間にいわゆるフィー
ドスルー（feed through）を形成することができる程度に互いに引き離すことが
できる。図５によれば、幅Ｂ＋Ｂ１をもつ左側のセルは、入力側Ｅ１および出力
側Ａ１を備えたインバータ回路であり、幅Ｂ＋Ｂ２をもつ右側のセルは、入力側
Ｅ２および出力側Ａ２を備えたインバータ回路である。この場合、図５の左側の
セルは、左側でＢ１だけあとから幅が広げられており、右側のセルは右側でＢ２
だけあとから幅が広げられている。このような幅の広げられた領域において、い
わゆる付加的な相互結線（フィードスルー）を実現することができる。
これによりスタンダードセルの内部領域を、隣り合うゲート間にいわゆるフィー
ドスルー（feed through）を形成することができる程度に互いに引き離すことが
できる。図５によれば、幅Ｂ＋Ｂ１をもつ左側のセルは、入力側Ｅ１および出力
側Ａ１を備えたインバータ回路であり、幅Ｂ＋Ｂ２をもつ右側のセルは、入力側
Ｅ２および出力側Ａ２を備えたインバータ回路である。この場合、図５の左側の
セルは、左側でＢ１だけあとから幅が広げられており、右側のセルは右側でＢ２
だけあとから幅が広げられている。このような幅の広げられた領域において、い
わゆる付加的な相互結線（フィードスルー）を実現することができる。
【００１８】 本発明による方法を説明するため図６には、すぐ隣りに並置された２つの異な
るインバータ回路用スタンダードセルが描かれている。この場合、第１のインバ
ータ回路の出力側にはポリシリコン領域ＬＯＣＣＯＮ１が設けられており、第２
のスタンダードセルの入力側にはポリシリコン領域ＬＯＣＣＯＮ２が設けられて
おり、これら両方のポリシリコン領域はそれらの長さが可変である。これにより
必要に応じてあとから、第１のスタンダードセルと第２のスタンダードセルとの
間の局所的な接続を形成することができ、つまりは２つのインバータの直列接続
回路を形成することができる。しかも図２に示したように個々のスタンダードセ
ル内で、トランジスタＴ１におけるチャネル幅Ｗ１とトランジスタＴ２における
チャネル幅Ｗ２ないしはトランジスタＴ１″におけるチャネル幅Ｗ１′とトラン
ジスタＴ２におけるチャネル幅Ｗ２′を、あとからそれぞれ異なる大きさに選定
することができる。つまり、１つのスタンダードセル内の各トランジスタ幅なら
びにそれぞれ異なるスタンダードセルにおける各トランジスタの幅を、互いに異
なるように選定することができる。
るインバータ回路用スタンダードセルが描かれている。この場合、第１のインバ
ータ回路の出力側にはポリシリコン領域ＬＯＣＣＯＮ１が設けられており、第２
のスタンダードセルの入力側にはポリシリコン領域ＬＯＣＣＯＮ２が設けられて
おり、これら両方のポリシリコン領域はそれらの長さが可変である。これにより
必要に応じてあとから、第１のスタンダードセルと第２のスタンダードセルとの
間の局所的な接続を形成することができ、つまりは２つのインバータの直列接続
回路を形成することができる。しかも図２に示したように個々のスタンダードセ
ル内で、トランジスタＴ１におけるチャネル幅Ｗ１とトランジスタＴ２における
チャネル幅Ｗ２ないしはトランジスタＴ１″におけるチャネル幅Ｗ１′とトラン
ジスタＴ２におけるチャネル幅Ｗ２′を、あとからそれぞれ異なる大きさに選定
することができる。つまり、１つのスタンダードセル内の各トランジスタ幅なら
びにそれぞれ異なるスタンダードセルにおける各トランジスタの幅を、互いに異
なるように選定することができる。
【００１９】 図７では、図６の場合のようにポリシリコン接続だけでなく、それに加えてさ
らに中間ノードの別個のコンタクトも実現されている。この図では、長さに関し
てあとからパラメータ化可能なポリシリコン領域には参照符号ＬＯＣＣＯＮ１′
およびＬＯＣＣＯＮ２′が付されており、中間ノードの付加的なビアホールには
参照符号ＡＺが付されている。
らに中間ノードの別個のコンタクトも実現されている。この図では、長さに関し
てあとからパラメータ化可能なポリシリコン領域には参照符号ＬＯＣＣＯＮ１′
およびＬＯＣＣＯＮ２′が付されており、中間ノードの付加的なビアホールには
参照符号ＡＺが付されている。
【００２０】 図８によれば、右側のスタンダードセルとじかに接している左側のスタンダー
ドセルにおいて、そのセルのインバータの出力側のところにアルミニウム接続領
域ＬＯＣＣＯＮ１″が設けられており、右側のスタンダードセルにおけるインバ
ータの入力側にはアルミニウム領域ＬＯＣＣＯＮ２″が設けられている。これら
のアルミニウム領域はともにそれらの長さに関してパラメータ化可能であり、そ
のようにしてあとから局所的に、第１のインバータの出力側と第２のインバータ
の入力側との接続が形成され、つまりそれらのインバータの直列接続回路があと
になってから形成される。この場合、図８に実例として示されているように、出
力側のコンタクトを省略することができ、トランジスタＴ１とＴ２の間のアルミ
ニウム導体路が接続領域ＬＯＣＣＯＮ１″にじかに接するように構成でき、第２
のスタンダードセルにおいてたとえばアルミニウム領域ＬＯＣＣＯＮ２″が右側
のスタンダードセルにおけるインバータの入力側コンタクトと接触接続されてい
るように構成することができる。したがって局所的な接続エレメントによって局
所的な平面上でたとえば配置ならびに結線後、複数のゲートの直列接続回路を生
じさせることができる。
ドセルにおいて、そのセルのインバータの出力側のところにアルミニウム接続領
域ＬＯＣＣＯＮ１″が設けられており、右側のスタンダードセルにおけるインバ
ータの入力側にはアルミニウム領域ＬＯＣＣＯＮ２″が設けられている。これら
のアルミニウム領域はともにそれらの長さに関してパラメータ化可能であり、そ
のようにしてあとから局所的に、第１のインバータの出力側と第２のインバータ
の入力側との接続が形成され、つまりそれらのインバータの直列接続回路があと
になってから形成される。この場合、図８に実例として示されているように、出
力側のコンタクトを省略することができ、トランジスタＴ１とＴ２の間のアルミ
ニウム導体路が接続領域ＬＯＣＣＯＮ１″にじかに接するように構成でき、第２
のスタンダードセルにおいてたとえばアルミニウム領域ＬＯＣＣＯＮ２″が右側
のスタンダードセルにおけるインバータの入力側コンタクトと接触接続されてい
るように構成することができる。したがって局所的な接続エレメントによって局
所的な平面上でたとえば配置ならびに結線後、複数のゲートの直列接続回路を生
じさせることができる。
【図１】 固定的なトランジスタ幅をもつ通常のスタンダードセルとは対照的に、トラン
ジスタ幅に関してパラメータ化可能なスタンダードセルを示す図である。
ジスタ幅に関してパラメータ化可能なスタンダードセルを示す図である。
【図２】 固定的なチャネル長をもつ通常のスタンダードセルとは対照的に、チャネル長
に関してパラメータ化可能なスタンダードセルを示す図である。
に関してパラメータ化可能なスタンダードセルを示す図である。
【図３】 固定的な給電電圧導体路幅をもつスタンダードセルとは対照的に、給電電圧路
の幅と位置に関してパラメータ化可能なスタンダードセルをもつ１つのスタンダ
ードセルを示す図である。
の幅と位置に関してパラメータ化可能なスタンダードセルをもつ１つのスタンダ
ードセルを示す図である。
【図４】 相互の位置に関してパラメータ化可能なスタンダードセルをもつ２つのスタン
ダードセルを示す図である。
ダードセルを示す図である。
【図５】 付加的なフィードスルーを生成するためのパラメータ可能なセル幅をもつ２つ
のスタンダードセルを示す図である。
のスタンダードセルを示す図である。
【図６】 ポリシリコン領域を用いることで２つのスタンダードセルの各領域の内部的な
接続を形成するための、長さに関してパラメータ可能なポリシリコン領域をもつ
２つのスタンダードセルを示す図である。
接続を形成するための、長さに関してパラメータ可能なポリシリコン領域をもつ
２つのスタンダードセルを示す図である。
【図７】 中間ノードのために付加的な出力ビアホールを用いて各スタンダードセル間で
内部的な接続を形成するための、長さに関してパラメータ化可能なポリシリコン
領域をもつ２つのスタンダードセルを示す図である。
内部的な接続を形成するための、長さに関してパラメータ化可能なポリシリコン
領域をもつ２つのスタンダードセルを示す図である。
【図８】 図８は、２つのスタンダードセルを内部的に接続するための、長さに関してパ
ラメータ可能なアルミニウム領域をもつ２つのスタンダードセルを示す図である
。
ラメータ可能なアルミニウム領域をもつ２つのスタンダードセルを示す図である
。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エファ ラッカーシュミット ドイツ連邦共和国 ミュンヘン クルト− ユルゲンス−シュトラーセ 30 (72)発明者 ハインツ ゼルトナー ドイツ連邦共和国 ブルックミュール ネ ルケンシュトラーセ ２ Ｆターム(参考） 5B046 AA08 BA05 KA06 5F064 AA04 BB26 EE47 GG01 GG10 HH06 HH10
Claims (9)
- 【請求項１】 スタンダードセルを有する集積回路の製造方法において、 集積回路のロジックプランに従い、スタンダードセル（Ｚ，Ｚ′）をセルライ
ブラリから取り出し、レイアウト領域（Ｅ，Ａ，Ｇ，ＶＳＵＰ１，ＶＳＵＰ２, Ｔ１０，Ｔ２．．．）の適切な配置に変換し、 集積回路が一般的な事例で要求された特性を正確に得られるよう、スタンダー
ドセルの配置および結線後にあとから、実質的に連続的に変更可能なスタンダー
ドセルのまだ自由な幾何学的パラメータ（Ｌ，Ｌ′，ＬＯＣＣＯＮ１，ＬＯＣＣ
ＯＮ２，Ｂ１，Ｂ２，．．．）を設定することを特徴とする、 スタンダードセルを有する集積回路の製造方法。 - 【請求項２】 トランジスタ（Ｔ１，Ｔ１′，Ｔ２，Ｔ２′）のチャネル長
（Ｌ，Ｌ′）を、まだ自由な幾何学的パラメータとしてあとから設定する、請求
項１記載の方法。 - 【請求項３】 トランジスタ（Ｔ１，Ｔ２，Ｔ１″，Ｔ２″）のチャネル幅
（Ｗ１，Ｗ２，Ｗ１′，Ｗ２′）を、まだ自由な幾何学的パラメータとしてあと
から設定する、請求項１または２記載の方法。 - 【請求項４】 トランジスタのセルの高さを、まだ自由な幾何学的パラメー
タとしてあとから設定する、請求項１から３のいずれか１項記載の方法。 - 【請求項５】 トランジスタのセル幅（Ｂ１，Ｂ２）をまだ自由な幾何学的
パラメータとしてあとから設定する、請求項１から４のいずれか１項記載の方法
。 - 【請求項６】 レイアウト領域（ＬＯＣＣＯＮ１，．．．，ＬＯＣＣＯＮ２
″）の長さを、各スタンダードセル間で局所的な接続が生じるようあとから設定
する、請求項１から５のいずれか１項記載の方法。 - 【請求項７】 あとから長さの設定されるレイアウト領域（ＬＯＣＣＯＮ１
，．．，ＬＯＣＣＯＮ２′）はポリシリコンから成る、請求項６記載の；方法。 - 【請求項８】 あとから長さの設定されるレイアウト領域（ＬＯＣＣＯＮ１
″，ＬＯＣＣＯＮ２″）はアルミニウム領域から成る、請求項６記載の方法。 - 【請求項９】 局所的な接続にあとから付加的にコンタクト（ＡＺ）も加え
る、請求項６記載の方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/DE1998/000820 WO1999049515A1 (de) | 1998-03-20 | 1998-03-20 | Verfahren zur herstellung von integrierten schaltungen mit standardzellen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002508593A true JP2002508593A (ja) | 2002-03-19 |
Family
ID=6918625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000538386A Pending JP2002508593A (ja) | 1998-03-20 | 1998-03-20 | スタンダードセルを有する集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP1064681A1 (ja) |
| JP (1) | JP2002508593A (ja) |
| WO (1) | WO1999049515A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7519934B2 (en) | 2005-03-11 | 2009-04-14 | Kabushiki Kaisha Toshiba | System, method and program for designing a semiconductor integrated circuit using intersection ratios with standard cells |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4575745A (en) * | 1983-06-21 | 1986-03-11 | Rca Corporation | Tailorable standard cells and method for tailoring the performance of IC designs |
| JP2573414B2 (ja) * | 1990-11-21 | 1997-01-22 | 株式会社東芝 | 半導体集積回路製造方法 |
| JPH06140505A (ja) * | 1992-10-28 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5689432A (en) * | 1995-01-17 | 1997-11-18 | Motorola, Inc. | Integrated circuit design and manufacturing method and an apparatus for designing an integrated circuit in accordance with the method |
| US5619420A (en) * | 1995-05-04 | 1997-04-08 | Lsi Logic Corporation | Semiconductor cell having a variable transistor width |
-
1998
- 1998-03-20 EP EP98925416A patent/EP1064681A1/de not_active Withdrawn
- 1998-03-20 WO PCT/DE1998/000820 patent/WO1999049515A1/de not_active Application Discontinuation
- 1998-03-20 JP JP2000538386A patent/JP2002508593A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7519934B2 (en) | 2005-03-11 | 2009-04-14 | Kabushiki Kaisha Toshiba | System, method and program for designing a semiconductor integrated circuit using intersection ratios with standard cells |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1064681A1 (de) | 2001-01-03 |
| WO1999049515A1 (de) | 1999-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE48085E1 (en) | Semiconductor integrated circuit | |
| US5493135A (en) | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density | |
| US4516312A (en) | Method for constructing delay circuits in a master slice IC | |
| US8039874B2 (en) | Semiconductor integrated circuit | |
| US20090101940A1 (en) | Dual gate fet structures for flexible gate array design methodologies | |
| KR20010029851A (ko) | 표준 셀, 표준 셀 어레이 및 표준 셀들을 배치하고루팅하는 시스템 및 방법 | |
| JPS6114734A (ja) | 半導体集積回路装置及びその製造方法 | |
| US5302871A (en) | Delay circuit | |
| JP4798881B2 (ja) | 半導体集積回路装置 | |
| US5635737A (en) | Symmetrical multi-layer metal logic array with extension portions for increased gate density and a testability area | |
| KR19980086487A (ko) | 반도체 집적 회로 장치 | |
| US5814846A (en) | Cell apparatus and method for use in building complex integrated circuit devices | |
| JPH02285656A (ja) | スタンダードセル方式の半導体集積回路 | |
| WO1993026044A1 (en) | Symmetrical multi-layer metal logic array with continuous substrate taps | |
| JP2002508593A (ja) | スタンダードセルを有する集積回路の製造方法 | |
| JPH05198672A (ja) | セル設計方法、及びそれを用いた半導体集積回路の製造方法 | |
| US6842886B2 (en) | Basic cell of gate array semiconductor device, gate array semiconductor device, and layout method for gate array semiconductor device | |
| JPS60110137A (ja) | 半導体装置 | |
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| JPH0563081A (ja) | 集積回路装置のレイアウト方法 | |
| JP4368722B2 (ja) | 汎用ロジックセルを備えた半導体装置 | |
| JP3060235B2 (ja) | Ｃｍｏｓ集積回路 | |
| JP4074682B2 (ja) | プログラマブルポリシリコンゲートアレイ構造及びその製造方法 | |
| CN117673076A (zh) | 标准单元布局及集成电路 | |
| JPS63299247A (ja) | スタンダ−ドセル方式の半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041001 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050316 |