JP2002502019A - 集積回路テスタ用のテストヘッド構造 - Google Patents

集積回路テスタ用のテストヘッド構造

Info

Publication number
JP2002502019A
JP2002502019A JP2000528998A JP2000528998A JP2002502019A JP 2002502019 A JP2002502019 A JP 2002502019A JP 2000528998 A JP2000528998 A JP 2000528998A JP 2000528998 A JP2000528998 A JP 2000528998A JP 2002502019 A JP2002502019 A JP 2002502019A
Authority
JP
Japan
Prior art keywords
terminal
dut
card
node
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000528998A
Other languages
English (en)
Inventor
ハンナーズ・ジョン・シー
ミラー・チャールズ・エイ
Original Assignee
クリーダンス システムズ コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クリーダンス システムズ コーポレイション filed Critical クリーダンス システムズ コーポレイション
Publication of JP2002502019A publication Critical patent/JP2002502019A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31905—Interface with the device under test [DUT], e.g. arrangements between the test head and the DUT, mechanical aspects, fixture
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2891—Features relating to contacting the IC under test, e.g. probe heads; chucks related to sensing or controlling of force, position, temperature
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2889—Interfaces, e.g. between probe and tester

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 集積回路用のテストヘッド（２４）は、被測定集積回路デバイス（ＤＵＴ）（１１）の各端子に対して一つずつ割り当てられた一組の楔形のノードカード（４０）を有する。それぞれのノードカードは、テスト信号を発生してそれをＤＵＴに送り、そして、ＤＵＴによって生成された応答信号を受け取ってそれを処理することを含む一つのＤＵＴにおける全てのテスト作業を実施する回路を保持する。テスト信号と応答信号は、ノードカードの狭い方の端部のＩ／Ｏターミナル（５０）を通過する。インナーとアウターの半球状のシェル（６２，６４）を有するカードフレームは、それぞれのカードのＩ／Ｏターミナルがインナーシェルの開口部から突出した状態でそれらの間に実質的にノードカードを保持する。カードフレームのインナーシェル内で重ね合わされた実質的に半球状の表面を有する中心部分の分配器（８０）は、ノードカードのＩ／Ｏターミナルに接続した第１の一組のターミナル（８４）を保持する。中心の分配器内の一組の導線（９０）は、それぞれの第１のターミナルを分配器の平坦面上の対応する第２のターミナル（８８）と相互接続する。ロードボードアセンブリ（１０４）はＤＵＴを保持し、コネクタアセンブリ（１００）は中心の分配器の第２のターミナルをそれぞれロードボード上の接点と結合してＤＵＴターミナルへのアクセスを提供する。カードフレームのインナーシェルと中心の分配器の間の空間から排気するポンプ（３２）は、ノードカードの間を横切って冷気を通過させる。

Description

【発明の詳細な説明】
【０００１】関連出願に対する参照 本出願は、１９９７年５月２３に出願された、同時係属出願第０８／８６２，
５９６の一部継続出願である。
【０００２】発明の背景 発明の技術分野 本発明は、一般的には、電子回路を自動的にテストする装置に関するが、特に
は、パーピン型の集積回路テスタの構成部材を保持するテストヘッド構造物に関
する。
【０００３】 関連技術の説明 集積回路テスタは、ロジック信号パターンを集積回路（ＩＣ）の入力端子に加
えて、その出力端子に生成される結果として生じるロジック信号パターンを獲得
する。テスタは、主に、それぞれのＩＣターミナルに対して個別のピンエレクト
ロニクス回路を有する。それぞれのテストサイクル中に、ピンエレクトロニクス
回路は、例えば、ハイロジックレベル又はローロジックレベルのテスト信号をピ
ンに送り、該ピンのＩＣ出力信号をサンプリングしそのロジックレベルを示して
いるデータを保存するか、又は、何もしない。それぞれのピンエレクトロニクス
回路が所定のテストサイクル中に行う作業は、該サイクルの始めにそれに供給さ
れた入力データ（テストベクタ）の値によって制御される。テストベクタは、ま
た、テストサイクル中に前記作業を実施する時点をピンエレクトロニクス回路に
知らせるタイミングデータを有することもある。
【０００４】 初期のＩＣテスタは、それぞれのアドレスに大きなワードを記憶する中央のア
ドレス可能なメモリを使用していたが、それぞれのワードは全てのピンエレクト
ロニクス回路にとって特定のテストサイクル中に必要な全てのベクタデータによ
って形成されたものであった。したがって、例えば、ＩＣが８つのターミナルを
有しテスタが８ビットのベクタデータワードを採用していた場合、６４ビットの
ワードがそれぞれのベクタメモリアドレスに記憶される。ベクタメモリは、逐次
アドレスされ、それぞれのテストサイクル中に次のワードを読み出していた。読
み出されたワードに含まれた８つのベクタが、同時に、大規模なスターバスによ
ってピンエレクトロニクス回路に分配されていた。したがって、１００万回のテ
ストサイクルに亘るテストのためのベクタメモリは、連続するアドレスに１００
万個の６４ビットワードを記憶していた。
【０００５】 ＩＣの規模と複雑さが増加したので、ＩＣのターミナル数もまたそのように増
加した。ある種のＩＣは、現在、数百のピンを有する。ベクタを同時に前記ピン
エレクトロニクス回路に送るために必要な数多くのパラレルバスのために、中央
のベクタメモリを使用することは実際的でなくなった。Ｂｒｕｎｅ ｅｔ ａｌ
に対して１９８９年８月２９日に発行された米国特許第４，８６２，０６７号は
、ベクタ保存メモリが各テスタノードに対して分散配置されている「パーピン」
型の集積回路テスタを開示している。Ｂｒｕｎｅのテスタは、中央のアドレス発
生器と、一組のテスタノードであって、一つ一つのノードが被測定デバイス（Ｄ
ＵＴ）の各ターミナルに対応しているものを有する。それぞれのノードは、一つ
一つがそれぞれのテストサイクルに対応している一連のテストベクタを記憶する
ベクタメモリを有する。テスト期間中、中央のアドレス発生器は、それぞれのテ
ストサイクルの始まる以前に、全てのノードのテストベクタメモリのアドレスを
連続的にインクリメントして、それぞれのテストベクタメモリは新たなテストベ
クタを読み出しそれぞれのテストサイクルの開始時点においてそれをノードのピ
ンエレクトロニクス回路に送る。ＢｒｕｎｅのＩＣテスタにおいては、全てのベ
クタメモリはコモンバスを介してホストコンピュータに結合しているが、該コモ
ンバスを通してホストコンピュータがベクタをベクタメモリにロードする。した
がって、中央のベクタメモリから全てのテストノードへ通じている先行技術の数
多くのベクタバスが、ホストコンピュータを分散配置されたベクタメモリに連結
する単一のコンピュータバスに置き換えられている。Ｂｒｕｎｅのシステムはテ
スタへの書き込み量を減らせるが、テスタをプログラムするのに必要な時間を増
やしてしまう。それぞれのベクタメモリが各テストサイクルにおいて一つのベク
タを記憶しなくてはならないので、各ベクタメモリへ分配されねばならないベク
タの数は巨大になり、コンピュータバスに対するバンド幅制限がＩＣテスタがテ
ストのためにプログラミングされる速度を大変制限することとなる。
【０００６】 テスタシステムは、ベクタ自体を配送することに代わって、ベクタを発生する
ためのアルゴリズム命令を配送することによって、テスタノードに配送されねば
ならないデータ量を減少することができる。そのようなシステムにおいては、そ
れぞれのノードは、ローカルに記憶された命令に基づいたテストの最中にベクタ
を発生する命令プロセッサを有する。集積回路テスタは、主に、様々なＩＣター
ミナルにおいてテスト中に何度も繰り返しパターンの作業を実施する。したがっ
て、繰り返しパターンを含む一連のベクタを発生する一組の命令のための記憶空
間は、ベクタシーケンスそれ自体の空間よりもっと少なくすることができる。Ｊ
ｅｆｆｅｒｙ ｅｔ ａｌに対して１９９１年２月１９日に発行された米国特許
第４，９９４，７３２号は、各ノードに対してある種の命令処理能力を与えるパ
ーピン型のテスタを記載している。Ｊｅｆｆｅｒｙのテスタにおいては、ベクタ
パターンの最初の場合だけが、パターンの長さとパターンの繰り返し回数を示す
ループ命令と共に、ベクタメモリに記憶される。テスタの各ノードは、連続的に
ベクタメモリからベクタを読み出してそれらを一連のテストサイクル中にピンエ
レクトロニクス回路に供給する命令プロセッサを有する。ベクタメモリコントロ
ーラがループ命令に遭遇したとき、それは示された回数前記パターンを繰り返す
。したがって、テスト前にベクタメモリに送られて記憶されるのに必要なベクタ
の数は減少する。
【０００７】 分散命令プロセッサを大規模な回路テスタに用いたとき、信号遅延が厄介な問
題となった。全てのノードにおけるテスト作業が正確に連係して行われなくては
ならないので集積回路をテストするときに信号遅延は決定的である。例えば、Ｉ
Ｃ入力ターミナルに送られるテスト信号はＩＣ出力ターミナルにおけるＩＣ出力
信号の応答を引き起こすことができる。テスタは、入力ターミナルにテスト信号
が加えられた後の正確に決められた時間間隔の終わりにおいて出力ターミナルで
出力信号応答を測定することができるようにすべきである。テストノードをより
複雑にすると、ノードの物理的な大きさが増えて、全てのノードを被測定デバイ
スに近接しておくことがより困難になる。ＩＣターミナルとそれを取り扱うテス
タノードの間の距離が伸びると、テスト信号若しくは応答信号がＩＣターミナル
とテスタノードの間で移動するために必要な時間の量も、また、増えてしまう。
高速の集積回路をテストするときに、この信号移動時間は見掛けのＩＣ応答時間
のうちの重大な部分となり、それによって、テスタのプログラミングとテスト結
果の解釈をややこしくする。
【０００８】 Ｐｅｔｒｉｃｈ ｅｔ ａｌに対して１９８５年５月１４日に発行された米国
特許第４，５１７，５１２号は、被測定デバイスに近接してピンエレクトロニク
ス回路を保持するテストヘッドを記載している。Ｐｅｔｒｉｃｈのテストヘッド
においては、それぞれが四つのＩＣピンに対するピンエレクトロニクス回路を含
む一組の回路カードが、マザーボードの垂直軸周りにおいて放射状のパターンで
配列されている。集積回路ＤＵＴは、ピンエレクトロニクス回路カードの円形配
列の頂部に載せられたインタフェースボードの上に取り付けられる。ピンエレク
トロニクス回路カードの上縁でテスト信号入力／出力ターミナルは、前記インタ
フェースボードと接続する。該インタフェースボードはピンエレクトロニクス回
路カードのテスト信号入力／出力ターミナルから被測定デバイスにテスト信号を
送る。Ｐｅｔｒｉｃｈのテストヘッドは、ピンエレクトロニクス回路カードをＤ
ＵＴに近接して配置し、ピンエレクトロニクス回路カードとＤＵＴの間の距離を
最小にするように設計されている。
【０００９】 大規模な回路テスタにおいて分散命令プロセッサを近接してパックしたいとき
には熱が厄介な問題になる。Ｐｅｔｒｉｃｈのテストヘッドにおいては、ダクト
がブロワーからマザーボードの中央の開口部に冷気を運んでいる。この冷気はピ
ンエレクトロニクス回路カードの上を通過して熱を運び去る。
【００１０】 Ｐｅｔｒｉｃｈのテストヘッドは、ピンエレクトロニクス回路をＤＵＴに近接
させてピンエレクトロニクス回路を冷却し続けるが、それが収容することができ
るピンエレクトロニクス回路カードの数は、ピンエレクトロニクス回路カードの
円形配列の許容直径によって制限されてしまう。ピンエレクトロニクス回路カー
ドの数を増やすためには、円形配列の直径を拡大する必要があるが、それによっ
て、前記カードとＤＵＴの間のテスト信号通路距離を大きくしてしまう。それぞ
れのピンエレクトロニクス回路カードに対して４つ以上のピンを提供するピンエ
レクトロニクス回路を配置することによって密度を上げることもできる。しかし
、たった一つのＩＣターミナルのためのピンエレクトロニクス回路カードが不良
になった場合、ピンエレクトロニクス回路カード全体が交換されねばならず、そ
れによって、修理コストが上昇することとなる。また、Ｐｅｔｒｉｃｈのテスト
ヘッドは保守や交換のためにピンカードへアクセスすることが容易ではない。最
後に、ブロワーがテストヘッドに空気を強制的に送る場合、その空気は、加熱さ
れたヘッドを通過し、そして、テストヘッドが存在する部屋内に出る。テストヘ
ッドから発散される熱気は、テストヘッド近辺のオペレータや保守要員にとって
は不快である。
【００１１】 必要なのは、ノードを冷却している間、パーピン型の集積回路テスタの多数の
ノードを被測定デバイスに近接保持するテストヘッド構造物である。このテスト
ヘッドは、保守のために容易にピンエレクトロニクス回路にアクセスし、テスト
ヘッドの周囲の領域を加熱することなしにノードを冷却し、そして、必要なケー
ブル量を最小にするものである。テストヘッドは、また、高度なモジュール組立
式に構成され、システムが被測定ＩＣに対して大きさを合わせることができ、そ
して、容易に大きくすることもできるようにする。
【００１２】発明の要約 本発明の一側面に関して、集積回路テスタ用のテストヘッドは、被測定集積回
路デバイス（ＤＵＴ）の各ターミナルに対して一つずつ割り当てられた一組の楔
形のノードカード（４０）を有する。それぞれのノードカードは、テスト信号を
発生してそれをＤＵＴに送ってＤＵＴによって生成された応答信号を受け取って
それを処理することを含む一つのＤＵＴにおける全ての測定作業を実施する回路
を保持する。テスト信号と応答信号の両方が、楔形ノードカードの狭い方の端部
の入力／出力ターミナル（Ｉ／Ｏ）から発信し、そして、着信する。
【００１３】 本発明の他の側面において、テストヘッドは、また、半球状のインナーシェル
とアウターシェルを有するカードフレームを有する。カードガイドは、インナー
シェルとアウターシェルの間で実質的にノードカードを保持して、それぞれのカ
ードの広い方の縁部がアウターシェルの開口部を通って突出し、更に、それぞれ
のカードの狭い方の端部のＩ／Ｏターミナルがインナーシェルの開口部を通って
突出するようにして、Ｉ／ＯターミナルがＤＵＴから実質的に等距離にある各点
において構成される半球面上に放射状に分散配置される。
【００１４】 本発明の別の側面において、実質的に半球面を有する中心の分配器はカードフ
レームのインナーシェル内に重ね合わされる。中心の分配器表面の湾曲部分は、
一組の第１のターミナルを保持するが、分配器面の平坦部分は一組の第２のター
ミナルを保持する。中心の分配器内の一組の導線は、それぞれの第１のターミナ
ルとそれに対応する第２のターミナル（８８）と相互接続する。ノードカードが
カードフレームに取り付けられたとき、そのＩ／Ｏターミナルが中心の分配器の
第一のターミナルの一つと接続する。
【００１５】 本発明の更に他の側面において、テストヘッドは、また、ＤＵＴを保持するロ
ードボードを有する。ロードボードは、それぞれが個々のＤＵＴターミナルへ導
通的に連結している一組の接点を有し、それらの接点を中心部分の表面の平坦部
分と並行に保持する。中心の分配器の平坦面とロードボードの間のコネクタアセ
ンブリは、それぞれのロードボードの接点と中心の分配器の第二のターミナルの
対応する接点の間に信号通路を提供する。したがって、中心の分配器とコネクタ
アセンブリとロードボードは、共に、ノードカードＩ／ＯターミナルとＤＵＴタ
ーミナルの間に信号通路を提供する。中心の分配器内の導線の長さ及び／又はロ
ードボードのトレースは、Ｉ／ＯターミナルとＤＵＴターミナルの間の全ての信
号通路が実質的に同じ長さになるように調節される。
【００１６】 楔形ノードカードの半球状の配置は、それらを密集してパックすることを可能
にし、それらの入力／出力ターミナルがＤＵＴの近傍でＤＵＴから実質的に等距
離に置かれるように配置されることを可能にする。
【００１７】 本発明の更に別の側面において、カードフレームのアウターシェルとインナー
シェルを通って延在するエアープレナンはカードフレームのインナーシェルと中
心の分配器の間の空間に開口する。エアープレナンに取り付けられたポンプが前
記空間から空気を排気する状態で、交換空気はカードフレームのアウターシェル
の開口部を通過して、ノードカードを通って、カードフレームのインナーシェル
の開口部から、インナーシェルと中心の分配器の間の前記空間に入る。空気がノ
ードカードの上を通過するので、その上に取り付けられたテスタ回路を冷却する
。テストヘッドの空冷システムは、冷気をノードカードに均等に送り、それによ
って、ノードカードを同じ作動温度に保持するのに役立つ。
【００１８】 したがって、ノードを均一に冷却しながらも、パーピン型の集積回路テスタの
多数のノードカードを被測定デバイスに近接して保持するテストヘッド構造物を
提供することが本発明の目的である。
【００１９】 本明細書の結論部分は本発明の主題を特に指摘し明確に権利を主張している。
しかし、いわゆる当業者は、同じ参照符号が同じ部材を指し示している添付の図
面を参照して明細書の残りの部分を読むことによって、本発明の機構と操作方法
の双方を、さらにその効果と目的と共に、最もよく理解するだろう。
【００２０】好適な実施の形態の説明 図１は、被測定集積回路デバイス（ＤＵＴ）１１をテストするためのパーピン
型の集積回路テスタ１０の電子的なブロック図である。テスタ１０は、バス１６
を介して一組のテスタノード１４に接続されているホストコンピュータ１２を有
する。それぞれのテスタノード１４は、バスインタフェース回路１８とメモリ１
９と命令プロセッサ２０とピンエレクトロニクス回路２２を有する。ＤＵＴ１１
のテスト中、各テスタノード１４のピンエレクトロニクス回路２２は、ＤＵＴ１
１の対応するターミナルに関する全てのテスト作業を実施する。例えば、テスト
中に何回も、ピンエレクトロニクス回路２２は特定のロジックレベルのテスト信
号をＤＵＴターミナルに送信するか、又は、ＤＵＴターミナルにおいてＤＵＴ１
１によって生成された出力信号のステートをサンプリングして、結果を示すデー
タを内部の収集メモリに記憶することができる。それぞれのノード１４のピンエ
レクトロニクス回路２２の作動は、ノードの命令プロセッサ２０がメモリ１９か
ら読み出す一連の命令に応じて前記命令プロセッサ２０によって発生されたデー
タ（テストベクタ）の入力シーケンサによって制御される。ホストコンピュータ
１２は、バス１６とバスインタフェース回路１８を介して、前記命令をテスト前
に各ノード１４のメモリ１９に書き込む。テストを開始するためには、ホストコ
ンピュータ１２は、スタート信号をバス１６とバスインタフェース回路１８を介
して、全ての命令プロセッサに送る。テスト中、それぞれの命令プロセッサ２０
は、そのローカルメモリ１９から命令を読み出して、該命令を実行しローカルの
ピンエレクトロニクス回路２２に供給されるべきベクタを発生する。テスト後、
ホストコンピュータ１２は、バス１６とバスインタフェース回路１８を介して、
ピンエレクトロニクス回路２２内の収集メモリから収集されたテストデータを読
み出す。
【００２１】 図１に示されたタイプの集積回路テスタの電子的な側面における設計と作動は
周知であり、これ以上は詳述しない。例えば、前記のＪｅｆｆｅｒｙ ｅｔ ａ
ｌに対して１９９１年２月１９日に発行された米国特許第４，９９４，７３２号
は、類似のパーピン型のテスタを記載している。
【００２２】 本発明は、第一に、テスタノード１４とＤＵＴ１１がその上に取り付けられる
テストヘッド２４の機械的な構造に関する。それぞれのテスタノード１４は、個
々のプリント回路基板に実装されており、テストヘッド２４はテスタノード１４
をＤＵＴ１１に近接保持し、ＤＵＴ１１のターミナルとテスタノード１４のピン
エレクトロニクス回路２２の間に短くて均一な長さの信号通路を提供するように
設計されている。短くて均一な信号通路は、テスト信号がピンエレクトロニクス
回路２２とＤＵＴ１１のターミナルの間を移動するために必要な時間を最小にす
る。短い信号通路であれば、ノイズに影響されることがより少なくなる。
【００２３】 テストヘッド２４は、また、テスタノード１４を構成している電子部品を冷却
して一定の温度に維持するように設計されている。それぞれのテスタノード１４
がそれ自身のメモリと命令プロセッサ２０と他の回路部品を有するので、それぞ
れのノード１４は発熱する。例えば、それぞれ５乃至１５ワットの放熱をする３
００個のテスタノード１４をテスタ１０が有する場合、テストヘッド２４のノー
ド１４は総計で１５００乃至４５００ワットの放熱をする。各テスタヘッド１４
がＤＵＴ１１にできる限り近接するように寄せ集められているので、各ノード１
４は小さな空間に大量の熱を発生する。ここに記載されたテストヘッド２４の各
種の構造上の特徴はその熱を急速に排除することを提供する。
【００２４】 図２は、図１の集積回路テスタ１０の描画である。コンソール２６内に含まれ
た図１のコンピュータ１２は、図１のバス１６とコンソール２６内の電源からテ
スタヘッド２４に４８ボルトの電源電圧を送出する導線を含むケーブル２５を介
してテストヘッド２４に接続される。従来式の操作基体１５は、テストヘッド２
４を支持している。可撓性ダクト３４を介してテストヘッド２４に接続された真
空ポンプ３２は、テストヘッド２４から暖気を引き取りそれを排気管３６を介し
てテストヘッド２４から排気する。冷気はカバー３９の一組の開口３８を介して
テストヘッド２４に入り込む。
【００２５】 ノードカード それぞれの図１のノード１４は、図３Ａと３Ｂに図示されているような個々の
「ノードカード」４０によって図２のテストヘッド２４内に実装されている。そ
れぞれのノードカード４０は、狭い方の端部４４と広い方の端部４６を有する楔
形のプリント回路基板４２を有する。図１のノード１４を構成する一組の集積回
路４８が回路基板４２の前面に取り付けられている。ノードは、回路基板４２の
狭い方の端部４４に取り付けられた入力／出力ターミナル（Ｉ／Ｏ）５０とポゴ
ピン７６コネクタを通して、その出力テスト信号をＤＵＴに送り、そして、ＤＵ
Ｔから応答信号を受信する。図１のバス１６と４８ボルトの電源線と接地線がノ
ードカードからノードカードへジャンパするケーブルと通じている。カード４０
の広い方の端部４６に取り付けられた一対のケーブルコネクタ５２Ａと５２Ｂは
、入力バスと出力バスと電源ケーブル５３Ａと５３Ｂを収容する。回路基板４２
の裏面５７に取り付けられたパワーコンバータ回路５６は、コネクタ５２Ａに到
達した４８ボルトの電力を集積回路４８にとって必要な各種のＤＣ作動電圧に変
換する。前面４９と裏面５７に挟まれた導通接地面５８は、パワーコンバータ５
６によって発生されるノイズから回路４８をシールドする。回路基板４２の前面
４９と裏面５７の（図示しない）導通マイクロストリップトレースと、回路基板
４２を通るバイアは、集積回路４８とＩ／Ｏターミナル５０とコネクタ５２Ａと
５２Ｂと接地面５８を適切に相互接続する。
【００２６】 テストヘッド構造 図４乃至７に図示されたように、テストヘッド２４は半球状のアウターシェル
６４内に重ね合わされた半球状のインナーシェル６２を有するカードフレーム６
０を有する。アウターシェル６４は、ノードカード４０がそこを通じて挿入され
る一組の開口部６８を有する。インナーシェルとアウターシェル６２と６４に取
り付けられた一組のカードガイド７０は、それぞれのノードカード４０を所定の
位置に保持して、アウターシェル６４の開口を通してそれぞれのカード４０の広
い方の端部４６が延出し、更に、ノードカード４０のポゴピンＩ／Oターミナル ５０がインナーシェル６２の開口を通して延出する。カードフレーム６０はノー
ドカード４０を保持して、Ｉ／Ｏターミナル５０の各ポゴピン端部７６がインナ
ーシェル６２とアウターシェル６４の焦点７８から等距離に置かれる。
【００２７】 「中心の分配器」８０は、インナーシェル６２内に距離をあけて重ね合わされ
ている。分配器８０は、各ポゴピン端部７６を収容する第１の一組の接点８４を
保持する湾曲した（半球状の）下面８２を有する。分配器８０は、また、プリン
ト回路基盤８６によって構成された平坦な上面を有する。第２の一組の接点８８
は回路基盤８６を通して延出し、一組の同軸ケーブル９０は、それぞれの第１の
接点８４とそれに対応する第２の接点８８を相互接続する。
【００２８】 カードフレーム６０と中心の分配器８０は、一組の開口９４を有する円形基板
９２の下側８９に取り付けられる。一組の二重の端部を有するポゴピンコネクタ
９６を有する円形のポゴピン組立基板９５が、基板９２の上面９３に取り付けら
れる。それぞれのポゴピンコネクタ９６は、開口９４を通って下側に延出して分
配器接点８８に至る一組の下部ポゴピン９８を有する。それぞれの下部ポゴピン
９８はコネクタ９６の対応する上部ピン１００と連結されて、信号がそれらの間
で伝わる。ＤＵＴ１１は、プリントされた回路ロードボード１０４の上面１０２
に取り付けられる。ロードボード１０４の下面１０８に構成された一組の導電性
のパッドのそれぞれは、ロードボード１０４のバイアとロードボード１０４の下
面１０８に構成された一組のマイクロストリップ導体を通じてＤＵＴ１１の個々
のターミナルに接続される。
【００２９】 ロードボード１０４の直径よりも若干大きな外径を有し、ロードボード１０４
の直径よりも若干小さな内径を有するフラットリング１０９が、ロードボード１
０４の中心に心合わせをした位置で保持される。リング１０９の内縁は、ロード
ボード１０４の外縁と重なり、基板９２の上の所定位置にそれを保持する。リン
グ１０９はヒンジ１１３を有し、その反対側には、基板９２の螺子孔１１９に嵌
合される螺子１１７によって基板９２に螺着される螺子板１１５を有する。ロー
ドボード１０４の各孔１１１を通して基板９２から上方に延出する一組のガイド
ピン１１０は、基板９２上でロードボード１０４の位置合わせをして、ポゴピン
コネクタ９６の上部ピン１００がロードボード１０４の下面１０８のパッド１０
６と接続するようにする。
【００３０】 信号通路 ノードカード４０の一つによって生成されたテスト信号は、そのＩ／Ｏターミ
ナル５０を通過してポゴピン７６を介して中心の分配器８０の下部湾曲面８２に
嵌め込まれた一つの接点８４に至る。そして、一つの同軸ケーブル９０は、プリ
ントされた回路基板分配器の上面８６上の接点８８の一つにテスト信号を送る。
一つのポゴピンコネクタ９６の下部ポゴピン９８は、テスト信号を前記接点８８
からその対応する上部のポゴピン１００に搬送する。上部ポゴピン１００は、前
記テスト信号をロードボード１０４の下面１０８の接続パッド１０６のうちの一
つに送る。そして、テスト信号は、接続パッド１０６からロードボード１０４の
マイクロストリップトレースとバイアを通してＤＵＴ１１のターミナルに伝わる
。ＤＵＴターミナルにおいて生成されたＤＵＴ出力信号は、同じ通路を逆方向に
伝わり、同じノードカード４０のポゴピンＩ／Ｏターミナル５０に戻る。
【００３１】 全てのノードカード４０とそれらがアクセスするＤＵＴターミナルの間の信号
通路が均一な長さであることが望ましい。図６においては簡略化のために各同軸
ケーブル９０が異なる長さを有するように描かれているが、ケーブル９０は全て
均一な長さとすることができる。ケーブル９０が均一な長さであるとき、及び、
接続パッド１０６とＤＵＴ１１のターミナルを接続するロードボード１０４上の
（図示しない）各マイクロストリップ導体も均一の長さを有するとき、ノードカ
ード４０のポゴピンＩ／Ｏターミナル５０とＤＵＴ１１ターミナルの間の信号通
路は全て均一な長さとなる。しかし、それぞれの同軸ケーブル９０は、図６に図
示されたように、下部接点８４と上部接点８８の間に延在するのに必要な長さだ
けになる。そのような場合、同軸ケーブル９０の長さが異なることとなる。した
がって、ノードカード４０とＤＵＴ１１ターミナルの間の信号通路を均一な長さ
とするためには、接点１０６をＤＵＴターミナルに接続するロードボード１０４
上のトレースの長さが適切に調節されて、同軸ケーブル９０の長さの違いを補償
するようにする。
【００３２】 冷却システム ノードカード４０は密集して寄り集まっているので、ノードカードに取り付け
られた集積回路４８と電力変換回路５６によって発生された熱を積極的に取り除
く必要がある。カードフレーム６０のアウターシェル６４とインナーシェル６２
を通って上側に延出する円筒形の空気プレナム１１２は、カードフレームのイン
ナーシェル６２と分配器８０の半球状の下面８２の間の空間によって形成された
プレナム１１４に開口している。ダクト３４は、プレナム１１２を図２の空気ポ
ンプ３２に接続する。ポンプ３２がプレナム１１２とダクト３４を介してプレナ
ム１１４から空気を吸引すると、プレナム１１４に生じた真空が外側の冷気をテ
ストヘッドカバー３９の開口部３８を通して吸引する。そして、その冷気は、ノ
ードカード４０に取り付けられた集積回路５６と４８の上を通過してそれらを冷
却する。そして、暖気はプレナム１１４に入り込み、そして、図２の空気ポンプ
３２によって吸引される。
【００３３】 モジュラーテストヘッド構造 本発明の好適な実施の形態において、中心の分配器８０は、半球を構成する一
組の区画１１６によって構成されているが、その一区画が図７の分解図に図示さ
れている。それぞれの区画１１６は、半球を構成する楔形の形状をしており、一
緒に組み立てられたときには、一組の区画１１６は半球状の中心の分配器８０を
形成する。それぞれの中心の区画１１６は、湾曲面１２０と平坦な右側面（図示
しない）と左側面１２４と上面１２６を有するプラスティック製のケース１１８
を有する。左側面１２４は、サイドカバー１３０を受けるための大きな開口部１
２８を有する。上面１２６は、トップカバー１３４を受けるための開口部１３２
を有する。第２の接点８８を有するプリント回路基板８６は、トップカバー１３
４の上側に取り付けられる。一組の同軸ケーブル９０の各端部が回路基板８６に
埋め込まれた個々の接点８８に結着される。第１の接点８４はケーブル９０の他
の端部に取り付けられ、トップカバー１３４の開口１３５を通って延在する。ア
クセスホール１２８を通ってたどり着くアセンブラーは、ホール１３６に接点８
４を挿入する。開口１２８内でサイドカバーが所定の位置に置かれた状態で、中
心区画１１６はエポキシが注入されて区画１１６を固定するようにし、カバー１
３０と１３４と導体９０と接点８４を所定の位置に保持するようにする。
【００３４】 カードフレームのインナーシェル６２とカードフレームのアウターシェル６４
とカバー３９は、また、半球を構成する楔形の各区画１５０と１６０と１６８で
構成され、そのそれぞれの区画の一つ一つが図７に図示されている。カードガイ
ド７０はカードフレームのインナー区画１５０の外面とカードフレームのアウタ
ー区画１６０の内面に接着される。インナーカードガイド区画１５０は、図３Ａ
のポゴピン７６がそこから延出する一組の開口部７２を有する。アウターカード
ガイド区画１６０は、図３Ａのノードカード４０の広い方の端部４６がそこから
延出する一組の開口部６８を有する。カバー区画１６８は、カードガイド７０に
取り付けられた各ノードカードの間の空間と整列して、冷気をテストヘッド内に
取り入れて、各ノードカードの間を通過することを可能にする開口部３８を有す
る。
【００３５】 図５と６に関連して最もよく図示されているように、テストヘッド２４は、ま
ず中心の支持カラム１４０を螺子１４１によって基板９２に取り付けることによ
って組み立てられる。中心の区画１１６のフランジ部１４２は、次いで、支持カ
ラム１４０の基端を構成するフランジ部１４６の下に中心の分配器の区画１１６
の下端１４４が嵌合した状態で基板９２の下側に螺着される。円筒形のプレナム
１１２が、そして、螺子１４８によって支持カラム１４０に取り付けられる。中
心の分配器８０の全ての区画１１６を所定の位置に配置した状態で、カードフレ
ーム６０のインナーシェル６２の各区画１５０がインナーシェル区画１５０の上
部フランジ部１５２を基板９２に螺着することによって、そして、それぞれの区
画１５０の下端１５４をプレナム１１２のフランジ部１５６に螺着することによ
って、取り付けられる。その後、カードフレームのアウターシェル６４の区画１
６０が、それぞれの区画１６０の上部フランジ部１６２を基板９２に螺着するこ
とによって、そして、それぞれの区画１６０の下端１６４をプレナム１１２のフ
ランジ１６６に螺着することによって、取り付けられる。ノードカード４０が、
そして、カードガイド７０のスロットに取り付けられる。ケーブル５３Ａと５３
Ｂは、次いで、図３Ａのノードカードのコネクタ５２Aと５２Ｂに接続される。 テストヘッドカバー３９の区画１６８は、次いで、各区画１６８の上部フランジ
１７０を螺子１７１で基板９２に螺着することによって、そして、各カバー区画
１６８の下端１７２をプレナム１１２のフランジ部１６６に螺着することによっ
て、取り付けられる。ポゴピンコネクタ９６を有するポゴピン組立プレート９５
は、下部ポゴピン９８が中心の分配器８０の接点８８に接触した状態で、基板９
２の上面９３に螺着される。
【００３６】 中心の分配器の他の実施の形態 図８と９に図示されたようなテストヘッドの他の実施の形態１８０において、
図６のカードフレーム６０と同様のカードフレーム１８２は、一組のノードカー
ド１８４を同様の方法で保持する。図３Aと３Ｂのノードカード４０と大体同じ であるノードカード１８４は、ポゴピンＩ／Ｏターミナルを用いないで中心の分
配器と接続する。代わりに、それぞれのノードカード１８４のＩ／Ｏターミナル
がカード１８４の狭い方の端部１１８のカードエッジ接点１８８であり、それは
単純に、中心の分配器１８６の下面のエッジコネクタ１９２に差し込まれる。例
えば、エッジコネクタ１９２はスタンダードなＳＭＡタイプ又はＳＭＢタイプ若
しくはＳＭＣタイプでよい。この他の実施の形態においては、中心の分配器１８
６は、それぞれが個々のノードカード１８４の端部を収容するための一若しくは
それ以上のエッジコネクタ１９２を有する一組のプリント回路基板１９０を有す
る。
【００３７】 半球状の中心の分配器１８６は、半球を構成する一組の楔１９４によって構成
され、その一つが図９に図示されている。楔１９４は、一組のプリント回路基板
１９０の端部を収容するためのスロットガイド１９８を有するプラスティック製
のカバー１９６を有する。基板１９０は、カバー１９６内の有効空間を満たすた
めに、必要に応じて各種のサイズがある。それぞれの回路基板１９０は、Ｉ／Ｏ
ターミナル接点１８８を有するノードカード１８４の端部を収容するための一若
しくはそれ以上の雌エッジコネクタ１９２を有する。楔１９４を覆うトッププレ
ート２００は、プリント回路基板１９０を所定の位置に保持するためのスロット
カードガイド２０２を有する。それぞれのプリント回路基板１９０の頂部のコネ
クタ２０４は、頂板２００の開口１９７を通って延出し、図６のポゴピンアセン
ブリ９６と同様のポゴピンアセンブリの下部ポゴピンに嵌め合う接点を有する。
【００３８】 このように、パーピン型集積回路テスタの非常に多数のノードを、該ノードを
冷却しつつも、被測定デバイスに近接保持するテストヘッド構造物を説明してき
た。このテストヘッドは、保守のためにピンエレクトロニクス回路に容易にアク
セスすることを提供し、そして、ノードを冷却する。テストヘッドは、また、高
度のモジュラー化されており、テストされるＩＣに対して所定の大きさに作るこ
とができ、そして、単に別のノードカードを挿入するだけで容易に大きくするこ
とができる。
【００３９】 上記の明細書は本発明の好適な実施の形態を説明してきたが、いわゆる当業者
は本発明から逸脱することなくその広範な諸相において前記好適実施の形態に対
して多くの改作をすることができる。したがって、添付の特許請求の範囲は、本
発明の真の範囲内及び本発明の精神の範囲内にある全ての改作を保護することを
意図している。
【図面の簡単な説明】
【図１】 パーピン型集積回路テスタの電子回路ブロック図である。
【図２】 図１の集積回路テスタの描画である。
【図３Ａ】 図１のテストノードを実装するノードカードの正面の平面図である。
【図３Ｂ】 図１のテストノードを実装するノードカードの裏面の平面図である。
【図４】 本発明に関する集積回路テスタのテストヘッドの斜視図である。
【図５】 カバーを取り外した状態の図４のテストヘッドの側面図である。
【図６】 図４のテストヘッドの断面図である。
【図７】 図４のテストヘッドの一部の分解斜視図である。
【図８】 別の実施の形態の図４のテストヘッドの部分断面図である。
【図９】 協働するノードカードを取り付けた状態の図４のテストヘッドの中心の分配器
の一部の斜視図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミラー・チャールズ・エイ アメリカ合衆国，カリフォルニア州 94539，フレモント，セミロン ドライブ 48881 Ｆターム(参考） 2G003 AA07 AG00 AH08 2G032 AA00 AE11 AF00 AF10 AL11 4M106 AA04 BA01 BA14 CA01 DD03 DD22 DD23 DJ11 【要約の続き】 接続する。ロードボードアセンブリ（１０４）はＤＵＴ を保持し、コネクタアセンブリ（１００）は中心の分配 器の第２のターミナルをそれぞれロードボード上の接点 と結合してＤＵＴターミナルへのアクセスを提供する。 カードフレームのインナーシェルと中心の分配器の間の 空間から排気するポンプ（３２）は、ノードカードの間 を横切って冷気を通過させる。

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 被測定集積回路デバイス（ＤＵＴ）であって複数のＤＵＴタ
    ーミナルを有するものをテストするための装置であって、テスト信号を前記ＤＵ
    Ｔターミナルに送り、そして、該ＤＵＴターミナルにおいて前記ＤＵＴによって
    生成された応答信号を処理するものが、 複数のノードカードであって、それぞれのノードカードが個々の前記ＤＵＴタ
    ーミナルに対応しており、該ノードカードがＩ／Ｏターミナルと、テスト信号を
    発生して該Ｉ／Ｏターミナルからテスト信号を送信すると共に、前記Ｉ／Ｏター
    ミナルに到達した応答信号を受け取って処理するために前記Ｉ／Ｏターミナルに
    接続された回路手段とからなるものと、 前記各ノードカードを保持して、それらのＩ／Ｏターミナルが焦点から実質的
    に等距離におかれた各点において３次元方向に放射状に配設されるようにするカ
    ードフレームを有することを特徴とする装置。
  2. 【請求項２】 それぞれのＩ／Ｏターミナルがポゴピンを有していることを
    特徴とする前記請求項１に記載の装置。
  3. 【請求項３】 それぞれの前記Ｉ／Ｏターミナルがカードエッジ接点を有し
    ていることを特徴とする前記請求項１に記載の装置。
  4. 【請求項４】 更に、ＤＵＴを保持する手段と、 複数の導通路であって、それぞれが、前記個々のＤＵＴターミナルと前記ノー
    ドカードのうちの対応するもののＩ／Ｏターミナルの間で信号を運んでそれらの
    間においてテスト信号と応答信号を運ぶものを有することを特徴とする前記請求
    項１に記載の装置。
  5. 【請求項５】 導通路が実質的に同じ長さであることを特徴とする前記請求
    項４に記載の装置。
  6. 【請求項６】 更に、複数のプリント回路基板であって、それぞれの回路基
    板が前記焦点から実質的に等距離にある各点によって規定される通路にしたがっ
    て湾曲したエッジと直線的なエッジを有するものと、 複数の第１のコネクタであって、それぞれが一つの前記プリント回路基板の湾
    曲したエッジに取り付けられ、前記第１のコネクタがそれぞれ個々の前記ノード
    カードのＩ／Ｏターミナルを収容するものと、 複数の第２のコネクタであって、それぞれが前記プリント回路基板のうちの一
    つの前記直線的なエッジに取り付けられているものと、 前記プリント回路基板上に形成された複数のマイクロストリップトレースであ
    って、それぞれのマイクロストリップトレースが前記第１のコネクタのうちの一
    つと前記第２のコネクタのうちの一つの間の第１の個別の信号通路を提供するも
    のと、 前記ＤＵＴを保持して、前記第２のコネクタのうちの一つと前記ＤＵＴターミ
    ナルのうちの一つの間の個別の第２の信号通路を提供する手段を有することを特
    徴とする前記請求項１に記載の装置。
  7. 【請求項７】 それぞれの前記ノードカードが、第１の端部と第２の端部を
    有する実質的に楔形形状のプリント回路基板からなり、前記第１の端部の方が前
    記第２端部よりも実質的に狭く、前記カードフレームがそれぞれのノードカード
    回路基板を保持してその第１の端部が前記焦点の近くに置かれその第２の端部が
    前記焦点から距離をおいて置かれ、そして、前記Ｉ／Ｏターミナルが前記第１の
    端部に取り付けられ、前記回路手段が前記プリント回路基板に取り付けられてい
    ることを特徴とする前記請求項１に記載の装置。
  8. 【請求項８】 前記カードフレームが、 複数の第１の開口部を有するインナーシェルと、 該インナーシェルを部分的に囲むアウターシェルと、 前記それぞれのノードカードのＩ／Ｏターミナルが前記インナーシェルの前記
    第１の開口部の一つを通して延出する状態で前記インナーシェルとアウターシェ
    ルの間に実質的にノードカードを保持するために、前記インナーシェルとアウタ
    ーシェルに取り付けられたカードガイド手段とを有することを特徴とする前記請
    求項１に記載された装置。
  9. 【請求項９】 前記インナーシェルとアウターシェルが実質的に半球状であ
    ることを特徴とする前記請求項８に記載の装置。
  10. 【請求項１０】 前記テストヘッドが、更に、 前記ＤＵＴを保持するためのロードボード手段と、 前記ロードボードに取り付けられた複数のロード接点と、 複数の第１の接点であって、それぞれが前記個々のＩ／Ｏターミナルに対応し
    ているものと、 複数の第２の接点であって、それぞれが前記個々の第１の接点に対応している
    ものと、 前記複数の第１の接点を保持し、前記ロード接点の個々のものに対して前記第
    ２の接点のそれぞれを保持する分配器シェルであって、前記インナーシェルによ
    って一部囲繞されているものと、 複数の導体であって、それぞれが前記個々の第１の接点とそれに対応する第２
    の接点の間に信号通路を提供するものと、 前記個々のロード接点と前記第２の接点のうちで対応するものの間に信号通路
    を提供する手段を有することを特徴とする前記請求項９に記載の装置。
  11. 【請求項１１】 前記個々のロード接点と前記第２の接点のうちの対応する
    ものの間に信号通路を提供する前記手段が複数のポゴピンからなることを特徴と
    する前記請求項１０に記載の装置。
  12. 【請求項１２】 被測定集積回路デバイス（ＤＵＴ）であって複数のＤＵＴ
    ターミナルを有するものをテストするための装置であって、テスト信号を前記Ｄ
    ＵＴターミナルに送り、そして、該ＤＵＴターミナルにおいて前記ＤＵＴによっ
    て生成された応答信号を処理するものが、 複数のノードカードであって、それぞれのノードカードが前記個々のＤＵＴタ
    ーミナルに対応していて、それぞれのノードカードがＩ／Ｏターミナルと、テス
    ト信号を発生して該Ｉ／Ｏターミナルからテスト信号を送信すると共に、前記Ｉ
    ／Ｏターミナルに到達した応答信号を受け取って処理するために前記Ｉ／Ｏター
    ミナルに接続された回路手段とからなるものと、 前記各ノードカードを保持して、それらのＩ／Ｏターミナルが焦点から実質的
    に等距離におかれた各点において３次元方向に放射状に配設されるようにするカ
    ードフレームと、 中心の分配器であって、 それぞれが前記個々のノードカードのＩ／Ｏターミナルを接続するために配
    置される複数の第１の接点と、 それぞれが前記個々の第１の接点に対応している複数の第２の接点と、 それぞれが対応する前記第１と第２の接点の対の間で信号を運ぶ複数の導体
    とからなるものと、 前記第２の接点のそれぞれのものと接続し、前記ＤＵＴターミナルのそれぞれ
    のものと接続する信号転送手段であって、それぞれが前記個々のＤＵＴターミナ
    ルと前記第２の接点のうちの対応するものの間で信号を運ぶ複数の信号通路を有
    するものと、 を有することを特徴とする装置。
  13. 【請求項１３】 前記中心の分配器が、更に、前記第１のターミナルを保持
    するための実質的に半球状の面と、 前記第２のターミナルを保持するための平坦面を有することを特徴とする前記
    請求項１２に記載の装置。
  14. 【請求項１４】 前記中心の分配器が実質的に半球状をしており、複数の分
    配器ウェッジを有し、それぞれの分配器ウェッジが前記第１のターミナルを保持
    するための湾曲面と前記第２のターミナルを保持するための平坦面を有するシェ
    ルからなることを特徴とする前記請求項１２に記載の装置。
  15. 【請求項１５】 前記分配器ウェッジのそれぞれが、更に、前記シェルを実
    質的に充填する絶縁材を有することを特徴とする前記請求項１４に記載の装置。
  16. 【請求項１６】 前記複数の導体のそれぞれが同軸ケーブルであることを特
    徴とする前記請求項１２に記載の装置。
  17. 【請求項１７】 前記ノードカードのそれぞれが、第１の端部と第２の端部
    を有する実質的に楔形のプリント回路基板からなり、前記第１の端部が前記第２
    の端部よりも狭く、前記カードフレームが前記回路基板を保持してその第１の端
    部が前記焦点の近くに置かれ、更に、その第２の端部が前記焦点から距離をおい
    て置かれ、そして、前記Ｉ／Ｏターミナルが前記第１の端部に取り付けられ、前
    記回路手段が前記プリント回路基板に取り付けられていることを特徴とする前記
    請求項１２に記載の装置。
  18. 【請求項１８】 前記カードフレームが、 前記中心の分配器を部分的に囲繞すると共に、複数の第１の開口部を有するイ
    ンナーシェルと、 前記インナーシェルを部分的に囲むアウターシェルと、 前記それぞれのノードカードのＩ／Ｏターミナルが前記インナーシェルの前記
    個々の開口部を通して延出する状態で、前記インナーシェルとアウターシェルの
    間に実質的に各ノードカードの回路基板を保持するための手段とを有することを
    特徴とする前記請求項１７に記載の装置。
  19. 【請求項１９】 前記中心の分配器が、 前記ＤＵＴを保持し、複数のロード接点であってそれぞれのロード接点が前記
    個々のＤＵＴターミナルに導通連結するものを提供するためのロードボード手段
    と、 複数の第２のターミナルであって、それぞれが前記個々の第１のターミナルに
    対応しているものと、 前記複数の第１のターミナルを保持する分配器シェルであって、前記カードフ
    レームのインナーシェルによって部分的に囲繞されているものと、 それぞれの前記第２のターミナルを前記個々のロード接点に接触保持するため
    に前記分配器シェルに取り付けられた保持手段と、 複数の導体であって、それぞれが前記個々の第１のターミナルとそれに対応す
    る第２のターミナルの間に信号通路を提供するものとを有することを特徴とする
    前記請求項１２に記載の装置。
  20. 【請求項２０】 被測定集積回路デバイス（ＤＵＴ）であって複数のＤＵＴ
    ターミナルを有するものをテストするための装置であって、テスト信号を前記Ｄ
    ＵＴターミナルに送り、そして、該ＤＵＴターミナルにおいて前記ＤＵＴによっ
    て生成された応答信号を処理するものが、 複数のノードカードであって、それぞれのノードカードが、少なくとも一つの
    前記テスト信号を発生すると共に、前記ＤＵＴによって生成された少なくとも一
    つの前記応答信号を受け取って処理する回路手段を有するものと、 複数の第１の開口部を有するアウターシェルと、前記アウターシェルから間隔
    をあけて該アウターシェル内に重ね合わされたインナーシェルであって第２の開
    口部を有するものと、前記インナーシェルとアウターシェルの間に実質的にそれ
    ぞれのノードカードを保持するカードガイド手段を有するカードフレームと、 前記インナーシェルから間隔をあけて該インナーシェル内で重ね合わされて、
    それによって、その間に第１のプレナムを形成する他のシェルと、 前記アウターシェルとインナーシェルを通って延出する第２のプレナムと、 冷却空気を前記第１と第２の開口部を通過して流れるように、前記ノードカー
    ドを横切って、前記第１と第２のプレナムを通過させるために、前記第２のプレ
    ナムに取り付けられたエアーポンプを有することを特徴とするテスト装置。
  21. 【請求項２１】 更に、前記カードフレームのアウターシェルを実質的に囲
    繞し、冷却空気がそこを通して流れる第３の開口部を有するカバーシェルを有す
    ることを特徴とする前記請求項２０に記載の装置。
  22. 【請求項２２】 前記インナーシェルと前記アウターシェルと前記他のシェ
    ルが実質的に半球状の形状であることを特徴とする前記請求項２０に記載の装置
    。
  23. 【請求項２３】 前記他のシェルがそこに取り付けられた複数の第１の接点
    と、それぞれの前記ノードカードが前記インナーシェルの前記第２の開口部のう
    ちの一つを通して延出して、前記回路手段と対応する第１の接点との間で前記テ
    スト信号と応答信号を運ぶために前記複数の接点のうちの対応するものと接続す
    る入出力（Ｉ／Ｏ）ターミナルを有することを特徴とする前記請求項２０に記載
    の装置。
  24. 【請求項２４】 更に、複数の導通路であって、それぞれの導通路が前記個
    々の第１の接点に対応しており、対応する第１の接点と前記個々のＤＵＴターミ
    ナルの間で前記テスト信号と応答信号を運ぶことを特徴とする前記請求項２３に
    記載の装置。
JP2000528998A 1998-01-27 1999-01-26 集積回路テスタ用のテストヘッド構造 Pending JP2002502019A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/013,753 US6078187A (en) 1997-05-23 1998-01-27 Hemispherical test head for integrated circuit tester employing radially distributed circuit cards
US09/013,753 1998-01-27
PCT/US1999/001646 WO1999038197A2 (en) 1998-01-27 1999-01-26 Test head structure for integrated circuit tester

Publications (1)

Publication Number Publication Date
JP2002502019A true JP2002502019A (ja) 2002-01-22

Family

ID=21761579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000528998A Pending JP2002502019A (ja) 1998-01-27 1999-01-26 集積回路テスタ用のテストヘッド構造

Country Status (5)

Country Link
US (1) US6078187A (ja)
EP (1) EP1051751A2 (ja)
JP (1) JP2002502019A (ja)
KR (1) KR100555863B1 (ja)
WO (1) WO1999038197A2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012511142A (ja) * 2008-12-05 2012-05-17 フーバー ＋ スーナー アーゲー コンピュータチップ用の試験アダプタ
JP2021527203A (ja) * 2018-06-08 2021-10-11 テラダイン、 インコーポレイテッド 分散されたリソースを有する試験システム

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204464B1 (en) * 1998-06-19 2001-03-20 Douglas J. Garcia Electronic component handler
US6567941B1 (en) * 2000-04-12 2003-05-20 Advantest Corp. Event based test system storing pin calibration data in non-volatile memory
US6603323B1 (en) * 2000-07-10 2003-08-05 Formfactor, Inc. Closed-grid bus architecture for wafer interconnect structure
US6552528B2 (en) * 2001-03-15 2003-04-22 Advantest Corporation Modular interface between a device under test and a test head
CN100480718C (zh) * 2003-04-04 2009-04-22 爱德万测试株式会社 连接单元、测试头以及测试装置
US7084659B2 (en) * 2003-06-09 2006-08-01 Credence Systems Corporation Power supply arrangement for integrated circuit tester
WO2005004571A1 (ja) * 2003-06-30 2005-01-13 Advantest Corporation 発熱素子冷却用カバー、発熱素子実装装置およびテストヘッド
US20050039888A1 (en) * 2003-08-21 2005-02-24 Pfahnl Andreas C. Two-phase cooling apparatus and method for automatic test equipment
US7375542B2 (en) * 2004-06-30 2008-05-20 Teradyne, Inc. Automated test equipment with DIB mounted three dimensional tester electronics bricks
JP3875254B2 (ja) * 2005-05-30 2007-01-31 株式会社アドバンテスト 半導体試験装置及びインターフェースプレート
JP2007040941A (ja) * 2005-08-05 2007-02-15 Advantest Corp 半導体試験装置、パフォーマンスボードおよびインターフェースプレート
US7274202B2 (en) * 2005-10-07 2007-09-25 Verigy (Singapore) Pte. Ltd. Carousel device, system and method for electronic circuit tester
US7458837B2 (en) * 2006-01-13 2008-12-02 Advantest Corporation Connector housing block, interface member and electronic device testing apparatus
US20080100323A1 (en) * 2006-10-25 2008-05-01 Silicon Test Systems, Inc. Low cost, high pin count, wafer sort automated test equipment (ate) device under test (dut) interface for testing electronic devices in high parallelism
US8302948B2 (en) * 2008-11-21 2012-11-06 Raytheon Company Test fixture with high-current electrical connection
TWI435083B (zh) * 2010-07-27 2014-04-21 Mpi Corp Combination probe head for vertical probe card and its assembly alignment method
KR101138773B1 (ko) * 2010-07-29 2012-04-24 한양대학교 산학협력단 인쇄회로기판 검사장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4517512A (en) * 1982-05-24 1985-05-14 Micro Component Technology, Inc. Integrated circuit test apparatus test head
JP2591677B2 (ja) * 1989-04-21 1997-03-19 株式会社 グラフィコ 放射型・パラレル・システムバス
US4996478A (en) * 1990-01-05 1991-02-26 Tektronix, Inc. Apparatus for connecting an IC device to a test system
JP3382059B2 (ja) * 1995-04-28 2003-03-04 株式会社アドバンテスト 半導体試験装置
US5834946A (en) * 1995-10-19 1998-11-10 Mosaid Technologies Incorporated Integrated circuit test head

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012511142A (ja) * 2008-12-05 2012-05-17 フーバー ＋ スーナー アーゲー コンピュータチップ用の試験アダプタ
US8920046B2 (en) 2008-12-05 2014-12-30 Huber + Suhner Ag Test adapter for computer chips
JP2021527203A (ja) * 2018-06-08 2021-10-11 テラダイン、 インコーポレイテッド 分散されたリソースを有する試験システム
JP7288464B2 (ja) 2018-06-08 2023-06-07 テラダイン、 インコーポレイテッド 分散されたリソースを有する試験システム

Also Published As

Publication number Publication date
US6078187A (en) 2000-06-20
KR100555863B1 (ko) 2006-03-03
EP1051751A2 (en) 2000-11-15
WO1999038197A3 (en) 1999-09-30
KR20010033670A (ko) 2001-04-25
WO1999038197A2 (en) 1999-07-29

Similar Documents

Publication Publication Date Title
US5986447A (en) Test head structure for integrated circuit tester
US6040691A (en) Test head for integrated circuit tester arranging tester component circuit boards on three dimensions
JP2002502019A (ja) 集積回路テスタ用のテストヘッド構造
US5859538A (en) Method and apparatus for connecting a ball grid array device to a test instrument to facilitate the monitoring of individual signals or the interruption of individual signals or both
US7131040B2 (en) Manifold-Distributed Air Flow Over Removable Test Boards in a Memory-Module Burn-In System With Heat Chamber Isolated by Backplane
US6476628B1 (en) Semiconductor parallel tester
EP0108790A1 (en) INTEGRATED CIRCUIT TESTING DEVICE.
US8289039B2 (en) Pin electronics liquid cooled multi-module for high performance, low cost automated test equipment
GB2344430A (en) Programmable JTAG test network
US5068602A (en) DUT board for a semiconductor device tester having a reconfigurable coaxial interconnect grid and method of using same
US5251150A (en) Sub-modular development system for modular computer-based instruments
WO2003052436A2 (en) Flexible interface for a test head
US20040257103A1 (en) Module having test architecture for facilitating the testing of ball grid array packages, and test method using the same
KR20070045971A (ko) Ｓｏｃ 테스터 시스템, ｓｏｃ 테스터 ｄｕｔ 로드 보드 및이를 사용하는 디바이스 테스트 방법
US7598728B2 (en) System and method for utilizing an automatic circuit tester system having multiple automatic circuit tester platforms
JPH1062489A (ja) Ｉｃテスタ用テスト・ヘッド
US4701696A (en) Retargetable buffer probe
JP7285818B2 (ja) データ処理機能を有する自動試験機及びその情報処理方法
JP2897660B2 (ja) 半導体集積回路検査装置のテストパターンメモリの制御方式
US7275188B1 (en) Method and apparatus for burn-in of semiconductor devices
US20050110504A1 (en) Method and apparatus for implementing very high density probing (vhdp) of printed circuit board signals
US20040140548A1 (en) Modular debugger to adapt various chip sizes and logic analyzers
JP3178424B2 (ja) 集積回路試験装置及び集積回路試験方法
US7821254B2 (en) Method and apparatus for improving load time for automated test equipment
US20080176420A1 (en) Device, system, and method of flexible hardware connectivity