JP2002369495A - Drive circuit for voltage-driven element - Google Patents

Drive circuit for voltage-driven element

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JP2002369495A
JP2002369495A JP2001177581A JP2001177581A JP2002369495A JP 2002369495 A JP2002369495 A JP 2002369495A JP 2001177581 A JP2001177581 A JP 2001177581A JP 2001177581 A JP2001177581 A JP 2001177581A JP 2002369495 A JP2002369495 A JP 2002369495A
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JP
Japan
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voltage
discharging
driven element
discharge
circuit
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JP2001177581A
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Yoshinori Sato
義則 佐藤
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Nissan Motor Co Ltd
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Nissan Motor Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To effectively discharge the gate charges of a voltage-driven element (IGBT). SOLUTION: When the pulse outputted from a control circuit 102 shifts from high level to low level, a gate voltage Vg of the IGBT is lower than a reference voltage Vref. When the IGBT starts to turn off from an incompletely turned-on stage, transistors Q2 and Q3 are turned on to cause resistors R1 and R2, to make the gate charges of the IGBT discharged. When the IGBT starts to turn off from a completely turned-on state, the collector voltage Vc of the IGBT is monitored, and when the voltage Vc is lower than a prescribed value, the transistors Q2 and Q3 are turned on, to cause the resistors R1 and R2 to discharge the gate charges. When the collector voltage Vc becomes the prescribed value or higher as the IGBT turns off, the transistor Q2 is turned off, to only cause the resistor R2 to make the gate charged. Consequently, the gate charges can be discharged quickly, regardless of the width of the pulse and, in addition, the occurrence of a surge voltage can be suppressed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、電圧駆動型素子
をオンオフさせる駆動回路に係り、とくに電圧駆動型素
子のターンオフ時に生じるサージ電圧を効果的に抑制で
きるものに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving circuit for turning on and off a voltage-driven element, and more particularly to a circuit capable of effectively suppressing a surge voltage generated when the voltage-driven element is turned off.

【0002】[0002]

【従来の技術】MOSゲート構造の電界効果トランジス
タや絶縁ゲート型バイポーラトランジスタ(IGBT)
といった電圧駆動型素子は、高速スイッチング動作が可
能であるが、回路に存在するインダクタンス成分により
電流遮断時に高いサージ電圧が発生するため、その抑制
が必要である。従来、サージ電圧の発生を抑制するため
に、電圧駆動型素子がターンオフするときにゲート電荷
を緩やかに放電させ、スイッチング速度を緩和する手法
が用いられるが、スイッチング損失の増加を招く問題が
ある。
2. Description of the Related Art A field effect transistor having a MOS gate structure and an insulated gate bipolar transistor (IGBT)
Such a voltage-driven element can perform a high-speed switching operation, but since a high surge voltage is generated at the time of current interruption due to an inductance component present in a circuit, its suppression is necessary. Conventionally, in order to suppress the generation of a surge voltage, a method of gently discharging the gate charge when the voltage-driven element is turned off to reduce the switching speed has been used, but there is a problem that the switching loss is increased.

【0003】スイッチング損失の問題を解決すべく、例
えば特開平6−291631号公報においては、ターン
オフ初期は急速にゲート電荷を放電させる一方、放電に
伴って上昇するコレクタまたはドレイン電圧をモニタす
ることで電流の遮断を始めたことを検知し、電流を遮断
し始めると、ゲート電荷の放電速度を緩める手法を採用
し、スイッチング損失の増加をさせずに、サージ電圧の
発生を抑制する。
In order to solve the problem of switching loss, for example, in Japanese Patent Application Laid-Open No. Hei 6-291631, while the gate charge is rapidly discharged at the beginning of turn-off, the collector or drain voltage rising with the discharge is monitored. When the interruption of the current is detected and the interruption of the current is started, a method of slowing down the discharge speed of the gate charge is adopted to suppress the generation of the surge voltage without increasing the switching loss.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、電圧駆
動型素子は、供給される制御信号のパルス幅が小さい場
合には完全にオンしていない状態から、オフ状態へと移
行することがある。例えばPWM制御で小さな電流を得
ようとして、幅の小さいパルス信号で駆動した場合、電
圧駆動型素子が完全にオンする前にターンオフ動作に移
行するので、この時、コレクタまたはドレイン電圧は所
定電圧以上になっており、上記のようにコレクタまたは
ドレイン電圧をモニタして、ゲート電荷の放電速度を決
定するような構成では、ターンオフ初期から緩やかな速
度でゲート電荷を放電させることになる。この結果、タ
ーンオフ時間が所望の時間より大きくなり、スイッチン
グ損失が大きくなってしまうという問題があった。本発
明は、上記従来の問題点に鑑み、小さいパルス幅の制御
信号が電圧駆動型素子に供給された場合でも、電圧駆動
型素子のゲート電荷を急速放電できるようにした駆動回
路を提供することを目的としている。
However, when the pulse width of the supplied control signal is small, the voltage-driven element may shift from a state where it is not completely on to an off state. For example, in the case of driving with a pulse signal having a small width in order to obtain a small current by PWM control, the voltage-driven element shifts to a turn-off operation before being completely turned on. At this time, the collector or drain voltage is higher than a predetermined voltage. In the configuration in which the collector or drain voltage is monitored as described above and the discharge speed of the gate charge is determined, the gate charge is discharged at a slow speed from the beginning of turn-off. As a result, there is a problem that the turn-off time becomes longer than a desired time, and the switching loss becomes large. The present invention has been made in view of the above-mentioned conventional problems, and provides a drive circuit capable of rapidly discharging gate charges of a voltage-driven element even when a control signal having a small pulse width is supplied to the voltage-driven element. It is an object.

【0005】[0005]

【課題を解決するための手段】このため、請求項1記載
の発明は、第1端子、第2端子および絶縁ゲートをも
ち、第1端子が負荷を介して電源に、第2端子がグラウ
ンドにそれぞれ接続された電圧駆動型素子を駆動する駆
動回路であって、電圧駆動型素子の絶縁ゲートに制御信
号を出力する制御手段と、電圧駆動型素子の絶縁ゲート
の電荷を第1の放電速度または該第1の放電速度より遅
い第2の放電速度で放電させる放電手段と、電圧駆動型
素子の絶縁ゲートまたは第1端子の電圧と基準電圧とを
比較して、電圧駆動型素子が完全にオンになっている状
態か完全にオンになっていない状態かを判断する比較手
段と、制御手段による制御信号に基づき、電圧駆動型素
子がターンオフを開始するときの比較手段の判断結果を
保持する保持手段と、該保持手段に電圧駆動型素子が完
全にオンになっていない状態を示す判断結果が保持され
ているときには、放電手段に第1の放電速度で放電さ
せ、保持手段に電圧駆動型素子が完全にオンになってい
る状態を示す判断結果が保持されているときには、電圧
駆動型素子の第1端子の電圧が所定値より小さい間は、
放電手段に第1の放電速度で放電を開始させ、第1端子
の電圧が所定値以上になったときには第2の放電速度で
放電させる放電制御手段とを有するものとした。
For this purpose, the invention according to claim 1 has a first terminal, a second terminal and an insulating gate, the first terminal being connected to a power supply via a load, and the second terminal being connected to ground. A driving circuit for driving a voltage-driven element connected thereto, the control circuit outputting a control signal to an insulated gate of the voltage-driven element, and a first discharging speed or The voltage-driven element is completely turned on by comparing the discharge means for discharging at a second discharge rate lower than the first discharge rate with the voltage of the insulating gate or the first terminal of the voltage-driven element and the reference voltage. Comparing means for judging whether the state is turned on or not fully turned on, and holding for holding the judgment result of the comparing means when the voltage-driven element starts turning off based on a control signal from the control means. Means When the holding means holds a determination result indicating that the voltage-driven element is not completely turned on, the discharging means discharges at the first discharge rate, and the voltage-driven element is completely discharged to the holding means. When the determination result indicating the ON state is held, while the voltage of the first terminal of the voltage-driven element is smaller than a predetermined value,
A discharge control means for causing the discharge means to start discharging at a first discharge rate and discharging at a second discharge rate when the voltage of the first terminal becomes a predetermined value or more.

【0006】請求項2記載の発明は、放電手段が、第1
放電回路と第2放電回路を有し、放電制御手段は、放電
手段に第1の放電速度で放電させるときは第1放電回路
と第2放電回路とで放電を行わせ、第2の放電速度で放
電させるときは第2放電回路で放電を行わせるものとし
た。
According to a second aspect of the present invention, the discharging means comprises the first
A discharge circuit having a first discharge circuit and a second discharge circuit when the discharge means discharges at a first discharge rate; When the discharge is performed, the discharge is performed in the second discharge circuit.

【0007】請求項3記載の発明は、前記第1放電回路
が、前記電圧駆動型素子の絶縁ゲートとグラウンドの間
に接続される第1の抵抗と第1のトランジスタとで構成
され、前記第2放電回路が、前記電圧駆動型素子の絶縁
ゲートとグラウンドの間に接続される第2の抵抗と第2
のトランジスタとで構成され、前記第1の抵抗の抵抗値
は前記第2の抵抗より小さいものとした。
According to a third aspect of the present invention, the first discharge circuit includes a first resistor and a first transistor connected between an insulated gate of the voltage-driven element and a ground. A two-discharge circuit, a second resistor connected between an insulated gate of the voltage-driven element and ground, and a second
And the resistance value of the first resistor is smaller than the second resistor.

【0008】請求項4記載の発明は、前記保持手段が、
フリップフロップ回路で構成され、該フリップフロップ
のデータ端子に前記電圧比較手段の出力が入力され、ク
ロック端子には前記制御手段からパルス信号が入力され
るようになっているものとした。
According to a fourth aspect of the present invention, the holding means includes:
The flip-flop circuit is configured such that an output of the voltage comparison means is input to a data terminal of the flip-flop, and a pulse signal is input to the clock terminal from the control means.

【0009】[0009]

【発明の効果】請求項1記載の発明では、電圧駆動型素
子がターンオフを開始したときに保持手段により電圧駆
動型素子が完全にオンになっている状態か完全にオンに
なっていない状態かの判断結果を保持し、この保持状態
に基づき、例えば電圧駆動型素子が完全にオンになって
いない状態からターンオフを開始する場合には、第1の
放電速度で速やかにゲート電荷の放電を行わせるので、
スイッチング損失を増加させることがない。
According to the first aspect of the present invention, when the voltage-driven element starts to turn off, whether the voltage-driven element is completely turned on or not turned on by the holding means is determined. In the case where the turn-off is started based on the held state, for example, from a state where the voltage-driven element is not completely turned on, the gate charge is quickly discharged at the first discharge speed. So
Does not increase switching loss.

【0010】請求項2記載の発明では、ゲート電荷を放
電する放電手段は、第1放電回路と第2放電回路を有
し、第1の放電速度での放電時には第1放電回路と第2
放電回路とで放電を行い、第2の放電速度での放電時に
は第2放電回路のみで放電を行うから、第1放電回路を
切り替えるだけで、放電速度を変えられるので、回路を
簡単に構成することができる。
According to the second aspect of the present invention, the discharging means for discharging the gate charge has a first discharging circuit and a second discharging circuit, and the first discharging circuit and the second discharging circuit at the time of discharging at the first discharging speed.
Since the discharge is performed by the discharge circuit and the discharge at the second discharge speed is performed only by the second discharge circuit, the discharge speed can be changed only by switching the first discharge circuit, so that the circuit is simply configured. be able to.

【0011】請求項3記載の発明では、第1の抵抗の抵
抗値は第2の抵抗より小さくなっているから、第1の抵
抗を含む第1放電回路の放電速度が第2放電回路より速
く、したがって、放電速度を緩めて第2放電回路のみで
放電するときに、放電速度が大きく緩和され、サージ電
圧を有効に抑制することが可能である。
According to the third aspect of the present invention, since the resistance value of the first resistor is smaller than that of the second resistor, the discharge speed of the first discharge circuit including the first resistor is faster than that of the second discharge circuit. Therefore, when the discharge speed is reduced and the discharge is performed only by the second discharge circuit, the discharge speed is greatly reduced, and the surge voltage can be effectively suppressed.

【0012】請求項4記載の発明では、とくに保持手段
がフリップフロップ回路で構成されるから、フリップフ
ロップのデータ端子に電圧比較手段の出力を入力し、ク
ロック端子には制御手段からパルス信号を入力すれば、
一個の部品でターンオフを開始時の電圧駆動型素子の状
態を保持することができ、回路の構成が簡単になる。
According to the fourth aspect of the invention, since the holding means is constituted by a flip-flop circuit, the output of the voltage comparing means is input to the data terminal of the flip-flop, and the pulse signal is input to the clock terminal from the control means. if,
The state of the voltage-driven element at the start of turn-off can be maintained by one component, and the circuit configuration is simplified.

【0013】[0013]

【発明の実施の形態】次に、本発明の実施の形態を実施
例により説明する。図1は、電圧駆動型素子を駆動する
駆動回路を示す図である。図1においては、電圧駆動型
素子として、IGBTが用いられている。IGBTQ1
は負荷101を介してコレクタ(第1端子)が電源Vb
に、エミッタ(第2端子)がグラウンドにそれぞれ接続
される。
Next, embodiments of the present invention will be described with reference to examples. FIG. 1 is a diagram illustrating a drive circuit that drives a voltage-driven element. In FIG. 1, an IGBT is used as a voltage-driven element. IGBTQ1
Is a collector (first terminal) connected to the power supply Vb via the load 101.
And the emitter (second terminal) is connected to the ground.

【0014】駆動回路として、IGBTQ1のゲート
(絶縁ゲート)に、抵抗R5、R1、R2がそれぞれ並
列に接続される。R5はNPNトランジスタQ5を介し
て電源Vccに、抵抗R1はPNPトランジスタQ2を
介して、抵抗R2はPNPトランジスタQ3を介してそ
れぞれグラウンドに接続されている。ここで抵抗R1は
抵抗R2より小さい抵抗値となっている。
As a drive circuit, resistors R5, R1, R2 are connected in parallel to the gate (insulated gate) of IGBT Q1. R5 is connected to the power supply Vcc via an NPN transistor Q5, the resistor R1 is connected to the ground via a PNP transistor Q2, and the resistor R2 is connected to the ground via a PNP transistor Q3. Here, the resistance R1 has a smaller resistance value than the resistance R2.

【0015】トランジスタQ5、Q3のべースは制御回
路102の出力端子と接続され、トランジスタQ5は制
御回路102の出力がHレベルのときにオンし、トラン
ジスタQ3はLレベルのときにオンする構成となってい
る。トランジスタQ2のベースはダイオードD3を介し
て制御回路102の出力端子と接続されていると同時
に、抵抗R3を介して電源Vcc、抵抗R4とダイオー
ドD2を介してIGBTQ1のコレクタに接続されてい
る。トランジスタQ2のベースはNPNトランジスタQ
4を介してグラウンドに接地されている。
The bases of transistors Q5 and Q3 are connected to the output terminal of control circuit 102. Transistor Q5 is turned on when the output of control circuit 102 is at H level, and transistor Q3 is turned on when the output of control circuit 102 is at L level. It has become. The base of the transistor Q2 is connected to the output terminal of the control circuit 102 via the diode D3, and at the same time, to the power supply Vcc via the resistor R3, and to the collector of the IGBT Q1 via the resistor R4 and the diode D2. The base of the transistor Q2 is an NPN transistor Q
4 is grounded to the ground.

【0016】IGBTQ1のゲートはコンパレータ10
3のプラス端子に接続され、ここで、ゲート電圧Vgが
基準電圧Vrefと比較される。コンパレータ103の
出力端子が、フリップフロップ回路104のデータ端子
Dに接続される。フリップフロップ回路104は、その
クロック端子CKが制御回路102の出力端子に接続さ
れているので、制御回路102の出力が立ち下がるとき
に、ゲート電圧Vgと基準電圧Vrefとの比較結果が
保持される。フリップフロップ回路104の出力端子と
制御回路102の出力端子はNORゲート105のそれ
ぞれの入力端子に接続され、NORゲート105の出力
端子は、トランジスタQ4のベースに接続される。
The gate of the IGBT Q1 is a comparator 10
3, where the gate voltage Vg is compared to a reference voltage Vref. The output terminal of the comparator 103 is connected to the data terminal D of the flip-flop circuit 104. Since the clock terminal CK of the flip-flop circuit 104 is connected to the output terminal of the control circuit 102, a comparison result between the gate voltage Vg and the reference voltage Vref is held when the output of the control circuit 102 falls. . An output terminal of the flip-flop circuit 104 and an output terminal of the control circuit 102 are connected to respective input terminals of the NOR gate 105, and an output terminal of the NOR gate 105 is connected to a base of the transistor Q4.

【0017】次に、動作について説明する。図2、図3
は、駆動回路の動作時におけるIGBTQ1の電圧、電
流の変化を示す図である。なお、図2は、IGBTQ1
が完全にオンしている状態から、ターンオフさせる場合
で、図3は、IGBTを完全にオンさせるのに必要な時
間よりも短いパルス幅の信号が出力された場合である。
図2、図3において、Vinは制御回路102の出
力、VgはIGBTQ1のゲート電圧、IcはIGBT
Q1に流れるコレクタ電流、VcはIGBTQ1に発生
するコレクタ電圧である。
Next, the operation will be described. 2 and 3
FIG. 5 is a diagram showing changes in the voltage and current of the IGBT Q1 during the operation of the drive circuit. FIG. 2 shows the IGBT Q1
FIG. 3 shows a case where a signal having a pulse width shorter than the time required for completely turning on the IGBT is output.
2 and 3, Vin is the output of the control circuit 102, Vg is the gate voltage of the IGBT Q1, and Ic is the IGBT
The collector current Vc flowing through Q1 is a collector voltage generated in IGBT Q1.

【0018】まず、完全にオンしている状態からターン
オフさせる場合の説明を行う。IGBTQ1が完全にオ
ンしている状態では、図2に示すように、ゲート電圧V
gが基準電圧Vrefより高いので、フリップフロップ
回路104のD端子にHレベルの信号が印可される。制
御回路102の出力が時刻t1で、HレベルからLレベ
ルになると、トランジスタQ5はオフとなり、トランジ
スタQ3はオンとなる。このときIGBTのゲート電圧
Vgは基準電圧Vref以上であったため、フリップフ
ロップ回路104の出力はHレベルで保持される。これ
によって、NORゲート105の出力はLレベルで、ト
ランジスタQ4はオフである。
First, a description will be given of a case where the device is turned off from a completely on state. When the IGBT Q1 is completely turned on, as shown in FIG.
Since g is higher than the reference voltage Vref, an H-level signal is applied to the D terminal of the flip-flop circuit 104. When the output of the control circuit 102 changes from the H level to the L level at the time t1, the transistor Q5 is turned off and the transistor Q3 is turned on. At this time, since the gate voltage Vg of the IGBT is equal to or higher than the reference voltage Vref, the output of the flip-flop circuit 104 is held at the H level. Thus, the output of NOR gate 105 is at L level, and transistor Q4 is off.

【0019】また、ターンオフの開始時にIGBTQ1
のコレクタ電圧Vcは小さいため、ターンオフ開始当
初、トランジスタQ2には抵抗R4、ダイオードD2、
IGBTQ1を介してベース電流が流れることにより、
オン状態になる。従って、ターンオフ開始当初はトラン
ジスタQ2とQ3の両方がオンしており、抵抗R1とR
2の並列である小さい抵抗値でIGBTQ1のゲート電
荷を放電することになる。このため、ゲート電荷は急速
に放電される。
At the start of turn-off, IGBT Q1
Since the collector voltage Vc of the transistor Q2 is low, the transistor Q2 initially has a resistor R4, a diode D2,
By the base current flowing through IGBT Q1,
It turns on. Therefore, at the beginning of the turn-off, both the transistors Q2 and Q3 are on, and the resistors R1 and R3 are turned on.
The gate charge of the IGBT Q1 is discharged with a small resistance value in parallel with the two. Therefore, the gate charge is rapidly discharged.

【0020】IGBTQ1のゲート電荷が放電されるに
従い、時刻t2で、IGBTQ1がコレクタ電流Icを
遮断し始めると、コレクタ電圧Vcが上昇する。時刻t
3で、コレクタ電圧Vcと電源Vcc間の抵抗R3、R
4の分圧によって決まるトランジスタQ2のべース電位
と、IGBTQ1のゲート電圧との関係が逆転すると、
トランジスタQ2がオフし、以降IGBTQ1のゲート
電荷は、トランジスタQ3によって抵抗R2を介しての
み放電されることとなり、抵抗R2は抵抗R1より抵抗
値が大きいので、放電速度は急に緩やかになる。
As the gate charge of IGBT Q1 is discharged, at time t2, when IGBT Q1 starts to cut off collector current Ic, collector voltage Vc increases. Time t
3, resistors R3 and R3 between the collector voltage Vc and the power supply Vcc.
When the relationship between the base potential of the transistor Q2 determined by the divided voltage of the transistor 4 and the gate voltage of the IGBT Q1 is reversed,
The transistor Q2 is turned off, and thereafter the gate charge of the IGBT Q1 is discharged only by the transistor Q3 via the resistor R2. Since the resistance value of the resistor R2 is larger than that of the resistor R1, the discharge speed is suddenly reduced.

【0021】従って、電流が完全に遮断される時の電流
の変化率(di/dt)は緩和され、IGBTQ1のコ
レクタに発生するサージ電圧が抑制される。このよう
に、ターンオフ初期は急速にゲート電荷を放電し、電流
を遮断し始めると、放電速度を緩めるようにしたので、
サージ電圧を抑えながら、ターンオフ遅延を抑制する効
果が得られる。
Therefore, the rate of change (di / dt) of the current when the current is completely cut off is reduced, and the surge voltage generated at the collector of IGBT Q1 is suppressed. In this way, the gate charge is rapidly discharged at the beginning of turn-off, and when the current starts to be cut off, the discharge speed is slowed down.
The effect of suppressing the turn-off delay while suppressing the surge voltage can be obtained.

【0022】次に、IGBTが完全にオンしていない状
態からターンオフさせる場合の動作を図3を参照して説
明する。図3において、(a)は上記駆動回路の動作時
におけるIGBTの電流、電圧の変化を示す図で、
(b)は、従来と同様の比較例として、図1よりコンパ
レータ103、フリップフロップ回路104、NORゲ
ート105、トランジスタQ4を外した状態での電流、
電圧の変化を示している。
Next, an operation of turning off the IGBT from a state where it is not completely turned on will be described with reference to FIG. FIG. 3A is a diagram showing changes in the current and voltage of the IGBT during the operation of the drive circuit.
(B) is a comparative example similar to the conventional example, in which the comparator 103, the flip-flop circuit 104, the NOR gate 105, and the current with the transistor Q4 removed from FIG.
The change in voltage is shown.

【0023】まず(b)に示す比較例について説明する
と、ターンオフが開始する時刻t2で、IGBTQ1の
コレクタ電圧Vc’は下がり切らずに、ターンオフ動作
に移行するため、トランジスタQ2はオフのままであ
り、ターンオフ動作の最初から抵抗R2のみによるゲー
ト電荷の放電になる。このため、コレクタ電流Ic’の
遮断に要する時間が大きく遅延することになり、結果と
して負荷に通電される時間は、所望のパルス幅を大きく
越えたものになってしまう。これは、PWM制御などで
負荷を制御する場合に、小電流領域では正確な制御が困
難であることを意味している。
First, a description will be given of the comparative example shown in FIG. 2B. At time t2 when the turn-off starts, the collector voltage Vc 'of the IGBT Q1 does not decrease and the operation shifts to the turn-off operation, so that the transistor Q2 remains off. , The gate charge is discharged only by the resistor R2 from the beginning of the turn-off operation. For this reason, the time required to cut off the collector current Ic 'is greatly delayed, and as a result, the time for energizing the load greatly exceeds the desired pulse width. This means that when controlling the load by PWM control or the like, accurate control is difficult in a small current region.

【0024】これに対して本実施例では、(a)のよう
に、まずIGBTQ1がオフ状態では、Vgがゼロ、コ
レクタ電圧が最大値になっている。時刻t1で、制御回
路102の出力がLレベルからHレベルへ遷移すると、
トランジスタQ5がオンすることにより、抵抗R5を介
してIGBTQ1のゲートへ充電が開始され、ゲート電
圧Vgが上昇する。そしてIGBTにコレクタ電流Ic
が流れ、コレクタ電圧Vcは下降を始める。
On the other hand, in this embodiment, as shown in (a), first, when the IGBT Q1 is off, Vg is zero and the collector voltage is at the maximum value. At time t1, when the output of the control circuit 102 transitions from the L level to the H level,
When the transistor Q5 is turned on, charging of the gate of the IGBT Q1 is started via the resistor R5, and the gate voltage Vg increases. Then, the collector current Ic is supplied to the IGBT.
Flows, and the collector voltage Vc starts to decrease.

【0025】パルス幅Tは、IGBTQ1をオンさせる
ために必要な時間より短いから、ゲート電圧Vgが基準
電圧Vrefに到達する前に、時刻t2で、制御回路1
02の出力がLレベルへと遷移する。このとき、フリッ
プフロップ回路104のD端子に、Lレベルの信号が印
可されるので、フリップフロップ回路104の出力はL
レベルに保持される。制御回路102の出力、フリップ
フロップ回路104の出力はともにLレベルであるた
め、NORゲート105の出力はHレベルとなる。した
がってトランジスタQ4はオンとなり、トランジスタQ
2もオンとなる。
Since the pulse width T is shorter than the time required for turning on the IGBT Q1, before the gate voltage Vg reaches the reference voltage Vref, the control circuit 1 is turned on at time t2.
02 changes to the L level. At this time, an L-level signal is applied to the D terminal of the flip-flop circuit 104, so that the output of the flip-flop circuit 104 is low.
Retained on level. Since the output of the control circuit 102 and the output of the flip-flop circuit 104 are both at L level, the output of the NOR gate 105 is at H level. Therefore, transistor Q4 is turned on and transistor Q4 is turned on.
2 is also turned on.

【0026】制御回路102の出力がLレベルになった
ことによってトランジスタQ3がオンとなっているた
め、IGBTQ1のコレクタ電圧Vcに関係なく、ター
ンオフ動作中はトランジスタQ2、Q3が共にオンする
ことにより、抵抗R1、R2の並列である小さい抵抗値
でIGBTQ1のゲート電荷を放電する。この際、コレ
クタ電流Icの遮断は緩やかにならないが、遮断電流自
体が小さいため、電流の変化率(di/dt)も小さ
く、発生するサージ電圧は大きくならない。
Since the transistor Q3 is turned on when the output of the control circuit 102 goes to the L level, both the transistors Q2 and Q3 are turned on during the turn-off operation regardless of the collector voltage Vc of the IGBT Q1. The gate charge of the IGBT Q1 is discharged with a small resistance value in parallel with the resistances R1 and R2. At this time, the cutoff of the collector current Ic does not become gentle, but the cutoff current itself is small, so that the current change rate (di / dt) is small, and the generated surge voltage does not increase.

【0027】以上のように、本実施例では小さいパルス
幅でも電圧駆動型素子のゲート電荷が急速放電される。
また回路としても極めて簡単の構成となっているから、
低コストで実現することが可能である。なお、本実施例
においては、トランジスタQ2と抵抗R1が発明の第1
放電回路を構成し、トランジスタQ3と抵抗R2が第2
放電回路を構成している。また、コンパレータ103が
電圧比較手段を、そしてフリップフロップ回路104が
保持手段を構成している。そして、制御回路102から
トランジスタQ2、Q3のベースへの信号ライン、抵抗
R3、R4、ダイオードD2、およびNORゲート10
5、トランジスタQ4が放電制御手段を構成している。
なお、本実施例では、電圧駆動型素子としてIGBTを
用いたが、MOSゲート構造の電界効果トランジスタを
利用することができる。
As described above, in this embodiment, the gate charge of the voltage-driven element is rapidly discharged even with a small pulse width.
Also, since the circuit has a very simple configuration,
It can be realized at low cost. In this embodiment, the transistor Q2 and the resistor R1 are connected to the first transistor of the invention.
A discharge circuit is formed, and the transistor Q3 and the resistor R2 are connected to the second
It constitutes a discharge circuit. Further, the comparator 103 constitutes a voltage comparison unit, and the flip-flop circuit 104 constitutes a holding unit. Then, a signal line from the control circuit 102 to the bases of the transistors Q2 and Q3, the resistors R3 and R4, the diode D2, and the NOR gate 10
5. The transistor Q4 constitutes a discharge control means.
Although the IGBT is used as the voltage-driven element in the present embodiment, a field effect transistor having a MOS gate structure can be used.

【0028】上記実施例では、IGBTのゲート電圧V
gを用いて、コンパレータ103で基準電圧Vrefと
比較して、IGBTが完全にオンしているか否かの判断
を行い、トランジスタQ2をオンさせるタイミングを決
定したが、変形例として図4に示すように、コレクタ電
圧Vcと基準電圧Vref*とを比較しても、IGBT
Q1が完全にオンしているか否かの判断を行い、トラン
ジスタQ2をオンさせるタイミングを決定することがで
きる。なお、この場合はコレクタ電圧Vcがコンパレー
タ403のマイナス端子、基準電圧Vref*がプラス
端子に接続される。そのほかの構成は、図1と同じであ
る。これによっても同じ効果が得られる。
In the above embodiment, the gate voltage V of the IGBT
Using g, the comparator 103 determines whether the IGBT is completely turned on by comparing it with the reference voltage Vref, and determines the timing for turning on the transistor Q2. As a modification, as shown in FIG. In comparison with the comparison between the collector voltage Vc and the reference voltage Vref *, the IGBT
By judging whether or not Q1 is completely turned on, the timing for turning on the transistor Q2 can be determined. In this case, the collector voltage Vc is connected to the minus terminal of the comparator 403, and the reference voltage Vref * is connected to the plus terminal. Other configurations are the same as those in FIG. The same effect can be obtained by this.

【図面の簡単な説明】[Brief description of the drawings]

【図1】実施例の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of an embodiment.

【図2】完全にオンした状態から、ターンオフさせると
きのIGBTの電流、電圧の変化を示す図である。
FIG. 2 is a diagram illustrating changes in current and voltage of an IGBT when the IGBT is turned off from a completely on state.

【図3】完全にオンしない状態から、ターンオフさせる
ときのIGBTの電流、電圧の変化を示す図である
FIG. 3 is a diagram showing changes in current and voltage of the IGBT when the IGBT is turned off from a state where it is not completely turned on.

【図4】変形例を示す図である。FIG. 4 is a diagram showing a modification.

【符号の説明】[Explanation of symbols]

101 負荷 102 制御回路(制御手段) 103 コンパレータ(比較手段) 104、404 フリップフロップ回路(保持手段) 105 NORゲート R1 抵抗(第1の抵抗) R2 抵抗(第2の抵抗) Q1 IGBT(電圧駆動型素子) Q2 PNPトランジスタ(第1のトランジスタ) Q3 PNPトランジスタ(第2のトランジスタ) Reference Signs List 101 load 102 control circuit (control means) 103 comparator (comparison means) 104, 404 flip-flop circuit (holding means) 105 NOR gate R1 resistance (first resistance) R2 resistance (second resistance) Q1 IGBT (voltage driven type) Element) Q2 PNP transistor (first transistor) Q3 PNP transistor (second transistor)

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 第1端子、第2端子および絶縁ゲートを
もち、第1端子が負荷を介して電源に、第2端子がグラ
ウンドにそれぞれ接続された電圧駆動型素子を駆動する
駆動回路であって、前記電圧駆動型素子の絶縁ゲートに
制御信号を出力する制御手段と、前記電圧駆動型素子の
絶縁ゲートの電荷を第1の放電速度または該第1の放電
速度より遅い第2の放電速度で放電させる放電手段と、
前記電圧駆動型素子の絶縁ゲートまたは第1端子の電圧
と基準電圧とを比較して、前記電圧駆動型素子が完全に
オンになっている状態か完全にオンになっていない状態
かを判断する比較手段と、前記制御手段による制御信号
に基づき、前記電圧駆動型素子がターンオフを開始する
ときの前記比較手段の判断結果を保持する保持手段と、
該保持手段に前記電圧駆動型素子が完全にオンになって
いない状態を示す判断結果が保持されているときには、
前記放電手段に前記第1の放電速度で放電させ、前記保
持手段に前記電圧駆動型素子が完全にオンになっている
状態を示す判断結果が保持されているときには、前記電
圧駆動型素子の第1端子の電圧が所定値より小さい間
は、前記放電手段に前記第1の放電速度で放電を開始さ
せ、前記第1端子の電圧が所定値以上になったときには
前記第2の放電速度で放電させる放電制御手段とを有す
ることを特徴とする電圧駆動型素子の駆動回路。
1. A drive circuit having a first terminal, a second terminal, and an insulated gate, the first terminal being connected to a power supply via a load, and the second terminal being connected to ground, for driving a voltage-driven element. Controlling means for outputting a control signal to the insulated gate of the voltage-driven element; and controlling the charge of the insulated gate of the voltage-driven element to a first discharge rate or a second discharge rate lower than the first discharge rate. Discharging means for discharging at
The voltage of the insulated gate or the first terminal of the voltage-driven element is compared with a reference voltage to determine whether the voltage-driven element is completely turned on or not completely turned on. Comparison means, based on a control signal by the control means, holding means for holding the determination result of the comparison means when the voltage-driven element starts to turn off,
When the holding means holds the determination result indicating that the voltage-driven element is not completely turned on,
When the discharging means discharges at the first discharging rate and the holding means holds a determination result indicating that the voltage-driven element is completely turned on, the voltage-driven element is turned off. While the voltage at one terminal is smaller than a predetermined value, the discharging means starts discharging at the first discharging speed. When the voltage at the first terminal becomes higher than the predetermined value, the discharging means starts discharging at the second discharging speed. And a discharge control means for causing the voltage-driven element to drive.
【請求項2】 前記放電手段は、第1放電回路と第2放
電回路を有し、前記放電制御手段は、前記放電手段に前
記第1の放電速度で放電させるときは前記第1放電回路
と第2放電回路とで放電を行わせ、前記第2の放電速度
で放電させるときは前記第2放電回路で放電を行わせる
ことを特徴とする請求項1記載の電圧駆動型素子の駆動
回路。
2. The discharge means includes a first discharge circuit and a second discharge circuit, and the discharge control means includes a first discharge circuit and a second discharge circuit for discharging the discharge means at the first discharge rate. 2. The driving circuit according to claim 1, wherein the discharging is performed by the second discharging circuit, and when the discharging is performed at the second discharging speed, the discharging is performed by the second discharging circuit.
【請求項3】 前記第1放電回路は、前記電圧駆動型素
子の絶縁ゲートとグラウンドの間に接続される第1の抵
抗と第1のトランジスタとで構成され、前記第2放電回
路は、前記電圧駆動型素子の絶縁ゲートとグラウンドの
間に接続される第2の抵抗と第2のトランジスタとで構
成され、前記第1の抵抗の抵抗値は、前記第2の抵抗よ
り小さいものとしたことを特徴とする請求項2記載の電
圧駆動型素子の駆動回路。
3. The first discharge circuit includes a first resistor and a first transistor connected between an insulated gate and a ground of the voltage-driven element, and the second discharge circuit includes: A second resistor connected between the insulated gate of the voltage-driven element and the ground, and a second transistor, wherein the resistance value of the first resistor is smaller than the second resistor; 3. The driving circuit for a voltage-driven element according to claim 2, wherein:
【請求項4】 前記保持手段は、フリップフロップ回路
で構成され、該フリップフロップのデータ端子に前記電
圧比較手段の出力が入力され、クロック端子には前記制
御手段からパルス信号が入力されるようになっているこ
とを特徴とする請求項1、2または3記載の電圧駆動型
素子の駆動回路。
4. The holding means is constituted by a flip-flop circuit such that an output of the voltage comparing means is input to a data terminal of the flip-flop and a pulse signal is input to the clock terminal from the control means. 4. The driving circuit for a voltage-driven element according to claim 1, wherein the driving circuit comprises:
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