JP2002368252A - Pin diode - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＰＩＮダイオードの
高周波特性の改善に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the improvement of high frequency characteristics of a PIN diode.
【０００２】[0002]
【従来の技術】一般的に、ＰＩＮダイオードは主に高周
波入力におけるスイッチとして利用され、携帯電話等に
用いられることが多い。図５（ａ）は従来のＰＩＮダイ
オードの断面図である。（１）はＮ＋型基板、（２）は
Ｉ層、（３）はＰ＋拡散層、（４）は酸化膜、（５）は
電極である。Ｎ＋型基板（１）上に高比抵抗のＮ−型の
Ｉ層（２）をエピタキシャル成長法にて形成する。この
ときのＩ層（２）の不純物濃度はＮ＋型基板（１）より
も非常に低濃度である。Ｐ＋拡散層（３）は、Ｉ層
（２）表面にＰ型不純物をイオン注入し、これを拡散す
ることにより形成される。Ｉ層（２）表面上には、酸化
膜（４）及び電極（５）を形成している。2. Description of the Related Art In general, a PIN diode is mainly used as a switch for high-frequency input, and is often used in portable telephones and the like. FIG. 5A is a sectional view of a conventional PIN diode. (1) is an N + type substrate, (2) is an I layer, (3) is a P + diffusion layer, (4) is an oxide film, and (5) is an electrode. An N- type I layer (2) having a high specific resistance is formed on an N + type substrate (1) by an epitaxial growth method. At this time, the impurity concentration of the I layer (2) is much lower than that of the N + type substrate (1). The P + diffusion layer (3) is formed by ion-implanting a P-type impurity into the surface of the I layer (2) and diffusing the same. An oxide film (4) and an electrode (5) are formed on the surface of the I layer (2).
【０００３】ＰＩＮダイオードは、その需要によりＩ層
（２）がその上下に位置する、Ｎ＋型基板（１）及びＰ
＋拡散層（３）の両者よりも高抵抗である必要がある。
また、ＰＩＮダイオードは、図５（ｂ）にその等価回路
を示すように直列抵抗部及びコンデンサー部とから構成
される。図中の直列抵抗部はＩ層（２）が相当し、一方
コンデンサー部はＰ＋拡散層（３）とＩ層（２）との接
合面が相当する。[0003] A PIN diode is composed of an N + type substrate (1) and a P + type substrate on which the I layer (2) is located above and below the PIN diode.
The resistance must be higher than both of the + diffusion layer (3).
The PIN diode includes a series resistor section and a capacitor section as shown in an equivalent circuit of FIG. In the figure, the series resistance portion corresponds to the I layer (2), while the capacitor portion corresponds to the junction surface between the P + diffusion layer (3) and the I layer (2).
【０００４】本願では、ＰＩＮダイオードを高周波入力
におけるスイッチとして使用した場合を考える。スイッ
チＯＮ（順バイアス）時においては、Ｐ＋拡散層（３）
からは正孔が、Ｎ＋型基板（１）からは電子がそれぞれ
Ｉ層（２）に注入され、導電率変調によってＩ層（２）
の抵抗率が低くなる。逆にスイッチＯＦＦ（０バイア
ス）時においては、図６に示す如くＰ＋拡散層（３）と
Ｉ層（２）とのＰＮ接合面に空乏層（６）が広がる。コ
ンデンサー部の電荷容量は、空乏層（６）の内側表面及
び外側表面の関係に依存する。つまり、内側表面と外側
表面との距離がコンデンサーの平行板間の距離に相当
し、両者間の距離が大きくなれば電荷容量は小さくな
る。また、内側表面と外側表面との対向面積がコンデン
サーの電荷量を決定するため、両者の面積がともに大き
くなれば、電荷量が増大し、結果電荷容量は大きくな
る。In the present application, a case is considered in which a PIN diode is used as a switch for high-frequency input. When the switch is ON (forward bias), the P + diffusion layer (3)
Holes are injected into the I layer (2) from the N + type substrate (1), and electrons are injected into the I layer (2) from the N + type substrate (1).
Has a lower resistivity. Conversely, when the switch is OFF (0 bias), the depletion layer (6) spreads on the PN junction between the P + diffusion layer (3) and the I layer (2) as shown in FIG. The charge capacity of the capacitor part depends on the relationship between the inner surface and the outer surface of the depletion layer (6). That is, the distance between the inner surface and the outer surface corresponds to the distance between the parallel plates of the capacitor, and the larger the distance between them, the smaller the charge capacity. Further, since the facing area between the inner surface and the outer surface determines the charge amount of the capacitor, if both areas are large, the charge amount is increased, and as a result, the charge capacity is increased.
【０００５】[0005]
【発明が解決しようとする課題】ＰＩＮダイオードはそ
の内部にＰＮ接合を要し、必ず空乏層（６）が存在する
ため、少量の電荷容量が存在する。従って、スイッチＯ
ＦＦ（０バイアス）時であっても、高周波信号に対して
は、前記電荷容量を介して信号が漏洩するという欠点を
有していた。Since a PIN diode requires a PN junction inside and a depletion layer (6) always exists, a small amount of charge capacity exists. Therefore, switch O
Even at the time of FF (0 bias), the high frequency signal has a disadvantage that the signal leaks through the charge capacitance.
【０００６】上記の漏洩を少なくする最も簡単な方法
は、Ｉ層（２）の不純物濃度を低濃度にして、高比抵抗
にすることである。しかし現在、一般的なエピタキシャ
ル成長法では、Ｉ層（２）の高抵抗は１００〜５００Ω
・ｃｍ程度しか成長させることができず、Ｉ層（２）の
エピタキシャル層の不純物濃度を低濃度にするにも限界
があった。The simplest method of reducing the above-mentioned leakage is to make the impurity concentration of the I layer (2) low and to make the resistivity high. However, at present, in a general epitaxial growth method, the high resistance of the I layer (2) is 100 to 500Ω.
-Only about cm can be grown, and there is a limit in reducing the impurity concentration of the epitaxial layer of the I layer (2).
【０００７】本願は上記欠点に鑑み、０バイアス時の高
周波信号の漏洩をさらに低減するものである。The present invention has been made in view of the above-mentioned drawbacks, and is intended to further reduce the leakage of a high-frequency signal at the time of 0 bias.
【０００８】[0008]
【課題を解決するための手段】本願は、一導電型の半導
体基板と、前記基板の上に形成した、一導電型の高比抵
抗層からなるＩ層と、前記Ｉ層の表面に形成した、逆導
電型の拡散層とを有するＰＩＮダイオードにおいて、前
記Ｉ層の表面から前記Ｉ層の導電型を反転させない程度
に前記逆導電型の不純物をイオン注入し、且つ前記イオ
ン注入した不純物を前記Ｉ層の拡散深さより深く拡散し
たことを特徴とするＰＩＮダイオードを提供することを
目的とする。According to the present invention, a semiconductor substrate of one conductivity type, an I layer formed of a high conductivity layer of one conductivity type formed on the substrate and a surface of the I layer are formed. In a PIN diode having a diffusion layer of the opposite conductivity type, the impurity of the opposite conductivity type is ion-implanted from the surface of the I layer to the extent that the conductivity type of the I layer is not inverted, and the ion-implanted impurity is It is an object of the present invention to provide a PIN diode characterized by being diffused deeper than the diffusion depth of the I layer.
【０００９】[0009]
【発明の実施の形態】図１は本発明の第一の実施の形態
を示す断面図である。（１）はＮ＋型基板、（２）はＩ
層、（３）はＰ＋拡散層、（４）は酸化膜、（５）は電
極、（７）はＮ--層を表す。FIG. 1 is a sectional view showing a first embodiment of the present invention. (1) is N + type substrate, (2) is I
Layer, (3) represents a P + diffusion layer, (4) represents an oxide film, (5) represents an electrode, and (7) represents an N − layer.
【００１０】Ｎ＋型基板（１）は１５０μｍ程度の板厚
を有し、その表面上にN-型のＩ層（２）を形成する。Ｉ
層（２）はエピタキシャル成長によって形成され、その
厚みは１０〜１５μｍ程度であり、Ｎ＋型基板（１）の
厚みと比較すると１０分の１以下となる非常に薄い層で
ある。このエピタキシャル層は、Ｐ（りん）を含んだガ
スを用いて、ＣＶＤ法によりＮ型層を形成する。このと
きのＩ層（２）の不純物濃度は、Ｎ＋型基板（１）より
も十分に低濃度になるように、例えば１００〜５００Ω
・ｃｍの比抵抗で形成する。Ｐ＋拡散層（３）は、Ｉ層
（２）の表面からボロンＢ＋を加速電圧５０ｋeVにて、
ドーズ量５×１０15ｃｍ-2程度で形成する。このとき、
Ｐ＋拡散層（３）の拡散深さは２〜３μｍ程度である。[0010] N + -type substrate (1) has a thickness of about 150 [mu] m, N on the surface - forming type I layer (2). I
The layer (2) is formed by epitaxial growth, has a thickness of about 10 to 15 μm, and is a very thin layer which is 1/10 or less as compared with the thickness of the N + type substrate (1). This epitaxial layer forms an N-type layer by a CVD method using a gas containing P (phosphorus). At this time, the impurity concentration of the I layer (2) is, for example, 100 to 500Ω so as to be sufficiently lower than that of the N + type substrate (1).
-Formed with a specific resistance of cm. The P + diffusion layer (3) applies boron B + from the surface of the I layer (2) at an acceleration voltage of 50 keV.
It is formed at a dose of about 5 × 10 15 cm −2 . At this time,
The diffusion depth of the P + diffusion layer (3) is about 2 to 3 μm.
【００１１】本発明の特徴は、Ｉ層（２）内にB＋（ボ
ロン）を注入（カウンタードープ）して、比抵抗を上げ
たＮ--層（７）を形成することである。このときのイオ
ン注入条件は、加速電圧５０ｋeVにて、ドーズ量２×１
０9〜７×１０9ｃｍ-2程度であり、拡散後の不純物濃度
は、注入したB＋（ボロン）によりＩ層（２）がP型に反
転しない程度である。この結果、Ｎ--層（７）の比抵抗
は４００〜１０００Ω・ｃｍとなる。また、Ｎ--層
（７）の拡散深さは、Ｐ＋拡散層（３）よりも深くす
る。具体的には、Ｎ--層（７）の拡散深さは３μｍ程度
である。またＮ--層（７）は、Ｐ＋拡散層（３）の周囲
を完全に取り囲むように形成する。A feature of the present invention is that B + (boron) is implanted (counter-doped) into the I layer (2) to form an N − layer (7) having an increased specific resistance. The ion implantation conditions at this time were as follows: an acceleration voltage of 50 keV and a dose of 2 × 1.
A 0 9 ~7 × 10 9 cm -2 order, impurity concentration after diffusion, I layer by implanted B + (boron) (2) is a degree not inverted to P-type. As a result, the specific resistance of the N − layer (7) becomes 400 to 1000 Ω · cm. Further, the diffusion depth of the N − layer (7) is made deeper than that of the P + diffusion layer (3). Specifically, the diffusion depth of the N − layer (7) is about 3 μm. The N − layer (7) is formed so as to completely surround the periphery of the P + diffusion layer (3).
【００１２】酸化膜（４）は、Ｉ層（２）の表面上に形
成され、この酸化膜（４）には所望の位置に、コンタク
トホールが形成されている。このコンタクトホールを利
用して、上述したＰ＋拡散層（３）を選択的にイオン注
入して形成する。電極（５）はＰ＋拡散層（３）上に、
外部と導通するために配置される。The oxide film (4) is formed on the surface of the I layer (2), and a contact hole is formed at a desired position in the oxide film (4). Utilizing this contact hole, the above-described P + diffusion layer (3) is formed by selective ion implantation. The electrode (5) is on the P + diffusion layer (3),
It is arranged to conduct with the outside.
【００１３】次に図２（ａ）は、図１のPINダイオード
のスイッチＯＦＦ（０バイアス）時の状態を表す断面図
である。図２（ｂ）は、図２（ａ）主要部の拡大図であ
る。図１のPINダイオードに０バイアスをかけると、Ｐ
＋拡散層（３）とＮ--層（７）との接合部において、Ｐ
＋拡散層内及びＮ--層（７）内に空乏層（６）が形成さ
れる。ここで、Ｐ＋拡散層（３）とＮ--層（７）との接
合面を境界として、Ｐ＋拡散層（３）内に空乏層（６
ａ）が、Ｎ--層（７）内に空乏層（６ｂ）がそれぞれ形
成される。空乏層（６ａ）は従来と同じ厚さであるが、
空乏層（６ｂ）はＮ--層（７）の不純物濃度が低濃度で
あるため、従来よりも空乏層が広がりやすい。この空乏
層（６ｂ）のうち増加した分だけ、コンデンサー部の容
量を低くすることが可能となる。FIG. 2A is a cross-sectional view showing the state of the PIN diode shown in FIG. 1 when the switch is turned off (0 bias). FIG. 2B is an enlarged view of a main part of FIG. When a zero bias is applied to the PIN diode of FIG.
At the junction between the + diffusion layer (3) and the N − layer (7), P
A depletion layer (6) is formed in the + diffusion layer and the N - layer (7). Here, a depletion layer (6) is formed in the P + diffusion layer (3) with the junction between the P + diffusion layer (3) and the N − layer (7) as a boundary.
a), a depletion layer (6b) is formed in the N − layer (7). The depletion layer (6a) has the same thickness as before,
Since the depletion layer (6b) has a low impurity concentration in the N − layer (7), the depletion layer is more likely to spread than in the prior art. The capacity of the capacitor portion can be reduced by the increased amount of the depletion layer (6b).
【００１４】以上より図１、２において、Ｎ＋型基板
（１）内のＰ＋拡散層（３）とＮ-のＩ層（２）との間
にＮ--層（７）を形成することで、Ｎ--層（７）内の空
乏層（６）は従来より広がりやすくなる。その結果、接
合容量を低減し、スイッチＯＦＦ時の高周波信号の漏洩
を更に小さくすることができる。As described above, in FIGS. 1 and 2, the N − layer (7) is formed between the P + diffusion layer (3) in the N + type substrate (1) and the N − I layer (2). , N - layer (7) in the depletion layer (6) becomes easier to spread than before. As a result, the junction capacitance can be reduced, and the leakage of the high-frequency signal when the switch is turned off can be further reduced.
【００１５】次に図３（ａ）は、本発明の第二の実施の
形態を示す断面図である。（８）はガードリングを表
す。本発明の第一の実施の形態のＰ＋拡散層（３）の周
囲に、Ｉ層（２）表面からガードリング（８）を形成す
ることを特徴とする。ここで、ガードリング（８）は、
Ｐ＋拡散層（３）と同様なＰ＋型の不純物で構成されて
いる。また、Ｐ＋拡散層（３）とガードリング（８）と
は離間して配置され、ガードリング（８）とＰ＋拡散層
（３）上方に位置する電極（５）とは接触することはな
い。また、図中に示す如くガードリング（８）は、Ｐ＋
拡散層（３）と平行に形成する。図３（ｂ）は、図３
（ａ）のＡ−Ａ線の平面図である。Ｐ＋拡散層（３）と
ガードリング（８）との間隔（図中ｒ）は０バイアス時
に、両者の空乏層が繋がる程度の距離である必要があ
る。このとき、ｒは５〜１０μｍ程度での距離である。FIG. 3A is a sectional view showing a second embodiment of the present invention. (8) represents a guard ring. A guard ring (8) is formed around the surface of the I layer (2) around the P + diffusion layer (3) according to the first embodiment of the present invention. Here, the guard ring (8)
It is made of the same P + type impurity as the P + diffusion layer (3). Further, the P + diffusion layer (3) and the guard ring (8) are arranged apart from each other, and the guard ring (8) does not contact the electrode (5) located above the P + diffusion layer (3). Also, as shown in the figure, the guard ring (8) is a P +
It is formed parallel to the diffusion layer (3). FIG.
It is a top view of the AA line of (a). The distance (r in the figure) between the P + diffusion layer (3) and the guard ring (8) needs to be a distance enough to connect the depletion layers at the time of 0 bias. At this time, r is a distance of about 5 to 10 μm.
【００１６】ガードリング（８）は、Ｐ＋拡散層（３）
と同時に形成する場合、両者は同じ不純物濃度を持つ。
このとき、ガードリング（８）のイオン注入条件及び形
成後の深さは、Ｐ＋拡散層（３）と同じである。The guard ring (8) is a P + diffusion layer (3)
If they are formed simultaneously, they have the same impurity concentration.
At this time, the ion implantation conditions and the depth after formation of the guard ring (8) are the same as those of the P + diffusion layer (3).
【００１７】図４（ａ）は、図３に示したＰＩＮダイオ
ードの０バイアス時の空乏層（６）が形成されたときの
断面図を表す。図中に見られるように、Ｎ--層（７）内
の空乏層（６）と、ガードリング（８）の空乏層（６）
とは接触、一体化して横に広い空乏層（６）を形成す
る。このとき、ガードリング（８）内の空乏層（６）
は、Ｐ＋拡散層（３）内の空乏層（６）と同程度の厚み
を有する。FIG. 4A is a cross-sectional view of the PIN diode shown in FIG. 3 when the depletion layer (6) is formed at the time of 0 bias. As can be seen, the depletion layer (6) in the N - layer (7) and the depletion layer (6) in the guard ring (8).
Forms a laterally wide depletion layer (6). At this time, the depletion layer (6) in the guard ring (8)
Has the same thickness as the depletion layer (6) in the P + diffusion layer (3).
【００１８】図４（ｂ）は、図４（ａ）の一部を拡大し
た断面図である。図中に示した内側面とは、Ｐ＋拡散層
（３）内にある空乏層（６）の最も内側の面を表す。同
様に外側面とは、Ｐ＋拡散層（３）及びガードリング
（８）が形成する一体化した空乏層（６）の最も外側の
面を表す。ｄ１はＰ＋拡散層（３）内の、ＰＮ接合境界
面から内側面までの厚み（距離）を表す。ｄ２はＰＮ接
合境界面から外側面までの厚み（距離）を表す。ｄ３は
内側面から外側面までの厚み（距離）を表す。FIG. 4B is an enlarged sectional view of a part of FIG. The inner side surface shown in the drawing represents the innermost surface of the depletion layer (6) in the P + diffusion layer (3). Similarly, the outer surface refers to the outermost surface of the integrated depletion layer (6) formed by the P + diffusion layer (3) and the guard ring (8). d1 represents the thickness (distance) from the PN junction boundary surface to the inner surface in the P + diffusion layer (3). d2 represents the thickness (distance) from the PN junction boundary surface to the outer surface. d3 represents the thickness (distance) from the inner surface to the outer surface.
【００１９】図中の空乏層（６）は、ガードリング
（８）をＰ＋拡散層（３）の周囲に形成したことで、ガ
ードリング（８）が形成する空乏層（６）とＰ＋拡散層
（３）が形成する空乏層（６）とが一体化して、広い範
囲に拡大することができる。The depletion layer (6) in the figure has a guard ring (8) formed around the P + diffusion layer (3), so that the depletion layer (6) formed by the guard ring (8) and the P + diffusion layer are formed. The depletion layer (6) formed by (3) is integrated and can be expanded over a wide range.
【００２０】これにより、本発明の第二の実施の形態に
おいて、コンデンサー部の容量は、本発明の第一の実施
の形態よりも更に小さくなるといえる。つまり、空乏層
（６）の厚み（距離）はガードリング（８）を加えたこ
とで、第一の実施の形態のｄ１＋ｄ２から、それよりも
厚み（距離）の大きいｄ３を一部に有するものとなっ
た。これは、コンデンサーの平行板の距離が増大するこ
とであり、よってコンデンサー容量の低減が図られる。Thus, in the second embodiment of the present invention, it can be said that the capacity of the capacitor section is even smaller than in the first embodiment of the present invention. That is, the thickness (distance) of the depletion layer (6) is partially increased from the d1 + d2 of the first embodiment by d3 + d2 of the first embodiment due to the addition of the guard ring (8). It became. This means that the distance between the parallel plates of the condenser is increased, thereby reducing the capacitance of the condenser.
【００２１】以上より、Ｉ層（２）内のＰ＋拡散層
（３）の周囲にＰ＋のガードリング（８）を配置するこ
とで、広い範囲の空乏層（６）を形成することができ、
コンデンサー部の容量を更に減少することが可能とな
る。その結果、ＰＩＮダイオードのスイッチＯＦＦ時の
高周波信号の漏洩を更に小さくできる。As described above, by arranging the P + guard ring (8) around the P + diffusion layer (3) in the I layer (2), it is possible to form a depletion layer (6) in a wide range,
The capacity of the condenser can be further reduced. As a result, the leakage of the high-frequency signal when the PIN diode is turned off can be further reduced.
【００２２】尚、ガードリング（８）とＰ＋拡散層
（３）との不純物濃度及びその拡散深さは、必ずしも同
程度であることに限定されるわけではなく、又常に同時
に形成されなくてはならないものでもない。例えば、ガ
ードリング（８）をＰ＋拡散層（３）と別工程で形成
し、ガードリング（８）をＰ＋拡散層（３）よりも深い
位置にまで配置することもある。この場合、ガードリン
グ（８）とＰ＋拡散層（３）とが同程度の深さであった
ときよりも、ガードリング（８）が更に深く形成された
分だけ、空乏層（６）を広げることが可能となる。これ
は、コンデンサーの２枚の平行板の間隔を更に広げ、コ
ンデンサー容量の低減となり、高周波入力の漏れを更に
小さくできる。Incidentally, the impurity concentration and the diffusion depth of the guard ring (8) and the P + diffusion layer (3) are not necessarily limited to the same level, and must be always formed simultaneously. It is not something that must not be done. For example, the guard ring (8) may be formed in a step different from that of the P + diffusion layer (3), and the guard ring (8) may be disposed to a position deeper than the P + diffusion layer (3). In this case, the depletion layer (6) is expanded by the depth of the guard ring (8) as compared with the case where the guard ring (8) and the P + diffusion layer (3) have the same depth. It becomes possible. This further increases the distance between the two parallel plates of the capacitor, reduces the capacitance of the capacitor, and further reduces leakage of high frequency input.
【００２３】[0023]
【発明の効果】本発明の第一の実施の形態において、Ｎ
−型層であるＩ層（２）の表面にＩ層（２）を形成する
不純物とは逆の導電型を示す不純物をイオン注入（カウ
ンタードープ）することにより、高周波スイッチのO FF
時における空乏層（６）が広がりやすくなる。According to the first embodiment of the present invention, N
By ion-implanting (counter-doping) an impurity having a conductivity type opposite to that of the impurity forming the I layer (2) on the surface of the I layer (2) serving as the type layer, the OFF
The depletion layer (6) at the time becomes easy to spread.
【００２４】また、本発明の第二の実施の形態におい
て、Ｐ＋拡散層（３）の周囲に離間してガードリング
（８）をＰ＋拡散層（３）と同程度又はそれ以上の拡散
深さを形成するように配置することで、空乏層（６）を
更に拡大できる。In the second embodiment of the present invention, the guard ring (8) is separated from the periphery of the P + diffusion layer (3) so that the guard ring (8) has a diffusion depth equal to or greater than that of the P + diffusion layer (3). The depletion layer (6) can be further enlarged by arranging so as to form.
【００２５】以上より、上記空乏層（６）が広がりやす
い構造としたので、コンデンサー部の接合容量を低減す
ることができる。従って、高周波スイッチのＯＦＦ時に
おける、高周波入力による漏れをさらに小さくできる。As described above, the structure in which the depletion layer (6) easily spreads can reduce the junction capacitance of the capacitor portion. Therefore, leakage due to high-frequency input when the high-frequency switch is turned off can be further reduced.
【図１】本発明の第一の実施の形態を説明する断面図。FIG. 1 is a cross-sectional view illustrating a first embodiment of the present invention.
【図２】本発明の第一の実施の形態を説明する断面図及
び拡大図。FIG. 2 is a sectional view and an enlarged view illustrating a first embodiment of the present invention.
【図３】本発明の第二の実施の形態を説明する断面図及
び平面図。FIG. 3 is a sectional view and a plan view illustrating a second embodiment of the present invention.
【図４】本発明の第二の実施の形態を説明する断面図及
び拡大図。FIG. 4 is a sectional view and an enlarged view illustrating a second embodiment of the present invention.
【図５】従来のＰＩＮダイオードの断面図及び等価回路
図。FIG. 5 is a sectional view and an equivalent circuit diagram of a conventional PIN diode.
【図６】従来のＰＩＮダイオードの断面図。FIG. 6 is a cross-sectional view of a conventional PIN diode.
Claims (3)
るＩ層と、 前記Ｉ層の表面に形成した、逆導電型の拡散層と、 を有するＰＩＮダイオードにおいて、 前記Ｉ層の表面から前記Ｉ層の導電型を反転させない程
度に前記逆導電型の不純物をイオン注入し、 且つ前記イオン注入した不純物を前記逆導電型の拡散層
の拡散深さより深く拡散したことを特徴とするＰＩＮダ
イオード。1. A semiconductor substrate of one conductivity type, an I layer formed of a high resistivity layer of one conductivity type formed on the substrate, and a diffusion layer of a reverse conductivity type formed on a surface of the I layer Wherein the impurity of the opposite conductivity type is ion-implanted from the surface of the I layer to such an extent that the conductivity type of the I layer is not inverted, and the ion-implanted impurity is diffused into the diffusion layer of the opposite conductivity type. A PIN diode characterized by being diffused deeper than the diffusion depth of the above.
て、 前記逆導電型の拡散層の周囲を離間して取り囲むよう
に、一導電型のガードリングを形成したことを特徴とす
るＰＩＮダイオード。2. The PIN diode according to claim 1, wherein a guard ring of one conductivity type is formed so as to surround the diffusion layer of the opposite conductivity type at a distance.
て、 前記ガードリングが前記逆導電型の拡散層よりも深く形
成されていることを特徴とするＰＩＮダイオード。3. The PIN diode according to claim 2, wherein said guard ring is formed deeper than said opposite conductivity type diffusion layer.
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| Application Number | Priority Date | Filing Date | Title |
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| JP2001170371A JP2002368252A (en) | 2001-06-06 | 2001-06-06 | Pin diode |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2001
- 2001-06-06 JP JP2001170371A patent/JP2002368252A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7834422B2 (en) * | 2004-05-18 | 2010-11-16 | Qucor Pty. Ltd. | Implanted counted dopant ions |
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| US8883589B2 (en) | 2010-09-28 | 2014-11-11 | Sandisk 3D Llc | Counter doping compensation methods to improve diode performance |
| CN115548149A (en) * | 2022-12-05 | 2022-12-30 | 成都鹰谷米特科技有限公司 | Silicon-based PIN photodiode and manufacturing method thereof |
| CN115548149B (en) * | 2022-12-05 | 2023-05-16 | 成都鹰谷米特科技有限公司 | Silicon-based PIN photodiode manufacturing method and silicon-based PIN photodiode |
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