JP2002367986A

JP2002367986A - 半導体装置の製造方法

Info

Publication number: JP2002367986A
Application number: JP2001168178A
Authority: JP
Inventors: Kenji Saikawa; 健志才川; Sadayuki Okudaira; 定之奥平; Tetsuo Saito; 哲夫斉藤
Original assignee: Hitachi Tokyo Electronics Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 2001-06-04
Filing date: 2001-06-04
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】プラズマを用いた成膜方法で形成される絶縁
膜の膜質を向上させる。【解決手段】平行平板型のプラズマＣＶＤ装置１で半
導体ウエハ２の主面上に絶縁膜を堆積する際に、上部電
極１Ｂに２種の異なる周波数の電力を印加する。これに
より、全印加電力を下げた状態でも、高周波電源ＲＦ２
から印加される相対的に低い周波数の高周波電力により
絶縁膜の膜質を向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
置技術に関し、特に、半導体装置の製造工程におけるプ
ラズマを用いた成膜方法に適用して有効な技術に関する
ものである。

【０００２】

【従来の技術】本発明者らは、電界効果トランジスタを
有する半導体装置の製造工程において、アンテナＴＥＧ
（Test Element Group）での歩留まり低下の原因を追求
した結果、プラズマＣＶＤ法により層間絶縁膜を形成す
る際のチャージアップダメージがその主な原因であるこ
とを見出した。これは、ＴＥＧ領域のゲート電極下のゲ
ート絶縁膜に電荷が集中しゲート絶縁膜が破壊してしま
うものと考えられる。一般的に、特に、プラズマを用い
たエッチング処理において、チャージアップダメージを
低減する方法としては、例えばプラズマ励起電力を低減
する方法がある。

【０００３】なお、プラズマＣＶＤ法による絶縁膜の堆
積技術については、例えば株式会社プレスジャーナル
社、平成５年１１月２５日発行「月刊セミコンダクタ
ワールド増刊号 ’９４最新半導体プロセス技術」ｐ
２９９〜ｐ３０４に説明されている。

【０００４】

【発明が解決しようとする課題】ところが、上記プラズ
マ励起電力を低減する技術においては、以下の課題があ
ることを本発明者は見出した。

【０００５】すなわち、プラズマ励起電力を低減する
と、成膜される絶縁膜の膜質が劣化する問題がある。

【０００６】本発明の目的は、プラズマを用いた成膜方
法で形成される絶縁膜の膜質を向上させることのできる
技術を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【０００９】すなわち、本発明は、平行平板型のプラズ
マＣＶＤ装置で半導体基板の主面上に絶縁膜を堆積する
際に、平行平板電極に２種の異なる周波数の電力を印加
するものである。

【００１０】

【発明の実施の形態】以下の実施の形態においては便宜
上その必要があるときは、複数のセクションまたは実施
の形態に分割して説明するが、特に明示した場合を除
き、それらはお互いに無関係なものではなく、一方は他
方の一部または全部の変形例、詳細、補足説明等の関係
にある。

【００１１】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。

【００１２】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。

【００１３】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。

【００１４】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。

【００１５】また、本実施の形態においては、電界効果
トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insula
tor Semiconductor Field Effect Transistor）をＭＩ
Ｓと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと
略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略
す。

【００１６】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。

【００１７】（実施の形態１）図１１は、プラズマＴＥ
ＯＳ膜の膜質の代表として膜応力の測定結果を示してい
る。平行平板型のプラズマＣＶＤ装置による成膜処理に
際して、例えば１３．５６ＭＨｚ単独の高周波数で成膜
処理を行った場合、高周波電力の増大とともに、プラズ
マＴＥＯＳ（Tetraethoxysilane）膜の膜応力は増加す
る。一般的に使用される膜応力１５０Ｍｐａ（Compress
ive）を得るためには、直径８インチ型（直径が２０．
３２ｃｍ程度）の半導体ウエハ（以下、単にウエハとい
う）での成膜において、例えば７５０Ｗ（２３ｋＷ／ｍ
²）程度の電力供給が必要となる。逆に言えば、単周波
印加構造では、例えば７５０Ｗ程度の電力供給が無いと
良好な膜質の絶縁膜を得ることができない。しかし、こ
のように高周波電力を増大させると、電荷の絶対量が増
大する結果、ゲート絶縁膜等のような比較的薄い絶縁膜
等が破壊する、いわゆるチャージアップダメージが増大
する。特にＴＥＧにおけるゲート電極はその平面積が相
対的に大きいため、プラズマ成膜中にアンテナとして機
能してしまい、電界集中が生じる結果、過度の電圧が印
加されダメージが生じやすい。また、ウエハの直径が大
きくなるとプラズマの均一性が悪くなるので、それによ
ってゲート絶縁膜が破壊する問題が生じる。図１２は、
例えばＴＥＯＳ（Tetraethoxysilane）ガスを用いたプ
ラズマＣＶＤ法によって成膜処理を行った際に生じたチ
ャージアップダメージの測定例を示している。高周波電
力の上昇とともに、チャージアップダメージが増加して
いることが分かる。

【００１８】そこで、本実施の形態においては、平行平
板型のプラズマＣＶＤ装置による成膜処理に際して平行
平板電極に２種の異なる周波数の電力を印加するように
した。図１は、その平行平板型のプラズマＣＶＤ装置１
の構成例を模式的に示している。

【００１９】プラズマＣＶＤ装置１は、下部電極１Ａお
よび上部電極１Ｂを有している。下部電極１Ａと、上部
電極１Ｂとは、所定の間隙を隔てて互いに平行に設置さ
れている。成膜処理に際しては、この下部電極１Ａと上
部電極１Ｂとの間に、所定の成膜ガスを流した状態で、
下部電極１Ａと上部電極１Ｂとの間に所定の電圧を印加
することで、プラズマＰが形成されるようになってい
る。

【００２０】下部電極１Ａ上には、例えば上記直径８イ
ンチ型の平面略円形状の単結晶シリコンの薄板からなる
ウエハ２がその主面（素子形成面、絶縁膜形成面）を上
に向けた状態で載置されいている。また、下部電極１Ａ
には、接地電位が電気的に接続されている。

【００２１】本実施の形態においては、上部電極１Ｂに
２種の異なる周波数の高周波電力を印加することが可能
となっている。すなわち、上部電極１Ｂには、高周波電
源ＲＦ１，ＲＦ２の２種類の電源が電気的に接続されて
いる。高周波電源ＲＦ１は、例えば１３．５６ＭＨｚの
高周波電力を供給できるようになっている。また、高周
波電源ＲＦ２は、例えば３５０ｋＨｚというように、高
周波電源ＲＦ１に比べて相対的に低い周波数の高周波電
力を供給できるようになっている。ただし、高周波電源
ＲＦ１，ＲＦ２の供給周波数は、上記したものに限定さ
れるものではなく種々変更可能である。例えば高周波電
源ＲＦ１は、例えば１０〜１００ＭＨｚ程度の範囲とす
ることができる。また、高周波電源ＲＦ２は、例えば２
００〜５００ｋＨｚ程度の範囲とすることができる。こ
のように上部電極１Ｂに２種の高周波電力を印加する構
造では、下部電極１Ａにも高周波電力を印加するものに
比べて絶縁構造を簡単にすることができる。

【００２２】成膜処理に際しては、この２種類の周波数
の電力を同時に上部電極１Ｂに印加する。高周波電源Ｒ
Ｆ１の高周波成分は、主としてプラズマの励起を促進さ
せるように作用する。高周波電源ＲＦ２の相対的に低い
周波数成分は、プラズマ中のイオンがウエハ２の主面側
にアタック（イオンアシスト）するのを促進させるよう
に作用すると考えられる。そして、このアタックによ
り、ウエハ２の主面上に成膜される絶縁膜の膜質を向上
させることができると考えられる。すなわち、２種の高
周波電力を供給した場合は、１種の高周波電力のみを供
給する場合に比べて全印加電力を低くした状態でも、成
膜される絶縁膜の膜質を向上させることができる。した
がって、プラズマ成膜中におけるチャージアップダメー
ジを抑制または防止でき、しかも成膜される絶縁膜の膜
質を向上させることができる。

【００２３】図２は、高周波励起起電力として、例えば
１３．５６ＭＨｚと３５０ｋＨｚとの２種の高周波電力
を供給した場合に、ウエハ２上に成膜されるプラズマＴ
ＥＯＳ膜の膜応力の測定結果を示している。本実施の形
態においては、直径８インチ型のウエハ２において、４
００Ｗ以下（単位面積当たり：１２．５ｋＷ／ｍ²以
下、単位体積当たり：１．６ＭＷ／ｍ³以下）、好まし
くは３００Ｗ（単位面積当たり９．４ｋＷ／ｍ²）程度
の印加電力で、上記１５０Ｍｐａの膜応力を得ることが
できる。

【００２４】また、図３は、本実施の形態の場合におけ
るチャージアップダメージの測定結果を示している（印
加電力は、例えば高周波電源ＲＦ１／ＲＦ２＝１６０／
１５０Ｗ、全印加電力は３１０Ｗ程度である）。また、
図４は、１種の高周波電力のみを印加した場合の測定結
果を比較のために示している（印加電力は、例えば７５
０Ｗ程度である）。図３および図４の（ａ）はウエハ２
の平面でのチャージアップダメージ状態を示し、（ｂ）
はウエハ２の主面に形成されたトランジスタの電流−電
圧（Ｉｇ−Ｖｇ）特性を示している。図３および図４
（ａ）では黒塗りされた部分がダメージ部分を示してい
る。図３および図４に示すように、本実施の形態によれ
ば、チャージアップダメージが大幅に低減されているこ
とが分かる。

【００２５】次に、本実施の形態の半導体装置の製造方
法の一例を、ＣＭＩＳ（Complementary MIS）回路を有
する半導体装置の製造方法を用いて図５および図６によ
り説明する。図５は、その製造工程中におけるウエハ２
の要部断面図を示している。ウエハ２を構成する半導体
基板（以下、単に基板という）２Ｓは、例えばシリコン
（Ｓｉ）単結晶からなる。基板２Ｓの主面（素子形成
面）側には、既にｎウエルＮＷＬおよびｐウエルＰＷＬ
が形成されている。また、基板２Ｓの主面の分離領域に
は、溝型の分離部（トレンチアイソレーション）３が形
成されている。また、この分離部３で囲まれる活性領域
には、ｐＭＩＳＱｐおよびｎＭＩＳＱｎが形成されてい
る。ｐＭＩＳＱｐは、ソースおよびドレイン用の一対の
半導体領域４，４、ゲート絶縁膜５およびゲート電極６
Ａを有している。また、ｎＭＩＳＱｎは、ソースおよび
ドレイン用の一対の半導体領域７，７、ゲート絶縁膜５
およびゲート電極６Ｂを有している。

【００２６】ゲート絶縁膜５は、例えば酸化シリコン
（ＳｉＯ_x）膜からなり、その厚さは、例えば４〜５ｎ
ｍ程度である。ゲート絶縁膜５を酸窒化膜としても良
い。その場合、例えばシリコン酸化膜からなるゲート絶
縁膜を形成した後、基板２Ｓに対して、例えばＮＯ（酸
化窒素）あるいはＮ₂Ｏ（亜酸化窒素）等の雰囲気中で
熱処理を施して、ゲート絶縁膜５と基板２Ｓとの界面に
窒素を偏析させる（酸窒化膜）。これにより、ホットキ
ャリアを抑制することができ、極薄のゲート絶縁膜５の
信頼性を向上させることができる。

【００２７】ゲート電極６Ａ，６Ｂは、例えば低抵抗ポ
リシリコン上にコバルトシリサイド等のようなシリサイ
ド層が堆積された、いわゆるポリサイド構造となってい
る。ゲート電極６Ａ，６Ｂは、例えば低抵抗ポリシリコ
ン膜の単体膜で構成しても良い。また、ゲート電極６
Ａ，６Ｂを、例えば低抵抗ポリシリコン膜上に、窒化タ
ングステン等のようなバリア金属膜を介してタングステ
ン等のような金属膜を堆積してなる、いわゆるポリメタ
ル構造とすることで、ゲート電極６Ａ，６Ｂの低抵およ
びゲート電極６Ａ，６Ｂと配線との接触抵抗を下げるこ
とができる。

【００２８】基板２Ｓの主面上には、例えば酸化シリコ
ン膜からなる層間絶縁膜８Ａが堆積されている。この層
間絶縁膜８Ａには、基板２Ｓの主面の一部が露出するよ
うなコンタクトホール９Ａが穿孔されている。コンタク
トホール９Ａ内には、導体膜からなるプラグ１０Ａが形
成されている。また、層間絶縁膜８Ａ上には、第１層目
の配線１１Ａが形成されている。この配線１１Ａは、例
えばタングステン、アルミニウムまたはアルミニウム合
金等のような金属膜からなり、プラグ１０Ａを通じて半
導体領域４，７と電気的に接続されている。

【００２９】このようなウエハ２を上記平行平板型のプ
ラズマＣＶＤ装置１の下部電極１Ａ上に載置（セッティ
ング）する。続いて、プラズマＣＶＤ装置１の下部電極
１Ａと上部電極１Ｂとの間の処理室内に、成膜ガスとし
て、例えばＴＥＯＳガスと酸素ガスとアルゴン（Ａｒ）
ガスとの混合ガスを供給した状態で、上部電極１Ａ、と
下部電極１Ｂとの間に所定の電圧を印加する。この際、
上部電極１Ｂには、上記のように周波数の異なる２種の
高周波電力を印加する。このようにして、図６に示すよ
うに、ウエハ２の主面上に、層間絶縁膜８Ｂを堆積す
る。層間絶縁膜８Ｂは、例えば酸化シリコン膜（プラズ
マＴＥＯＳ膜）からなり、配線１１Ａの表面を覆うよう
に形成されている。本実施の形態では、プラズマＣＶＤ
法により層間絶縁膜８Ｂを堆積する際に、上記のように
周波数の異なる２種の高周波電力を印加することによ
り、全印加電力を低減できるので、ゲート絶縁膜５等が
チャージアップによって破壊するのを抑制または防止す
ることができる。また、上記のように層間絶縁膜８Ｂの
膜質を向上させることができるので、隣接配線間の絶縁
性を向上させることができる。また、配線におけるマイ
グレーションの発生を抑制または防止することができ
る。さらに、層間絶縁膜８Ｂのエッチングに際してエッ
チング特性を向上させることができる。したがって、Ｃ
ＭＩＳ回路を有する半導体装置の歩留まりおよび信頼性
を向上させることができる。

【００３０】（実施の形態２）本実施の形態において
は、平行平板型のプラズマＣＶＤ装置の変形例を説明す
る。図７は、本実施の形態における平行平板型のプラズ
マＣＶＤ装置１の構成例を模式的に示している。本実施
の形態では、下部電極１Ａに相対的に低い高周波電力供
給用の高周波電源ＲＦ２が電気的に接続され、上部電極
１Ｂに相対的に高い高周波電力供給用の高周波電源ＲＦ
１が電気的に接続されている。このプラズマＣＶＤ装置
１によれば、成膜処理に際してプラズマ中のイオンをウ
エハ２の主面側に引きつける能力を前記実施の形態１の
場合よりも向上させることができるので、全印加電力を
前記実施の形態１の場合よりもさらに低くしても、成膜
処理によって形成される絶縁膜の膜質を向上させること
ができる。したがって、チャージアップダメージをさら
に低減または防止した状態で、膜質の良好な絶縁膜を堆
積させることができる。これ以外は、前記実施の形態１
と同じである。

【００３１】なお、一般的に、上部電極および下部電極
の両方に高周波電力を印加する構造の平行平板型のプラ
ズマＣＶＤ装置を用いた成膜処理は、成膜される絶縁膜
の形状、特にステップカバレージを良好にするためのも
のであり、通常、高い電力を印加している。したがっ
て、チャージアップダメージの抑制または防止と、イオ
ンの方向性とを考慮した本実施の形態とは趣旨（目的、
構成、作用および効果）が異なるものである。

【００３２】次に、ＣＭＩＳ（Complementary MIS）回
路を有する半導体装置の製造方法を例として本実施の形
態の半導体装置の製造方法を図８〜図１４により説明す
る。

【００３３】まず、前記実施の形態１の図６の工程を経
た後、図８に示すように、層間絶縁膜８Ｂの上面をＣＭ
Ｐ（Chemical Mechanical Polish）法等によって研磨し
て平坦化した後、その層間絶縁膜８Ｂに、配線１１Ａの
一部が露出するようなスルーホール１２Ａを穿孔する。
続いて、そのスルーホール１２Ａ内に導体膜からなるプ
ラグ１０Ｂを形成した後、平坦な層間絶縁膜８Ｂおよび
プラグ１０Ｂ上に、例えば窒化シリコン膜からなる絶縁
膜１３Ａを、上記図７のプラズマＣＶＤ装置１を用いて
形成する。この際の成膜ガスとしては、例えばＴＥＯＳ
ガスとアンモニアガスとアルゴンガスとの混合ガスを用
いる。続いて、その平坦な絶縁膜１３Ａ上に、例えば酸
化シリコン膜からなる層間絶縁膜８Ｃを、前記層間絶縁
膜８Ｂと同様の条件で、上記図７のプラズマＣＶＤ装置
１を用いて形成する。本実施の形態２では、これら絶縁
膜１３Ａおよび層間絶縁膜８Ｃの成膜処理に際して、下
部電極１Ａおよび上部電極１Ｂにそれぞれ異なる周波数
の高周波電力を印加する。すなわち、ウエハ２を載置し
た下部電極１Ａに相対的に低い周波数の高周波電力を印
加し、ウエハ２の主面に対向する上部電極１Ｂに相対的
に高い周波数の高周波電力を印加する。これにより、前
記実施の形態１と同様の理由により、チャージアップダ
メージを抑制または防止した状態で、膜質の良好な絶縁
膜（絶縁膜１３Ａおよび層間絶縁膜８Ｃ）を形成するこ
とができる。

【００３４】その後、図９に示すように、層間絶縁膜８
Ｃおよび絶縁膜１３Ａに、配線用の溝１４Ａをドライエ
ッチング法によって形成する。このエッチング処理で
は、最初、酸化シリコン膜の方が窒化シリコン膜よりも
エッチング速度が速くなる条件でエッチング処理を施
し、絶縁膜１３Ａをエッチストッパとして機能させてエ
ッチング処理を行う。そして、絶縁膜１３Ａが露出され
た時点で今度は、窒化シリコン膜の方が酸化シリコン膜
よりもエッチング速度が速くなる条件でエッチング処理
を施す。これにより、下層の層間絶縁膜８Ｂの削れすぎ
を生じることなく、配線用の溝１４Ａを形成することが
できる。配線用の溝１４Ａの底面からはプラグ１０の上
面が露出されている。

【００３５】その後、図１０に示すように、配線用の溝
１４Ａ内に導体膜を埋め込むことにより、埋め込み配線
１５Ａを形成する。すなわち、基板２Ｓ上に、例えば窒
化チタン膜からなる相対的に薄いバリア用導体膜をスパ
ッタリング法によって堆積した後、その上に銅からなる
相対的に厚い主導体膜をメッキ法またはスパッタリング
法等によって堆積し、さらに、それらの積層導体膜が配
線用の溝１４Ａ内のみに残されるように、積層導体膜を
ＣＭＰ法等によって研磨することで、埋め込み配線１５
Ａを形成する。上記バリア用導体膜は、銅の拡散を抑制
または防止するための機能を有している。なお、ここで
は、プラグ１０Ｂと埋め込み配線１５Ａとを別々に形成
する、いわゆるシングルダマシン法を説明したが、これ
に限定されるものではなく、例えばプラグ部分と埋め込
み配線部分とを同一導体膜で同一工程時に埋め込む、い
わゆるデュアルダマシン法を使用しても良い。

【００３６】その後、層間絶縁膜８Ｃおよび埋め込み配
線１５Ａ上に、例えば窒化シリコンからなる絶縁膜１３
Ｂを上記絶縁膜１３Ａと同様に堆積した後、その上に、
酸化シリコンからなる層間絶縁膜８Ｄを上記層間絶縁膜
８Ｃと同様に堆積する。これ以降は、通常のダマシン配
線工程を経て半導体装置を製造する。

【００３７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００３８】例えば前記実施の形態においては成膜処理
に際してＴＥＯＳガスを用いたが、これに限定されるも
のではなく種々変更可能であり、例えばモノシランガス
またはジシランガスを用いても良い。

【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＩ
Ｓ回路を有する半導体装置の製造方法に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲ
ＡＭ（Static Random Access Memory）またはフラッシ
ュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programm
able Read Only Memory）等のようなメモリ回路を有す
る半導体装置の製造方法、上記メモリ回路と論理回路と
を同一半導体基板に設けている混載型の半導体装置の製
造方法あるいはバイポーラトランジスタやダイオードを
半導体基板上に設ける半導体装置の製造方法にも適用で
きる。

【００４０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００４１】すなわち、平行平板型のプラズマＣＶＤ装
置で半導体基板の主面上に絶縁膜を堆積する際に、平行
平板電極に２種の異なる周波数の電力を印加することに
より、プラズマ中のイオン等が絶縁膜にアタックするの
促進させることができるので、絶縁膜の膜質を向上させ
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
に用いる半導体製造装置の構成例の説明図である。

【図２】図１の半導体製造装置を用いた場合における印
加電力と成膜された絶縁膜の膜応力との関係を示すグラ
フ図である。

【図３】（ａ）および（ｂ）は図１の半導体製造装置を
用いた場合における半導体ウエハでのチャージアップダ
メージの説明図である。

【図４】（ａ）および（ｂ）は本発明者らが検討したプ
ラズマＣＶＤ装置を用いた場合における半導体ウエハで
のチャージアップダメージを比較のために示した説明図
である。

【図５】本発明の一実施の形態における半導体装置の製
造工程中の要部断面図である。

【図６】図５に続く半導体装置の製造工程中の要部断面
図である。

【図７】本発明の他の実施の形態である半導体装置の製
造に用いる半導体製造装置の構成例の説明図である。

【図８】図７の半導体製造装置を用いた半導体装置の製
造工程中の要部断面図である。

【図９】図８に続く半導体装置の製造工程中の要部断面
図である。

【図１０】図９に続く半導体装置の製造工程中の要部断
面図である。

【図１１】本発明者らが検討したチャージアップダメー
ジの高周波パワー依存性の説明図である。

【図１２】本発明者らが検討したプラズマＣＶＤ装置に
おける印加電力と成膜された絶縁膜の膜応力との関係を
示すグラフ図である。

【符号の説明】

１平行平板型のプラズマＣＶＤ装置１Ａ下部電極１Ｂ上部電極２半導体ウエハ２Ｓ半導体基板３分離部４半導体領域５ゲート絶縁膜６Ａ，６Ｂゲート電極７半導体領域８Ａ〜８Ｄ層間絶縁膜９Ａコンタクトホール１０Ａ，１０Ｂプラグ１１Ａ配線１２Ａスルーホール１３Ａ，１３Ｂ絶縁膜１４Ａ配線用の溝１５Ａ埋め込み配線ＰプラズマＲＦ１，ＲＦ２高周波電源Ｑp ｐチャネル型のＭＩＳ・ＦＥＴＱn ｎチャネル型のＭＩＳ・ＦＥＴＮＷＬｎウエルＰＷＬｐウエル

フロントページの続き (72)発明者奥平定之東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者斉藤哲夫東京都青梅市藤橋３丁目３番地２日立東京エレクトロニクス株式会社内Ｆターム(参考） 4K030 AA06 AA09 AA14 AA16 BA44 CA04 FA03 JA18 LA02 LA15 5F058 BA20 BC02 BC11 BF07 BF23 BF27 BF38 BJ02 BJ03

Claims

【特許請求の範囲】

【請求項１】平行平板型のプラズマＣＶＤ装置により
半導体基板の主面上に絶縁膜を堆積する際に、前記平行
平板型のプラズマＣＶＤ装置において、前記半導体基板
に対向する電極に、相対的に高い周波数の高周波電力
と、相対的に低い周波数の高周波電力との２種の高周波
電力を印加する工程を有することを特徴とする半導体装
置の製造方法。
【請求項２】平行平板型のプラズマＣＶＤ装置により
半導体基板の主面上に絶縁膜を堆積する際に、前記平行
平板型のプラズマＣＶＤ装置において、前記半導体基板
に対向する電極に相対的に高い高周波電力を印加し、前
記半導体基板を搭載する電極に相対的に低い高周波数電
力を印加する工程を有することを特徴とする半導体装置
の製造方法。
【請求項３】（ａ）半導体基板に絶縁ゲート型の電界
効果トランジスタを形成する工程、（ｂ）前記絶縁ゲー
ト型の電界効果トランジスタを形成した後の半導体基板
の主面上に、平行平板型のプラズマＣＶＤ装置を用いて
絶縁膜を堆積する工程を有し、前記半導体基板の主面上に絶縁膜を形成する際に、前記
平行平板型のプラズマＣＶＤ装置において、前記半導体
基板に対向する電極に、相対的に高い周波数の電力と、
相対的に低い周波数の電力との２種の高周波電力を印加
することを特徴とする半導体装置の製造方法。
【請求項４】（ａ）半導体基板に絶縁ゲート型の電界
効果トランジスタを形成する工程、（ｂ）前記絶縁ゲー
ト型の電界効果トランジスタを形成した後の半導体基板
の主面上に、平行平板型のプラズマＣＶＤ装置を用いて
絶縁膜を堆積する工程を有し、前記半導体基板の主面上に絶縁膜を堆積する際に、前記
平行平板型のプラズマＣＶＤ装置において、前記半導体
基板に対向する電極に相対的に高い周波数の高周波電力
を印加し、前記半導体基板を載置する電極に相対的に低
い周波数の高周波電力を印加する工程を有することを特
徴とする半導体装置の製造方法。
【請求項５】平行平板型のプラズマＣＶＤ装置により
半導体基板の主面上に絶縁膜を堆積する際に、前記平行
平板型のプラズマＣＶＤ装置において、前記半導体基板
に対向する電極に、相対的に高い周波数の高周波電力
と、相対的に低い周波数の高周波電力との２種の高周波
電力を印加する工程を有し、前記平行平板型のプラズマ
ＣＶＤ装置による絶縁膜の成膜時の全印加電力は、直径
８インチ型の半導体基板において４００Ｗ以下であるこ
とを特徴とする半導体装置の製造方法。