JP2002343741A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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Abstract
(57)【要約】
【課題】 バリアメタル膜構成の最適化を図る。
【解決手段】 半導体基板１上に形成した開口内にバリ
アメタル膜１１を介してタングステンプラグ１２Ａが埋
め込まれた半導体装置において、前記バリアメタル膜１
１が、チタン膜８と、ＣＶＤ法により形成された第１の
チタンナイトライド膜９と、スパッタ法により形成され
た第２のチタンナイトライド膜１０との積層膜であるこ
とを特徴とする。
アメタル膜１１を介してタングステンプラグ１２Ａが埋
め込まれた半導体装置において、前記バリアメタル膜１
１が、チタン膜８と、ＣＶＤ法により形成された第１の
チタンナイトライド膜９と、スパッタ法により形成され
た第２のチタンナイトライド膜１０との積層膜であるこ
とを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、コンタクト孔やビア等の
開口内を含む基板上にバリアメタル膜を介してタングス
テン膜を形成し、当該タングステン膜をＣＭＰ法により
研摩して開口内に埋め込む、あるいは当該タングステン
膜をエッチバックして開口内に埋め込む際のバリアメタ
ル膜の削れ等の発生を抑止する技術に関する。
製造方法に関し、更に言えば、コンタクト孔やビア等の
開口内を含む基板上にバリアメタル膜を介してタングス
テン膜を形成し、当該タングステン膜をＣＭＰ法により
研摩して開口内に埋め込む、あるいは当該タングステン
膜をエッチバックして開口内に埋め込む際のバリアメタ
ル膜の削れ等の発生を抑止する技術に関する。
【０００２】
【従来の技術】以下、従来の半導体装置とその製造方法
について図９を参照しながら説明する。
について図９を参照しながら説明する。
【０００３】図９において、５１は半導体基板で、５２
は前記基板表層に形成した拡散層である。そして、前記
基板５１を被覆するように、例えばＴＥＯＳ膜５３、Ｂ
ＰＳＧ膜５４及びＴＥＯＳ膜５５から成る層間絶縁膜が
形成されており、この層間絶縁膜に前記拡散層５２上に
コンタクトするコンタクト孔が形成され、このコンタク
ト孔内に、例えばおよそ１０〜５０ｎｍの膜厚のチタン
膜５６及びおよそ１０〜２００ｎｍの膜厚のチタンナイ
トライド膜５７から成るバリアメタル膜を介してタング
ステン（Ｗ）膜５８が埋め込み形成されている。
は前記基板表層に形成した拡散層である。そして、前記
基板５１を被覆するように、例えばＴＥＯＳ膜５３、Ｂ
ＰＳＧ膜５４及びＴＥＯＳ膜５５から成る層間絶縁膜が
形成されており、この層間絶縁膜に前記拡散層５２上に
コンタクトするコンタクト孔が形成され、このコンタク
ト孔内に、例えばおよそ１０〜５０ｎｍの膜厚のチタン
膜５６及びおよそ１０〜２００ｎｍの膜厚のチタンナイ
トライド膜５７から成るバリアメタル膜を介してタング
ステン（Ｗ）膜５８が埋め込み形成されている。
【０００４】ここで、近年、微細化が進み、コンタクト
孔及びビア径が小さくなり、アスペクト比が高くなる
と、バリアメタル膜形成法は、従来のＰＶＤ法（以下、
スパッタ法という。）からＣＶＤ法に変更されている。
ＣＶＤ法によるバリアメタル膜形成は、段差被覆性に優
れるため、薄い膜厚で十分なバリア性を確保でき、ま
た、メタルＣＶＤ法はランニングコストが高いのとスル
ープットの関係からも形成膜厚は、従来のＰＶＤ法より
も薄くなっている。
孔及びビア径が小さくなり、アスペクト比が高くなる
と、バリアメタル膜形成法は、従来のＰＶＤ法（以下、
スパッタ法という。）からＣＶＤ法に変更されている。
ＣＶＤ法によるバリアメタル膜形成は、段差被覆性に優
れるため、薄い膜厚で十分なバリア性を確保でき、ま
た、メタルＣＶＤ法はランニングコストが高いのとスル
ープットの関係からも形成膜厚は、従来のＰＶＤ法より
も薄くなっている。
【０００５】そのため、当該コンタクト孔内にタングス
テン膜を埋め込み形成する際のタングステン膜の除去工
程ではタングステン膜のエッチバック技術ではなく、タ
ングステン膜のＣＭＰ法による研摩技術が多く採用され
ている。即ち、上述したような比較的薄いバリアメタル
膜、特にチタンナイトライド膜がエッチバック時に削れ
て下層のチタン膜が露出し易くなり、チタン膜が露出し
た場合に水和性のデポ物（ＴｉｘＦｙ）が形成されてし
まう。尚、このデポ物は、大気中の水分と結合して水和
物となり、製品の信頼性低下を招く。
テン膜を埋め込み形成する際のタングステン膜の除去工
程ではタングステン膜のエッチバック技術ではなく、タ
ングステン膜のＣＭＰ法による研摩技術が多く採用され
ている。即ち、上述したような比較的薄いバリアメタル
膜、特にチタンナイトライド膜がエッチバック時に削れ
て下層のチタン膜が露出し易くなり、チタン膜が露出し
た場合に水和性のデポ物（ＴｉｘＦｙ）が形成されてし
まう。尚、このデポ物は、大気中の水分と結合して水和
物となり、製品の信頼性低下を招く。
【０００６】
【発明が解決しようとする課題】このようなコンタクト
孔内にバリアメタル膜を介してタングステン膜を埋め込
む技術において、以下に説明する問題が発生する場合が
あった。
孔内にバリアメタル膜を介してタングステン膜を埋め込
む技術において、以下に説明する問題が発生する場合が
あった。
【０００７】即ち、従来のバリアメタル膜を形成するＣ
ＶＤ法とタングステン膜のエッチバックプロセスの組み
合わせでは、チタンナイトライド膜が薄いために当該チ
タンナイトライド膜を残した状態で上記エッチバックを
終了させる（いわゆるSTOP ON TINの場合）に、そのプ
ロセスマージンが少なく条件設定が難しいという問題が
あった。
ＶＤ法とタングステン膜のエッチバックプロセスの組み
合わせでは、チタンナイトライド膜が薄いために当該チ
タンナイトライド膜を残した状態で上記エッチバックを
終了させる（いわゆるSTOP ON TINの場合）に、そのプ
ロセスマージンが少なく条件設定が難しいという問題が
あった。
【０００８】また、酸化膜上でエッチバックを終了させ
る（STOP ON Oxide）場合では、図１０に示すようなコ
ンタクト孔側壁部のバリアメタル膜（チタン膜）が削れ
（いわゆるガウジング）が発生するといった問題があ
り、再度、バリアメタル膜を敷き直す必要が生じてき
て、プロセスが複雑になってしまう。
る（STOP ON Oxide）場合では、図１０に示すようなコ
ンタクト孔側壁部のバリアメタル膜（チタン膜）が削れ
（いわゆるガウジング）が発生するといった問題があ
り、再度、バリアメタル膜を敷き直す必要が生じてき
て、プロセスが複雑になってしまう。
【０００９】そこで、通常の対処法として、タングステ
ン膜のＣＭＰ法による研摩技術の適用が考えられるが、
タングステン膜のエッチバック工程に比して割高とな
り、コストアップとなってしまう。
ン膜のＣＭＰ法による研摩技術の適用が考えられるが、
タングステン膜のエッチバック工程に比して割高とな
り、コストアップとなってしまう。
【００１０】更に言えば、上記タングステン膜のＣＭＰ
法による研摩技術においても、バリアメタル膜も同時に
研摩するSTOP ON Oxideが行われることが多くなってき
ている。そのため、タングステン膜のＣＭＰ法による研
摩工程後の洗浄工程において、洗浄時の薬液として、安
価なフッ酸を使用すると、上記したガウジングが発生
し、金属配線形成時の信頼性が低下することになる。
尚、上記問題には、洗浄時の薬液として上記ガウジング
が発生しないようにチタン膜がエッチングされ難い、ク
エン酸系の薬液を使用することで対処することは可能で
ある。しかしながら、当該薬液は比較的高価なため、コ
ストアップとなってしまう。
法による研摩技術においても、バリアメタル膜も同時に
研摩するSTOP ON Oxideが行われることが多くなってき
ている。そのため、タングステン膜のＣＭＰ法による研
摩工程後の洗浄工程において、洗浄時の薬液として、安
価なフッ酸を使用すると、上記したガウジングが発生
し、金属配線形成時の信頼性が低下することになる。
尚、上記問題には、洗浄時の薬液として上記ガウジング
が発生しないようにチタン膜がエッチングされ難い、ク
エン酸系の薬液を使用することで対処することは可能で
ある。しかしながら、当該薬液は比較的高価なため、コ
ストアップとなってしまう。
【００１１】
【課題を解決するための手段】そこで、本発明は上記課
題に鑑み為されたもので、半導体基板上に形成した開口
内にバリアメタル膜を介してタングステン膜が埋め込ま
れた半導体装置において、前記バリアメタル膜が、チタ
ン膜とＣＶＤ法により形成された第１のチタンナイトラ
イド膜とスパッタ法により形成された第２のチタンナイ
トライド膜との積層膜であることを特徴とし、前記第２
のチタンナイトライド膜をスパッタ法により形成するこ
とで、当該第２のチタンナイトライド膜を従来に比して
厚く形成し、開口内にタングステンプラグを埋め込み形
成する際の、ＣＭＰ法によるタングステン膜の研摩時、
あるいはタングステン膜のエッチバック時のプロセスマ
ージンが大きくなり、第２のチタンナイトライド膜を残
した状態で、タングステン膜の研摩、あるいはタングス
テン膜のエッチバックが終了する。
題に鑑み為されたもので、半導体基板上に形成した開口
内にバリアメタル膜を介してタングステン膜が埋め込ま
れた半導体装置において、前記バリアメタル膜が、チタ
ン膜とＣＶＤ法により形成された第１のチタンナイトラ
イド膜とスパッタ法により形成された第２のチタンナイ
トライド膜との積層膜であることを特徴とし、前記第２
のチタンナイトライド膜をスパッタ法により形成するこ
とで、当該第２のチタンナイトライド膜を従来に比して
厚く形成し、開口内にタングステンプラグを埋め込み形
成する際の、ＣＭＰ法によるタングステン膜の研摩時、
あるいはタングステン膜のエッチバック時のプロセスマ
ージンが大きくなり、第２のチタンナイトライド膜を残
した状態で、タングステン膜の研摩、あるいはタングス
テン膜のエッチバックが終了する。
【００１２】また、本発明は、半導体基板上にフローテ
ィングゲート及びコントロールゲートが積層され、前記
フローティングゲート及びコントロールゲートに隣接す
るように形成された拡散層上に設けられた開口内にバリ
アメタル膜を介してタングステン膜が埋め込まれる半導
体装置に適用したことを特徴とする。
ィングゲート及びコントロールゲートが積層され、前記
フローティングゲート及びコントロールゲートに隣接す
るように形成された拡散層上に設けられた開口内にバリ
アメタル膜を介してタングステン膜が埋め込まれる半導
体装置に適用したことを特徴とする。
【００１３】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１４】図１において、１は例えば、Ｐ型の半導体
基板で、２は前記基板表層に形成したＮ型の拡散層であ
る。そして、前記基板１を被覆するように、例えばＴＥ
ＯＳ膜３、ＢＰＳＧ膜４及びＴＥＯＳ膜５から成る層間
絶縁膜が形成されており、この層間絶縁膜上に形成した
レジスト（ＰＲ）膜６をマスクにして前記拡散層２上に
コンタクトするコンタクト孔７を形成する。
基板で、２は前記基板表層に形成したＮ型の拡散層であ
る。そして、前記基板１を被覆するように、例えばＴＥ
ＯＳ膜３、ＢＰＳＧ膜４及びＴＥＯＳ膜５から成る層間
絶縁膜が形成されており、この層間絶縁膜上に形成した
レジスト（ＰＲ）膜６をマスクにして前記拡散層２上に
コンタクトするコンタクト孔７を形成する。
【００１５】尚、本工程では、その開口部が広い（その
断面が、順テーパー形状の）コンタクト孔７を形成して
いる。これは、後述するバリアメタル膜１１（特に、第
２のチタンナイトライド膜１０）のコンタクト孔７上部
角部でのオーバーハングを緩和させ、その後のタングス
テンプラグ１２Ａの窪み（いわゆる、シーム）発生を抑
止するためである。
断面が、順テーパー形状の）コンタクト孔７を形成して
いる。これは、後述するバリアメタル膜１１（特に、第
２のチタンナイトライド膜１０）のコンタクト孔７上部
角部でのオーバーハングを緩和させ、その後のタングス
テンプラグ１２Ａの窪み（いわゆる、シーム）発生を抑
止するためである。
【００１６】次に、図２において、前記レジスト（Ｐ
Ｒ）膜６を除去した後に、前記コンタクト孔７を含む基
板（層間絶縁膜）上全面に、スパッタ法によりチタン
（Ｔｉ）膜８をおよそ１０〜３０ｎｍの膜厚で形成す
る。尚、前記チタン膜８は、指向性のスパッタ法により
形成するものであっても構わない。
Ｒ）膜６を除去した後に、前記コンタクト孔７を含む基
板（層間絶縁膜）上全面に、スパッタ法によりチタン
（Ｔｉ）膜８をおよそ１０〜３０ｎｍの膜厚で形成す
る。尚、前記チタン膜８は、指向性のスパッタ法により
形成するものであっても構わない。
【００１７】続いて、図３において、前記チタン膜８上
にＣＶＤ法により第１のチタンナイトライド（ＴｉＮ）
膜９をおよそ５〜３０ｎｍの膜厚で形成する。
にＣＶＤ法により第１のチタンナイトライド（ＴｉＮ）
膜９をおよそ５〜３０ｎｍの膜厚で形成する。
【００１８】更に、図４において、第１のチタンナイト
ライド膜９上に、スパッタ法により第２のチタンナイト
ライド（ＴｉＮ）膜１０をおよそ５０〜１５０ｎｍの膜
厚で形成する。
ライド膜９上に、スパッタ法により第２のチタンナイト
ライド（ＴｉＮ）膜１０をおよそ５０〜１５０ｎｍの膜
厚で形成する。
【００１９】ここで、本工程では、スパッタ法によるチ
タンナイトライド膜の成膜が、ＣＶＤ法によるチタンナ
イトライド膜の成膜よりも、段差被覆性が劣るという欠
点を利用することで、図示したようにコンタクト孔７の
底部における膜厚が、開口部等に比して薄くなってい
る。
タンナイトライド膜の成膜が、ＣＶＤ法によるチタンナ
イトライド膜の成膜よりも、段差被覆性が劣るという欠
点を利用することで、図示したようにコンタクト孔７の
底部における膜厚が、開口部等に比して薄くなってい
る。
【００２０】そのため、前述したようにコンタクト孔７
の開口部が広げられた状態で、チタンナイトライド膜の
膜厚が開口部ほど厚くなることで、コンタクト孔７の開
口径は上下に渡って、ほぼ均一となるように形成され
る。尚、前記バリアメタル膜１１（特に、第２のチタン
ナイトライド膜１０）のオーバーハング量を考慮して、
前記コンタクト孔７の上部開口径を設定しておけば良
い。
の開口部が広げられた状態で、チタンナイトライド膜の
膜厚が開口部ほど厚くなることで、コンタクト孔７の開
口径は上下に渡って、ほぼ均一となるように形成され
る。尚、前記バリアメタル膜１１（特に、第２のチタン
ナイトライド膜１０）のオーバーハング量を考慮して、
前記コンタクト孔７の上部開口径を設定しておけば良
い。
【００２１】そして、図５において、チタン膜８と第１
のチタンナイトライド膜９と第２のチタンナイトライド
膜１０との積層膜から成るバリアメタル膜１１にバリア
アニール処理を施した後、このバリアメタル膜１１上に
タングステン（Ｗ）膜１２を形成する。
のチタンナイトライド膜９と第２のチタンナイトライド
膜１０との積層膜から成るバリアメタル膜１１にバリア
アニール処理を施した後、このバリアメタル膜１１上に
タングステン（Ｗ）膜１２を形成する。
【００２２】その後、前記タングステン膜１２をＣＭＰ
法により所定位置まで研摩することで、前記コンタクト
孔７内に埋め込んで、タングステン（Ｗ）プラグ１２Ａ
を形成する。このとき、上述したように第２のチタンナ
イトライド膜１０をスパッタ法により形成しているた
め、コンタクト孔７内（底部及び側壁部）に比して他の
コンタクト孔７以外（外周）の平坦部は厚く形成されて
いるため、この第２のチタンナイトライド膜１０をＣＭ
Ｐ法により研摩する際のプロセスマージンが大きくな
り、当該第２のチタンナイトライド膜１０を残した状態
で、上記研摩を終了させることができる。
法により所定位置まで研摩することで、前記コンタクト
孔７内に埋め込んで、タングステン（Ｗ）プラグ１２Ａ
を形成する。このとき、上述したように第２のチタンナ
イトライド膜１０をスパッタ法により形成しているた
め、コンタクト孔７内（底部及び側壁部）に比して他の
コンタクト孔７以外（外周）の平坦部は厚く形成されて
いるため、この第２のチタンナイトライド膜１０をＣＭ
Ｐ法により研摩する際のプロセスマージンが大きくな
り、当該第２のチタンナイトライド膜１０を残した状態
で、上記研摩を終了させることができる。
【００２３】従って、従来のようにタングステン膜の研
摩後の洗浄によるガウジングの発生を抑止するために、
高価な薬液を使用する必要が無くなり、低コスト化が実
現できる。また、上記タングステンプラグ１２Ａを形成
後の、後述する配線形成時のバリアメタル膜の敷き直し
工程が不要となり、製造プロセスの合理化が図れると共
に、低コスト化が図れる。
摩後の洗浄によるガウジングの発生を抑止するために、
高価な薬液を使用する必要が無くなり、低コスト化が実
現できる。また、上記タングステンプラグ１２Ａを形成
後の、後述する配線形成時のバリアメタル膜の敷き直し
工程が不要となり、製造プロセスの合理化が図れると共
に、低コスト化が図れる。
【００２４】尚、上記実施形態では、タングステン膜１
２を形成した後に、タングステンプラグ１２Ａを形成す
る際にＣＭＰ法による研摩方法を採用した一例を紹介し
ているが、本発明はそれに限定されるものではなく、例
えば、タングステン膜のエッチバック工程を適用させる
ことも可能である。以下、上記タングステン膜のエッチ
バック工程を採用した他の実施形態について図面を参照
しながら説明する。
２を形成した後に、タングステンプラグ１２Ａを形成す
る際にＣＭＰ法による研摩方法を採用した一例を紹介し
ているが、本発明はそれに限定されるものではなく、例
えば、タングステン膜のエッチバック工程を適用させる
ことも可能である。以下、上記タングステン膜のエッチ
バック工程を採用した他の実施形態について図面を参照
しながら説明する。
【００２５】この場合には、図５に示したタングステン
膜１２の形成後に、図７に示すようにタングステン膜１
２のエッチバック工程を施す。即ち、前記タングステン
膜１２を所定位置までエッチバックすることで、前記コ
ンタクト孔７内に埋め込んで、タングステン（Ｗ）プラ
グ１２Ｂを形成する。
膜１２の形成後に、図７に示すようにタングステン膜１
２のエッチバック工程を施す。即ち、前記タングステン
膜１２を所定位置までエッチバックすることで、前記コ
ンタクト孔７内に埋め込んで、タングステン（Ｗ）プラ
グ１２Ｂを形成する。
【００２６】このとき、上述したように第２のチタンナ
イトライド膜１０をスパッタ法により形成しているた
め、コンタクト孔７内（底部及び側壁部）に比して他の
コンタクト孔７以外（外周）の平坦部は厚く形成されて
いるため、この第２のチタンナイトライド膜１０をエッ
チバックする際のプロセスマージンが大きくなり、当該
第２のチタンナイトライド膜１０を残した状態で、上記
エッチバック工程を終了させることができる。
イトライド膜１０をスパッタ法により形成しているた
め、コンタクト孔７内（底部及び側壁部）に比して他の
コンタクト孔７以外（外周）の平坦部は厚く形成されて
いるため、この第２のチタンナイトライド膜１０をエッ
チバックする際のプロセスマージンが大きくなり、当該
第２のチタンナイトライド膜１０を残した状態で、上記
エッチバック工程を終了させることができる。
【００２７】従って、従来のようにタングステン膜のエ
ッチバック工程後の洗浄によるガウジングの発生を抑止
するために、高価な薬液を使用する必要が無くなり、低
コスト化が実現できる。また、上記タングステンプラグ
１２Ｂを形成後の、後述する配線形成時のバリアメタル
膜の敷き直し工程が不要となり、製造プロセスの合理化
が図れると共に、低コスト化が図れる。
ッチバック工程後の洗浄によるガウジングの発生を抑止
するために、高価な薬液を使用する必要が無くなり、低
コスト化が実現できる。また、上記タングステンプラグ
１２Ｂを形成後の、後述する配線形成時のバリアメタル
膜の敷き直し工程が不要となり、製造プロセスの合理化
が図れると共に、低コスト化が図れる。
【００２８】以下、図示した説明は省略するが、前記タ
ングステンプラグ１２Ａ，１２Ｂ上に不図示の金属配線
（Ａｌ膜、Ａｌ−Ｓｉ膜、Ａｌ−Ｃｕ膜、Ａｌ−Ｓｉ−
Ｃｕ膜等）を形成し、更にパッシベーション膜等を形成
して半導体装置を完成させる。
ングステンプラグ１２Ａ，１２Ｂ上に不図示の金属配線
（Ａｌ膜、Ａｌ−Ｓｉ膜、Ａｌ−Ｃｕ膜、Ａｌ−Ｓｉ−
Ｃｕ膜等）を形成し、更にパッシベーション膜等を形成
して半導体装置を完成させる。
【００２９】以下、本発明をフローティングゲート及び
コントロールゲートを有する不揮発性半導体記憶装置に
適用した実施の形態について図８を参照しながら説明す
る。
コントロールゲートを有する不揮発性半導体記憶装置に
適用した実施の形態について図８を参照しながら説明す
る。
【００３０】図８において、例えばＰ型の半導体基板２
１の表層には、Ｎ型の拡散領域（拡散深さの深い方を便
宜的にソース領域と呼び、浅い方をドレイン領域とす
る。）２２が相互に離隔して形成されている。
１の表層には、Ｎ型の拡散領域（拡散深さの深い方を便
宜的にソース領域と呼び、浅い方をドレイン領域とす
る。）２２が相互に離隔して形成されている。
【００３１】また、ソース領域２２の両側の基板２１上
にはおよそ３〜２０ｎｍの膜厚のゲート酸化膜２４を介
しておよそ１００〜２００ｎｍの膜厚の導電化されたポ
リシリコン膜から成るフローティングゲート（ＦＧ）２
５が形成されている。更に、前記ソース領域２２及びド
レイン領域２２の間の基板１１上には、およそ３０〜４
０ｎｍの膜厚のトンネル酸化膜２６を介しておよそ１０
０〜２００ｎｍの膜厚のポリシリコン膜とおよそ１００
〜２００ｎｍの膜厚のタングステンシリサイド（ＷＳｉ
ｘ）膜から成るコントロールゲート（ＣＧ）２７が形成
されている。前記コントロールゲート２７のソース領域
２２側の端部は、前記トンネル酸化膜２６を介してフロ
ーティングゲート２５の上方に配置されている。
にはおよそ３〜２０ｎｍの膜厚のゲート酸化膜２４を介
しておよそ１００〜２００ｎｍの膜厚の導電化されたポ
リシリコン膜から成るフローティングゲート（ＦＧ）２
５が形成されている。更に、前記ソース領域２２及びド
レイン領域２２の間の基板１１上には、およそ３０〜４
０ｎｍの膜厚のトンネル酸化膜２６を介しておよそ１０
０〜２００ｎｍの膜厚のポリシリコン膜とおよそ１００
〜２００ｎｍの膜厚のタングステンシリサイド（ＷＳｉ
ｘ）膜から成るコントロールゲート（ＣＧ）２７が形成
されている。前記コントロールゲート２７のソース領域
２２側の端部は、前記トンネル酸化膜２６を介してフロ
ーティングゲート２５の上方に配置されている。
【００３２】尚、前記ソース領域２２及びコントロール
ゲート２７は、いずれも一方向（紙面に垂直な方向）に
延びており、ソース領域２２の両側には複数のドレイン
領域２２及び複数のコントロールゲート２７が前記一方
向に沿って配列されている。そして、コントロールゲー
ト２７は、不揮発性半導体記憶装置のワード線として作
用する。
ゲート２７は、いずれも一方向（紙面に垂直な方向）に
延びており、ソース領域２２の両側には複数のドレイン
領域２２及び複数のコントロールゲート２７が前記一方
向に沿って配列されている。そして、コントロールゲー
ト２７は、不揮発性半導体記憶装置のワード線として作
用する。
【００３３】そして、前記基板２１上のフローティング
ゲート２５及びコントロールゲート２７を被覆するよう
に例えば、ＬＰ−ＴＥＯＳ膜，ＢＰＳＧ膜，プラズマＴ
ＥＯＳ膜から構成された層間絶縁膜２８が形成されてい
る。尚、ＢＰＳＧ膜は、層間絶縁膜２８の平坦性を向上
させるために介在させている。
ゲート２５及びコントロールゲート２７を被覆するよう
に例えば、ＬＰ−ＴＥＯＳ膜，ＢＰＳＧ膜，プラズマＴ
ＥＯＳ膜から構成された層間絶縁膜２８が形成されてい
る。尚、ＢＰＳＧ膜は、層間絶縁膜２８の平坦性を向上
させるために介在させている。
【００３４】このような構成の不揮発性半導体記憶装置
において、前記層間絶縁膜２８に不図示のレジスト膜を
マスクにして前記ドレイン領域２２上にコンタクトする
コンタクト孔を形成し、このコンタクト孔を含む基板
（層間絶縁膜２８）上の全面にバリアメタル膜２９を形
成する。尚、前記コンタクト孔の開口部は、底部よりも
広くなっている。
において、前記層間絶縁膜２８に不図示のレジスト膜を
マスクにして前記ドレイン領域２２上にコンタクトする
コンタクト孔を形成し、このコンタクト孔を含む基板
（層間絶縁膜２８）上の全面にバリアメタル膜２９を形
成する。尚、前記コンタクト孔の開口部は、底部よりも
広くなっている。
【００３５】このバリアメタル膜２９に本発明を適用す
る。即ち、前記コンタクト孔を含む基板（層間絶縁膜）
上全面に、スパッタ法によりチタン（Ｔｉ）膜をおよそ
１００〜３０ｎｍの膜厚で形成し、当該チタン膜上にＣ
ＶＤ法により第１のチタンナイトライド（ＴｉＮ）膜を
およそ５〜３０ｎｍの膜厚で形成し、更に当該第１のチ
タンナイトライド膜上に、スパッタ法により第２のチタ
ンナイトライド（ＴｉＮ）膜をおよそ５０〜１５０ｎｍ
の膜厚で形成して、バリアメタル膜を形成する。
る。即ち、前記コンタクト孔を含む基板（層間絶縁膜）
上全面に、スパッタ法によりチタン（Ｔｉ）膜をおよそ
１００〜３０ｎｍの膜厚で形成し、当該チタン膜上にＣ
ＶＤ法により第１のチタンナイトライド（ＴｉＮ）膜を
およそ５〜３０ｎｍの膜厚で形成し、更に当該第１のチ
タンナイトライド膜上に、スパッタ法により第２のチタ
ンナイトライド（ＴｉＮ）膜をおよそ５０〜１５０ｎｍ
の膜厚で形成して、バリアメタル膜を形成する。
【００３６】このとき、上述したように第２のチタンナ
イトライド膜をスパッタ法により形成することで、コン
タクト孔内（底部及び側壁部）に比して他のコンタクト
孔以外（外周）の平坦部は厚く形成しているため、後述
するタングステンプラグの形成時に、この第２のチタン
ナイトライド膜を残した状態で、上記タングステン膜の
ＣＭＰ法による研摩工程やエッチバック工程を終了させ
ることができる。
イトライド膜をスパッタ法により形成することで、コン
タクト孔内（底部及び側壁部）に比して他のコンタクト
孔以外（外周）の平坦部は厚く形成しているため、後述
するタングステンプラグの形成時に、この第２のチタン
ナイトライド膜を残した状態で、上記タングステン膜の
ＣＭＰ法による研摩工程やエッチバック工程を終了させ
ることができる。
【００３７】そして、前記チタン膜と第１のチタンナイ
トライド膜と第２のチタンナイトライド膜との積層膜か
ら成るバリアメタル膜２９にバリアアニール処理を施し
た後、このバリアメタル膜２９上にタングステン（Ｗ）
膜を形成し、当該タングステン膜にＣＭＰ法による研摩
あるいはエッチバックを施すことで、バリアメタル膜２
９を介してタングステン膜から成るタングステンプラグ
３０を埋設し、その上に金属配線３１を形成すること
で、前記ドレイン領域２２にコンタクトして成る当該不
揮発性半導体記憶装置のビット線が形成される。
トライド膜と第２のチタンナイトライド膜との積層膜か
ら成るバリアメタル膜２９にバリアアニール処理を施し
た後、このバリアメタル膜２９上にタングステン（Ｗ）
膜を形成し、当該タングステン膜にＣＭＰ法による研摩
あるいはエッチバックを施すことで、バリアメタル膜２
９を介してタングステン膜から成るタングステンプラグ
３０を埋設し、その上に金属配線３１を形成すること
で、前記ドレイン領域２２にコンタクトして成る当該不
揮発性半導体記憶装置のビット線が形成される。
【００３８】本実施形態においても、バリアメタル膜２
９（特に、第２のチタンナイトライド膜）の膜厚を従来
に比して厚くすることができるため、タングステン膜の
ＣＭＰ法による研摩工程やエッチバック工程において下
層のチタン膜が露出しないようにすることができ、従来
のようなチタン膜の露出によるデポ物の発生を抑止でき
る。
９（特に、第２のチタンナイトライド膜）の膜厚を従来
に比して厚くすることができるため、タングステン膜の
ＣＭＰ法による研摩工程やエッチバック工程において下
層のチタン膜が露出しないようにすることができ、従来
のようなチタン膜の露出によるデポ物の発生を抑止でき
る。
【００３９】また、上記タングステン膜のＣＭＰ法によ
る研摩工程やエッチバック工程後の洗浄によるガウジン
グの発生を抑止するために、高価な薬液を使用する必要
が無くなり、低コスト化が実現できる。また、上記タン
グステンプラグ３０を形成後の、金属配線３１形成時の
バリアメタル膜の敷き直し工程が不要となり、製造プロ
セスの合理化が図れると共に、低コスト化が図れる。
る研摩工程やエッチバック工程後の洗浄によるガウジン
グの発生を抑止するために、高価な薬液を使用する必要
が無くなり、低コスト化が実現できる。また、上記タン
グステンプラグ３０を形成後の、金属配線３１形成時の
バリアメタル膜の敷き直し工程が不要となり、製造プロ
セスの合理化が図れると共に、低コスト化が図れる。
【００４０】尚、本実施形態では、フローティングゲー
ト２５の上部から側部にまたがるようにトンネル酸化膜
２６を介してコントロールゲート２７が積層されて成
る、いわゆるスプリットゲート型の不揮発性半導体記憶
装置に適用した例を示したが、本発明はこれに限定され
るものではなく、フローティングゲート上の全面にコン
トロールゲートが積層されて成る、いわゆるスタックド
ゲート型の不揮発性記憶装置に適用しても良い。
ト２５の上部から側部にまたがるようにトンネル酸化膜
２６を介してコントロールゲート２７が積層されて成
る、いわゆるスプリットゲート型の不揮発性半導体記憶
装置に適用した例を示したが、本発明はこれに限定され
るものではなく、フローティングゲート上の全面にコン
トロールゲートが積層されて成る、いわゆるスタックド
ゲート型の不揮発性記憶装置に適用しても良い。
【００４１】
【発明の効果】本発明によれば、バリアメタル膜をチタ
ン膜と、ＣＶＤ法による第１のチタンナイトライド膜
と、スパッタ法による第２のチタンナイトライド膜との
積層膜構成としたことで、開口内にタングステンプラグ
を埋め込み形成する際の、ＣＭＰ法によるタングステン
膜の研摩工程、あるいはタングステン膜のエッチバック
工程において、前記第２のチタンナイトライド膜を残し
た状態で上記研摩あるいはエッチバック工程を終了させ
ることができるようになる。
ン膜と、ＣＶＤ法による第１のチタンナイトライド膜
と、スパッタ法による第２のチタンナイトライド膜との
積層膜構成としたことで、開口内にタングステンプラグ
を埋め込み形成する際の、ＣＭＰ法によるタングステン
膜の研摩工程、あるいはタングステン膜のエッチバック
工程において、前記第２のチタンナイトライド膜を残し
た状態で上記研摩あるいはエッチバック工程を終了させ
ることができるようになる。
【００４２】従って、タングステン膜のエッチバック工
程時にチタン膜が露出することで発生していたデポ物の
生成を抑止できる。また、ＣＭＰ法によるタングステン
膜の研摩工程後の洗浄時にチタン膜が削れて後工程での
金属配線形成の信頼性劣化を抑止できる。更に言えば、
バリアメタル膜の敷き直し工程が不要となるため、コス
ト上昇を抑止できる。
程時にチタン膜が露出することで発生していたデポ物の
生成を抑止できる。また、ＣＭＰ法によるタングステン
膜の研摩工程後の洗浄時にチタン膜が削れて後工程での
金属配線形成の信頼性劣化を抑止できる。更に言えば、
バリアメタル膜の敷き直し工程が不要となるため、コス
ト上昇を抑止できる。
【００４３】また、本発明をフローティングゲート及び
コントロールゲートとを有する不揮発性半導体記憶装置
のような高段差部を有する領域に形成する開口内にタン
グステン膜を埋め込むものに適用すれば、タングステン
膜の埋め込み工程の改善が図れる。
コントロールゲートとを有する不揮発性半導体記憶装置
のような高段差部を有する領域に形成する開口内にタン
グステン膜を埋め込むものに適用すれば、タングステン
膜の埋め込み工程の改善が図れる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の他の実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図８】本発明の他の実施形態の半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図９】従来の半導体装置の製造方法を示す断面図であ
る。
る。
【図１０】従来の課題を説明するための図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 29/78 ３７１ ５Ｆ１０１ 29/788 29/792 Ｆターム(参考） 4K029 AA06 AA24 BA60 CA05 FA07 4K030 BA18 BA38 CA04 CA12 HA03 4M104 AA01 BB01 BB14 CC01 DD12 DD19 DD37 DD43 FF14 FF18 FF22 GG16 HH20 5F033 HH08 HH09 JJ18 JJ19 JJ33 KK03 NN06 NN07 NN32 PP06 PP15 PP33 QQ09 QQ10 QQ31 QQ37 QQ48 QQ73 RR04 RR15 SS04 TT02 VV16 XX00 XX02 5F083 EP02 EP24 JA35 JA36 JA39 JA40 MA06 MA19 PR39 PR40 5F101 BA04 BB04 BD22
Claims (10)
- 【請求項１】 半導体基板上に形成した開口内にバリア
メタル膜を介してタングステン膜が埋め込まれた半導体
装置において、 前記バリアメタル膜が、チタン膜とＣＶＤ法により形成
された第１のチタンナイトライド膜とスパッタ法により
形成された第２のチタンナイトライド膜との積層膜であ
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板上にフローティングゲート及
びコントロールゲートが積層され、前記フローティング
ゲート及びコントロールゲートに隣接するように形成さ
れた拡散層上に設けられた開口内にバリアメタル膜を介
してタングステン膜が埋め込まれた半導体装置におい
て、 前記バリアメタル膜が、チタン膜とＣＶＤ法により形成
された第１のチタンナイトライド膜とスパッタ法により
形成された第２のチタンナイトライド膜との積層膜であ
ることを特徴とする半導体装置。 - 【請求項３】 前記バリアメタル膜の上面は、ＣＭＰ法
によるタングステン膜の研摩面と同一面まで研摩されて
いることを特徴とする請求項１または請求項２に記載の
半導体装置。 - 【請求項４】 前記バリアメタル膜の上面は、タングス
テン膜のエッチバック表面と同一面となるように形成さ
れていることを特徴とする請求項１または請求項２に記
載の半導体装置。 - 【請求項５】 半導体基板上に形成した開口内にバリア
メタル膜を介してタングステン膜を埋め込む半導体装置
の製造方法において、 前記開口内を含む基板上面にチタン膜を形成する工程
と、 前記チタン膜を被覆するようにＣＶＤ法により第１のチ
タンナイトライド膜を形成する工程と、 スパッタ法により第２のチタンナイトライド膜を形成す
る工程と、 前記開口内を含む基板全面に前記チタン膜、第１のチタ
ンナイトライド膜及び第２のチタンナイトライド膜から
成るバリアメタル膜を介してタングステン膜を形成する
工程と、 前記タングステン膜をＣＭＰ法により研摩して前記コン
タクト孔内に埋め込む工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項６】 半導体基板上にフローティングゲート及
びコントロールゲートが積層され、前記フローティング
ゲート及びコントロールゲートに隣接するように形成さ
れた拡散層上に設けられた開口内にバリアメタル膜を介
してタングステン膜が埋め込まれた半導体装置の製造方
法において、 前記開口内を含む基板上面にチタン膜を形成する工程
と、 前記チタン膜を被覆するようにＣＶＤ法により第１のチ
タンナイトライド膜を形成する工程と、 スパッタ法により第２のチタンナイトライド膜を形成す
る工程と、 前記開口内を含む基板全面に前記チタン膜、第１のチタ
ンナイトライド膜及び第２のチタンナイトライド膜から
成るバリアメタル膜を介してタングステン膜を形成する
工程と、 前記タングステン膜をＣＭＰ法により研摩して前記開口
内に埋め込む工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項７】 前記ＣＭＰ法によるタングステン膜の研
摩工程は、前記バリアメタル膜を残した位置で終了させ
ることを特徴とする請求項５または請求項６に記載の半
導体装置の製造方法。 - 【請求項８】 半導体基板上に形成した開口内にバリア
メタル膜を介してタングステン膜を埋め込む半導体装置
の製造方法において、 前記開口内を含む基板上面にチタン膜を形成する工程
と、 前記チタン膜を被覆するようにＣＶＤ法により第１のチ
タンナイトライド膜を形成する工程と、 スパッタ法により第２のチタンナイトライド膜を形成す
る工程と、 前記開口内を含む基板全面に前記チタン膜、第１のチタ
ンナイトライド膜及び第２のチタンナイトライド膜から
成るバリアメタル膜を介してタングステン膜を形成する
工程と、 前記タングステン膜をエッチバックして前記開口内に埋
め込む工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項９】 半導体基板上にフローティングゲート及
びコントロールゲートが積層され、前記フローティング
ゲート及びコントロールゲートに隣接するように形成さ
れた拡散層上に設けられた開口内にバリアメタル膜を介
してタングステン膜が埋め込まれた半導体装置の製造方
法において、 前記開口内を含む基板上面にチタン膜を形成する工程
と、 前記チタン膜を被覆するようにＣＶＤ法により第１のチ
タンナイトライド膜を形成する工程と、 スパッタ法により第２のチタンナイトライド膜を形成す
る工程と、 前記開口内を含む基板全面に前記チタン膜、第１のチタ
ンナイトライド膜及び第２のチタンナイトライド膜から
成るバリアメタル膜を介してタングステン膜を形成する
工程と、 前記タングステン膜をエッチバックして前記開口内に埋
め込む工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項１０】 前記タングステン膜のエッチバック工
程は、前記バリアメタル膜を残した位置で終了させるこ
とを特徴とする請求項８または請求項９に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001144415A JP2002343741A (ja) | 2001-05-15 | 2001-05-15 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001144415A JP2002343741A (ja) | 2001-05-15 | 2001-05-15 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343741A true JP2002343741A (ja) | 2002-11-29 |
Family
ID=18990373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001144415A Pending JP2002343741A (ja) | 2001-05-15 | 2001-05-15 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002343741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017168687A (ja) * | 2016-03-16 | 2017-09-21 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
-
2001
- 2001-05-15 JP JP2001144415A patent/JP2002343741A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017168687A (ja) * | 2016-03-16 | 2017-09-21 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |