JP2002334937A - Ｉｄ実装可能なｌｓｉ、機密鍵実装方法、ｌｓｉテスト方法およびｌｓｉ開発方法 - Google Patents
Ｉｄ実装可能なｌｓｉ、機密鍵実装方法、ｌｓｉテスト方法およびｌｓｉ開発方法Info
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Abstract
(57)【要約】
【課題】 様々なＩＤを容易に実装可能なＬＳＩを提供
する。 【解決手段】 ＬＳＩ１０において、デコード部１１は
外部から受けたＩＤ信号Ｆｕｓｅｄｅｃをデコードして
デコード信号を出力する。ヒューズ回路１２は、動作設
定信号Ｆｕｓｅがアクティブのときデコード信号が表す
値を記憶し、動作設定信号Ｆｕｓｅがノンアクティブの
とき記憶した値を保持する。ＩＤＲＡＭ１３はヒューズ
回路１２の保持値をＩＤとして記憶する。これにより、
ＩＤ信号Ｆｕｓｅｄｅｃの値を変えるだけで、様々な値
のＩＤをＬＳＩ１０に実装できる。
する。 【解決手段】 ＬＳＩ１０において、デコード部１１は
外部から受けたＩＤ信号Ｆｕｓｅｄｅｃをデコードして
デコード信号を出力する。ヒューズ回路１２は、動作設
定信号Ｆｕｓｅがアクティブのときデコード信号が表す
値を記憶し、動作設定信号Ｆｕｓｅがノンアクティブの
とき記憶した値を保持する。ＩＤＲＡＭ１３はヒューズ
回路１２の保持値をＩＤとして記憶する。これにより、
ＩＤ信号Ｆｕｓｅｄｅｃの値を変えるだけで、様々な値
のＩＤをＬＳＩ１０に実装できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＤや機密鍵が実
装されたＬＳＩの開発、製造およびテストに関する技術
に属する。
装されたＬＳＩの開発、製造およびテストに関する技術
に属する。
【０００２】
【発明が解決しようとする課題】通常のＣＭＯＳＬＳＩ
の内部では、複数の鍵を実装するのは困難である。すな
わち、ＬＳＩ内部に閉じた鍵を、変更する手段がない。
の内部では、複数の鍵を実装するのは困難である。すな
わち、ＬＳＩ内部に閉じた鍵を、変更する手段がない。
【０００３】また、外部ＲＯＭ等からのロードでは、セ
ット上で解析が可能となる。
ット上で解析が可能となる。
【０００４】また、鍵管理者以外に、ネットワーク配信
者、ＬＳＩ設計者またはセット設計者等が鍵を知るおそ
れがある。
者、ＬＳＩ設計者またはセット設計者等が鍵を知るおそ
れがある。
【０００５】また、違った値の鍵を大量生産技術によっ
て書き込みにくい。
て書き込みにくい。
【０００６】また、開封してチップ解析することが可能
である。
である。
【０００７】また、鍵実装が正確に行われたか否かを検
証することができない。すなわち、内部鍵のテストが困
難である。
証することができない。すなわち、内部鍵のテストが困
難である。
【０００８】そこで、本発明は、様々なＩＤを容易に実
装することが可能なＬＳＩを提供することを課題とす
る。
装することが可能なＬＳＩを提供することを課題とす
る。
【０００９】また、本発明は、機密鍵実装方法として、
ＬＳＩにおける機密鍵の秘匿性を高めること、または、
実装する機密鍵の値の設定を容易にすることを課題とす
る。
ＬＳＩにおける機密鍵の秘匿性を高めること、または、
実装する機密鍵の値の設定を容易にすることを課題とす
る。
【００１０】さらに、本発明は、ＬＳＩテスト方法とし
て、ＬＳＩの回路規模を増大させることなく、実装され
たＩＤ値のテストを可能にすることを課題とする。
て、ＬＳＩの回路規模を増大させることなく、実装され
たＩＤ値のテストを可能にすることを課題とする。
【００１１】また、開発工程における機密鍵の秘匿性が
十分に高いＬＳＩ開発方法を提供することを課題とす
る。
十分に高いＬＳＩ開発方法を提供することを課題とす
る。
【００１２】
【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、ＩＤを実装
可能なＬＳＩとして、当該ＬＳＩ外部から受けた前記Ｉ
Ｄを表すＩＤ信号を入力とし、このＩＤ信号をデコード
してデコード信号を出力するデコード部と、前記デコー
ド信号を入力とし、動作設定信号がアクティブのときこ
のデコード信号が表す値を記憶し、動作設定信号がノン
アクティブのとき記憶した値を保持する値保持回路と、
前記値保持回路の保持値を前記ＩＤとして記憶するＩＤ
記憶部とを備えたものである。
めに、請求項１の発明が講じた解決手段は、ＩＤを実装
可能なＬＳＩとして、当該ＬＳＩ外部から受けた前記Ｉ
Ｄを表すＩＤ信号を入力とし、このＩＤ信号をデコード
してデコード信号を出力するデコード部と、前記デコー
ド信号を入力とし、動作設定信号がアクティブのときこ
のデコード信号が表す値を記憶し、動作設定信号がノン
アクティブのとき記憶した値を保持する値保持回路と、
前記値保持回路の保持値を前記ＩＤとして記憶するＩＤ
記憶部とを備えたものである。
【００１３】請求項１の発明によると、ＩＤ信号の値を
変えるだけで、様々な値のＩＤをＬＳＩに実装すること
ができ、ＩＤが実装されたＬＳＩを大量生産することが
可能になる。
変えるだけで、様々な値のＩＤをＬＳＩに実装すること
ができ、ＩＤが実装されたＬＳＩを大量生産することが
可能になる。
【００１４】請求項２の発明では、前記請求項１のＩＤ
実装可能なＬＳＩにおける値保持回路は、不揮発性素子
等を有するヒューズ回路であるものとする。
実装可能なＬＳＩにおける値保持回路は、不揮発性素子
等を有するヒューズ回路であるものとする。
【００１５】請求項３の発明では、前記請求項１のＩＤ
実装可能なＬＳＩは、前記値保持回路の保持値を入力と
し、この保持値を基にして乱数を生成する乱数生成回路
を備え、前記ＩＤ記憶部は、前記値保持回路の保持値の
代わりに、前記乱数生成回路によって発生された乱数を
前記ＩＤとして記憶するものとする。
実装可能なＬＳＩは、前記値保持回路の保持値を入力と
し、この保持値を基にして乱数を生成する乱数生成回路
を備え、前記ＩＤ記憶部は、前記値保持回路の保持値の
代わりに、前記乱数生成回路によって発生された乱数を
前記ＩＤとして記憶するものとする。
【００１６】また、請求項４の発明が講じた解決手段
は、機密鍵をＬＳＩに実装する方法として、第１のＬＳ
Ｉに第２のＬＳＩを貼り合わせる工程を備え、前記第１
のＬＳＩは、第１の機密鍵を記憶する記憶部と、第１お
よび第２の外部入力端子と、前記第１の機密鍵を一の入
力とするとともに、他の入力が前記第１の外部入力端子
と接続されており、かつ、選択信号入力が前記第２の外
部入力端子と接続されたセレクタと、前記セレクタの選
択出力を機密鍵として用いる処理回路とを備えたもので
あり、前記第２のＬＳＩは、第２の機密鍵を記憶する記
憶部と、前記第２の機密鍵が出力される第１の外部出力
端子と、前記第１のＬＳＩが有する前記セレクタが前記
他の入力を選択出力するような選択信号を出力する第２
の外部出力端子とを備えたものであり、前記貼り合わせ
工程は、前記第２のＬＳＩの前記第１および第２の外部
出力端子が前記第１のＬＳＩの前記第１および第２の外
部入力端子とそれぞれ接続されるように、前記第１のＬ
ＳＩに前記第２のＬＳＩを貼り合わせるものである。
は、機密鍵をＬＳＩに実装する方法として、第１のＬＳ
Ｉに第２のＬＳＩを貼り合わせる工程を備え、前記第１
のＬＳＩは、第１の機密鍵を記憶する記憶部と、第１お
よび第２の外部入力端子と、前記第１の機密鍵を一の入
力とするとともに、他の入力が前記第１の外部入力端子
と接続されており、かつ、選択信号入力が前記第２の外
部入力端子と接続されたセレクタと、前記セレクタの選
択出力を機密鍵として用いる処理回路とを備えたもので
あり、前記第２のＬＳＩは、第２の機密鍵を記憶する記
憶部と、前記第２の機密鍵が出力される第１の外部出力
端子と、前記第１のＬＳＩが有する前記セレクタが前記
他の入力を選択出力するような選択信号を出力する第２
の外部出力端子とを備えたものであり、前記貼り合わせ
工程は、前記第２のＬＳＩの前記第１および第２の外部
出力端子が前記第１のＬＳＩの前記第１および第２の外
部入力端子とそれぞれ接続されるように、前記第１のＬ
ＳＩに前記第２のＬＳＩを貼り合わせるものである。
【００１７】請求項４の発明によると、第２の機密鍵が
実装された第２のＬＳＩが第１のＬＳＩに貼り合わされ
ので、ＬＳＩ外部から第２の機密鍵をモニターすること
はきわめて困難になる。したがって、第２の機密鍵の秘
匿性が向上する。
実装された第２のＬＳＩが第１のＬＳＩに貼り合わされ
ので、ＬＳＩ外部から第２の機密鍵をモニターすること
はきわめて困難になる。したがって、第２の機密鍵の秘
匿性が向上する。
【００１８】また、請求項５の発明が講じた解決手段
は、機密鍵をＬＳＩに実装する方法として、第１のＬＳ
Ｉに第２のＬＳＩを貼り合わせる工程を備え、前記第１
のＬＳＩは、第１、第２および第３の外部入力端子と、
第１の機密鍵および第１の乱数種を記憶し、前記第１の
外部入力端子に入力された信号に応じてそのいずれかを
出力する記憶部と、前記記憶部の出力と前記第２の外部
入力端子に入力された信号とを入力とする乱数生成回路
と、前記記憶部の出力および前記乱数生成回路の出力を
入力とし、前記第３の外部入力端子に入力された信号に
応じてそのいずれかを選択出力するセレクタと、前記セ
レクタの選択出力を機密鍵として用いる処理回路とを備
えたものであり、前記第２のＬＳＩは、第２の乱数種を
記憶する記憶部と、前記第１のＬＳＩの前記記憶部が前
記第１の乱数種を出力するような選択信号を出力する第
１の外部出力端子と、前記第２の乱数種が出力される第
２の外部出力端子と、前記第１のＬＳＩの前記セレクタ
が前記乱数生成回路の出力を選択出力するような選択信
号を出力する第３の外部出力端子とを備えたものであ
り、前記貼り合わせ工程は、前記第２のＬＳＩの前記第
１、第２および第３の外部出力端子が前記第１のＬＳＩ
の前記第１、第２および第３の外部入力端子とそれぞれ
接続されるように、前記第１のＬＳＩに前記第２のＬＳ
Ｉを貼り合わせるものである。
は、機密鍵をＬＳＩに実装する方法として、第１のＬＳ
Ｉに第２のＬＳＩを貼り合わせる工程を備え、前記第１
のＬＳＩは、第１、第２および第３の外部入力端子と、
第１の機密鍵および第１の乱数種を記憶し、前記第１の
外部入力端子に入力された信号に応じてそのいずれかを
出力する記憶部と、前記記憶部の出力と前記第２の外部
入力端子に入力された信号とを入力とする乱数生成回路
と、前記記憶部の出力および前記乱数生成回路の出力を
入力とし、前記第３の外部入力端子に入力された信号に
応じてそのいずれかを選択出力するセレクタと、前記セ
レクタの選択出力を機密鍵として用いる処理回路とを備
えたものであり、前記第２のＬＳＩは、第２の乱数種を
記憶する記憶部と、前記第１のＬＳＩの前記記憶部が前
記第１の乱数種を出力するような選択信号を出力する第
１の外部出力端子と、前記第２の乱数種が出力される第
２の外部出力端子と、前記第１のＬＳＩの前記セレクタ
が前記乱数生成回路の出力を選択出力するような選択信
号を出力する第３の外部出力端子とを備えたものであ
り、前記貼り合わせ工程は、前記第２のＬＳＩの前記第
１、第２および第３の外部出力端子が前記第１のＬＳＩ
の前記第１、第２および第３の外部入力端子とそれぞれ
接続されるように、前記第１のＬＳＩに前記第２のＬＳ
Ｉを貼り合わせるものである。
【００１９】請求項５の発明によると、第２の乱数種が
実装された第２のＬＳＩが第１のＬＳＩに貼り合わされ
るので、ＬＳＩ外部から、第１および第２の乱数種から
生成される機密鍵をモニターすることはきわめて困難に
なる。したがって、機密鍵の秘匿性が向上する。
実装された第２のＬＳＩが第１のＬＳＩに貼り合わされ
るので、ＬＳＩ外部から、第１および第２の乱数種から
生成される機密鍵をモニターすることはきわめて困難に
なる。したがって、機密鍵の秘匿性が向上する。
【００２０】請求項６の発明では、前記請求項５の機密
鍵実装方法における第１のＬＳＩの前記第２の外部入力
端子は、複数の端子に分かれて構成されており、これら
の端子は、互いに異なる入力線を介して前記乱数生成回
路と接続されており、前記乱数生成回路は、信号が入力
される入力線に応じて互いに異なる論理をもって乱数を
生成するものとし、前記第２のＬＳＩの前記第２の外部
出力端子は、前記第１のＬＳＩに前記第２のＬＳＩを貼
り合わせる位置に応じて前記第２の乱数種が入力される
前記乱数生成回路の入力線が異なるように、構成されて
いるものとする。
鍵実装方法における第１のＬＳＩの前記第２の外部入力
端子は、複数の端子に分かれて構成されており、これら
の端子は、互いに異なる入力線を介して前記乱数生成回
路と接続されており、前記乱数生成回路は、信号が入力
される入力線に応じて互いに異なる論理をもって乱数を
生成するものとし、前記第２のＬＳＩの前記第２の外部
出力端子は、前記第１のＬＳＩに前記第２のＬＳＩを貼
り合わせる位置に応じて前記第２の乱数種が入力される
前記乱数生成回路の入力線が異なるように、構成されて
いるものとする。
【００２１】また、請求項７の発明が講じた解決手段
は、機密鍵をＬＳＩに実装する方法として、第１のＬＳ
Ｉに付与するＩＤに応じて第２のＬＳＩのパッド部にお
いてバンプを打つ位置を決定する第１の工程と、前記第
２のＬＳＩに対して、前記第１の工程において決定した
位置にバンプを打つ第２の工程と、前記第１のＬＳＩに
バンプを打った前記第２のＬＳＩを貼り合わせる第３の
工程とを備えたものである。
は、機密鍵をＬＳＩに実装する方法として、第１のＬＳ
Ｉに付与するＩＤに応じて第２のＬＳＩのパッド部にお
いてバンプを打つ位置を決定する第１の工程と、前記第
２のＬＳＩに対して、前記第１の工程において決定した
位置にバンプを打つ第２の工程と、前記第１のＬＳＩに
バンプを打った前記第２のＬＳＩを貼り合わせる第３の
工程とを備えたものである。
【００２２】請求項７の発明によると、第２のＬＳＩに
対してバンプを打つ位置を変更するだけで、第１のＬＳ
Ｉに付与されるＩＤ値を変更することができる。
対してバンプを打つ位置を変更するだけで、第１のＬＳ
Ｉに付与されるＩＤ値を変更することができる。
【００２３】請求項８の発明が講じた解決手段は、機密
鍵をＬＳＩに実装する方法として、複数種類の配線ＬＳ
Ｉの中から１個の配線ＬＳＩを選択する第１の工程と、
前記第１の工程において選択した配線ＬＳＩに第１のＬ
ＳＩと第２のＬＳＩとを貼り合わせる第２の工程とを備
え、前記配線ＬＳＩは、一の外部入力端子と複数の外部
出力端子とを備え、前記複数の外部出力端子のうち当該
配線ＬＳＩの種類に応じて定まるいずれかの外部出力端
子と前記外部入力端子とが接続されたものであり、前記
第１のＬＳＩは、複数の乱数入力端子と、前記各乱数入
力端子と互いに異なる入力線を介して接続され、いずれ
かの入力線を介して入力された乱数データを基に、当該
入力線に応じた論理をもって、機密鍵となる乱数を生成
する乱数生成回路とを備えたものであり、前記第２のＬ
ＳＩは、乱数データを記憶する記憶部と、前記記憶部に
記憶された乱数データを出力するための乱数出力端子と
を備えたものであり、前記第２の工程は、選択した配線
ＬＳＩに対し、前記第１のＬＳＩを前記各乱数入力端子
が当該配線ＬＳＩの各外部出力端子とそれぞれ接続され
るように貼り合わせるとともに、前記第２のＬＳＩを前
記乱数出力端子が当該配線ＬＳＩの外部入力端子と接続
されるように、貼り合わせるものである。
鍵をＬＳＩに実装する方法として、複数種類の配線ＬＳ
Ｉの中から１個の配線ＬＳＩを選択する第１の工程と、
前記第１の工程において選択した配線ＬＳＩに第１のＬ
ＳＩと第２のＬＳＩとを貼り合わせる第２の工程とを備
え、前記配線ＬＳＩは、一の外部入力端子と複数の外部
出力端子とを備え、前記複数の外部出力端子のうち当該
配線ＬＳＩの種類に応じて定まるいずれかの外部出力端
子と前記外部入力端子とが接続されたものであり、前記
第１のＬＳＩは、複数の乱数入力端子と、前記各乱数入
力端子と互いに異なる入力線を介して接続され、いずれ
かの入力線を介して入力された乱数データを基に、当該
入力線に応じた論理をもって、機密鍵となる乱数を生成
する乱数生成回路とを備えたものであり、前記第２のＬ
ＳＩは、乱数データを記憶する記憶部と、前記記憶部に
記憶された乱数データを出力するための乱数出力端子と
を備えたものであり、前記第２の工程は、選択した配線
ＬＳＩに対し、前記第１のＬＳＩを前記各乱数入力端子
が当該配線ＬＳＩの各外部出力端子とそれぞれ接続され
るように貼り合わせるとともに、前記第２のＬＳＩを前
記乱数出力端子が当該配線ＬＳＩの外部入力端子と接続
されるように、貼り合わせるものである。
【００２４】請求項８の発明によると、配線ＬＳＩの種
類を変更することによって、乱数生成回路に乱数データ
が入力される入力線を変えることができ、これにより、
異なる論理をもって量産用機密鍵を生成させることがで
きる。
類を変更することによって、乱数生成回路に乱数データ
が入力される入力線を変えることができ、これにより、
異なる論理をもって量産用機密鍵を生成させることがで
きる。
【００２５】また、請求項９の発明が講じた解決手段
は、ＬＳＩテスト方法として、与えられたアドレスに応
じてＩＤ値を出力する記憶部を有するＬＳＩをテスター
用ＬＳＩを用いてテストする工程を備え、前記ＬＳＩは
第１のテスト回路を備えたものであり、前記テスター用
ＬＳＩは、前記第１のテスト回路と接続された状態にお
いて前記記憶部と共通のアドレスを受けたとき、前記記
憶部と同一の値を出力するように構成された第２のテス
ト回路を備えたものであり、前記工程は、前記テスター
用ＬＳＩの第２のテスト回路を前記ＬＳＩの第１のテス
ト回路に接続し、接続した第１および第２のテスト回路
の出力と前記記憶部の出力とを比較することによって、
テストを行うものである。
は、ＬＳＩテスト方法として、与えられたアドレスに応
じてＩＤ値を出力する記憶部を有するＬＳＩをテスター
用ＬＳＩを用いてテストする工程を備え、前記ＬＳＩは
第１のテスト回路を備えたものであり、前記テスター用
ＬＳＩは、前記第１のテスト回路と接続された状態にお
いて前記記憶部と共通のアドレスを受けたとき、前記記
憶部と同一の値を出力するように構成された第２のテス
ト回路を備えたものであり、前記工程は、前記テスター
用ＬＳＩの第２のテスト回路を前記ＬＳＩの第１のテス
ト回路に接続し、接続した第１および第２のテスト回路
の出力と前記記憶部の出力とを比較することによって、
テストを行うものである。
【００２６】請求項９の発明によると、ＬＳＩの回路規
模を増大させることなく、実装されたＩＤ値のテストを
行うことができる。
模を増大させることなく、実装されたＩＤ値のテストを
行うことができる。
【００２７】また、請求項１０の発明が講じた解決手段
は、ＬＳＩ開発方法として、鍵発行者が、開発用機密鍵
および乱数種を生成し、第１の開発者に提供する工程
と、前記第１の開発者が、前記開発用機密鍵および乱数
種を用いて第１のＬＳＩを開発する工程と、前記鍵発行
者が、乱数を生成し第２の開発者に提供する工程と、前
記第２の開発者が、前記乱数を用いて第２のＬＳＩを開
発する工程と、前記第１の開発者が、開発した前記第１
のＬＳＩを生産者に提供する工程と、前記第２の開発者
が、開発した前記第２のＬＳＩを前記生産者に提供する
工程と、前記鍵発行者が、前記第１のＬＳＩと前記第２
のＬＳＩとを貼りあわせる位置を生成し前記生産者に提
供する工程と、前記生産者が、前記鍵発行者から提供さ
れた貼り合わせ位置に従って前記第１のＬＳＩと前記第
２のＬＳＩとを貼りあわせる工程とを備えたものであ
る。
は、ＬＳＩ開発方法として、鍵発行者が、開発用機密鍵
および乱数種を生成し、第１の開発者に提供する工程
と、前記第１の開発者が、前記開発用機密鍵および乱数
種を用いて第１のＬＳＩを開発する工程と、前記鍵発行
者が、乱数を生成し第２の開発者に提供する工程と、前
記第２の開発者が、前記乱数を用いて第２のＬＳＩを開
発する工程と、前記第１の開発者が、開発した前記第１
のＬＳＩを生産者に提供する工程と、前記第２の開発者
が、開発した前記第２のＬＳＩを前記生産者に提供する
工程と、前記鍵発行者が、前記第１のＬＳＩと前記第２
のＬＳＩとを貼りあわせる位置を生成し前記生産者に提
供する工程と、前記生産者が、前記鍵発行者から提供さ
れた貼り合わせ位置に従って前記第１のＬＳＩと前記第
２のＬＳＩとを貼りあわせる工程とを備えたものであ
る。
【００２８】請求項１０の発明によると、鍵発行者以外
の者が、機密鍵の値を知ることなく、機密鍵が実装され
たＬＳＩを開発することが可能になる。
の者が、機密鍵の値を知ることなく、機密鍵が実装され
たＬＳＩを開発することが可能になる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００３０】（第１の実施形態）図１は本発明の第１の
実施形態に係るＩＤ実装可能なＬＳＩの構成を示す図で
ある。図１に示すＬＳＩ１０は、機密鍵としてのＩＤ
が、その製造工程において付与可能に構成されている。
すなわち、例えばＬＳＩ１０の出荷検査用のテスタを用
いて、信号Ｆｕｓｅ，Ｆｕｓｅｄｅｃを与えることによ
って、異なる値のＩＤが実装されたＬＳＩ１０を容易に
大量生産することができる。
実施形態に係るＩＤ実装可能なＬＳＩの構成を示す図で
ある。図１に示すＬＳＩ１０は、機密鍵としてのＩＤ
が、その製造工程において付与可能に構成されている。
すなわち、例えばＬＳＩ１０の出荷検査用のテスタを用
いて、信号Ｆｕｓｅ，Ｆｕｓｅｄｅｃを与えることによ
って、異なる値のＩＤが実装されたＬＳＩ１０を容易に
大量生産することができる。
【００３１】デコード部１１は、ＬＳＩ１０の外部から
受けた，ＩＤを表すＩＤ信号Ｆｕｓｅｄｅｃを入力と
し、このＩＤ信号Ｆｕｓｅｄｅｃをデコードする。値保
持回路としてのヒューズ回路１２は、デコード部１１か
ら出力されたデコード信号を入力とし、動作設定信号Ｆ
ｕｓｅがアクティブのとき、このデコード信号が表す値
を記憶する。また、動作設定信号Ｆｕｓｅがノンアクテ
ィブのとき、記憶した値を保持する。ＩＤ記憶部として
のＩＤＲＡＭ１３は、ヒューズ回路１２の保持値をＩＤ
として記憶する。
受けた，ＩＤを表すＩＤ信号Ｆｕｓｅｄｅｃを入力と
し、このＩＤ信号Ｆｕｓｅｄｅｃをデコードする。値保
持回路としてのヒューズ回路１２は、デコード部１１か
ら出力されたデコード信号を入力とし、動作設定信号Ｆ
ｕｓｅがアクティブのとき、このデコード信号が表す値
を記憶する。また、動作設定信号Ｆｕｓｅがノンアクテ
ィブのとき、記憶した値を保持する。ＩＤ記憶部として
のＩＤＲＡＭ１３は、ヒューズ回路１２の保持値をＩＤ
として記憶する。
【００３２】図２は図１におけるデコード部１１および
ヒューズ回路１２の具体的な構成例を示す図である。デ
コード部１１はＩＤ信号Ｆｕｓｅｄｅｃおよびクロック
ＣＬＫを受けて、３ビットのデコード信号Ｆｕｓｅｄｅ
ｃ２を出力する。ヒューズ回路１２は不揮発性素子から
なる３組のヒューズ対１２１，１２２，１２３を有して
おり、デコード信号Ｆｕｓｅｄｅｃ２を受けて、３ビッ
トの値を保持する。
ヒューズ回路１２の具体的な構成例を示す図である。デ
コード部１１はＩＤ信号Ｆｕｓｅｄｅｃおよびクロック
ＣＬＫを受けて、３ビットのデコード信号Ｆｕｓｅｄｅ
ｃ２を出力する。ヒューズ回路１２は不揮発性素子から
なる３組のヒューズ対１２１，１２２，１２３を有して
おり、デコード信号Ｆｕｓｅｄｅｃ２を受けて、３ビッ
トの値を保持する。
【００３３】図３は図２に示すヒューズ回路１２の一構
成単位を抜き出したものである。図３に示す構成単位は
１ビットの値に対応したものであり、２個のヒューズＦ
ＵＳＥＡ，ＦＵＳＥＢを有している。
成単位を抜き出したものである。図３に示す構成単位は
１ビットの値に対応したものであり、２個のヒューズＦ
ＵＳＥＡ，ＦＵＳＥＢを有している。
【００３４】図３に示すヒューズ回路１２の構成単位の
動作について、図４を用いて説明する。まず図４（ａ）
（ｂ）に示すように、書き込み動作時は、動作設定信号
Ｆｕｓｅを“２”レベルにする（アクティブ）。そし
て、デコード信号Ｆｕｓｅｄｅｃ２が“０”のときはヒ
ューズＦＵＳＥＡが接続状態になり（ａ）、デコード信
号Ｆｕｓｅｄｅｃ２が“１”のときはヒューズＦＵＳＥ
Ｂが接続状態になる（ｂ）。書き込み動作後は、図４
（ｃ）（ｄ）に示すように、動作設定信号Ｆｕｓｅを
“Ｘ”レベルにする。このとき、デコード信号Ｆｕｓｅ
ｄｅｃ２の値に拘わらず、ヒューズＦＵＳＥＡが接続状
態である場合は値“１”が保持され（ｃ）、ヒューズＦ
ＵＳＥＢが接続状態である場合は値“０”が保持される
（ｄ）。ここで、“２”レベルは例えば５Ｖ、“１”レ
ベルは例えば３Ｖ、“Ｘ”レベルは例えば０または３Ｖ
である。
動作について、図４を用いて説明する。まず図４（ａ）
（ｂ）に示すように、書き込み動作時は、動作設定信号
Ｆｕｓｅを“２”レベルにする（アクティブ）。そし
て、デコード信号Ｆｕｓｅｄｅｃ２が“０”のときはヒ
ューズＦＵＳＥＡが接続状態になり（ａ）、デコード信
号Ｆｕｓｅｄｅｃ２が“１”のときはヒューズＦＵＳＥ
Ｂが接続状態になる（ｂ）。書き込み動作後は、図４
（ｃ）（ｄ）に示すように、動作設定信号Ｆｕｓｅを
“Ｘ”レベルにする。このとき、デコード信号Ｆｕｓｅ
ｄｅｃ２の値に拘わらず、ヒューズＦＵＳＥＡが接続状
態である場合は値“１”が保持され（ｃ）、ヒューズＦ
ＵＳＥＢが接続状態である場合は値“０”が保持される
（ｄ）。ここで、“２”レベルは例えば５Ｖ、“１”レ
ベルは例えば３Ｖ、“Ｘ”レベルは例えば０または３Ｖ
である。
【００３５】以上のような構成によって、ＩＤ信号Ｆｕ
ｓｅｄｅｃの値を変えるだけで、様々な値のＩＤをＬＳ
Ｉ１０に実装することができ、ＩＤが実装されたＬＳＩ
を大量生産することが可能になる。また、ＩＤ値を書き
込んだ後、製品の出荷前に信号Ｆｕｓｅｄｅｃの端子を
ＬＳＩパッケージ上で“１”に固定する、または信号Ｆ
ｕｓｅｄｅｃ自体もヒューズによって製品の出荷前に
“１”に固定することによって、製品の出荷後には外部
からＩＤ値を変化することができないようにする。図５
はこのようなＩＤ実装可能なＬＳＩを利用する暗号ＬＳ
Ｉの製造工程のフローの一例である。
ｓｅｄｅｃの値を変えるだけで、様々な値のＩＤをＬＳ
Ｉ１０に実装することができ、ＩＤが実装されたＬＳＩ
を大量生産することが可能になる。また、ＩＤ値を書き
込んだ後、製品の出荷前に信号Ｆｕｓｅｄｅｃの端子を
ＬＳＩパッケージ上で“１”に固定する、または信号Ｆ
ｕｓｅｄｅｃ自体もヒューズによって製品の出荷前に
“１”に固定することによって、製品の出荷後には外部
からＩＤ値を変化することができないようにする。図５
はこのようなＩＤ実装可能なＬＳＩを利用する暗号ＬＳ
Ｉの製造工程のフローの一例である。
【００３６】図６は図１の構成に加えて、乱数生成回路
１４を設けた例を示す図である。図６に示すＬＳＩ１０
Ａでは、乱数生成回路１４は、ヒューズ回路１２の保持
値を入力とし、この保持値を基にして乱数を生成する。
ＩＤＲＡＭ１３は、ヒューズ回路１２の保持値の代わり
に、乱数生成回路１４によって生成された乱数を、ＩＤ
として記憶する。
１４を設けた例を示す図である。図６に示すＬＳＩ１０
Ａでは、乱数生成回路１４は、ヒューズ回路１２の保持
値を入力とし、この保持値を基にして乱数を生成する。
ＩＤＲＡＭ１３は、ヒューズ回路１２の保持値の代わり
に、乱数生成回路１４によって生成された乱数を、ＩＤ
として記憶する。
【００３７】なお、値保持回路としては、ここで示した
ヒューズ回路１２の代わりに、値が固定でき、かつ、そ
の固定値が製造工程で設定可能な構成であれば、どのよ
うなものを用いてもかまわない。ヒューズ回路１２はＦ
ＰＧＡ、Ｆｌａｓｈ、マスクＲＯＭ、またはレーザ光線
による配線層のトリミングによるヒューズ回路でもよ
い。また、ＩＤＲＡＭ１３の代わりに、例えばレジスタ
を用いてもかまわない。
ヒューズ回路１２の代わりに、値が固定でき、かつ、そ
の固定値が製造工程で設定可能な構成であれば、どのよ
うなものを用いてもかまわない。ヒューズ回路１２はＦ
ＰＧＡ、Ｆｌａｓｈ、マスクＲＯＭ、またはレーザ光線
による配線層のトリミングによるヒューズ回路でもよ
い。また、ＩＤＲＡＭ１３の代わりに、例えばレジスタ
を用いてもかまわない。
【００３８】（第２の実施形態）図７は本発明の第２の
実施形態に係る機密鍵実装方法を示す図である。図７に
示すように、本実施形態では、第１のＬＳＩとしての暗
号用ＬＳＩ２１に、第２のＬＳＩとしてのＩＤＬＳＩ２
２を貼り合わせることによって、ＩＤＬＳＩ２２が記憶
する量産用機密鍵を、暗号化ＬＳＩ２１に実装する。
実施形態に係る機密鍵実装方法を示す図である。図７に
示すように、本実施形態では、第１のＬＳＩとしての暗
号用ＬＳＩ２１に、第２のＬＳＩとしてのＩＤＬＳＩ２
２を貼り合わせることによって、ＩＤＬＳＩ２２が記憶
する量産用機密鍵を、暗号化ＬＳＩ２１に実装する。
【００３９】図７（ａ）に示すように、暗号化ＬＳＩ２
１は、第１の機密鍵としての開発用機密鍵を記憶する記
憶部としてのＲＯＭ２１１と、第１および第２の外部入
力端子としてのパッド２１２，２１３と、セレクタ２１
４と、セレクタ２１４の選択出力を機密鍵として用いる
処理回路としての暗号用回路２１５とを備えている。セ
レクタ２１４は、ＲＯＭ２１１に記憶された開発用機密
鍵を一の入力とするとともに、他の入力がパッド２１２
と接続されている。またセレクタ２１４の選択信号入力
は、パッド２１３と接続されている。セレクタ２１４
は、選択信号として“Ｈ”が与えられたときは、ＲＯＭ
２１１に内蔵された開発用機密鍵を選択出力する一方、
選択信号として“Ｌ”が与えられたときは、パッド２１
２に入力された信号を選択出力するように構成されてい
る。なお、暗号化ＬＳＩ２１では、パッド２１３は内部
プルアップされており、これにより、開発用機密鍵がセ
レクタ２１４を介して暗号用回路２１５に入力されるよ
うになっている。
１は、第１の機密鍵としての開発用機密鍵を記憶する記
憶部としてのＲＯＭ２１１と、第１および第２の外部入
力端子としてのパッド２１２，２１３と、セレクタ２１
４と、セレクタ２１４の選択出力を機密鍵として用いる
処理回路としての暗号用回路２１５とを備えている。セ
レクタ２１４は、ＲＯＭ２１１に記憶された開発用機密
鍵を一の入力とするとともに、他の入力がパッド２１２
と接続されている。またセレクタ２１４の選択信号入力
は、パッド２１３と接続されている。セレクタ２１４
は、選択信号として“Ｈ”が与えられたときは、ＲＯＭ
２１１に内蔵された開発用機密鍵を選択出力する一方、
選択信号として“Ｌ”が与えられたときは、パッド２１
２に入力された信号を選択出力するように構成されてい
る。なお、暗号化ＬＳＩ２１では、パッド２１３は内部
プルアップされており、これにより、開発用機密鍵がセ
レクタ２１４を介して暗号用回路２１５に入力されるよ
うになっている。
【００４０】一方、ＩＤＬＳＩ２２は、第２の機密鍵と
しての量産用機密鍵を記憶する記憶部２２１と、量産用
機密鍵が出力される第１の外部出力端子としてのパッド
２２２と、グランドＧＮＤと接続された第２の外部出力
端子としてのパッド２２３とを備えている。
しての量産用機密鍵を記憶する記憶部２２１と、量産用
機密鍵が出力される第１の外部出力端子としてのパッド
２２２と、グランドＧＮＤと接続された第２の外部出力
端子としてのパッド２２３とを備えている。
【００４１】そして、図７（ｂ）に示すように、暗号化
ＬＳＩ２１のパッド２１２，２１３がＩＤＬＳＩ２２の
パッド２２２，２２３にそれぞれ接続されるように、暗
号化ＬＳＩ２１にＩＤＬＳＩ２２を貼り合わせる。この
結果、セレクタ２１４の選択信号の入力端子はパッド２
１３およびＩＤＬＳＩ２２のパッド２２３を介してグラ
ンドＧＮＤに接続され、選択信号として“Ｌ”が入力さ
れる。これにより、ＩＤＬＳＩ２２に実装された量産用
機密鍵が、セレクタ２１４を介して暗号用回路２１５に
入力される。
ＬＳＩ２１のパッド２１２，２１３がＩＤＬＳＩ２２の
パッド２２２，２２３にそれぞれ接続されるように、暗
号化ＬＳＩ２１にＩＤＬＳＩ２２を貼り合わせる。この
結果、セレクタ２１４の選択信号の入力端子はパッド２
１３およびＩＤＬＳＩ２２のパッド２２３を介してグラ
ンドＧＮＤに接続され、選択信号として“Ｌ”が入力さ
れる。これにより、ＩＤＬＳＩ２２に実装された量産用
機密鍵が、セレクタ２１４を介して暗号用回路２１５に
入力される。
【００４２】本実施形態によると、量産用機密鍵が実装
されたＩＤＬＳＩ２２が暗号化ＬＳＩ２１に貼り合わさ
れているので、ＬＳＩ外部から量産用機密鍵をモニター
することはきわめて困難になる。したがって、量産用機
密鍵の秘匿性が向上する。
されたＩＤＬＳＩ２２が暗号化ＬＳＩ２１に貼り合わさ
れているので、ＬＳＩ外部から量産用機密鍵をモニター
することはきわめて困難になる。したがって、量産用機
密鍵の秘匿性が向上する。
【００４３】（第３の実施形態）図８は本発明の第３の
実施形態に係る機密鍵実装方法を示す図である。図８で
は、第１のＬＳＩとしてのシステムＬＳＩ３１に、第１
の機密鍵としての開発用機密鍵とともに、量産用機密鍵
を生成するための第１の乱数種が実装されている。そし
て、このシステムＬＳＩ３１に、量産用機密鍵を生成す
るための第２の乱数種を有する第２のＬＳＩとしてのＩ
ＤＬＳＩ３２を張り合わせる。そして、第１および第２
の乱数種から乱数生成回路３１３によって生成された値
を、量産用機密鍵として用いる。
実施形態に係る機密鍵実装方法を示す図である。図８で
は、第１のＬＳＩとしてのシステムＬＳＩ３１に、第１
の機密鍵としての開発用機密鍵とともに、量産用機密鍵
を生成するための第１の乱数種が実装されている。そし
て、このシステムＬＳＩ３１に、量産用機密鍵を生成す
るための第２の乱数種を有する第２のＬＳＩとしてのＩ
ＤＬＳＩ３２を張り合わせる。そして、第１および第２
の乱数種から乱数生成回路３１３によって生成された値
を、量産用機密鍵として用いる。
【００４４】すなわち、図８に示すように、システムＬ
ＳＩ３１において、記憶部としてのＲＯＭ３１１は開発
用機密鍵および第１の乱数種を記憶し、第１の外部入力
端子としてのパッド３１２に入力された信号に応じてそ
のいずれかを出力する。乱数生成回路３１３はＲＯＭ３
１１から出力された第１の乱数種と第２の外部入力端子
としてのパッド３１４から入力された第２の乱数種とを
基にして、量産用機密鍵を生成する。セレクタ３１６は
第３の外部入力端子としてのパッド３１５に入力された
信号に応じて、ＲＯＭ３１１からの出力および乱数生成
回路３１３からの出力のいずれかを選択出力する。処理
回路としての認証処理部３１７はセレクタ３１６の選択
出力を機密鍵として用いる。
ＳＩ３１において、記憶部としてのＲＯＭ３１１は開発
用機密鍵および第１の乱数種を記憶し、第１の外部入力
端子としてのパッド３１２に入力された信号に応じてそ
のいずれかを出力する。乱数生成回路３１３はＲＯＭ３
１１から出力された第１の乱数種と第２の外部入力端子
としてのパッド３１４から入力された第２の乱数種とを
基にして、量産用機密鍵を生成する。セレクタ３１６は
第３の外部入力端子としてのパッド３１５に入力された
信号に応じて、ＲＯＭ３１１からの出力および乱数生成
回路３１３からの出力のいずれかを選択出力する。処理
回路としての認証処理部３１７はセレクタ３１６の選択
出力を機密鍵として用いる。
【００４５】ＲＯＭ３１１は、パッド３１２の入力信号
が“Ｈ”のときは開発用機密鍵を出力する一方、“Ｌ”
のときは第１の乱数種を出力する。セレクタ３１６は、
パッド３１５の入力信号が“Ｈ”のときはＲＯＭ３１１
の出力を選択出力する一方、“Ｌ”のときは乱数生成回
路３１３の出力を選択出力する。ＩＤＬＳＩ３２が貼り
合わされる前は、パッド３１２，３１５はともに内部プ
ルアップされており、このため、セレクタ３１６からは
ＲＯＭ３１１の出力すなわち開発用機密鍵が出力され
る。
が“Ｈ”のときは開発用機密鍵を出力する一方、“Ｌ”
のときは第１の乱数種を出力する。セレクタ３１６は、
パッド３１５の入力信号が“Ｈ”のときはＲＯＭ３１１
の出力を選択出力する一方、“Ｌ”のときは乱数生成回
路３１３の出力を選択出力する。ＩＤＬＳＩ３２が貼り
合わされる前は、パッド３１２，３１５はともに内部プ
ルアップされており、このため、セレクタ３１６からは
ＲＯＭ３１１の出力すなわち開発用機密鍵が出力され
る。
【００４６】一方、ＩＤＬＳＩ３２は、第２の乱数種を
記憶する記憶部３２１と、グランドＧＮＤと接続された
第１の外部出力端子としてのパッド３２２と、記憶部３
２１に記憶された第２の乱数種が出力される第２の外部
出力端子としてのパッド３２３と、グランドＧＮＤと接
続された第３の外部出力端子としてのパッド３２４とを
備えている。
記憶する記憶部３２１と、グランドＧＮＤと接続された
第１の外部出力端子としてのパッド３２２と、記憶部３
２１に記憶された第２の乱数種が出力される第２の外部
出力端子としてのパッド３２３と、グランドＧＮＤと接
続された第３の外部出力端子としてのパッド３２４とを
備えている。
【００４７】そして、システムＬＳＩ３１のパッド３１
２，３１４，３１５がＩＤＬＳＩ３２のパッド３２２，
３２３，３２４にそれぞれ接続されるように、システム
ＬＳＩ３１にＩＤＬＳＩ３２を貼り合わせる。この結
果、システムＬＳＩ３１のパッド３１２，３１５にはと
もに“Ｌ”が与えられ、これにより、ＲＯＭ３１１に記
憶された第１の乱数種およびパッド３１４に与えられた
第２の乱数種を基にして乱数生成回路３１３によって生
成された量産用機密鍵が、セレクタ３１６を介して認証
処理部３１７に入力される。
２，３１４，３１５がＩＤＬＳＩ３２のパッド３２２，
３２３，３２４にそれぞれ接続されるように、システム
ＬＳＩ３１にＩＤＬＳＩ３２を貼り合わせる。この結
果、システムＬＳＩ３１のパッド３１２，３１５にはと
もに“Ｌ”が与えられ、これにより、ＲＯＭ３１１に記
憶された第１の乱数種およびパッド３１４に与えられた
第２の乱数種を基にして乱数生成回路３１３によって生
成された量産用機密鍵が、セレクタ３１６を介して認証
処理部３１７に入力される。
【００４８】本実施形態によると、第２の乱数種が実装
されたＩＤＬＳＩ３２がシステムＬＳＩ３１に貼り合わ
されているので、ＬＳＩ外部から量産用機密鍵をモニタ
ーすることはきわめて困難になる。したがって、量産用
機密鍵の秘匿性が向上する。
されたＩＤＬＳＩ３２がシステムＬＳＩ３１に貼り合わ
されているので、ＬＳＩ外部から量産用機密鍵をモニタ
ーすることはきわめて困難になる。したがって、量産用
機密鍵の秘匿性が向上する。
【００４９】また本実施形態では、システムＬＳＩ３１
にＩＤＬＳＩ３２を貼り合わせる位置を変更することに
よって、量産用機密鍵の値を変えることができる。
にＩＤＬＳＩ３２を貼り合わせる位置を変更することに
よって、量産用機密鍵の値を変えることができる。
【００５０】図８に示すように、システムＬＳＩ３１で
は、パッド３１４は複数の端子、ここでは３つの端子に
分かれて構成されている。そして各端子は、互いに異な
る入力線３１８ａ，３１８ｂ，３１８ｃを介して乱数生
成回路３１３と接続されている。乱数生成回路３１３
は、信号が入力される入力線３１８ａ，３１８ｂ，３１
８ｃに応じて、互いに異なる論理をもって乱数を生成す
る。また、ＩＤＬＳＩ３２では、第２の乱数種を出力す
るためのパッド３２３が３行３列に構成されており、こ
のパッド３２３の各列は、システムＬＳＩ３１のパッド
３１４の各端子にそれぞれ対応している。
は、パッド３１４は複数の端子、ここでは３つの端子に
分かれて構成されている。そして各端子は、互いに異な
る入力線３１８ａ，３１８ｂ，３１８ｃを介して乱数生
成回路３１３と接続されている。乱数生成回路３１３
は、信号が入力される入力線３１８ａ，３１８ｂ，３１
８ｃに応じて、互いに異なる論理をもって乱数を生成す
る。また、ＩＤＬＳＩ３２では、第２の乱数種を出力す
るためのパッド３２３が３行３列に構成されており、こ
のパッド３２３の各列は、システムＬＳＩ３１のパッド
３１４の各端子にそれぞれ対応している。
【００５１】図９はシステムＬＳＩ３１のパッド３１４
とＩＤＬＳＩ３２のパッド３２３との接続関係と、貼り
合わせ位置との関係を示す図である。図９において、Ｉ
ＤＬＳＩ３２に示した破線の矩形Ｂ１，Ｂ２，Ｂ３は、
図８に示すシステムＬＳＩ３１における破線の矩形Ａに
対応している。すなわち、図９（ａ）を基準にすると、
図９（ｂ）ではＩＤＬＳＩ３２がパッド１個分だけ下に
ずれた位置に貼られており、図９（ｃ）ではパッド２個
分だけ下にずれた位置に貼られている。
とＩＤＬＳＩ３２のパッド３２３との接続関係と、貼り
合わせ位置との関係を示す図である。図９において、Ｉ
ＤＬＳＩ３２に示した破線の矩形Ｂ１，Ｂ２，Ｂ３は、
図８に示すシステムＬＳＩ３１における破線の矩形Ａに
対応している。すなわち、図９（ａ）を基準にすると、
図９（ｂ）ではＩＤＬＳＩ３２がパッド１個分だけ下に
ずれた位置に貼られており、図９（ｃ）ではパッド２個
分だけ下にずれた位置に貼られている。
【００５２】図９（ａ）に示すように、ＩＤＬＳＩ３２
のパッド３２３の最下行がシステムＬＳＩ３１のパッド
３１４に合うように貼り合わされた場合には、第２の乱
数種は、入力線３１８ａを介して乱数生成回路３１３に
入力される。同様に、図９（ｂ）に示すように、パッド
３２３の第２行がパッド３１４に合うように貼り合わさ
れた場合は、第２の乱数種は入力線３１８ｂを介して乱
数生成回路３１３に入力される。さらに、図９（ｃ）に
示すように、パッド３２３の最上行がパッド３１４に合
うように貼り合わされた場合は、第２の乱数種は入力線
３１８ｃを介して入力される。
のパッド３２３の最下行がシステムＬＳＩ３１のパッド
３１４に合うように貼り合わされた場合には、第２の乱
数種は、入力線３１８ａを介して乱数生成回路３１３に
入力される。同様に、図９（ｂ）に示すように、パッド
３２３の第２行がパッド３１４に合うように貼り合わさ
れた場合は、第２の乱数種は入力線３１８ｂを介して乱
数生成回路３１３に入力される。さらに、図９（ｃ）に
示すように、パッド３２３の最上行がパッド３１４に合
うように貼り合わされた場合は、第２の乱数種は入力線
３１８ｃを介して入力される。
【００５３】このように、ＩＤＬＳＩ３２の貼り合わせ
位置を変えることによって、第２の乱数種の乱数生成回
路３１３への入力線を変更することができる。したがっ
て、乱数生成回路の３１３出力すなわち量産用機密鍵の
値を、ＩＤＬＳＩ３２の貼り合わせ位置によって変える
ことができる。
位置を変えることによって、第２の乱数種の乱数生成回
路３１３への入力線を変更することができる。したがっ
て、乱数生成回路の３１３出力すなわち量産用機密鍵の
値を、ＩＤＬＳＩ３２の貼り合わせ位置によって変える
ことができる。
【００５４】（第４の実施形態）図１０および図１１は
本発明の第４の実施形態に係る機密鍵実装方法を示す図
である。図１０（ａ）に示すように、第１のＬＳＩとし
ての暗号ＬＳＩ４１は、ＲＯＭ構造の回路４１１と、回
路４１１から出力されたＩＤ値を入力する暗号回路４１
３とを備えている。回路４１１はそのパッド４１２に供
給される電位を受けてＩＤ値を出力する。一方、図１０
（ｂ）に示すように、第２のＬＳＩとしてのＩＤＬＳＩ
４２は、複数のパッド４２１を備えており、各パッド４
２１はＶＤＤまたはＶＳＳのいずれかの電源配線に接続
されている。
本発明の第４の実施形態に係る機密鍵実装方法を示す図
である。図１０（ａ）に示すように、第１のＬＳＩとし
ての暗号ＬＳＩ４１は、ＲＯＭ構造の回路４１１と、回
路４１１から出力されたＩＤ値を入力する暗号回路４１
３とを備えている。回路４１１はそのパッド４１２に供
給される電位を受けてＩＤ値を出力する。一方、図１０
（ｂ）に示すように、第２のＬＳＩとしてのＩＤＬＳＩ
４２は、複数のパッド４２１を備えており、各パッド４
２１はＶＤＤまたはＶＳＳのいずれかの電源配線に接続
されている。
【００５５】ここで、まず、暗号ＬＳＩ４１に付与する
ＩＤに応じて、ＩＤＬＳＩ４２のパッド部においてバン
プを打つ位置を決定する。ここで、ＩＤ値をＦｈとＡｈ
（ｈは１６進数を表す）とすると、バンプを打つ位置
は、図１０（ｃ）において、矩形４２２によって囲まれ
ていないパッド４２１の位置に決定される。
ＩＤに応じて、ＩＤＬＳＩ４２のパッド部においてバン
プを打つ位置を決定する。ここで、ＩＤ値をＦｈとＡｈ
（ｈは１６進数を表す）とすると、バンプを打つ位置
は、図１０（ｃ）において、矩形４２２によって囲まれ
ていないパッド４２１の位置に決定される。
【００５６】その後、ＩＤＬＳＩ４２に対して、決定し
た位置にバンプを打ち、図１１に示すように、暗号ＬＳ
Ｉ４１に、バンプを打ったＩＤＬＳＩ４２を貼り合わせ
る。これにより、バンプが打たれたパッド４２１の電位
がＩＤ値として暗号回路４１３に入力される。
た位置にバンプを打ち、図１１に示すように、暗号ＬＳ
Ｉ４１に、バンプを打ったＩＤＬＳＩ４２を貼り合わせ
る。これにより、バンプが打たれたパッド４２１の電位
がＩＤ値として暗号回路４１３に入力される。
【００５７】以上のように本実施形態によると、ＩＤＬ
ＳＩに対してバンプを打つ位置を変更するだけで、暗号
ＬＳＩに付与されるＩＤ値を変更することができる。
ＳＩに対してバンプを打つ位置を変更するだけで、暗号
ＬＳＩに付与されるＩＤ値を変更することができる。
【００５８】（第５の実施形態）図１２および図１３は
本発明の第５の実施形態に係る機密鍵実装方法を示す図
である。本実施形態では、配線ＬＳＩ５３に、第１のＬ
ＳＩとしてのシステムＬＳＩ５１と第２のＬＳＩとして
の乱数ＬＳＩ５２とを貼り合わせることによって、機密
鍵を実装する。そして、複数種類の配線ＬＳＩの中か
ら、貼り合わせに用いる配線ＬＳＩを選択することによ
って、システムＬＳＩにおける乱数生成の論理を変更す
る。
本発明の第５の実施形態に係る機密鍵実装方法を示す図
である。本実施形態では、配線ＬＳＩ５３に、第１のＬ
ＳＩとしてのシステムＬＳＩ５１と第２のＬＳＩとして
の乱数ＬＳＩ５２とを貼り合わせることによって、機密
鍵を実装する。そして、複数種類の配線ＬＳＩの中か
ら、貼り合わせに用いる配線ＬＳＩを選択することによ
って、システムＬＳＩにおける乱数生成の論理を変更す
る。
【００５９】図１２に示すように、第１のＬＳＩとして
のシステムＬＳＩ５１において、ＲＯＭ５１１は開発用
機密鍵および乱数種を記憶し、パッド５１２に入力され
た信号に応じてそのいずれかを出力する。すなわち、セ
レクタ５１６はパッド５１２に入力された選択信号ｓｅ
ｌ１が“Ｈ”のときは、入力Ａすなわち“Ｈ”を出力
し、これにより、ＲＯＭ５１１のアドレスの最上位ビッ
トＡＤＤｎが“Ｈ”に固定され、開発用機密鍵が記憶さ
れたアドレス領域のみが有効になる。一方、選択信号ｓ
ｅｌ１が“Ｌ”のときは、入力Ｂすなわち“Ｌ”を出力
し、これにより、ＲＯＭ５１１では乱数種が記憶された
アドレス領域のみが有効になる。
のシステムＬＳＩ５１において、ＲＯＭ５１１は開発用
機密鍵および乱数種を記憶し、パッド５１２に入力され
た信号に応じてそのいずれかを出力する。すなわち、セ
レクタ５１６はパッド５１２に入力された選択信号ｓｅ
ｌ１が“Ｈ”のときは、入力Ａすなわち“Ｈ”を出力
し、これにより、ＲＯＭ５１１のアドレスの最上位ビッ
トＡＤＤｎが“Ｈ”に固定され、開発用機密鍵が記憶さ
れたアドレス領域のみが有効になる。一方、選択信号ｓ
ｅｌ１が“Ｌ”のときは、入力Ｂすなわち“Ｌ”を出力
し、これにより、ＲＯＭ５１１では乱数種が記憶された
アドレス領域のみが有効になる。
【００６０】乱数生成回路５１３はＲＯＭ５１１から出
力された乱数種と乱数入力端子としてのパッド５１４か
ら入力された乱数データとを基にして、量産用機密鍵と
なる乱数を生成する。セレクタ５１７はパッド５１５に
入力された信号に応じて、ＲＯＭ５１１からの出力およ
び乱数生成回路５１３からの出力のいずれかを選択出力
する。すなわち、セレクタ５１７は、パッド５１５に入
力された選択信号ｓｅｌ２が“Ｈ”のときは、入力Ａす
なわちＲＯＭ５１１の出力を出力する一方、“Ｌ”のと
きは、入力Ｂすなわち乱数生成回路５１３の出力を出力
する。認証処理部５１８はセレクタ５１７の選択出力を
機密鍵として用いる。
力された乱数種と乱数入力端子としてのパッド５１４か
ら入力された乱数データとを基にして、量産用機密鍵と
なる乱数を生成する。セレクタ５１７はパッド５１５に
入力された信号に応じて、ＲＯＭ５１１からの出力およ
び乱数生成回路５１３からの出力のいずれかを選択出力
する。すなわち、セレクタ５１７は、パッド５１５に入
力された選択信号ｓｅｌ２が“Ｈ”のときは、入力Ａす
なわちＲＯＭ５１１の出力を出力する一方、“Ｌ”のと
きは、入力Ｂすなわち乱数生成回路５１３の出力を出力
する。認証処理部５１８はセレクタ５１７の選択出力を
機密鍵として用いる。
【００６１】パッド５１２，５１５は内部プルアップさ
れている。したがって、選択信号ｓｅｌ１，ｓｅｌ２は
ともに“Ｈ”になり、セレクタ５１７はＲＯＭ５１１か
ら出力された開発用機密鍵を選択出力する。
れている。したがって、選択信号ｓｅｌ１，ｓｅｌ２は
ともに“Ｈ”になり、セレクタ５１７はＲＯＭ５１１か
ら出力された開発用機密鍵を選択出力する。
【００６２】一方、乱数ＬＳＩ５２は、乱数データを記
憶する記憶部５２１と、記憶部５２１に記憶された乱数
データを出力するための乱数出力端子としてのパッド５
２２とを備えている。
憶する記憶部５２１と、記憶部５２１に記憶された乱数
データを出力するための乱数出力端子としてのパッド５
２２とを備えている。
【００６３】また、配線ＬＳＩ５３は、外部入力端子と
してのパッド５３１と、外部出力端子としてのパッド５
３２とを備えている。そして、パッド５３２のうち配線
ＬＳＩ５３の種類に応じて定まるいずれかのパッドと、
パッド５３１とが接続されている。図１２に示す配線Ｌ
ＳＩ５３では、出力１となるパッド５３２ａがパッド５
３１と接続されている。
してのパッド５３１と、外部出力端子としてのパッド５
３２とを備えている。そして、パッド５３２のうち配線
ＬＳＩ５３の種類に応じて定まるいずれかのパッドと、
パッド５３１とが接続されている。図１２に示す配線Ｌ
ＳＩ５３では、出力１となるパッド５３２ａがパッド５
３１と接続されている。
【００６４】そして、図１３（ａ）に示すように、配線
ＬＳＩ５３に対して、システムＬＳＩ５１と、乱数ＬＳ
Ｉ５２とを貼り合わせる。このとき、システムＬＳＩ５
１のパッド５１４が配線ＬＳＩ５３のパッド５３２とそ
れぞれ接続されるようにするとともに、乱数ＬＳＩ５２
のパッド５２２が配線ＬＳＩ５３のパッド５３１と接続
されるようにする。またこのとき、システムＬＳＩ５１
のパッド５１２，５１５はともにグランドＧＮＤに接続
される。
ＬＳＩ５３に対して、システムＬＳＩ５１と、乱数ＬＳ
Ｉ５２とを貼り合わせる。このとき、システムＬＳＩ５
１のパッド５１４が配線ＬＳＩ５３のパッド５３２とそ
れぞれ接続されるようにするとともに、乱数ＬＳＩ５２
のパッド５２２が配線ＬＳＩ５３のパッド５３１と接続
されるようにする。またこのとき、システムＬＳＩ５１
のパッド５１２，５１５はともにグランドＧＮＤに接続
される。
【００６５】この結果、乱数ＬＳＩ５２の記憶部５２１
に記憶された乱数データは、配線ＬＳＩ５３を介して、
システムＬＳＩ５１の乱数生成回路５１３に入力線５１
８ｃを介して入力される。これにより、乱数生成回路５
１３は、入力線５１８ｃに応じた論理をもって、ＲＯＭ
５１１に記憶された乱数種と配線ＬＳＩ５３を介して入
力された乱数データとを基にして、量産用機密鍵となる
乱数を生成する。生成された量産用機密鍵はセレクタ５
１７を介して認証処理部５１８に供給される。
に記憶された乱数データは、配線ＬＳＩ５３を介して、
システムＬＳＩ５１の乱数生成回路５１３に入力線５１
８ｃを介して入力される。これにより、乱数生成回路５
１３は、入力線５１８ｃに応じた論理をもって、ＲＯＭ
５１１に記憶された乱数種と配線ＬＳＩ５３を介して入
力された乱数データとを基にして、量産用機密鍵となる
乱数を生成する。生成された量産用機密鍵はセレクタ５
１７を介して認証処理部５１８に供給される。
【００６６】また、図１３（ｂ）に示すように、パッド
５３１がパッド５３２ｂと接続された配線ＬＳＩ５３Ａ
を選択した場合には、乱数ＬＳＩ５２の記憶部５２１に
記憶された乱数データは、配線ＬＳＩ５３Ａを介して、
システムＬＳＩ５１の乱数生成回路５１３に入力線５１
８ｂを介して入力される。これにより、乱数生成回路５
１３は、入力線５１８ｂに応じた論理をもって、ＲＯＭ
５１１に記憶された乱数種と配線ＬＳＩ５３Ａを介して
入力された乱数データとを基にして、量産用機密鍵とな
る乱数を生成する。
５３１がパッド５３２ｂと接続された配線ＬＳＩ５３Ａ
を選択した場合には、乱数ＬＳＩ５２の記憶部５２１に
記憶された乱数データは、配線ＬＳＩ５３Ａを介して、
システムＬＳＩ５１の乱数生成回路５１３に入力線５１
８ｂを介して入力される。これにより、乱数生成回路５
１３は、入力線５１８ｂに応じた論理をもって、ＲＯＭ
５１１に記憶された乱数種と配線ＬＳＩ５３Ａを介して
入力された乱数データとを基にして、量産用機密鍵とな
る乱数を生成する。
【００６７】以上のように本実施形態によると、配線Ｌ
ＳＩの種類を変更することによって、乱数生成回路に乱
数データが入力される入力線を変えることができ、これ
により、異なる論理をもって量産用機密鍵を生成させる
ことができる。
ＳＩの種類を変更することによって、乱数生成回路に乱
数データが入力される入力線を変えることができ、これ
により、異なる論理をもって量産用機密鍵を生成させる
ことができる。
【００６８】（第６の実施形態）本発明の第６の実施形
態は、与えられたアドレスに応じてＩＤ値を出力する記
憶部を有するＬＳＩを、テスター用ＬＳＩを用いてテス
トするものである。
態は、与えられたアドレスに応じてＩＤ値を出力する記
憶部を有するＬＳＩを、テスター用ＬＳＩを用いてテス
トするものである。
【００６９】図１４は本実施形態に係るＬＳＩテスト方
法を示す図である。図１４（ａ）において、ＬＳＩ６１
は、記憶部としてのＲＯＭ６１１と、第１のテスト回路
６１２と、ＲＯＭ６１１の出力と第１のテスト回路６１
２の出力とを比較するコンパレータ６１３と、ＲＯＭ６
１１から出力されたＩＤ値を用いて処理を行う認証処理
部６１４とを備えている。ＲＯＭ６１１は複数のＩＤ値
を記憶しており、与えられたアドレスに応じていずれか
のＩＤ値を出力する。
法を示す図である。図１４（ａ）において、ＬＳＩ６１
は、記憶部としてのＲＯＭ６１１と、第１のテスト回路
６１２と、ＲＯＭ６１１の出力と第１のテスト回路６１
２の出力とを比較するコンパレータ６１３と、ＲＯＭ６
１１から出力されたＩＤ値を用いて処理を行う認証処理
部６１４とを備えている。ＲＯＭ６１１は複数のＩＤ値
を記憶しており、与えられたアドレスに応じていずれか
のＩＤ値を出力する。
【００７０】一方、テスター用ＬＳＩ６２は、第２のテ
スト回路６２１を備えている。第２のテスト回路６２１
は、ＬＳＩ６１の第１のテスト回路６１２と接続された
状態において、ＲＯＭ６１１と同一の機能となるように
構成されている。すなわち、第１および第２のテスト回
路６１２，６２１が接続された状態において、記憶部６
１１と共通のアドレスを受けたとき、第１のテスト回路
６１２は記憶部６１１と同一の値を出力する。アドレス
と、ＲＯＭ６１１の出力、並びに第１および第２のテス
ト回路６１２，６２１が接続されたときの出力との関係
は、例えば図１４（ｂ）のようになる。
スト回路６２１を備えている。第２のテスト回路６２１
は、ＬＳＩ６１の第１のテスト回路６１２と接続された
状態において、ＲＯＭ６１１と同一の機能となるように
構成されている。すなわち、第１および第２のテスト回
路６１２，６２１が接続された状態において、記憶部６
１１と共通のアドレスを受けたとき、第１のテスト回路
６１２は記憶部６１１と同一の値を出力する。アドレス
と、ＲＯＭ６１１の出力、並びに第１および第２のテス
ト回路６１２，６２１が接続されたときの出力との関係
は、例えば図１４（ｂ）のようになる。
【００７１】ＬＳＩ６１をテストする工程では、テスタ
ー用ＬＳＩ６２の第２のテスト回路６２１をＬＳＩ６１
の第１のテスト回路６１２と接続する。そして、様々な
アドレス値を与えて、ＲＯＭ６１１の出力と接続した第
１および第２のテスト回路６１２，６２１の出力とを比
較する。
ー用ＬＳＩ６２の第２のテスト回路６２１をＬＳＩ６１
の第１のテスト回路６１２と接続する。そして、様々な
アドレス値を与えて、ＲＯＭ６１１の出力と接続した第
１および第２のテスト回路６１２，６２１の出力とを比
較する。
【００７２】図１５および図１６は本実施形態の他の例
を示す図である。図１５（ａ）において、ＬＳＩ６３
は、記憶部としてのＲＯＭ６３１と、第１のテスト回路
６３２と、ＲＯＭ６３１の出力と第１のテスト回路６３
２の出力とを比較するコンパレータ６３３と、ＲＯＭ６
３１から出力されたＩＤ値を用いて処理を行う認証処理
部６３４とを備えている。ＲＯＭ６３１は複数のＩＤ値
を記憶しており、与えられたアドレスに応じていずれか
のＩＤ値を出力する。
を示す図である。図１５（ａ）において、ＬＳＩ６３
は、記憶部としてのＲＯＭ６３１と、第１のテスト回路
６３２と、ＲＯＭ６３１の出力と第１のテスト回路６３
２の出力とを比較するコンパレータ６３３と、ＲＯＭ６
３１から出力されたＩＤ値を用いて処理を行う認証処理
部６３４とを備えている。ＲＯＭ６３１は複数のＩＤ値
を記憶しており、与えられたアドレスに応じていずれか
のＩＤ値を出力する。
【００７３】一方、テスター用ＬＳＩ６４は、第２のテ
スト回路６４１を備えている。第２のテスト回路６４１
は、ＬＳＩ６３の第１のテスト回路６３２と接続された
状態において、ＲＯＭ６３１と同一の機能となるように
構成されている。図１６は第２のテスト回路６４１の具
体的な構成例である。すなわち、第１および第２のテス
ト回路６３２，６４１が接続された状態において、記憶
部６３１と共通のアドレスを受けたとき、第１のテスト
回路６３２は記憶部６３１と同一の値を出力する。アド
レスと、ＲＯＭ６３１の出力、並びに第１および第２の
テスト回路６３２，６４１が接続されたときの出力との
関係は、例えば図１５（ｂ）のようになる。
スト回路６４１を備えている。第２のテスト回路６４１
は、ＬＳＩ６３の第１のテスト回路６３２と接続された
状態において、ＲＯＭ６３１と同一の機能となるように
構成されている。図１６は第２のテスト回路６４１の具
体的な構成例である。すなわち、第１および第２のテス
ト回路６３２，６４１が接続された状態において、記憶
部６３１と共通のアドレスを受けたとき、第１のテスト
回路６３２は記憶部６３１と同一の値を出力する。アド
レスと、ＲＯＭ６３１の出力、並びに第１および第２の
テスト回路６３２，６４１が接続されたときの出力との
関係は、例えば図１５（ｂ）のようになる。
【００７４】ＬＳＩ６３をテストする工程では、テスタ
ー用ＬＳＩ６４の第２のテスト回路６４１をＬＳＩ６３
の第１のテスト回路６３２と接続する。そして、様々な
アドレス値を与えて、ＲＯＭ６３１の出力と接続した第
１および第２のテスト回路６３２，６４１の出力とを比
較する。
ー用ＬＳＩ６４の第２のテスト回路６４１をＬＳＩ６３
の第１のテスト回路６３２と接続する。そして、様々な
アドレス値を与えて、ＲＯＭ６３１の出力と接続した第
１および第２のテスト回路６３２，６４１の出力とを比
較する。
【００７５】（第７の実施形態）本発明の第７の実施形
態は、暗号ＬＳＩとＩＤＬＳＩとを貼り合わせて実装す
る暗号ＩＤＬＳＩの開発方法に関するものである。
態は、暗号ＬＳＩとＩＤＬＳＩとを貼り合わせて実装す
る暗号ＩＤＬＳＩの開発方法に関するものである。
【００７６】図１７は本実施形態に係る暗号ＩＤＬＳＩ
の構成を示す図である。まず図１７（ａ）に示すよう
に、第１のＬＳＩとしての暗号ＬＳＩ７１では、セレク
タ７１１によって選択された開発鍵Ｘが暗号化回路７１
２に入力される。この暗号化回路７１２に外部から生デ
ータＡを入力すると、開発鍵Ｘで暗号化された暗号デー
タＢが出力される。この暗号ＬＳＩ７１に対して、図１
７（ｂ）に示すように、第２のＬＳＩとしてのＩＤＬＳ
Ｉ７２が貼り合わされ、これにより暗号ＩＤＬＳＩ７３
が生成される。ＩＤＬＳＩ７２は乱数Ｒ２を記憶する記
憶部７２１を備えており、暗号ＬＳＩ７１の乱数回路７
１３は、乱数種Ｒ１と乱数Ｒ２とを基にして、量産鍵Ｙ
を生成する。このとき、乱数回路７１３は、ＩＤＬＳＩ
７２の貼り合わせ位置Ｎに応じて、異なる量産鍵Ｙを生
成する。この量産鍵Ｙがセレクタ７１１によって選択さ
れ、暗号化回路７１２に入力される。この暗号化回路７
１２に外部から生データＡを入力すると、量産鍵Ｙで暗
号化された暗号データＣが出力される。
の構成を示す図である。まず図１７（ａ）に示すよう
に、第１のＬＳＩとしての暗号ＬＳＩ７１では、セレク
タ７１１によって選択された開発鍵Ｘが暗号化回路７１
２に入力される。この暗号化回路７１２に外部から生デ
ータＡを入力すると、開発鍵Ｘで暗号化された暗号デー
タＢが出力される。この暗号ＬＳＩ７１に対して、図１
７（ｂ）に示すように、第２のＬＳＩとしてのＩＤＬＳ
Ｉ７２が貼り合わされ、これにより暗号ＩＤＬＳＩ７３
が生成される。ＩＤＬＳＩ７２は乱数Ｒ２を記憶する記
憶部７２１を備えており、暗号ＬＳＩ７１の乱数回路７
１３は、乱数種Ｒ１と乱数Ｒ２とを基にして、量産鍵Ｙ
を生成する。このとき、乱数回路７１３は、ＩＤＬＳＩ
７２の貼り合わせ位置Ｎに応じて、異なる量産鍵Ｙを生
成する。この量産鍵Ｙがセレクタ７１１によって選択さ
れ、暗号化回路７１２に入力される。この暗号化回路７
１２に外部から生データＡを入力すると、量産鍵Ｙで暗
号化された暗号データＣが出力される。
【００７７】図１８および図１９は図１７に示す暗号Ｉ
ＤＬＳＩ７３の開発方法を示すフローチャートである。
まず図１８において、鍵発行者は、開発用機密鍵Ｘを生
成するとともに乱数種Ｒ１を生成し（Ｓ１）、これらを
第１の開発者としての暗号ＬＳＩ開発者に提供する（Ｓ
２）。暗号ＬＳＩ開発者は、開発用機密鍵Ｘでの暗号Ｌ
ＳＩ検査パターンを生成する（Ｓ３）。すなわち、生デ
ータＡに対する暗号データＢを出力させる。そして、提
供された開発用機密鍵Ｘを用いて暗号ＬＳＩ７１を開発
し（Ｓ４）、これをセット開発者に提供する（Ｓ５）。
一方、鍵発行者は、開発用機密鍵Ｘ対応の認証試験装置
を生成し（Ｓ６）、これをセット開発者に提供する（Ｓ
７）。セット開発者は、開発システムの確認を行う（Ｓ
８）。
ＤＬＳＩ７３の開発方法を示すフローチャートである。
まず図１８において、鍵発行者は、開発用機密鍵Ｘを生
成するとともに乱数種Ｒ１を生成し（Ｓ１）、これらを
第１の開発者としての暗号ＬＳＩ開発者に提供する（Ｓ
２）。暗号ＬＳＩ開発者は、開発用機密鍵Ｘでの暗号Ｌ
ＳＩ検査パターンを生成する（Ｓ３）。すなわち、生デ
ータＡに対する暗号データＢを出力させる。そして、提
供された開発用機密鍵Ｘを用いて暗号ＬＳＩ７１を開発
し（Ｓ４）、これをセット開発者に提供する（Ｓ５）。
一方、鍵発行者は、開発用機密鍵Ｘ対応の認証試験装置
を生成し（Ｓ６）、これをセット開発者に提供する（Ｓ
７）。セット開発者は、開発システムの確認を行う（Ｓ
８）。
【００７８】その後、鍵発行者は、乱数Ｒ２を生成し
（Ｓ９）、第２の開発者としてのＩＤＬＳＩ開発者に提
供する（Ｓ１０）。ＩＤＬＳＩ開発者は、提供された乱
数Ｒ２を用いてＩＤＬＳＩ７２を開発し（Ｓ１１）、こ
れを暗号ＩＤＬＳＩ生産者に提供する（Ｓ１２）。ま
た、暗号ＬＳＩ開発者は、開発した暗号ＬＳＩ７１を暗
号ＬＳＩ生産者に提供する（Ｓ１３）。
（Ｓ９）、第２の開発者としてのＩＤＬＳＩ開発者に提
供する（Ｓ１０）。ＩＤＬＳＩ開発者は、提供された乱
数Ｒ２を用いてＩＤＬＳＩ７２を開発し（Ｓ１１）、こ
れを暗号ＩＤＬＳＩ生産者に提供する（Ｓ１２）。ま
た、暗号ＬＳＩ開発者は、開発した暗号ＬＳＩ７１を暗
号ＬＳＩ生産者に提供する（Ｓ１３）。
【００７９】その後、鍵発行者は、貼り合わせ位置Ｎを
生成し（Ｓ１４）、これを暗号ＩＤＬＳＩ生産者に提供
する（Ｓ１５）。暗号ＩＤＬＳＩ生産者は、提供された
貼り合わせ位置Ｎに従って、暗号ＬＳＩ７１とＩＤＬＳ
Ｉ７２とを貼り合わせ、これにより暗号ＩＤＬＳＩ７３
を開発する（Ｓ１６）。鍵発行者は、乱数種Ｒ１、乱数
Ｒ２および貼り合わせ位置Ｎに基づいて、量産用機密鍵
Ｙを生成する。この量産用機密鍵Ｙの値は、鍵発行者以
外の者は知ることができない。
生成し（Ｓ１４）、これを暗号ＩＤＬＳＩ生産者に提供
する（Ｓ１５）。暗号ＩＤＬＳＩ生産者は、提供された
貼り合わせ位置Ｎに従って、暗号ＬＳＩ７１とＩＤＬＳ
Ｉ７２とを貼り合わせ、これにより暗号ＩＤＬＳＩ７３
を開発する（Ｓ１６）。鍵発行者は、乱数種Ｒ１、乱数
Ｒ２および貼り合わせ位置Ｎに基づいて、量産用機密鍵
Ｙを生成する。この量産用機密鍵Ｙの値は、鍵発行者以
外の者は知ることができない。
【００８０】次に図１９において、暗号ＩＤＬＳＩ生産
者は、暗号ＩＤＬＳＩ７３の貼り合わせ確認テストを行
う（Ｓ１８）。そして、暗号ＩＤＬＳＩ７３のサンプル
Ｚをセット開発者に出荷する（Ｓ１９）。一方、鍵発行
者は、量産用機密鍵Ｙ対応の認証試験装置を生成し（Ｓ
２０）、これをセット開発者に提供する（Ｓ２１）。セ
ット開発者は、開発システムの確認を行う（Ｓ２２）。
そして、動作承認後、サンプルＺを暗号ＩＤＬＳＩ生産
者に返却する（Ｓ２３）。暗号ＩＤＬＳＩ生産者は、返
却されたサンプルＺをリファレンスチップとして、テス
トパターンを作成する（Ｓ２４）。すなわち、サンプル
Ｚに生データＡを入力し、これに対する暗号データＣを
入出力の検査パターンとする。
者は、暗号ＩＤＬＳＩ７３の貼り合わせ確認テストを行
う（Ｓ１８）。そして、暗号ＩＤＬＳＩ７３のサンプル
Ｚをセット開発者に出荷する（Ｓ１９）。一方、鍵発行
者は、量産用機密鍵Ｙ対応の認証試験装置を生成し（Ｓ
２０）、これをセット開発者に提供する（Ｓ２１）。セ
ット開発者は、開発システムの確認を行う（Ｓ２２）。
そして、動作承認後、サンプルＺを暗号ＩＤＬＳＩ生産
者に返却する（Ｓ２３）。暗号ＩＤＬＳＩ生産者は、返
却されたサンプルＺをリファレンスチップとして、テス
トパターンを作成する（Ｓ２４）。すなわち、サンプル
Ｚに生データＡを入力し、これに対する暗号データＣを
入出力の検査パターンとする。
【００８１】その後、暗号ＩＤＬＳＩ生産者は、暗号Ｉ
ＤＬＳＩ７３を量産し（Ｓ２５）、検査パターンを用い
て出荷検査を行い（Ｓ２６）、セット開発者に出荷する
（Ｓ２７）。
ＤＬＳＩ７３を量産し（Ｓ２５）、検査パターンを用い
て出荷検査を行い（Ｓ２６）、セット開発者に出荷する
（Ｓ２７）。
【００８２】以上のような開発方法によって、量産用機
密鍵の値を、鍵発行者以外の者が知ることなく、暗号Ｉ
ＤＬＳＩを開発することができる。
密鍵の値を、鍵発行者以外の者が知ることなく、暗号Ｉ
ＤＬＳＩを開発することができる。
【００８３】
【発明の効果】以上のように本発明によると、ＩＤが実
装されたＬＳＩを大量生産することが可能になる。ま
た、機密鍵の秘匿性が向上し、ＩＤ値や機密鍵の値の設
定が容易になる。さらに、回路規模を増大を招くことな
く、ＬＳＩに実装されたＩＤ値のテストが可能になる。
さらに、開発工程における機密鍵の秘匿性を高めること
ができる。
装されたＬＳＩを大量生産することが可能になる。ま
た、機密鍵の秘匿性が向上し、ＩＤ値や機密鍵の値の設
定が容易になる。さらに、回路規模を増大を招くことな
く、ＬＳＩに実装されたＩＤ値のテストが可能になる。
さらに、開発工程における機密鍵の秘匿性を高めること
ができる。
【図１】本発明の第１の実施形態に係るＩＤ実装可能な
ＬＳＩの構成を示す図である。
ＬＳＩの構成を示す図である。
【図２】デコード部およびヒューズ回路の具体的な構成
例を示す図である。
例を示す図である。
【図３】ヒューズ回路の構成単位を示す図である。
【図４】ヒューズ回路の構成単位の動作を示す図であ
る。
る。
【図５】ＩＤ実装可能なＬＳＩを利用する暗号ＬＳＩの
製造工程のフローである。
製造工程のフローである。
【図６】図１の構成に乱数発生回路を加えた例である。
【図７】本発明の第２の実施形態に係る機密鍵実装方法
を示す図である。
を示す図である。
【図８】本発明の第３の実施形態に係る機密鍵実装方法
を示す図である。
を示す図である。
【図９】（ａ）〜（ｃ）はＩＤＬＳＩの張り合わせ位置
と第２の乱数種が入力されるパッドとの関係を示す図で
ある。
と第２の乱数種が入力されるパッドとの関係を示す図で
ある。
【図１０】（ａ）〜（ｃ）は本発明の第４の実施形態に
係る機密鍵実装方法を示す図である。
係る機密鍵実装方法を示す図である。
【図１１】本発明の第４の実施形態の実行結果を示す図
である。
である。
【図１２】本発明の第５の実施形態に係る機密鍵実装方
法を示す図である。
法を示す図である。
【図１３】本発明の第５の実施形態の実行結果を示す図
である。
である。
【図１４】本発明の第６の実施形態に係るＬＳＩ検査方
法を示す図である。
法を示す図である。
【図１５】本発明の第６の実施形態に係るＬＳＩ検査方
法の他の例を示す図である。
法の他の例を示す図である。
【図１６】図１５におけるテスター用ＬＳＩの具体的な
構成例を示す図である。
構成例を示す図である。
【図１７】本発明の第７の実施形態に係る暗号ＩＤＬＳ
Ｉの構成を示す図である。
Ｉの構成を示す図である。
【図１８】図１７に示す暗号ＩＤＬＳＩの開発方法を示
すフローチャートである。
すフローチャートである。
【図１９】図１７に示す暗号ＩＤＬＳＩの開発方法を示
すフローチャートである。
すフローチャートである。
１０，１０Ａ ＬＳＩ １１ デコード部 １２ ヒューズ回路（値保持回路） １３ ＩＤＲＡＭ（ＩＤ記憶部） １４ 乱数発生回路 Ｆｕｓｅｄｅｃ ＩＤ信号 Ｆｕｓｅ 動作設定信号 Ｆｕｓｅｄｅｃ２ デコード信号 ２１ 暗号化ＬＳＩ（第１のＬＳＩ） ２２ ＩＤＬＳＩ（第２のＬＳＩ） ２１１ ＲＯＭ（記憶部） ２１２ パッド（第１の外部入力端子） ２１３ パッド（第２の外部入力端子） ２１４ セレクタ ２１５ 暗号用回路（処理回路） ２２１ 記憶部 ２２２ パッド（第１の外部出力端子） ２２３ パッド（第２の外部出力端子） ３１ システムＬＳＩ（第１のＬＳＩ） ３２ ＩＤＬＳＩ（第２のＬＳＩ） ３１１ ＲＯＭ（記憶部） ３１２ パッド（第１の外部入力端子） ３１３ 乱数生成回路 ３１４ パッド（第２の外部入力端子） ３１５ パッド（第３の外部入力端子） ３１６ セレクタ ３１７ 認証処理部（処理回路） ３１８ａ，３１９ｂ，３１９ｃ 入力線 ３２１ 記憶部 ３２２ パッド（第１の外部出力端子） ３２３ パッド（第２の外部出力端子） ３２４ パッド（第３の外部出力端子） ４１ 暗号ＬＳＩ（第１のＬＳＩ） ４２ ＩＤＬＳＩ（第２のＬＳＩ） ４２１ パッド ５１ システムＬＳＩ（第１のＬＳＩ） ５２ 乱数ＬＳＩ（第２のＬＳＩ） ５３，５３Ａ 配線ＬＳＩ ５１３ 乱数生成回路 ５１４ パッド（複数の乱数入力端子） ５１８ａ，５１８ｂ，５１８ｃ 入力線 ５２１ 記憶部 ５２２ パッド（乱数出力端子） ５３１ パッド（外部入力端子） ５３２ パッド（複数の外部出力端子） ６１ ＬＳＩ ６２ テスター用ＬＳＩ ６３ ＬＳＩ ６４ テスター用ＬＳＩ ６１１ 記憶部 ６１２ 第１のテスト回路 ６２１ 第２のテスト回路 ６３１ 記憶部 ６３２ 第１のテスト回路 ６４１ 第２のテスト回路 ７１ 暗号ＬＳＩ（第１のＬＳＩ） ７２ ＩＤＬＳＩ（第２のＬＳＩ）
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 DF16 DT02 DT15 EZ20 5F064 FF16 FF26 FF52 HH10 5J104 AA16 AA46 FA00 NA02
Claims (10)
- 【請求項１】 ＩＤを実装可能なＬＳＩであって、 当該ＬＳＩ外部から受けた前記ＩＤを表すＩＤ信号を入
力とし、このＩＤ信号をデコードして、デコード信号を
出力するデコード部と、 前記デコード信号を入力とし、動作設定信号がアクティ
ブのとき、このデコード信号が表す値を記憶し、動作設
定信号がノンアクティブのとき、記憶した値を保持する
値保持回路と、 前記値保持回路の保持値を、前記ＩＤとして記憶するＩ
Ｄ記憶部とを備えたことを特徴とするＩＤ実装可能なＬ
ＳＩ。 - 【請求項２】 請求項１記載のＩＤ実装可能なＬＳＩに
おいて、 前記値保持回路は、不揮発性素子等を有するヒューズ回
路であることを特徴とするＩＤ実装可能なＬＳＩ。 - 【請求項３】 請求項１記載のＩＤ実装可能なＬＳＩに
おいて、 前記値保持回路の保持値を入力とし、この保持値を基に
して乱数を生成する乱数生成回路を備え、 前記ＩＤ記憶部は、前記値保持回路の保持値の代わり
に、前記乱数生成回路によって発生された乱数を、前記
ＩＤとして記憶することを特徴とするＩＤ実装可能なＬ
ＳＩ。 - 【請求項４】 機密鍵をＬＳＩに実装する方法であっ
て、 第１のＬＳＩに、第２のＬＳＩを貼り合わせる工程を備
え、 前記第１のＬＳＩは、 第１の機密鍵を記憶する記憶部と、 第１および第２の外部入力端子と、 前記第１の機密鍵を一の入力とするとともに、他の入力
が前記第１の外部入力端子と接続されており、かつ、選
択信号入力が、前記第２の外部入力端子と接続されたセ
レクタと、 前記セレクタの選択出力を機密鍵として用いる処理回路
とを備えたものであり、 前記第２のＬＳＩは、 第２の機密鍵を記憶する記憶部と、 前記第２の機密鍵が出力される第１の外部出力端子と、 前記第１のＬＳＩが有する前記セレクタが前記他の入力
を選択出力するような選択信号を、出力する第２の外部
出力端子とを備えたものであり、 前記貼り合わせ工程は、 前記第２のＬＳＩの前記第１および第２の外部出力端子
が、前記第１のＬＳＩの前記第１および第２の外部入力
端子とそれぞれ接続されるように、前記第１のＬＳＩに
前記第２のＬＳＩを貼り合わせるものであることを特徴
とする機密鍵実装方法。 - 【請求項５】 機密鍵をＬＳＩに実装する方法であっ
て、 第１のＬＳＩに、第２のＬＳＩを貼り合わせる工程を備
え、 前記第１のＬＳＩは、 第１、第２および第３の外部入力端子と、 第１の機密鍵および第１の乱数種を記憶し、前記第１の
外部入力端子に入力された信号に応じて、そのいずれか
を出力する記憶部と、 前記記憶部の出力と、前記第２の外部入力端子に入力さ
れた信号とを入力とする乱数生成回路と、 前記記憶部の出力および前記乱数生成回路の出力を入力
とし、前記第３の外部入力端子に入力された信号に応じ
て、そのいずれかを選択出力するセレクタと、 前記セレクタの選択出力を機密鍵として用いる処理回路
とを備えたものであり、 前記第２のＬＳＩは、 第２の乱数種を記憶する記憶部と、 前記第１のＬＳＩの前記記憶部が前記第１の乱数種を出
力するような選択信号を、出力する第１の外部出力端子
と、 前記第２の乱数種が出力される第２の外部出力端子と、 前記第１のＬＳＩの前記セレクタが前記乱数生成回路の
出力を選択出力するような選択信号を、出力する第３の
外部出力端子とを備えたものであり、 前記貼り合わせ工程は、 前記第２のＬＳＩの前記第１、第２および第３の外部出
力端子が、前記第１のＬＳＩの前記第１、第２および第
３の外部入力端子とそれぞれ接続されるように、前記第
１のＬＳＩに前記第２のＬＳＩを貼り合わせるものであ
ることを特徴とする機密鍵実装方法。 - 【請求項６】 請求項５記載の機密鍵実装方法におい
て、 前記第１のＬＳＩの前記第２の外部入力端子は、複数の
端子に分かれて構成されており、これらの端子は、互い
に異なる入力線を介して前記乱数生成回路と接続されて
おり、 前記乱数生成回路は、信号が入力される入力線に応じ
て、互いに異なる論理をもって乱数を生成するものであ
り、 前記第２のＬＳＩの前記第２の外部出力端子は、 前記第１のＬＳＩに前記第２のＬＳＩを貼り合わせる位
置に応じて、前記第２の乱数種が入力される前記乱数生
成回路の入力線が異なるように、構成されていることを
特徴とする機密鍵実装方法。 - 【請求項７】 機密鍵をＬＳＩに実装する方法であっ
て、 第１のＬＳＩに付与するＩＤに応じて、第２のＬＳＩの
パッド部においてバンプを打つ位置を決定する第１の工
程と、 前記第２のＬＳＩに対して、前記第１の工程において決
定した位置に、バンプを打つ第２の工程と、 前記第１のＬＳＩに、バンプを打った前記第２のＬＳＩ
を貼り合わせる第３の工程とを備えたことを特徴とする
機密鍵実装方法。 - 【請求項８】 機密鍵をＬＳＩに実装する方法であっ
て、 複数種類の配線ＬＳＩの中から、１個の配線ＬＳＩを選
択する第１の工程と、 前記第１の工程において選択した配線ＬＳＩに、第１の
ＬＳＩと、第２のＬＳＩとを貼り合わせる第２の工程と
を備え、 前記配線ＬＳＩは、 一の外部入力端子と、複数の外部出力端子とを備え、 前記複数の外部出力端子のうち当該配線ＬＳＩの種類に
応じて定まるいずれかの外部出力端子と、前記外部入力
端子とが接続されたものであり、 前記第１のＬＳＩは、 複数の乱数入力端子と、 前記各乱数入力端子と互いに異なる入力線を介して接続
され、いずれかの入力線を介して入力された乱数データ
を基に、当該入力線に応じた論理をもって、機密鍵とな
る乱数を生成する乱数生成回路とを備えたものであり、 前記第２のＬＳＩは、 乱数データを記憶する記憶部と、 前記記憶部に記憶された乱数データを出力するための乱
数出力端子とを備えたものであり、 前記第２の工程は、 選択した配線ＬＳＩに対し、前記第１のＬＳＩを、前記
各乱数入力端子が当該配線ＬＳＩの各外部出力端子とそ
れぞれ接続されるように貼り合わせるとともに、前記第
２のＬＳＩを、前記乱数出力端子が当該配線ＬＳＩの外
部入力端子と接続されるように、貼り合わせるものであ
ることを特徴とする機密鍵実装方法。 - 【請求項９】 与えられたアドレスに応じてＩＤ値を出
力する記憶部を有するＬＳＩを、テスター用ＬＳＩを用
いてテストする工程を備え、 前記ＬＳＩは、第１のテスト回路を備えたものであり、 前記テスター用ＬＳＩは、前記第１のテスト回路と接続
された状態において、前記記憶部と共通のアドレスを受
けたとき、前記記憶部と同一の値を出力するように構成
された第２のテスト回路を備えたものであり、 前記工程は、 前記テスター用ＬＳＩの第２のテスト回路を前記ＬＳＩ
の第１のテスト回路に接続し、接続した第１および第２
のテスト回路の出力と、前記記憶部の出力とを比較する
ことによって、テストを行うものであることを特徴とす
るＬＳＩテスト方法。 - 【請求項１０】 鍵発行者が、開発用機密鍵および乱数
種を生成し、第１の開発者に提供する工程と、 前記第１の開発者が、前記開発用機密鍵および乱数種を
用いて、第１のＬＳＩを開発する工程と、 前記鍵発行者が、乱数を生成し、第２の開発者に提供す
る工程と、 前記第２の開発者が、前記乱数を用いて、第２のＬＳＩ
を開発する工程と、 前記第１の開発者が、開発した前記第１のＬＳＩを生産
者に提供する工程と、 前記第２の開発者が、開発した前記第２のＬＳＩを前記
生産者に提供する工程と、 前記鍵発行者が、前記第１のＬＳＩと前記第２のＬＳＩ
とを貼りあわせる位置を生成し、前記生産者に提供する
工程と、 前記生産者が、前記鍵発行者から提供された貼り合わせ
位置に従って、前記第１のＬＳＩと前記第２のＬＳＩと
を貼りあわせる工程とを備えたことを特徴とするＬＳＩ
開発方法。
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