JP2002334933A5 - - Google Patents

Download PDF

Info

Publication number
JP2002334933A5
JP2002334933A5 JP2002027516A JP2002027516A JP2002334933A5 JP 2002334933 A5 JP2002334933 A5 JP 2002334933A5 JP 2002027516 A JP2002027516 A JP 2002027516A JP 2002027516 A JP2002027516 A JP 2002027516A JP 2002334933 A5 JP2002334933 A5 JP 2002334933A5
Authority
JP
Japan
Prior art keywords
tap
cells
integrated circuit
logic
logic cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2002027516A
Other languages
English (en)
Other versions
JP2002334933A (ja
Filing date
Publication date
Priority claimed from US09/779,036 external-priority patent/US6560753B2/en
Application filed filed Critical
Publication of JP2002334933A publication Critical patent/JP2002334933A/ja
Publication of JP2002334933A5 publication Critical patent/JP2002334933A5/ja
Withdrawn legal-status Critical Current

Links

Claims (3)

  1. 集積回路であって、
    該集積回路に1組の所望の機能を実施させるよう構成及び適合された1組の論理セルと、
    複数のタップ・セルであって、各々のタップ・セルは、少なくとも1つの井戸タップ及び基板タップを有し、前記タップ・セルは、前記論理セルを配置する前に、間隔をあけて固定され、前記間隔が最長許容距離を超えないことからなる、複数のタップ・セル
    とを備える、集積回路。
  2. 集積回路であって、
    1組の行に区分化された配置可能領域と、
    前記配置可能領域の交互行に配置された複数のタップ・セルであって、各タップ・セルは、少なくとも1つの井戸タップ及び基板タップを有し、前記タップ・セルは、前記交互行に間隔をあけて固定され、前記間隔が最長許容距離を超えないことからなる、複数のタップ・セルと、
    前記複数のタップ・セルを配置した後に、前記配置可能領域の前記行に配置される複数の論理セルであって、該論理セルは、前記集積回路に1組の所望の機能を実施させるよう構成され、前記タップ・セルと共に前記交互行に配置された前記論理セルが、前記タップ・セル間の前記間隔内に配置されることからなる、複数の論理セル
    を備える、集積回路。
  3. 集積回路を設計するための方法であって、
    1組のタップ・セルが前記集積回路内に固定される1組の位置を決定するステップであって、前記タップ・セルの各々は、少なくとも1つの井戸タップ及び基板タップを有しており、前記位置は間隔をあけて配置され、さらに、前記間隔は最長許容距離を超えないことからなる、ステップと、
    前記位置を配置及び経路指定ツールへの入力データとして提供するステップと、
    前記配置及び経路指定ツールを用いて、前記集積回路用のレイアウトを生成するステップであって、前記レイアウトに、論理セルの配置の前に前記タップ・セルが固定される前記位置が組み込まれることからなる、ステップ
    を含む、方法。
JP2002027516A 2001-02-07 2002-02-05 タップ・セルを有する集積回路及び集積回路にタップ・セルを配置するための方法 Withdrawn JP2002334933A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/779,036 US6560753B2 (en) 2001-02-07 2001-02-07 Integrated circuit having tap cells and a method for positioning tap cells in an integrated circuit
US09/779036 2001-02-07

Publications (2)

Publication Number Publication Date
JP2002334933A JP2002334933A (ja) 2002-11-22
JP2002334933A5 true JP2002334933A5 (ja) 2005-04-07

Family

ID=25115115

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002027516A Withdrawn JP2002334933A (ja) 2001-02-07 2002-02-05 タップ・セルを有する集積回路及び集積回路にタップ・セルを配置するための方法

Country Status (2)

Country Link
US (1) US6560753B2 (ja)
JP (1) JP2002334933A (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6848089B2 (en) * 2002-07-31 2005-01-25 International Business Machines Corporation Method and apparatus for detecting devices that can latchup
JP4426166B2 (ja) * 2002-11-01 2010-03-03 ユー・エム・シー・ジャパン株式会社 半導体装置の設計方法、半導体装置設計用プログラム、及び半導体装置
US6925627B1 (en) * 2002-12-20 2005-08-02 Conexant Systems, Inc. Method and apparatus for power routing in an integrated circuit
US7617465B1 (en) * 2004-09-16 2009-11-10 Cadence Design Systems, Inc. Method and mechanism for performing latch-up check on an IC design
US7937682B2 (en) * 2008-01-31 2011-05-03 Synopsys, Inc. Method and apparatus for automatic orientation optimization
US20090300291A1 (en) * 2008-06-03 2009-12-03 Gerald Keith Bartley Implementing Cache Coherency and Reduced Latency Using Multiple Controllers for Memory System
US8276109B2 (en) * 2008-12-23 2012-09-25 Broadcom Corporation Mixed-height high speed reduced area cell library
US10192859B2 (en) 2011-05-11 2019-01-29 Texas Instruments Incorporated Integrated circuits and processes for protection of standard cell performance from context effects
US9082886B2 (en) 2011-05-12 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Adding decoupling function for tap cells
US8984467B2 (en) 2011-08-17 2015-03-17 Synopsys, Inc. Method and apparatus for automatic relative placement generation for clock trees
WO2013132841A1 (ja) 2012-03-08 2013-09-12 パナソニック株式会社 半導体集積回路装置
JP6056852B2 (ja) 2012-04-24 2017-01-11 株式会社ソシオネクスト 半導体装置
US9361417B2 (en) 2014-02-07 2016-06-07 Synopsys, Inc. Placement of single-bit and multi-bit flip-flops
CN104485332B (zh) * 2014-12-10 2017-05-03 中国电子科技集团公司第四十七研究所 阱连接单元的布置方法及包括该阱连接单元的半导体芯片
US10114919B2 (en) 2016-02-12 2018-10-30 Globalfoundries Inc. Placing and routing method for implementing back bias in FDSOI
US10872190B2 (en) * 2018-07-16 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for latch-up prevention
US11527527B2 (en) * 2020-05-21 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Tap cell, integrated circuit structure and forming method thereof
US11416666B1 (en) * 2021-03-04 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and method for forming the same
US20240038760A1 (en) * 2022-08-01 2024-02-01 Qualcomm Incorporated Integrated circuit cell with dual row, back-to-back, transistor body ties

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5987086A (en) * 1996-11-01 1999-11-16 Motorola Inc. Automatic layout standard cell routing

Similar Documents

Publication Publication Date Title
JP2002334933A5 (ja)
TW200729462A (en) Phase-change random access memory device and method of operating the same
US7308668B2 (en) Apparatus and method for implementing an integrated circuit IP core library architecture
TW200620017A (en) Computer automated design method, computer automated design system, and method of manufacturing integrated circuit
TW200616059A (en) Semiconductor substrate, manufacturing method of a semiconductor device and testing method of a semiconductor device
WO2006009849A3 (en) Staggered memory cell array
WO2006136845A3 (en) Integrated circuit routing and compaction
TW200624842A (en) Structure and method for failure analysis in a semiconductor device
CA2482631A1 (en) Memory cells enhanced for resistance to single event upset
TW200636915A (en) Aligned logic cell grid and interconnect routing architecture
ATE366985T1 (de) Integrierte schaltung und verfahren zum cache- umabbilden
TW200637417A (en) Light-emitting device, method for manufacturing light-emitting device, and electronic apparatus
TW200618291A (en) Active matrix substrate, electro-optical device, electronic apparatus, and manufacturing method of active matrix substrate
TW200614402A (en) Manufacturing method for semiconductor devices, arrangement determination method and apparatus for semiconductor device formation regions, and computer-readable storage medium having a program for determining arrangement of semiconductor device formation
EP2391011A3 (en) A programmable logic device having complex logic blocks with improved logic cell functionality
DE60309365D1 (de) Vorrichtung zum Verlagern und Verlagerungsanordnung.
TW200625605A (en) Semiconductor memory devices including offset active regions
WO2005024644A3 (en) Integrated data processing circuit with a plurality of programmable processors
WO2004075010A3 (en) Statistically identifying an increased risk for disease
CN206558494U (zh) 衬底及包括互连件的衬底
DE60320335D1 (de) Radsicherungsvorrichtung und Verfahren zu ihrer Verwendung
FR2866977B1 (fr) Dispositif de memoire resistive et son procede de fabrication
GB2436505A (en) A single chip having a magnetoresistive memory
JP2009076709A (ja) 半導体装置
WO2006063344A3 (en) Method and apparatus for teaching