JP2002334519A - 波形等価装置 - Google Patents
波形等価装置Info
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Abstract
(57)【要約】
【課題】 従来の波形等価装置は、等価回路を並列に複
数設けていたので回路規模が大きなものとなっていた。 【解決手段】 データを一旦記憶するメモリと、タップ
係数の切換えが可能な等価回路と、メモリからの読み出
しデータに対して、タップ係数を切換えて得られた等価
データのエラーを検出するエラー検出回路と、各タップ
係数に対応したエラーをそれぞれ記憶するレジスタと、
レジスタに記憶されたエラーデータのうち最小のデータ
を選択する最小値選択回路と、を有し、エラーが最小と
なるデータの時のタップ係数を等価回路のタップ係数と
決定するようにした。
数設けていたので回路規模が大きなものとなっていた。 【解決手段】 データを一旦記憶するメモリと、タップ
係数の切換えが可能な等価回路と、メモリからの読み出
しデータに対して、タップ係数を切換えて得られた等価
データのエラーを検出するエラー検出回路と、各タップ
係数に対応したエラーをそれぞれ記憶するレジスタと、
レジスタに記憶されたエラーデータのうち最小のデータ
を選択する最小値選択回路と、を有し、エラーが最小と
なるデータの時のタップ係数を等価回路のタップ係数と
決定するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、磁気テープ、光デ
ィスクなどの記録媒体に記録された信号を再生装置で再
生する際に、該再生された信号の波形を整形する波形等
価装置に関する。
ィスクなどの記録媒体に記録された信号を再生装置で再
生する際に、該再生された信号の波形を整形する波形等
価装置に関する。
【０００２】
【従来の技術】図６に従来の波形等価装置の構成図を示
す。
す。
【０００３】従来の波形等価装置を有する再生装置は、
ディスク１、スピンドルモータ２、記録再生分離型のヘ
ッド５（記録ヘッド３と再生ヘッド４とから構成されて
いる）、記録アンプ６、再生アンプ１１、再生処理系、
および記録処理系７を備えている。記録処理系７は、歪
み補償回路（記録補償回路）８と記録処理部９とに大別
される。記録処理部９は、ホストコンピュータ１０から
送出された記録データに対する符号化処理などの各種の
記録信号処理を実行する。歪み補償回路８は、記録処理
部９から出力された記録データ（符号化データ）に対し
て、例えば非線形性歪み補償処理のためのビットシフト
処理などを行う。
ディスク１、スピンドルモータ２、記録再生分離型のヘ
ッド５（記録ヘッド３と再生ヘッド４とから構成されて
いる）、記録アンプ６、再生アンプ１１、再生処理系、
および記録処理系７を備えている。記録処理系７は、歪
み補償回路（記録補償回路）８と記録処理部９とに大別
される。記録処理部９は、ホストコンピュータ１０から
送出された記録データに対する符号化処理などの各種の
記録信号処理を実行する。歪み補償回路８は、記録処理
部９から出力された記録データ（符号化データ）に対し
て、例えば非線形性歪み補償処理のためのビットシフト
処理などを行う。
【０００４】再生処理系は、前置等化器１２と、並列等
化器群１３と、等化出力サンプラ１４と、最小等化誤差
判定回路１５と、最適等化器選択回路１６と、クロック
抽出回路１７と、復号処理回路１８と、等化定数（等化
パラメータ）設定回路１９とを有する。
化器群１３と、等化出力サンプラ１４と、最小等化誤差
判定回路１５と、最適等化器選択回路１６と、クロック
抽出回路１７と、復号処理回路１８と、等化定数（等化
パラメータ）設定回路１９とを有する。
【０００５】並列等化器群１３は、等化特性の異なる複
数の等化器１３−１〜１３−ｎを有し、各等化器１３−
１〜１３−ｎが相互に影響されることなく、独立して波
形等化処理を並行に実行するように構成されている。こ
こで、各等化器１３−１〜１３−ｎはそれぞれ、後述す
るように、等化定数設定回路１９の動作により、所定の
等化定数（等化パラメータ）が設定される。
数の等化器１３−１〜１３−ｎを有し、各等化器１３−
１〜１３−ｎが相互に影響されることなく、独立して波
形等化処理を並行に実行するように構成されている。こ
こで、各等化器１３−１〜１３−ｎはそれぞれ、後述す
るように、等化定数設定回路１９の動作により、所定の
等化定数（等化パラメータ）が設定される。
【０００６】ここで、等化出力サンプラ１４は、クロッ
ク抽出回路１７から供給されるサンプリングパルスに同
期して、各等化器１３−１〜１３−ｎから出力される等
化出力信号（アナログ信号）をデジタル値に変換するＡ
／Ｄ変換機能を有する。
ク抽出回路１７から供給されるサンプリングパルスに同
期して、各等化器１３−１〜１３−ｎから出力される等
化出力信号（アナログ信号）をデジタル値に変換するＡ
／Ｄ変換機能を有する。
【０００７】最小等化誤差判定回路１５は、等化出力サ
ンプラ１４から得られた各等化器１３−１〜１３−ｎに
対応する等化出力値（波形等化された再生信号波形デー
タ）を比較判定し、最小の等化誤差を示す等化出力値を
選択する。具体的には、予め用意した理想波形との比較
結果に基づいて、それぞれの等化誤差を算出して、これ
から最小の等化誤差を求める判定処理を行う。
ンプラ１４から得られた各等化器１３−１〜１３−ｎに
対応する等化出力値（波形等化された再生信号波形デー
タ）を比較判定し、最小の等化誤差を示す等化出力値を
選択する。具体的には、予め用意した理想波形との比較
結果に基づいて、それぞれの等化誤差を算出して、これ
から最小の等化誤差を求める判定処理を行う。
【０００８】最適等化器選択回路１６は、最小等化誤差
判定回路１５の判定結果に基づいて、最小の等化誤差を
示した等化器を各等化器１３−１〜１３−ｎから選択
し、その等化器から出力された再生信号（デジタル信
号）を復号処理回路１８に送出する。このとき、クロッ
ク抽出回路１７には再生信号に含まれる同期クロックが
供給される。復号処理回路１８は、最適等化器選択回路
１６から送られた再生信号を元の記録データに復元する
ための復号処理を実行し、復号データ（再生データ）を
ホストコンピュータ１０に転送する。
判定回路１５の判定結果に基づいて、最小の等化誤差を
示した等化器を各等化器１３−１〜１３−ｎから選択
し、その等化器から出力された再生信号（デジタル信
号）を復号処理回路１８に送出する。このとき、クロッ
ク抽出回路１７には再生信号に含まれる同期クロックが
供給される。復号処理回路１８は、最適等化器選択回路
１６から送られた再生信号を元の記録データに復元する
ための復号処理を実行し、復号データ（再生データ）を
ホストコンピュータ１０に転送する。
【０００９】
【発明が解決しようとする課題】従来の波形等価装置で
は、等化器１３−１〜１３−ｎを並列に設け、これらの
波形等価された再生信号の中から誤差が最小となる信号
を選択していた。従って、複数の等化器が必要となり、
回路規模の大きなものとなっていた。
は、等化器１３−１〜１３−ｎを並列に設け、これらの
波形等価された再生信号の中から誤差が最小となる信号
を選択していた。従って、複数の等化器が必要となり、
回路規模の大きなものとなっていた。
【００１０】本発明はかかる課題に鑑み、これを解決し
た波形等価装置を提供するものである。
た波形等価装置を提供するものである。
【００１１】
【課題を解決するための手段】上記課題に鑑み、本発明
は以下のような手段を講じた。
は以下のような手段を講じた。
【００１２】即ち、本発明にかかる波形等価装置は、記
録媒体から読み出された再生波形のデータを調整する第
１の等価回路と、前記データを記憶する第１のメモリ
と、前記メモリから複数回データを読み出し、それぞれ
のデータに対し異なった特性での調整をする第２の等価
回路と、該第２の等価回路出力のエラーを検出するエラ
ー検出回路と、該エラー検出回路出力を記憶する第２の
メモリと、該第２のメモリに記憶されたデータから最小
の値のデータを検出する最小値検出回路と、を有し、該
最小となったデータが得られた際の前記第２の等価回路
の特性を前記第１の等価回路の特性とした。
録媒体から読み出された再生波形のデータを調整する第
１の等価回路と、前記データを記憶する第１のメモリ
と、前記メモリから複数回データを読み出し、それぞれ
のデータに対し異なった特性での調整をする第２の等価
回路と、該第２の等価回路出力のエラーを検出するエラ
ー検出回路と、該エラー検出回路出力を記憶する第２の
メモリと、該第２のメモリに記憶されたデータから最小
の値のデータを検出する最小値検出回路と、を有し、該
最小となったデータが得られた際の前記第２の等価回路
の特性を前記第１の等価回路の特性とした。
【００１３】ここで、前記第１のメモリの読み出しクロ
ックを書き込みクロックより高速なものとすることが好
ましい。
ックを書き込みクロックより高速なものとすることが好
ましい。
【００１４】
【発明の実施の形態】図１は本発明にかかる波形等価装
置の構成を示した図である。
置の構成を示した図である。
【００１５】図１において、１０１は図示しない磁気テ
ープ、ディスクなどの記録媒体から再生データをピック
アップして増幅するヘッドアンプ、１０２はこれをデジ
タル信号に変換するアナログ／デジタル変換器（以下、
ＡＤという）、１０３はデジタル化された再生データを
波形等価し、テープ系（または、記録媒体系）の損失の
補償を行う第１の等価回路（以下、ＥＱａという）、１
０４は再生データの復号その他の各種データ処理を行う
データ処理回路である。
ープ、ディスクなどの記録媒体から再生データをピック
アップして増幅するヘッドアンプ、１０２はこれをデジ
タル信号に変換するアナログ／デジタル変換器（以下、
ＡＤという）、１０３はデジタル化された再生データを
波形等価し、テープ系（または、記録媒体系）の損失の
補償を行う第１の等価回路（以下、ＥＱａという）、１
０４は再生データの復号その他の各種データ処理を行う
データ処理回路である。
【００１６】また、１０５はデジタル化された再生デー
タを一次記憶するメモリ（以下、ＲＡＭという）、１０
６はＲＡＭから読み出された再生データを波形等価する
第２の等価回路（以下、ＥＱｂという）、１０７はＥＱ
ｂ出力のエラー数を検出するエラー検出回路、１０８は
エラー数を一時記憶しておく複数のレジスタ、１０９は
最も少ないエラー数が記憶されたレジスタを選択する最
小値選択回路、１１０は前記エラー検出回路１０７及び
レジスタ１０８及び最小値選択回路１０９を含んだホス
トマイコンである。
タを一次記憶するメモリ（以下、ＲＡＭという）、１０
６はＲＡＭから読み出された再生データを波形等価する
第２の等価回路（以下、ＥＱｂという）、１０７はＥＱ
ｂ出力のエラー数を検出するエラー検出回路、１０８は
エラー数を一時記憶しておく複数のレジスタ、１０９は
最も少ないエラー数が記憶されたレジスタを選択する最
小値選択回路、１１０は前記エラー検出回路１０７及び
レジスタ１０８及び最小値選択回路１０９を含んだホス
トマイコンである。
【００１７】ここで、ＥＱａ１０３及びＥＱｂ１０６
は、それぞれ複数のタップを有し、該タップの係数を切
り替えることでその入出力特性（伝達関数）を変化させ
るものであり、その構成を図４に示す。
は、それぞれ複数のタップを有し、該タップの係数を切
り替えることでその入出力特性（伝達関数）を変化させ
るものであり、その構成を図４に示す。
【００１８】図４において、４０１、４０２は入力デー
タを一定のタイミング遅延させる遅延素子、４０３、４
０４、４０５は各タイミングのデータに所定の係数を乗
ずる乗算回路、４０６は各乗算回路出力を加算する加算
回路である。
タを一定のタイミング遅延させる遅延素子、４０３、４
０４、４０５は各タイミングのデータに所定の係数を乗
ずる乗算回路、４０６は各乗算回路出力を加算する加算
回路である。
【００１９】次に、本発明にかかる波形等価装置の動作
を説明する。
を説明する。
【００２０】本発明にかかる波形等価装置は、ＡＤ１０
２の出力がＥＱａ１０３及びデータ処理回路１０４より
なる経路（以下、主経路という）と、ＲＡＭ１０５、Ｅ
Ｑｂ１０６、及びホストマイコン１１０よりなる経路
（以下、副経路という）に供給される。主経路のＥＱａ
１０３のタップ係数を副経路で得られたエラーが最小と
なるタップ係数の情報で切り替えるように動作する。こ
のような構成とすることで、従来のように複数の波形等
価器を並列に設ける必要がなくなり、回路規模の削減、
装置のコストダウンを図ることができる。
２の出力がＥＱａ１０３及びデータ処理回路１０４より
なる経路（以下、主経路という）と、ＲＡＭ１０５、Ｅ
Ｑｂ１０６、及びホストマイコン１１０よりなる経路
（以下、副経路という）に供給される。主経路のＥＱａ
１０３のタップ係数を副経路で得られたエラーが最小と
なるタップ係数の情報で切り替えるように動作する。こ
のような構成とすることで、従来のように複数の波形等
価器を並列に設ける必要がなくなり、回路規模の削減、
装置のコストダウンを図ることができる。
【００２１】図２は本発明にかかる波形等価装置の動作
手順を示したフローチャートである。
手順を示したフローチャートである。
【００２２】図２において、ステップＳ２０２にて再生
装置の再生が開始されると、ステップＳ２０３にて、Ｅ
Ｑａ１０３のタップ係数が初期値に設定され、ステップ
Ｓ２０４にて、ＡＤ１０２からの再生データがＥＱａ１
０３に入力され、またＲＡＭ１０５に書き込まれる。
装置の再生が開始されると、ステップＳ２０３にて、Ｅ
Ｑａ１０３のタップ係数が初期値に設定され、ステップ
Ｓ２０４にて、ＡＤ１０２からの再生データがＥＱａ１
０３に入力され、またＲＡＭ１０５に書き込まれる。
【００２３】続いて、ステップＳ２０５にて、ＥＱｂ１
０６に第１のタップ係数がホストマイコン１１０からの
指示により設定されると共に、ＲＡＭ１０５からデータ
が読み出され、このときのエラー数がエラー検出回路１
０７にて検出され、その検出結果がレジスタ１０８の中
のレジスタａに記憶される。
０６に第１のタップ係数がホストマイコン１１０からの
指示により設定されると共に、ＲＡＭ１０５からデータ
が読み出され、このときのエラー数がエラー検出回路１
０７にて検出され、その検出結果がレジスタ１０８の中
のレジスタａに記憶される。
【００２４】次に、ステップＳ２０６にて、ＥＱｂ１０
６に第２のタップ係数がホストマイコン１１０からの指
示により設定されると共に、前記ステップＳ２０５の時
と同一のデータがＲＡＭ１０５から読み出され、この時
のエラー数がエラー検出回路１０７にて検出され、その
検出結果がレジスタ１０８の中のレジスタｂに記憶され
る。
６に第２のタップ係数がホストマイコン１１０からの指
示により設定されると共に、前記ステップＳ２０５の時
と同一のデータがＲＡＭ１０５から読み出され、この時
のエラー数がエラー検出回路１０７にて検出され、その
検出結果がレジスタ１０８の中のレジスタｂに記憶され
る。
【００２５】更に、ステップＳ２０７にて、ＥＱｂ１０
６に第３のタップ係数がホストマイコン１１０からの指
示により設定されると共に、前記ステップＳ２０５の時
と同一のデータがＲＡＭ１０５からデータが読み出さ
れ、この時のエラー数がエラー検出回路１０７にて検出
され、その検出結果がレジスタ１０８の中のレジスタｃ
に記憶される。
６に第３のタップ係数がホストマイコン１１０からの指
示により設定されると共に、前記ステップＳ２０５の時
と同一のデータがＲＡＭ１０５からデータが読み出さ
れ、この時のエラー数がエラー検出回路１０７にて検出
され、その検出結果がレジスタ１０８の中のレジスタｃ
に記憶される。
【００２６】続いて、ステップＳ２０８にて、前記レジ
スタａ、ｂ、ｃの中から最小値を選択し、ステップＳ２
０９にて、該選択された最小値となるタップ係数を決定
し、これをＥＱａ１０３のタップ係数とする。ステップ
Ｓ２１０にて、タップ係数の決定されたＥＱａ１０３に
おいて波形等価処理が実施される。
スタａ、ｂ、ｃの中から最小値を選択し、ステップＳ２
０９にて、該選択された最小値となるタップ係数を決定
し、これをＥＱａ１０３のタップ係数とする。ステップ
Ｓ２１０にて、タップ係数の決定されたＥＱａ１０３に
おいて波形等価処理が実施される。
【００２７】次に、図３に本発明にかかる波形等価装置
のタイミングチャートを示す。
のタイミングチャートを示す。
【００２８】同図（ａ）はＲＡＭ１０５へのデータの書
き込みをスタートさせるＷＲＩＴＥＳＴＡＲＴ ＰＵＬ
ＳＥであり、このタイミングで同図（ｂ）に示したＲＡ
ＭＷＲＩＴＥ ＤＡＴＡ（ＡＤ１０２からの出力デー
タ）がＲＡＭ１０５に書き込まれる。ここで、１００ク
ロック程度分のデータがＲＡＭ１０５に書き込まれる。
尚、ＲＡＭ１０５へのデータの書き込みは同図（ａ）に
示すように間欠的となるが、ヘッドの特性の変動は分単
位より長いものでありテープのばらつきについては同一
テープでは同一特性と仮定できるので問題とならない。
加えて、ＲＡＭ１０５の容量については、あまり大きな
ものは必要ない。等価回路のタップ数相当の初期データ
数は無効データとなるので、この値の数倍もあれば十分
である。
き込みをスタートさせるＷＲＩＴＥＳＴＡＲＴ ＰＵＬ
ＳＥであり、このタイミングで同図（ｂ）に示したＲＡ
ＭＷＲＩＴＥ ＤＡＴＡ（ＡＤ１０２からの出力デー
タ）がＲＡＭ１０５に書き込まれる。ここで、１００ク
ロック程度分のデータがＲＡＭ１０５に書き込まれる。
尚、ＲＡＭ１０５へのデータの書き込みは同図（ａ）に
示すように間欠的となるが、ヘッドの特性の変動は分単
位より長いものでありテープのばらつきについては同一
テープでは同一特性と仮定できるので問題とならない。
加えて、ＲＡＭ１０５の容量については、あまり大きな
ものは必要ない。等価回路のタップ数相当の初期データ
数は無効データとなるので、この値の数倍もあれば十分
である。
【００２９】一方、同図（ｃ）は、ＲＡＭ１０５に書き
込まれたデータを読み出すＲＥＡＤＳＴＡＲＴ ＰＵＬ
ＳＥであり、このタイミングで同図（ｄ）に示したＲＡ
ＭＲＥＡＤ ＤＡＴＡを読み出す。ここで、レジスタ１
０８に含まれるレジスタの数の分だけ同一データを繰り
返し読み出す（本実施形態ではレジスタはａ、ｂ、ｃの
３つを想定しているので、3回同一データを読み出すこ
とになる）。また、この読み出しのためのクロックを、
ＲＡＭ１０５への書き込みのためのクロックよりも高速
なものとすれば、以降の処理時間を短縮することができ
る。
込まれたデータを読み出すＲＥＡＤＳＴＡＲＴ ＰＵＬ
ＳＥであり、このタイミングで同図（ｄ）に示したＲＡ
ＭＲＥＡＤ ＤＡＴＡを読み出す。ここで、レジスタ１
０８に含まれるレジスタの数の分だけ同一データを繰り
返し読み出す（本実施形態ではレジスタはａ、ｂ、ｃの
３つを想定しているので、3回同一データを読み出すこ
とになる）。また、この読み出しのためのクロックを、
ＲＡＭ１０５への書き込みのためのクロックよりも高速
なものとすれば、以降の処理時間を短縮することができ
る。
【００３０】次に、ＥＱｂ１０６は同図（ｅ）に示すよ
うに、前記読み出された3つのデータに対し、それぞれ
異なったタップ係数を設定し（設定１、設定２、設定
３）、それぞれのＲＡＭ ＲＥＡＤ ＤＡＴＡに対して、
波形等価処理を行う。
うに、前記読み出された3つのデータに対し、それぞれ
異なったタップ係数を設定し（設定１、設定２、設定
３）、それぞれのＲＡＭ ＲＥＡＤ ＤＡＴＡに対して、
波形等価処理を行う。
【００３１】ここで、上記タップ係数として、例えば、
図４に示したタップ係数ａ４０３、タップ係数ｂ４０
４、タップ係数ｃ４０５をそれぞれ設定１（０．１、−
２、０．１）、設定２（０．３、−２、０．３）、設定
３（０．６、−２、０．６）とした時のそれぞれの等価
特性を図５に示す。
図４に示したタップ係数ａ４０３、タップ係数ｂ４０
４、タップ係数ｃ４０５をそれぞれ設定１（０．１、−
２、０．１）、設定２（０．３、−２、０．３）、設定
３（０．６、−２、０．６）とした時のそれぞれの等価
特性を図５に示す。
【００３２】同図（ｆ）、（ｇ）、（ｈ）は、上記設定
１、２、３の時のそれぞれのエラー数であり、同図
（ｉ）でこれらの中の最小の値を選択し、該選択された
設定をＥＱａ１０３のタップ係数として決定する。
１、２、３の時のそれぞれのエラー数であり、同図
（ｉ）でこれらの中の最小の値を選択し、該選択された
設定をＥＱａ１０３のタップ係数として決定する。
【００３３】次に、エラー検出回路１０７でのエラー数
算出方法について説明する。
算出方法について説明する。
【００３４】例えば、パーシャルレスポンスクラス４方
式デジタルＶＴＲの場合で考えると、ヘッド、テープ系
の出力は3値（−１、０、＋１）の情報を有している。
そこで、規格化理想再生波形振幅（−１、０、＋１）と
ＥＱｂ１０６で波形等価された波形との誤差を、例え
ば、差分二乗和などにより検出する。
式デジタルＶＴＲの場合で考えると、ヘッド、テープ系
の出力は3値（−１、０、＋１）の情報を有している。
そこで、規格化理想再生波形振幅（−１、０、＋１）と
ＥＱｂ１０６で波形等価された波形との誤差を、例え
ば、差分二乗和などにより検出する。
【００３５】例えば、ＥＱｂ１０６で波形等価された波
形が（−０．８、０．２、＋１．１）とすると、誤差
（ＥＲＲ）は以下の式で算出される、 ＥＲＲ＝（−１−（−０．８））2＋（０−０．２）2＋
（１−１．１）2＝０．０９ この誤差（ＥＲＲ）が小さければ、波形等価された波形
は、理想波形に近いということになり、再生振幅の変動
が小さいということであり、3値への変換誤り確率が減
少することになる。
形が（−０．８、０．２、＋１．１）とすると、誤差
（ＥＲＲ）は以下の式で算出される、 ＥＲＲ＝（−１−（−０．８））2＋（０−０．２）2＋
（１−１．１）2＝０．０９ この誤差（ＥＲＲ）が小さければ、波形等価された波形
は、理想波形に近いということになり、再生振幅の変動
が小さいということであり、3値への変換誤り確率が減
少することになる。
【００３６】尚、本実施形態では、ＥＱｂ１０６で設定
されるタップ係数は３種としたが、この数を増やすこと
により、より緻密な波形等価が可能となる。また、ＲＡ
Ｍ１０５へのデータの書き込みが１回の場合について説
明したが、書き込み・読み出し過程を複数回繰り返すこ
とで、より正確な波形等価が可能となる。
されるタップ係数は３種としたが、この数を増やすこと
により、より緻密な波形等価が可能となる。また、ＲＡ
Ｍ１０５へのデータの書き込みが１回の場合について説
明したが、書き込み・読み出し過程を複数回繰り返すこ
とで、より正確な波形等価が可能となる。
【００３７】
【発明の効果】本発明によれば、回路規模の増加を抑え
つつ、良好な波形等価装置を実現することができる。
つつ、良好な波形等価装置を実現することができる。
【図１】本発明にかかる波形等価装置の構成図である。
【図２】本発明にかかる波形等価装置の動作手順を示し
たフローチャートである。
たフローチャートである。
【図３】本発明にかかる波形等価装置のタイミングチャ
ートである。
ートである。
【図４】本発明にかかる波形等価装置の等価器の構成図
である。
である。
【図５】本発明にかかる波形等価装置の等価器の等価特
性である。
性である。
【図６】従来の波形等価装置を含んだ再生装置の構成図
である。
である。
１０１・・ヘッドアンプ、１０２・・アナログ／デジタ
ル変換器、１０３・・第1の等価回路、１０４・・デー
タ処理回路、１０５・・メモリ、１０６・・第2の等価
回路、１０７・・エラー検出器、１０８・・レジスタ、
１０９・・最小値選択回路、１１０・・ホストマイコ
ン、４０１、４０２・・遅延素子、４０３、４０４、４
０５・・タップ係数、４０６・・加算回路
ル変換器、１０３・・第1の等価回路、１０４・・デー
タ処理回路、１０５・・メモリ、１０６・・第2の等価
回路、１０７・・エラー検出器、１０８・・レジスタ、
１０９・・最小値選択回路、１１０・・ホストマイコ
ン、４０１、４０２・・遅延素子、４０３、４０４、４
０５・・タップ係数、４０６・・加算回路
Claims (2)
- 【請求項１】 記録媒体から読み出された再生波形のデ
ータを調整する第１の等価回路と、 前記データを記憶する第１のメモリと、 前記メモリから複数回データを読み出し、それぞれのデ
ータに対し異なった特性での調整をする第２の等価回路
と、 該第２の等価回路出力のエラーを検出するエラー検出回
路と、 該エラー検出回路出力を記憶する第２のメモリと、 該第２のメモリに記憶されたデータから最小の値のデー
タを検出する最小値検出回路と、を有し、 該最小となったデータが得られた際の前記第２の等価回
路の特性を前記第１の等価回路の特性とすることを特徴
とする波形等価装置。 - 【請求項２】 前記第１のメモリの読み出しクロックを
書き込みクロックより高速なものとすることを特徴とす
る請求項１記載の波形等価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001142661A JP2002334519A (ja) | 2001-05-14 | 2001-05-14 | 波形等価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001142661A JP2002334519A (ja) | 2001-05-14 | 2001-05-14 | 波形等価装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002334519A true JP2002334519A (ja) | 2002-11-22 |
Family
ID=18988928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001142661A Pending JP2002334519A (ja) | 2001-05-14 | 2001-05-14 | 波形等価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002334519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101481564B1 (ko) * | 2008-09-12 | 2015-01-13 | 엘지전자 주식회사 | 디지털 미디어 수신 장치 및 그의 이퀄라이제이션 자동 설정 방법 |
-
2001
- 2001-05-14 JP JP2001142661A patent/JP2002334519A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101481564B1 (ko) * | 2008-09-12 | 2015-01-13 | 엘지전자 주식회사 | 디지털 미디어 수신 장치 및 그의 이퀄라이제이션 자동 설정 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050405 |